KR100669074B1 - 클램핑 회로를 이용한 차동증폭기 - Google Patents
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Abstract
본 발명은 클램핑(clamping) 회로를 이용한 차동 증폭기에 관한 것으로, 제1 차동 쌍을 가지며, 공통 입력 전압에 근거하여 동작하는 제1 차동 증폭 회로; 상기 제1 차동 쌍의 두 차동 입력단 중의 하나에 직렬로 연결되어 입력 신호를 클램핑하는 제1 클램핑 회로; 및 상기 제1 차동 쌍의 두 차동 입력단 중의 다른 하나에 직렬로 연결되어 입력 신호를 클램핑하는 제2 클램핑 회로;를 포함하는 것을 특징으로 한다.
본 발명에 의한 클램핑 회로를 이용한 차동 증폭기는 4개의 트랜지스터(MN1, MN2, MP1, MP2)로 구성되는 입력 클램핑 회로를 사용하여, 입력단으로 들어오는 차동모드 전압을 일정 전압폭 이하로 줄여주고, 일정 전압폭 이하로 줄어든 차동 모드 전압을 차동 증폭 회로로 인가함으로써, low swing 차동 모든 신호와의 AC 특성 차를 줄여준다. 따라서 차동 증폭 회로로의 차동 모드 전압의 폭이 변화했을 때이더라도, 차동 증폭 회로의 출력 전압의 AC 특성 차를 줄일 수 있는 장점이 있다.
클램핑 회로, 차동 증폭기, 차동 증폭 회로
Description
도 1은 일반적인 차동 증폭 회로를 도시한 도면.
도 2는 종래의 차동 증폭 회로에 의한 입출력 파형을 도시한 도면.
도 3은 본 발명에 의한 클램핑 회로를 이용한 차동증폭기의 블록도를 도시한 도면.
도 4는 본 발명의 제1 실시예에 따른 클램핑 회로를 도시한 도면.
도 5는 본 발명의 제2 실시예에 따른 클램핑 회로를 도시한 도면.
도 6은 본 발명의 제3 실시예에 따른 클램핑 회로를 도시한 도면.
도 7은 본 발명에 의한 클램핑 회로를 이용한 차동 증폭기의 입출력 파형을 도시한 도면.
<도면의 부호에 대한 간단한 설명>
MN1 : 제1 N채널 트랜지스터 MP1 : 제1 P채널 트랜지스터
MN2 : 제2 N채널 트랜지스터 MP2 : 제2 P채널 트랜지스터
MN3 : 제3 N채널 트랜지스터 MP3 : 제3 P채널 트랜지스터
Vin+ : 제1 입력 신호 Vin- : 제2 입력 신호
10 : 차동 증폭 회로 15 : 정전류원
20 : 제1 클램핑 회로 30 : 제2 클램핑 회로
본 발명은 차동증폭기에 관한 것으로, 더욱 상세하게는 차동 증폭기 회로의 클램핑 회로에 관한 것이다.
도 1은 일반적인 차동 증폭 회로를 도시한 것이다.
차동 증폭 회로는 제1 도전형 예를 들면 P형의 MOS 트랜지스터인 제1 P채널 트랜지스터(MP1), 제1 P채널 트랜지스터(MP1)와 함께 커런트 미러를 구성하는 P형 MOS 트랜지스터인 제2 P채널 트랜지스터(MP2)를 포함한다.
제1 및 제2 P채널 트랜지스터는 사이즈가 동일하고 동일한 능력을 가져서 커런트 미러 회로를 구성한다.
또한, 차동 증폭 회로는 전원전압(VDD,VSS)간에서, 제1 P채널 트랜지스터(MP1)에 직렬 접속된 N형 MOS 트랜지스터인 제1 N채널 트랜지스터(MN1)와, 전원전압(VDD,VSS)간에서 제2 P채널 트랜지스터(MP2)에 직렬 접속된 N형 MOS 트랜지스터인 제2 N채널 트랜지스터(MN2)를 갖는다.
제1 및 제2 N채널 트랜지스터(MN1,MN2)는 정전류원(15)을 통해서 전원전압(VSS)와 접속되어 있으며, 사이즈가 동일하고 동일한 능력을 갖는다.
도 2는 종래의 차동 증폭 회로에 의한 입출력 파형을 도시한 것이다.
종래의 차동 증폭 회로의 출력 전압(Vout)은 차동 입력 전압차(Vin+ - Vin-) 에 따라 증폭하는 전압이 된다. 차동 입력 전압차의 절대값에 변화가 발생하면, 출력 전압(Vout)의 절대값도 입력 전압 사이의 절대값의 변화에 따라 변화하게 된다.
즉, 종래의 차동 증폭회로는 두개의 입력 전압 신호의 절대값이 작을 경우 두개의 트랜지스터의 공통 접속단의 전위가 저하함으로서 출력 전압 신호의 절대값도 감소하게 되고, 입력 전압 신호의 절대값이 클 경우, 두개의 트랜지스터의 공통 접속단의 전위가 증가함으로서 출력 전압 신호의 절대값도 증가하게 되어 두 입력 전압 신호의 절대값에 따라 출력 전압 신호의 절대값이 변화하게 되는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로서, 차등 증폭 회로의 차동 모드 전압의 절대값이 변화한 때에도 차동 출력 전압 신호의 절대값의 변화를 줄일 수 있는 클램핑 회로를 제공하는데 그 목적이 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 클램핑 회로를 이용한 차동 증폭기는 제1 차동 쌍을 가지며, 공통 입력 전압에 근거하여 동작하는 제1 차동 증폭 회로; 상기 제1 차동 쌍의 두 차동 입력단 중의 하나에 직렬로 연결되어 입력 신호를 클램핑하는 제1 클램핑 회로; 및 상기 제1 차동 쌍의 두 차동 입력단 중의 다른 하나에 직렬로 연결되어 입력 신호를 클램핑하는 제2 클램핑 회로;를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도 록 한다.
도 3은 본 발명에 의한 클램핑 회로를 이용한 차동 증폭기를 도시한 것으로, 차동 증폭 회로(10), 제1 클램핑 회로(20) 및 제2 클램핑 회로(30)로 구성된다.
차동 증폭 회로(10)는 도 1에 도시된 바와 같이 제1 차동 쌍을 가지며, 차동 입력 전압인 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-)에 근거하여 동작한다.
절대값이 큰 차동 입력 전압을 작은 절대값으로 변환시켜 주는 동작을 하는 제1 클램핑 회로(20) 및 제2 클램핑 회로(30)는 차동 증폭 회로(10)의 제1 차동 쌍의 두개의 차동 입력단 각각에 직렬로 연결되어 각각 입력 신호를 클램핑한다.
제1 클램핑 회로(20) 및 제2 클램핑 회로(30)를 차동 증폭 회로(10)의 입력단에 직렬로 연결하여, 절대값이 큰 차동 입력(Vin+, Vin-)의 절대값을 줄여서 차동 증폭기에 입력한다.
도 4는 본 발명에 의한 클램핑 회로의 일실시예를 도시한 것으로, 2개의 트랜지스터(MN3, MP3)를 구비한 것이다.
N MOS 트랜지스터인 제3 N채널 트랜지스터(MN3)는 게이트 신호가 전원 전압 VDD에 연결된다. P MOS 트랜지스터인 제3 P채널 트랜지스터(MP3)는 제3 N채널 트랜지스터(MN3)와 직렬로 연렬되고 게이트 신호가 전원 전압 (VSS)에 연결된다.
제3 N채널 트랜지스터(MN3)가 통과 시킬 수 있는 신호의 범위는 VSS의 값이 최저값이 되고, 게이트에 연결된 전원전압(VDD)보다 제3 N채널 트랜지스터(MN3)의 문턱전압(Vthn)만큼 작은 값(VDD - Vthn)이 최고값이 된다.
또한, 제3 P채널 트랜지스터(MP3)가 통과 시킬 수 있는 신호의 범위는 게이 트에 연결된 전원전압(VSS)보다 제3 P채널 트랜지스터(MP3)의 문턱전압(Vthp) 만큼 큰 값 (VSS + Vthp)이 최저값이 되고, VDD가 최고값이 된다.
따라서 직렬로 연결된 제3 N채널 트랜지스터(MP3)와 제3 P채널 트랜지스터(MP3)가 통과시킬 수 있는 신호의 범위는 전원전압(VSS)보다 제3 P채널 트랜지스터(MP3)의 문턱전압(Vthp)만큼 큰 값(VSS + Vthp)이 최저값이 되고, 전원전압(VDD) 보다 제3 N채널 트랜지스터(MN3)의 문턱전압(Vthn) 만큼 작은 값(VDD - Vthn)이 최고값이 된다.
즉, 최고값은 Vthn, 최저값은 Vthp 만큼 클램핑(clamping)된 신호가 실제 차동 증폭기에 전달되어지므로, 차동 입력 신호의 절대값이 커지더라도(VSS + Vthp) 에서 (VSS - Vthn)까지의 신호만 차동 증폭기에 반영되므로 차동 증폭기의 출력의 절대값의 편차는 줄어들게 된다.
따라서 절대값이 큰 입력 전압이 최대, 최소 전압값이 줄어들게 됨으로써 절대값이 작아지므로 입력 전압의 절대값의 편차에 의한 출력 전압의 편차를 줄여주는 효과를 가진다.
도 5는 본 발명에 의한 클램핑 회로의 다른 일실시예를 도시한 것으로, 1개의 N채널 트랜지스터(MN3)만을 구비한 것이다.
제3 N채널 트랜지스터(MN3)는 게이트 신호가 전원 전압 VDD에 연결된다.
이 경우, 제3 N채널 트랜지스터(MN3)가 통과시킬 수 있는 신호의 범위는 VSS가 최저값이 되고, 게이트에 연결된 전원전압(VDD)보다 제3 N채널 트랜지스터(MN3)의 문턱전압(Vthn)만큼 작은 값(VDD - Vthn)이 최고값이 된다.
제1 클램핑 회로(10) 및 제2 클램핑 회로(20)에 의하여 절대값이 큰 입력 전압(Vin+, Vin-)은 최대 전압이 (VDD - Vthn)로 제한되어 차동 증폭기에 전달이 된다.
도 6은 본 발명에 의한 클램핑 회로의 또 다른 일실시예를 도시한 것으로, 1개의 P채널 트랜지스터(MP3)만을 구비한 것이다.
제3 P채널 트랜지스터(MP3)는 게이트 신호가 전원 전압 VSS에 연결된다.
이 경우, 제3 P채널 트랜지스터(MP3)가 통과 시킬 수 있는 신호의 범위는 게이트에 연결된 전원전압(VSS)보다 제3 P채널 트랜지스터(MP3)의 문턱전압(Vthp) 만큼 큰 값 (VSS + Vthp)이 최저값이 되고, VDD가 최고값이 된다.
제1 클램핑 회로(10) 및 제2 클램핑 회로(20)에 의하여 절대값이 큰 입력 전압(Vin+, Vin-)는 최저 전압이 (VSS + Vthp) 로 제한되어 차동 증폭기에 전달이 된다.
도 7은 본 발명에 의한 클램핑 회로를 이용한 차동 증폭기의 입출력 파형을 도시한 것이다.
도 7에 의하면 클램핑 회로를 연결하였을 때, 차등 증폭 회로의 차동 모드 전압의 절대값이 변화한 때에도 차동 출력 전압 신호의 절대값의 변화를 줄일 수 있다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
본 발명에 의한 클램핑 회로를 이용한 차동증폭기는 따라서, 절대값이 큰 입력 전압이 최대, 최소 전압값이 줄어들게 됨으로써 절대값이 작아지므로 입력 전압의 절대값의 편차에 의한 출력 전압의 편차를 줄여주는 장점이 있다.
Claims (5)
- 차동증폭기에 있어서,제1 차동 쌍을 가지며, 공통 입력 전압에 근거하여 동작하는 제1 차동 증폭 회로;적어도 하나의 트랜지스터를 구비하며, 상기 제1 차동 쌍의 두 차동 입력단 중의 하나에 직렬로 연결되어 입력 신호를 클램핑하는 제1 클램핑 회로; 및적어도 하나의 트랜지스터를 구비하며, 상기 제1 차동 쌍의 두 차동 입력단 중의 다른 하나에 직렬로 연결되어 입력 신호를 클램핑하는 제2 클램핑 회로;를 포함하는 것을 특징으로 하는 클램핑 회로를 이용한 차동증폭기.
- 제1항에 있어서, 상기 제1 차동 증폭 회로는정전류원;소스가 전원전압에 연결되고, 게이트가 드레인과 같이 연결된 제1 P채널 트랜지스터;상기 제1 P채널 트랜지스터의 소스와 같은 전원전압에 연결된 소스, 상기 제1 P채널 트랜지스터의 게이트와 드레인에 연결된 게이트, 및 출력전압에 연결된 드레인을 가진 제2 P채널 트랜지스터;제1 클램핑 회로의 출력 전압에 연결된 게이트와 제1 P채널 트랜지스터의 게이트와 드레인에 연결된 드레인과 정전류원에 연결된 소스를 가지는 제1 N채널 트 랜지스터; 및제2 클램핑 회로의 출력 전압에 연결된 게이트와 출력 전압에 연결된 드레인과 정전류원에 연결된 소스를 가진 제2 N채널 트랜지스터를 포함하는 것을 특징으로 하는 클램핑 회로를 이용한 차동 증폭기.
- 제1항에 있어서 상기 제1, 제2 클램핑 회로는입력 전압에 연결된 소스, 전원전압(VDD)에 연결된 게이트 및 드레인을 구비하는 제3 N채널 트랜지스터; 및상기 제3 N채널 트랜지스터의 드레인에 연결된 소스, 전원전압(VSS)에 연결된 게이트 및 출력전압에 연결된 드레인을 구비한 제3 P채널 트랜지스터;를 포함하는 것을 특징으로 하는 클램핑 회로를 이용한 차동 증폭기.
- 제1항에 있어서, 상기 제1, 제2 클램핑 회로는입력전압에 연결된 소스와 전원전압에 연결된 게이트 및 출력전압과 연결된 드레인을 가진 제3 N채널 트랜지스터만을 구비하는 것을 특징으로 하는 클램핑 회로를 이용한 차동 증폭기.
- 제1항에 있어서, 상기 제1, 제2 클램핑 회로는입력전압에 연결된 소스, 전원전압에 연결된 게이트 및 출력전압에 연결된 드레인을 구비한 제3 P채널 트랜지스터만을 구비하는 것을 특징으로 하는 클램핑 회로를 이용한 차동 증폭기.
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|---|---|---|---|
| KR1020050108836A KR100669074B1 (ko) | 2005-11-15 | 2005-11-15 | 클램핑 회로를 이용한 차동증폭기 |
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| KR1020050108836A KR100669074B1 (ko) | 2005-11-15 | 2005-11-15 | 클램핑 회로를 이용한 차동증폭기 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105007051A (zh) * | 2014-04-24 | 2015-10-28 | 辛纳普蒂克斯显像装置合同会社 | 差动放大电路以及显示驱动电路 |
| CN109474246A (zh) * | 2018-10-31 | 2019-03-15 | 西安微电子技术研究所 | 电压箝位保护结构及运算放大器输入级结构 |
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2005
- 2005-11-15 KR KR1020050108836A patent/KR100669074B1/ko active IP Right Grant
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| CN105007051A (zh) * | 2014-04-24 | 2015-10-28 | 辛纳普蒂克斯显像装置合同会社 | 差动放大电路以及显示驱动电路 |
| CN109474246A (zh) * | 2018-10-31 | 2019-03-15 | 西安微电子技术研究所 | 电压箝位保护结构及运算放大器输入级结构 |
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