JP2022174190A - 表示ドライバ及び半導体装置 - Google Patents

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Abstract

【課題】装置規模の増加を抑えて、低消費電力で且つ高速に表示デバイスを駆動することが可能な表示ドライバ及び半導体装置を提供する。【解決手段】各画素の輝度レベルに対応した第１～第Ｎの画素データ片を取り込んでクロック信号のエッジのタイミングで出力するデータ取込部と、第１～第Ｎの階調電圧を増幅して第１～第Ｎの駆動電圧を得る第１～第Ｎのアンプと、バイアス電圧を生成して各アンプに供給するバイアス電圧生成部と、バイアス電圧生成部は、第１の電流値に設定するバイアス電圧の電圧値として第１の電圧値を表す第１の情報と、第１の電流値よりも低い第２の電流値に設定するバイアス電圧の電圧値として第２の電圧値を表す第２の情報とを記憶するレジスタを含み、バイアス電圧生成部は、第１の期間の経過時点までの間は第１の電圧値を有するバイアス電圧を生成し、第１の期間の経過時点でバイアス電圧の電圧値を第２の電圧値に切り替える。【選択図】図５

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び当該表示ドライバを含む半導体装置に関する。
表示デバイスとしての例えば液晶表示パネル又は有機ＥＬパネルを駆動する表示ドライバには、映像信号によって表される輝度レベルに対応した階調電圧を増幅して、表示デバイスのソースラインに供給する複数の出力アンプが含まれている。
また、近年の表示デバイスの大画面化、高精細化に伴い、出力アンプに対して、出力電圧の立ち上がり又は立ち下がり時間の短縮化、いわゆる高スルーレート化が望まれている。ところで、出力アンプは、例えばオペアンプからなり、自身の差動段に流す電流を増やすことによりスルーレートを高くすることができるが、その分だけ電力消費量が増加するという問題が生じる。
そこで、表示ドライバ内に出力アンプと同様な電気特性を有するダミーアンプを設け、当該ダミーアンプを動作させた際の出力レベルの遷移期間の間だけ出力アンプの差動段に流す電流を増加して高スルーレート化を図る技術が提案された（例えば、特許文献１参照）。
特開２０１２－２７１２７号公報
しかしながら、上記した技術を採用した場合には、表示ドライバ内にダミーアンプを設けなければならないので、その分だけドライバのサイズが大きくなる。
また、このダミーアンプ自体が出力アンプと同様な電力を消費するので、低省電力化の妨げになる。更に、製造バラツキに伴い、ダミーアンプから出力された電圧の遷移期間と、出力アンプから出力された電圧の遷移期間とに誤差が生じた場合には、上記したようなスルーレートの切換を正しい時点で行うことができなくなる。これにより、確実に、電力消費量を低減させ且つ表示デバイスを高速に駆動することが困難になる。
そこで、本発明は、装置規模の増加を抑えて、低消費電力で且つ高速に表示デバイスを駆動することが可能な表示ドライバ及び半導体装置を提供することを目的とする。
本発明に係る表示ドライバは、第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバであって、映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部と、前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、前記バイアス電圧生成部は、前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタを含み、前記クロック信号のエッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替える。
また、本発明に係る半導体装置は、第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバを含む半導体装置であって、映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部と、前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、前記バイアス電圧生成部は、前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタを含み、前記クロック信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替える。
本発明に係る表示ドライバでは、クロック信号のエッジのタイミングで供給される階調電圧を増幅して駆動電圧を生成するアンプの動作電流を、クロック信号のエッジの時点から第１の期間の経過時点までの間は、この経過時点以降よりも高くする。
これにより、高速応答が要求される駆動電圧の立ち上がり又は立ち下がり区間中はアンプのスルーレートを高くすることが可能となるので、駆動電圧の立ち上がり又は立ち下がり時間の短縮を図ることができる。一方、第１の期間の経過時点以降の電圧値が一定となる区間では、アンプの動作電流を低くすることが可能となるので、低消費電力化を図ることができる。
よって、階調電圧を増幅するアンプと共にこのアンプと同様な特性のダミーアンプを設け、当該ダミーアンプを動作させることで駆動電圧の遷移期間を検出する装置に比べて、小規模な構成で、確実に低消費電力且つ高速に表示デバイスを駆動することが可能となる。
本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。 出力アンプ部１３３の内部構成を表すブロック図である。 制御部ＣＮ、メインバイアス回路ＭＢ及びサブバイアス回路ＳＢ１の内部構成の一例を詳細に表す図である。 アンプＡＰ１の内部構成の一例を表す回路図である。 オペアンプＯＰＡの内部構成を表す回路図である。 制御信号生成部ＳＧが生成するバイアス電圧制御信号ＰＷＲＣの一例と、アンプＡＰ１～ＡＰｒのうちのＡＰ１の内部に流れる動作電流の推移と、を表すタイムチャートである。 制御部ＣＮ、メインバイアス回路ＭＢ及びサブバイアス回路ＳＢ１の内部構成の他の一例を詳細に表す図である。 制御部ＣＮ、メインバイアス回路ＭＢ及びサブバイアス回路ＳＢ１の内部構成の他の一例を詳細に表す図である。 表示デバイス３０の水平走査ラインＳ１～Ｓｍを３つに区分けした場合の領域Ｅ１～Ｅ３の形態を表す図である。 領域Ｅ１～Ｅ３毎に設定される高ＳＲ期間Ｔｓｔを表す図である。 制御部ＣＮをデータドライバ１３の外部に設けた場合の表示装置１００の構成を示すブロック図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る表示ドライバを含む表示装置１００の構成を示すブロック図である。図１に示すように、表示装置１００は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び表示デバイス２０を有する。
表示デバイス２０は、例えば有機ＥＬパネル又は液晶表示パネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張する水平走査ラインＳ１～Ｓｍ（ｍは２以上の整数）と、２次元画面の垂直方向に伸張するデータラインＤ１～Ｄｎ（ｎは２以上の整数）と、が形成されている。水平走査ラインとデータラインとの各交叉部の領域（破線にて囲まれた領域）には表示セルが形成されている。
尚、水平走査ラインＳ１～Ｓｍは走査ドライバ１２に接続されており、データラインＤ１～Ｄｎはデータドライバ１３に接続されている。
駆動制御部１１は、映像信号ＶＤ中から水平同期信号を検出して走査ドライバ１２に供給する。また、駆動制御部１１は、映像信号ＶＤに基づき画素の輝度レベルを例えば８ビットの輝度階調で表す画素データ片の列を含む画像データ信号ＰＤを生成し、これをデータドライバ１３に供給する。
走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期したタイミングで、水平走査パルスを表示デバイス２０の水平走査ラインＳ１～Ｓｍの各々に順次印加する。
データドライバ１３は、半導体ＩＣ（integrated circuit）チップに形成されており、データ取込部１３１、階調電圧生成部１３２及び出力アンプ部１３３を含む。
データ取込部１３１は、画像データ信号ＰＤに含まれる画素データ片を１水平走査ライン分ずつ、つまりｎ個毎に取り込む。データ取込部１３１は、取り込んだｎ個の画素データ片を画素データＰ１～Ｐｎとし、これら画素データＰ１～Ｐｎを、クロック信号ＣＬＫの例えば立ち上がりエッジのタイミングで階調電圧生成部１３２に供給する。
階調電圧生成部１３２は、データ取込部１３１から供給された画素データＰ１～Ｐｎを、夫々の輝度レベルに対応した電圧値を有する階調電圧Ｖ１～Ｖｎに変換して出力アンプ部１３３に供給する。
図２は、出力アンプ部１３３の内部構成の一例を示すブロック図である。図２に示すように、出力アンプ部１３３は、メインバイアス回路ＭＢ、サブバイアス回路ＳＢ１～ＳＢ３、及び制御部ＣＮを含むバイアス電圧生成部１３３０と、アンプＡＰ１～ＡＰｎと、を有する。
アンプＡＰ１～ＡＰｎは、階調電圧Ｖ１～Ｖｎを増幅して得たｎ個の電圧を駆動電圧Ｇ１～Ｇｎとし、夫々を半導体ＩＣチップの出力端子Ｔ１～Ｔｎを介して出力する。出力端子Ｔ１～Ｔｎは、表示デバイス２０のデータラインＤ１～Ｄｎに夫々接続されている。
尚、アンプＡＰ１～ＡＰｎの各々は、例えばオペアンプを含み、サブバイアス回路ＳＢ１～ＳＢ３から供給されたバイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３に応じて、当該オペアンプの差動段、並びにカレントミラー段に流す動作電流が設定される。これにより、アンプＡＰ１～ＡＰｎの各々は、バイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３に応じて自身の出力スルーレートが調整される。
メインバイアス回路ＭＢは、所定の一定電流を有する基準電流ＩＢを生成し、これをサブバイアス回路ＳＢ１～ＳＢ３に夫々供給する。
サブバイアス回路ＳＢ１～ＳＢ３の各々は、基準電流ＩＢに基づき、バイアス電圧制御信号ＰＷＲＣに応じた電圧値を有するバイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３を生成する。
サブバイアス回路ＳＢ１は、生成したバイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３を、アンプＡＰ１～ＡＰｎを３つのグループに区分けした際の第１のグループに属するＡＰ１～ＡＰｒ（ｒはｎ未満の整数）に供給する。サブバイアス回路ＳＢ２は、当該バイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３を、アンプＡＰ１～ＡＰｎのうちの第２のグループに属するＡＰ（ｒ＋１）～ＡＰｇ（ｇは、ｒより大であり且つｎ未満の整数）に供給する。サブバイアス回路ＳＢ３は、上記した電圧値の調整が施されたバイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３を、アンプＡＰ１～ＡＰｎのうちの第３のグループに属するＡＰ（ｇ＋１）～ＡＰｎに供給する。
制御部ＣＮは、バイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３の電圧値を設定するバイアス電圧制御信号ＰＷＲＣを生成し、これをサブバイアス回路ＳＢ１～ＳＢ３に供給する。
以下に、制御部ＣＮ、メインバイアス回路ＭＢ、サブバイアス回路ＳＢ１～ＳＢ３の内部構成について詳細に説明する。尚、サブバイアス回路ＳＢ１～ＳＢ３各々の内部構成は同一であるので、当該サブバイアス回路ＳＢ１のみを抜粋して説明する。
図３は、制御部ＣＮ、メインバイアス回路ＭＢ、及びサブバイアス回路ＳＢ１の内部構成の一例を表す図である。
制御部ＣＮは、電圧遷移時バイアス設定レジスタＲＧ１、出力一定時バイアス設定レジスタＲＧ２、切換タイミングレジスタＣＲＧ及び制御信号生成部ＳＧを含む。
電圧遷移時バイアス設定レジスタＲＧ１には、駆動電圧Ｇの立ち上がり又は立ち下がり期間中においてアンプＡＰ１～ＡＰｒを高スルーレート化する為のバイアス電圧ＶＢＨ１～３、ＶＢＬ１～３の電圧値を示すバイアス電圧情報Ｂｓ１が記憶されている。電圧遷移時バイアス設定レジスタＲＧ１は、バイアス電圧情報Ｂｓ１を制御信号生成部ＳＧに供給する。
出力一定時バイアス設定レジスタＲＧ２には、駆動電圧Ｇの電圧値の遷移量が所定値未満となる出力一定期間中においてアンプＡＰ１～ＡＰｒを低消費電力化する為のバイアス電圧ＶＢＨ１～３、ＶＢＬ１～３の電圧値を示すバイアス電圧情報Ｂｓ２が記憶されている。出力一定時バイアス設定レジスタＲＧ２は、バイアス電圧情報Ｂｓ２を制御信号生成部ＳＧに供給する。
切換タイミングレジスタＣＲＧには、バイアス電圧ＶＢＨ１～３、ＶＢＬ１～３の電圧値を切り替えるタイミングを示す切換タイミング情報ＴＧが記憶されている。切換タイミングレジスタＣＲＧは、切換タイミング情報ＴＧを制御信号生成部ＳＧに供給する。
制御信号生成部ＳＧは、クロック信号ＣＬＫ、切換タイミング情報ＴＧ、バイアス電圧情報Ｂｓ１及びＢｓ２に基づき、バイアス電圧制御信号ＰＷＲＣを生成する。
つまり、制御信号生成部ＳＧは、クロック信号ＣＬＫの例えば立ち上がりエッジのタイミングで、先ず、バイアス電圧情報Ｂｓ１及びＢｓ２のうちのＢｓ１を取り込む。次に、制御信号生成部ＳＧは、バイアス電圧情報Ｂｓ１にて示される電圧値を有するバイアス電圧（ＶＢＨ１～３、ＶＢＬ１～３）をサブバイアス回路ＳＢ１側で生成させる為のバイアス電圧制御信号ＰＷＲＣを生成し、これを当該サブバイアス回路ＳＢ１に供給する。ここで、制御信号生成部ＳＧは、切換タイミング情報ＴＧにて示されるタイミングで、バイアス電圧情報Ｂｓ２を取り込む。そして、制御信号生成部ＳＧは、バイアス電圧情報Ｂｓ２にて示される電圧値を有するバイアス電圧（ＶＢＨ１～３、ＶＢＬ１～３）をサブバイアス回路ＳＢ１側で生成させる為のバイアス電圧制御信号ＰＷＲＣを生成し、これを当該サブバイアス回路ＳＢ１に供給する。
尚、バイアス電圧制御信号ＰＷＲＣは、例えば、図３に示すようにサブバイアス回路ＳＢ１に含まれるＰチャネルＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタＱ３～Ｑ５のうちで、オン状態に設定するトランジスタの数を指定する情報を含む。
メインバイアス回路ＭＢは、電源電位ＶＤＤを受けて基準電流ＩＢを生成し、これをノードＬ１を介してサブバイアス回路ＳＢ１に供給する電流源Ｇ１を有する。
サブバイアス回路ＳＢ１は、ＰチャネルＭＯＳ型のトランジスタＱ１～Ｑ５及びスイッチ回路ＳＷ１～ＳＷ３を含む電圧調整部ＶＣＮと、ＰチャネルＭＯＳ型のトランジスタＱ６～Ｑ１２と、ＮチャネルＭＯＳ型のトランジスタＲ１～Ｒ１０と、を有する。
トランジスタＲ１は、自身のドレイン端及びゲート端がノードＬ１とトランジスタＲ２のゲート端とに接続されている。トランジスタＲ１及びＲ２各々のソース端には接地電位ＶＳＳが印加されている。トランジスタＲ２のドレイン端は、ノードＬ２を介して電圧調整部ＶＣＮと接続されている。
かかる構成によりトランジスタＲ２は、基準電流ＩＢに対応した電流Ｉ２をノードＬ２に流す。
電圧調整部ＶＣＮのトランジスタＱ１及びＱ２各々のゲート端はノードＬ２に接続されている。トランジスタＱ１及びＱ各々のソース端には電源電位ＶＤＤが印加されている。トランジスタＱ２のドレイン端は、ノードＬ３を介してトランジスタＲ３のドレイン端及びゲート端に接続されている。トランジスタＲ３のソース端には接地電位ＶＳＳが印加されている。
かかる構成により、トランジスタＱ２は、上記した電流Ｉ２に対応した電流Ｉ３をノードＬ３に送出することにより、当該ノードＬ３に基準バイアス電圧ＶＱを生成する。
電圧調整部ＶＣＮのトランジスタＱ３～Ｑ５各々のソース端には電源電位ＶＤＤが印加されており、夫々のドレイン端はノードＬ３に接続されている。
スイッチ回路ＳＷ１は、バイアス電圧制御信号ＰＷＲＣに応じて、電源電位ＶＤＤをトランジスタＱ３のゲート端に供給する状態（オフ状態と称する）、又はノードＬ２をトランジスタＱ３のゲート端に接続する状態（オン状態と称する）に設定される。スイッチ回路ＳＷ２は、バイアス電圧制御信号ＰＷＲＣに応じて、電源電位ＶＤＤをトランジスタＱ４のゲート端に供給する状態（オフ状態と称する）、又はノードＬ２をトランジスタＱ３のゲート端に接続する状態（オン状態と称する）に設定される。スイッチ回路ＳＷ３は、バイアス電圧制御信号ＰＷＲＣに応じて、電源電位ＶＤＤをトランジスタＱ５のゲート端に供給する状態（オフ状態と称する）、又はノードＬ２をトランジスタＱ５のゲート端に接続する状態（オン状態と称する）に設定される。
トランジスタＱ３は、スイッチ回路ＳＷ１がオン状態になる場合にだけオン状態となり、上記した電流Ｉ２に対応した電流ＩｃをノードＬ３に送出する。トランジスタＱ４は、スイッチ回路ＳＷ２がオン状態になる場合にだけオン状態となり、上記した電流Ｉ２に対応した電流ＩｃをノードＬ３に送出する。トランジスタＱ５は、スイッチ回路ＳＷ３がオン状態になる場合にだけオン状態となり、上記した電流Ｉ２に対応した電流ＩｃをノードＬ３に送出する。
上記した構成により、電圧調整部ＶＣＮは、基準電流ＩＢに対応した電流Ｉ３と、バイアス電圧制御信号ＰＷＲＣに応じてオン状態に設定されたトランジスタＱ３～Ｑ５から送出された電流Ｉｃを合成した合成電流ＩｔをノードＬ３に送出する。合成電流ＩｔがノードＬ３に送出されることで生成された基準バイアス電圧ＶＱの電圧値が調整される。
例えば、電圧調整部ＶＣＮが、トランジスタＱ３～Ｑ５のうちでオン状態に設定するトランジスタの数としてゼロを表すバイアス電圧制御信号ＰＷＲＣを受けた場合には、ノードＬ３に流れる合成電流Ｉｔは電流Ｉ３となる。
また、電圧調整部ＶＣＮが、トランジスタＱ３～Ｑ５のうちでオン状態に設定するトランジスタの数として「２」を表すバイアス電圧制御信号ＰＷＲＣを受けた場合には、例えばトランジスタＱ３～Ｑ５のうちのＱ３及びＱ４のみがオン状態に設定される。これにより合成電流Ｉｔは、電流Ｉ３にトランジスタＱ３及びＱ４の各々から送出された電流Ｉｃを加えた電流（Ｉ３＋２・Ｉｃ）となる。
すなわち、図３に示す電圧調整部ＶＣＮは、バイアス電圧制御信号ＰＷＲＣに応じて４段階で基準バイアス電圧ＶＱの電圧値を調整することにより、バイアス電圧情報Ｂｓ１又はＢｓ２にて示される電圧値を有する基準バイアス電圧ＶＱを生成する。
図３において、トランジスタＲ４～Ｒ７各々のゲート端は上記したトランジスタＲ３のゲート端及びノードＬ３に接続されており、トランジスタＲ４～Ｒ７各々のソース端には接地電位ＶＳＳが印加されている。トランジスタＲ４のドレイン端は、ノードＬ４を介してトランジスタＱ６のゲート端及びドレイン端に接続されている。トランジスタＲ５のドレイン端は、ノードＬ５を介してトランジスタＱ７のゲート端及びドレイン端に接続されている。トランジスタＲ６のドレイン端は、ノードＬ６を介してトランジスタＱ８のゲート端及びドレイン端に接続されている。トランジスタＱ６～Ｑ８各々のソース端には電源電位ＶＤＤが印加されている。
トランジスタＲ７のドレイン端は、トランジスタＱ９のドレイン端、及びトランジスタＱ９～Ｑ１２各々のゲート端に接続されている。トランジスタＱ９～Ｑ１２各々のソース端には電源電位ＶＤＤが印加されている。トランジスタＱ１０のドレイン端はノードＬ７を介してトランジスタＲ８のゲート端及びドレイン端に接続されている。トランジスタＱ１１のドレイン端はノードＬ８を介してトランジスタＲ９のゲート端及びドレイン端に接続されている。トランジスタＱ１２のドレイン端はノードＬ９を介してトランジスタＲ９のゲート端及びドレイン端に接続されている。トランジスタＲ８～Ｒ１０各々のソース端には接地電位ＶＳＳが印加されている。
上記したトランジスタＲ４及びＱ６からなる回路では、トランジスタＲ４が、自身のゲート端に供給された基準バイアス電圧ＶＱに対応した電流をノードＬ４に流す。これによって当該ノードＬ４に生じた電圧が、バイアス電圧ＶＢＨ１としてアンプＡＰ１～ＡＰｒに供給される。
トランジスタＲ５及びＱ７からなる回路では、トランジスタＲ５が、自身のゲート端に供給された基準バイアス電圧ＶＱに対応した電流をノードＬ５に流す。これによって当該ノードＬ５に生じた電圧が、バイアス電圧ＶＢＨ２としてアンプＡＰ１～ＡＰｒに供給される。
トランジスタＲ６及びＱ８からなる回路では、トランジスタＲ６が、自身のゲート端に供給された基準バイアス電圧ＶＱに対応した電流をノードＬ６に流す。これによって当該ノードＬ６に生じた電圧が、バイアス電圧ＶＢＨ３としてアンプＡＰ１～ＡＰｒに供給される。
尚、トランジスタＲ７は、自身のゲート端に供給された基準バイアス電圧ＶＱに対応した電流をトランジスタＱ９を介して流す。これにより、当該基準バイアス電圧ＶＱに対応した電流が、トランジスタＱ１０～Ｑ１２の各々のドレイン端からノードＬ７～Ｌ９に夫々送出される。
この際、トランジスタＱ１０が基準バイアス電圧ＶＱに対応した電流をノードＬ７に送出することによって当該ノードＬ７に生じた電圧が、バイアス電圧ＶＢＬ１としてアンプＡＰ１～ＡＰｒに供給される。また、トランジスタＱ１１が基準バイアス電圧ＶＱに対応した電流をノードＬ８に送出することによって当該ノードＬ８に生じた電圧が、バイアス電圧ＶＢＬ２としてアンプＡＰ１～ＡＰｒに供給される。また、トランジスタＱ１２が基準バイアス電圧ＶＱに対応した電流をノードＬ９に送出することによって当該ノードＬ９に生じた電圧が、バイアス電圧ＶＢＬ３としてアンプＡＰ１～ＡＰｒに供給される。
アンプＡＰ１～ＡＰｒの各々は同一の内部構成を有する。そこで、以下にアンプＡＰ１～ＡＰｒのうちのＡＰ１を抜粋して、その内部構成について詳細に説明する。
図４は、アンプＡＰ１の内部構成を概略的に表すブロック図である。図４に示すように、アンプＡＰ１は、オペアンプＯＰＡ及び出力スイッチＯＳＷを含む。
オペアンプＯＰＡは、出力端と反転入力端とが接続されている、いわゆるボルテージフォロワからなり、非反転入力端で受けた階調電圧Ｖ１を利得１で増幅して得られた出力電圧Ｙ１を出力スイッチＯＳＷに供給する。オペアンプＯＰＡは、バイアス電圧ＶＢＨ１～ＶＢＨ３及びＶＢＬ１～ＶＢＬ３に応じて自身の動作電流を調整することにより、出力スルーレートを変更する。出力スイッチＯＳＷは、オン状態時にのみ、出力電圧Ｙ１を駆動電圧Ｇ１として、半導体ＩＣチップの出力端子Ｔ１から出力する。
図５は、オペアンプＯＰＡの内部構成を表す回路図である。オペアンプＯＰＡは、差動段ＤＦＰ、カレントミラー段ＣＭＲ及び出力段ＯＵＰを含む。
差動段ＤＦＰは、ＰチャネルＭＯＳ型のトランジスタＵ１～Ｕ４、及びＮチャネルＭＯＳ型のトランジスタＪ１～Ｊ４を含む。
トランジスタＵ１のソース端には電源電位ＶＤＤが印加されており、ゲート端にはバイアス電圧ＶＢＨ１が供給されている。トランジスタＵ１のドレイン端はトランジスタＵ２のソース端に接続されている。トランジスタＵ２のゲート端にはバイアス電圧ＶＢＨ２が供給されており、ドレイン端はトランジスタＵ３及びＵ４各々のソース端に接続されている。
かかる構成により、トランジスタＵ１及びＵ２は、電源電位ＶＤＤに基づき、バイアス電圧ＶＢＨ１及びＶＢＨ２に応じた電流値を有する動作電流Ｉｕ１を生成し、これをトランジスタＵ３及びＵ４に供給する。
トランジスタＵ３及びＵ４は、夫々のゲート端で受けた階調電圧Ｖ１とこのオペアンプＯＰＡの出力である出力電圧Ｙ１との電圧比で、トランジスタＵ２から供給された動作電流Ｉｕ１を２分割した電流を電流ＮＣＭ１及びＮＣＭ２として生成する。トランジスタＵ３及びＵ４は、電流ＮＣＭ１及びＮＣＭ２を夫々のドレイン端を介してカレントミラー段ＣＭＲのノードｎ３及びｎ４に供給する。
すなわち、トランジスタＵ３は、階調電圧Ｖ１の電圧値に対応した電流ＮＣＭ２をカレントミラー段ＣＭＲのノードｎ４に供給する。トランジスタＵ４は、出力電圧Ｙ１の電圧値に対応した電流ＮＣＭ１をカレントミラー段ＣＭＲのノードｎ３に供給する。
トランジスタＪ１のソース端には接地電位ＶＳＳが印加されており、ゲート端にはバイアス電圧ＶＢＬ１が供給されている。トランジスタＪ１のドレイン端はトランジスタＪ２のソース端に接続されている。トランジスタＪ２のゲート端にはバイアス電圧ＶＢＬ２が供給されており、ドレイン端はトランジスタＪ３及びＪ４各々のソース端に接続されている。
かかる構成により、トランジスタＪ１及びＪ２は、バイアス電圧ＶＢＬ１及びＶＢＬ２に応じた電流値を有する動作電流Ｉｊ１を生成し、これをトランジスタＪ３及びＪ４のソース端から引き抜く。
トランジスタＪ３及びＪ４は、夫々のゲート端で受けた階調電圧Ｖ１と出力電圧Ｙ１との電圧比で動作電流Ｉｊ１を２分割した電流を電流ＰＣＭ１及びＰＣＭ２として生成する。トランジスタＪ３及びＪ４は、電流ＰＣＭ１及びＰＣＭ２を夫々のドレイン端を介してカレントミラー段ＣＭＲのノードｎ１及びｎ２から引き抜く。
すなわち、トランジスタＪ３は、階調電圧Ｖ１に対応した電流ＰＣＭ２をカレントミラー段ＣＭＲのノードｎ２から引き抜き、これをトランジスタＪ２のドレイン端に供給する。トランジスタＪ４は、出力電圧Ｙ１に対応した電流ＰＣＭ１をカレントミラー段ＣＭＲのノードｎ１から引き抜き、これをトランジスタＪ２のドレイン端に供給する。
尚、差動段ＤＦＰでは、バイアス電圧ＶＢＨ１及びＶＢＨ２に応じて上記した動作電流Ｉｕ１の電流値が調整され、更に、バイアス電圧ＶＢＬ１及びＶＢＬ２に応じて上記した動作電流Ｉｊ１の電流値が調整される。これにより、例えばバイアス電圧ＶＢＨ１及びＶＢＨ２の電圧値が低いほど大きな電流がカレントミラー段ＣＭＲのノードｎ３及びｎ４に供給される。また、例えばバイアス電圧ＶＢＬ１及びＶＢＬ２の電圧値が高いほど大きな電流がカレントミラー段ＣＭＲのノードｎ１及びｎ２から引き抜かれる。
カレントミラー段ＣＭＲは、ＰチャネルＭＯＳ型のトランジスタＵ５～Ｕ１０、及びＮチャネルＭＯＳ型のトランジスタＪ５～Ｊ１０を含む。
トランジスタＵ５及びＵ６各々のソース端には電源電位ＶＤＤが印加されており、夫々のゲート端は互いに接続されている。トランジスタＵ５のドレイン端はノードｎ１を介してトランジスタＵ７のソース端に接続されている。トランジスタＵ６のドレイン端はノードｎ２を介してトランジスタＵ８のソース端に接続されている。
トランジスタＵ７及びＵ８のゲート端には共にバイアス電圧ＶＢＨ３が印加されている。トランジスタＵ７のドレイン端は、ノードｎ５を介して上記したトランジスタＵ５及びＵ６各々のゲート端と、トランジスタＵ９のソース端と、トランジスタＪ５のドレイン端とに接続されている。
トランジスタＵ８のドレイン端は、高電位側の駆動ノードとしてのノードｎ６を介してトランジスタＵ１０のソース端及びトランジスタＪ６のドレイン端に接続されている。
トランジスタＵ９及びＵ１０各々のゲート端にはバイアス電圧ＶＢＨ３が印加されている。トランジスタＵ９のドレイン端及びトランジスタＪ５のソース端は、ノードｎ７を介してトランジスタＪ７のドレイン端に接続されている。
トランジスタＵ１０のドレイン端及びトランジスタＪ６のソース端は、低電位側の駆動ノードとしてのノードｎ８を介してトランジスタＪ８のドレイン端に接続されている。トランジスタＪ５及びＪ６各々のゲート端にはバイアス電圧ＶＢＬ３が印加されている。
トランジスタＪ７及びＪ８各々のゲート端にはバイアス電圧ＶＢＬ３が印加されている。トランジスタＪ７のソース端はノードｎ３を介してトランジスタＪ９のドレイン端に接続されている。トランジスタＪ８のソース端は、ノードｎ４を介してトランジスタＪ１０のドレイン端に接続されている。
トランジスタＪ９及びＪ１０各々のソース端には接地電位ＶＳＳが印加されており、これらトランジスタＪ９及びＪ１０各々のゲート端はトランジスタＪ７のドレイン端に接続されている。
上記した構成により、カレントミラー段ＣＭＲでは、差動段ＤＦＰから供給された電流ＰＣＭ１と電流ＰＣＭ２との差に対応した電流値を有する動作電流Ｉｕ２がノードｎ６に流れる。更に、カレントミラー段ＣＭＲでは、差動段ＤＦＰから供給された電流ＮＣＭ１と電流ＮＣＭ２との差に対応した電流値を有する動作電流Ｉｊ２がノードｎ８に流れる。
これにより、カレントミラー段ＣＭＲでは、電流ＰＣＭ１と電流ＰＣＭ２との差に対応した動作電流Ｉｕ２を、駆動ノードとしてのノードｎ６に供給する又はノードｎ６から引き抜くことにより、ノードｎ６に高電位側の出力駆動電圧ＰＧを生成する。カレントミラー段ＣＭＲは、当該出力駆動電圧ＰＧを出力段ＯＵＰのＰチャネルＭＯＳ型のトランジスタＵ１１のゲート端に供給する。
また、カレントミラー段ＣＭＲでは、電流ＮＣＭ１と電流ＮＣＭ２との差に対応した動作電流Ｉｊ２を、駆動ノードとしてのノードｎ８に供給する又はノードｎ８から引き抜くことにより、ノードｎ８に低電位側の出力駆動電圧ＮＧを生成する。カレントミラー段ＣＭＲは、当該出力駆動電圧ＮＧを出力段ＯＵＰのＮチャネルＭＯＳ型のトランジスタＪ１１のゲート端に供給する。
出力段ＯＵＰは、上記したトランジスタＵ１１及びＪ１１の他に、位相補償用のキャパシタＣ１及びＣ２を含む。
キャパシタＣ１の一端は、カレントミラー段ＣＭＲのノードｎ２に接続されており、その他端は出力ノードｎＺに接続されている。キャパシタＣ２の一端は、カレントミラー段ＣＭＲのノードｎ４に接続されており、その他端は出力ノードｎＺに接続されている。
トランジスタＵ１１のソース端には電源電位ＶＤＤが印加されており、そのゲート端には上記した出力駆動電圧ＰＧが供給されている。トランジスタＵ１１は、電源電位に基づき、出力駆動電圧ＰＧに対応した電流を生成し、これを出力ノードｎＺに供給することにより、出力ノードｎＺの電位を増加させる。
トランジスタＪ１１のソース端には接地電位ＶＳＳが印加されており、そのゲート端には上記した出力駆動電圧ＮＧが供給されている。トランジスタＪ１１は、出力駆動電圧ＮＧに対応した電流を出力ノードｎＺから引き抜くことにより、出力ノードｎＺの電位を低下させる。
上記したトランジスタＵ１１及びＪ１１の動作により、出力ノードｎＺに出力電圧Ｙ１が生成され、これが出力端子を介して出力される。この際、出力された出力電圧Ｙ１が差動段ＤＦＰの高電位側のトランジスタＵ４のゲート端、及び低電位側のトランジスタＪ４のゲート端の各々に帰還して供給される。
ところで、カレントミラー段ＣＭＲでは、バイアス電圧ＶＢＨ３及びＶＢＬ３に応じて、上記した駆動ノードとしてのノードｎ６及びｎ８に流れる動作電流Ｉｕ２及びＩｊ２の電流値が調整される。
例えばバイアス電圧ＶＢＨ３の電圧値が低いほど、駆動ノードとしてのノードｎ６に流れる動作電流Ｉｕ２が大きくなり、バイアス電圧ＶＢＬ３の電圧値が高いほど、駆動ノードとしてのノードｎ８に流れる動作電流Ｉｊ２が大きくなる。これにより、出力駆動電圧ＰＧ及びＮＧの立ち上がり時間及び立ち下がり時間が速くなるので、オペアンプＯＰＡのスルーレートが高くなる。
一方、バイアス電圧ＶＢＨ３の電圧値が高いほど、駆動ノードとしてのノードｎ６に流れる動作電流Ｉｕ２が小さくなり、バイアス電圧ＶＢＬ３の電圧値が低いほど、駆動ノードとしてのノードｎ８に流れる動作電流Ｉｊ２が小さくなる。これにより、オペアンプＯＰＡの電力消費量が低下する。
要するに、オペアンプＯＰＡは、以下の動作を行う差動段、カレントミラー段、出力段及びバイアス調整部を含んでいる。すなわち、差動段（ＤＦＰ）は、入力される階調電圧（Ｖ）と出力される出力電圧（Ｙ）との電圧比で第１の動作電流（Ｉｕ１、Ｉｊ１）を２分割した第１の電流（ＰＣＭ１、ＮＣＭ１）及び第２の電流（ＰＣＭ２、ＮＣＭ２）を生成する。カレントミラー段（ＣＭＲ）は、第１の電流と第２の電流との差に対応した第２の動作電流（Ｉｕ２、Ｉｊ２）を、駆動ノード（ｎ６、ｎ８）に供給する又は当該駆動ノードから引き抜くことにより、駆動ノードに出力駆動電圧（ＰＧ、ＮＧ）を生成する。出力段（ＯＵＰ）は、当該出力駆動電圧に対応した出力電流を、出力ノード（ｎＺ）に供給又は出力ノードから引き抜くことにより、出力ノードに出力電圧（Ｙ）を生成する。バイアス調整部（Ｕ１、Ｕ２、Ｊ１、Ｊ２、Ｕ８、Ｕ１０、Ｊ６、Ｊ８）は、バイアス電圧（ＶＢＨ１～３、ＶＢＬ１～３）に応じて、第１の動作電流（Ｉｕ１、Ｉｊ１）及び第２の動作電流（Ｉｕ２、Ｉｊ２）の電流値を調整する。
次に、図３に示す構成の動作について説明する。
図６は、図３に示す制御信号生成部ＳＧが生成するバイアス電圧制御信号ＰＷＲＣの一例と、アンプＡＰ１～ＡＰｒのうちのＡＰ１の内部に流れる動作電流の推移と、を表すタイムチャートである。
ここで、切換タイミングレジスタＣＲＧには、図６に示すようにクロック信号ＣＬＫの立ち上がりエッジの時点から、高スルーレート期間Ｔｓｔ（以下、高ＳＲ期間Ｔｓｔとも称する）経過した時点を切換タイミングとして表す切換タイミング情報ＴＧが記憶されているものとする。尚、高ＳＲ期間Ｔｓｔは、例えばアンプＡＰに入力された階調電圧が最低輝度を表す状態から最高輝度を表す状態に遷移した際に、駆動電圧Ｇが最低輝度を表す電圧値から、最高輝度を表す電圧値に遷移するまでに掛かる時間に、所定のマージン期間を加えた期間である。
図６において、制御信号生成部ＳＧは、先ず、クロック信号ＣＬＫの立ち上がりエッジの時点Ｔｕから、切換タイミング情報ＴＧにて示される高ＳＲ期間Ｔｓｔに亘り、以下のバイアス電圧制御信号ＰＷＲＣを生成し、これをサブバイアス回路ＳＢ１に供給する。すなわち、制御信号生成部ＳＧは、バイアス電圧情報Ｂｓ１にて示される電圧値、つまり各アンプを高スルーレート化する電圧値を有するバイアス電圧をサブバイアス回路ＳＢ１側で生成させる為のバイアス電圧制御信号ＰＷＲＣを生成する。例えば、制御信号生成部ＳＧは、３つのトランジスタＱ３～Ｑ５を全てオン状態に設定することを表す、信号レベルＬＶａを有するバイアス電圧制御信号ＰＷＲＣを生成し、これをサブバイアス回路ＳＢ１に供給する。
かかるバイアス電圧制御信号ＰＷＲＣに応じて、サブバイアス回路ＳＢ１の電圧調整部ＶＣＮは、合成電流Ｉｔ（Ｉ３＋３・Ｉｃ）をノードＬ３に送出することにより、基準バイアス電圧ＶＱの電圧値を調整する。サブバイアス回路ＳＢ１は、電圧値の調整が施された基準バイアス電圧ＶＱに基づき、バイアス電圧情報Ｂｓ１にて示されている電圧値に対応した電圧値を有するバイアス電圧ＶＢＨ１～３、ＶＢＬ１～３を生成し、アンプＡＰ１～ＡＰｒに供給する。
そして、当該高ＳＲ期間Ｔｓｔが経過した時点Ｔｄ以降、次のクロック信号ＣＬＫの立ち上がりエッジの時点までの間に亘り、制御信号生成部ＳＧは、以下のバイアス電圧制御信号ＰＷＲＣを生成する。すなわち、制御信号生成部ＳＧは、バイアス電圧情報Ｂｓ２にて示されている電圧値、つまり各アンプを低消費電力化させる電圧値を有するバイアス電圧をサブバイアス回路ＳＢ１側で生成させる為のバイアス電圧制御信号ＰＷＲＣを生成する。
例えば、制御信号生成部ＳＧは、３つのトランジスタＱ３～Ｑ５を全てオフ状態に設定することを表す、信号レベルＬＶｂを有するバイアス電圧制御信号ＰＷＲＣを生成し、これをサブバイアス回路ＳＢ１に供給する。
かかるバイアス電圧制御信号ＰＷＲＣによると、サブバイアス回路ＳＢ１の電圧調整部ＶＣＮは、電流Ｉ３によって生成された基準バイアス電圧ＶＱに対して電圧値を変更する調整は行わない。よって、この際、サブバイアス回路ＳＢ１は、電流Ｉ３のみによって生成された基準バイアス電圧ＶＱに基づき、バイアス電圧情報Ｂｓ２にて示されている電圧値に対応した電圧値を有するバイアス電圧ＶＢＨ１～３、ＶＢＬ１～３を生成し、アンプＡＰ１～ＡＰｒに供給する。
上記動作によれば、図６に示すように、クロック信号ＣＬＫの立ち上がり時点Ｔｕから高ＳＲ期間Ｔｓｔの間に、各アンプＡＰの差動段ＤＦＰ、及びカレントミラー段ＣＭＲに流れる動作電流は、高ＳＲ期間Ｔｓｔの経過時点以降に流れる動作電流に比べて大きい。
これにより、高速応答が要求される駆動電圧の立ち上がり又は立ち下がり区間中は、アンプＡＰのスルーレートが高くなるので、アンプＡＰから出力される駆動電圧の立ち上がり又は立ち下がり時間も短くなる。
一方、高ＳＲ期間Ｔｓｔが経過した時点Ｔｄから次のクロック信号ＣＬＫの立ち上がりエッジの時点までの間に、アンプＡＰの差動段ＤＦＰ及びカレントミラー段ＣＭＲに流れる動作電流は、図６に示すように高ＳＲ期間Ｔｓｔ内で流れた動作電流よりも小さい。
これにより、高速応答が要求されない駆動電圧の電圧値一定区間中は、アンプＡＰで消費される電力が少なくなる。
よって、出力アンプ部１３３によれば、アンプＡＰ１～ＡＰｎの他にダミーアンプを設け、このダミーアンプを動作させることで駆動電圧の遷移期間を検出する装置に比べて、小規模な構成で、確実に低消費電力且つ高速に表示デバイス２０を駆動することが可能となる。
また、図３に示す構成によれば、電圧遷移時バイアス設定レジスタＲＧ１及び出力一定時設定レジスタＲＧ２に、所望とするバイアス電圧の電圧値を示す情報（Ｂｓ１、Ｂｓ２）を記憶しておけば、サブバイアス回路ＳＢ内でその電圧値を有するバイアス電圧（ＶＢＨ１～３、ＶＢＬ１～３）が生成される。
よって、アンプＡＰ１～ＡＰｎに対する製品出荷前のバイアス電圧の調整が容易に為されると共に、製品出荷後でも、適宜、当該バイアス電圧の電圧値を変更することにより、省電力モード、及び高速（通常）モードに夫々対応することが可能となる。
尚、上記した実施例では、各アンプを高スルーレート化する期間である高ＳＲ期間Ｔｓｔの期間長を固定にしているが、この高ＳＲ期間Ｔｓの期間長を適宜変更するようにしても良い。
図７は、かかる点に鑑みて為された、制御部ＣＮ、メインバイアス回路ＭＢ、及びサブバイアス回路ＳＢ１の内部構成の他の一例を表す図である。尚、図７に示す構成では、制御部ＣＮに含まれる切換タイミングレジスタＣＲＧを省き、それに代えて切替判定部ＣＤＰを設けている。その他の構成は、図３に示すものと同一である。
図７に示す切換判定部ＣＤＰは、アンプＡＰ１～ＡＰｒから出力された駆動電圧Ｇ１～Ｇｒのうちで、電圧値の遷移幅が最も大きい駆動電圧の電圧値が所定の参照電圧値を超えたか否かを判定する。ここで、電圧値の遷移幅が最も大きい駆動電圧の電圧値が所定の参照電圧値を超えたと判定した時点で、切換判定部ＣＤＰは、切換指令信号ＣＧＴを制御信号生成部ＳＧに供給する。当該切換指令信号ＣＧＴに応じて、制御信号生成部ＳＧは、バイアス電圧制御信号ＰＷＲＣで表される電圧値を、バイアス電圧情報Ｂｓ１にて示される電圧値からバイアス電圧情報Ｂｓ２にて示される電圧値に切り替える。
よって、電圧値の遷移幅が最も大きい駆動電圧の電圧値が参照電圧値を超える時点が高ＳＲ期間Ｔｓが経過した時点Ｔｄとなる。
かかる構成によれば、高ＳＲ期間Ｔｓの期間長を固定する場合よりも、その期間長を短くすることが可能となるので、更なる消費電力の低減が図られるようになる。
また、上記実施例では切換判定部ＣＤＰは、電圧値の遷移幅が最も大きい駆動電圧の電圧値と所定の参照電圧値とを比較しているが、当該駆動電圧の電圧値と、この駆動電圧を出力するアンプＡＰに入力される階調電圧とを比較するようにしても良い。この際、切換判定部ＣＤＰは、駆動電圧の電圧値と階調電圧の電圧値とが等しくなった時点、つまり、駆動電圧の立ち上がり又は立ち下がり区間が終了した時点で、切換指令信号ＣＧＴを制御信号生成部ＳＧに供給する。
ところで、表示デバイス２０では、水平走査ラインＳ１～Ｓｍのうちで水平走査パルスが印加された水平走査ラインＳ上のｎ個の表示セルが、データドライバ１３からデータラインＤ１～Ｄｎを介して供給された駆動電圧Ｇ１～Ｇｎによって駆動対象となる。
よって、データドライバ１３から遠い位置に配置されている表示セルに印加される駆動電圧の立ち上がり又は立ち下がり時間は、データドライバ１３から近い位置に配置されている表示セルに印加される駆動電圧の立ち上がり又は立ち下がり時間よりも長くなる。
そこで、アンプＡＰ１～ＡＰｎから遠い位置に配置されている表示セルを駆動対象としている際に用いる高ＳＲ期間Ｔｓｔの期間長を、アンプＡＰ１～ＡＰｎに近い位置に配置されている表示セルを駆動対象としている際に用いる高ＳＲ期間Ｔｓｔの期間長よりも長くする。
図８は、かかる点に鑑みて為された、制御部ＣＮ、メインバイアス回路ＭＢ、及びサブバイアス回路ＳＢ１の内部構成の他の一例を表す図である。尚、図８に示す構成では、制御部ＣＮに含まれる切換タイミングレジスタＣＲＧに代えて切換タイミングレジスタＣＲＧ１～３を採用し、制御信号生成部ＳＧに代えて制御信号生成部ＳＧａを採用した点を除く他の構成は、図３に示すものと同一である。
そこで、以下に切換タイミングレジスタＣＲＧ１～３、及び制御信号生成部ＳＧａの動作を中心に、その動作について説明する。
切換タイミングレジスタＣＲＧ１には、表示デバイス２０の表示領域を例えば図９に示すように領域Ｅ１～Ｅ３に分割した際の領域Ｅ１に属する各水平走査ラインＳの駆動時に用いる高ＳＲ期間Ｔｓｔの期間長ｔ１を示す切換タイミング情報ＴＧ１が記憶されている。切換タイミングレジスタＣＲＧ１は、この切換タイミング情報ＴＧ１を制御信号生成部ＳＧａに供給する。
切換タイミングレジスタＣＲＧ２には、図９に示す領域Ｅ２に属する各水平走査ラインＳの駆動時に用いる高ＳＲ期間Ｔｓｔの期間長として、上記した期間長ｔ１よりも長い期間長ｔ２を示す切換タイミング情報ＴＧ２が記憶されている。切換タイミングレジスタＣＲＧ２は、この切換タイミング情報ＴＧ２を制御信号生成部ＳＧａに供給する。
切換タイミングレジスタＣＲＧ３には、図９に示す領域Ｅ３に属する各水平走査ラインＳの駆動時に用いる高ＳＲ期間Ｔｓｔの期間長として、上記した期間長ｔ２よりも長い期間長ｔ３を示す切換タイミング情報ＴＧ３が記憶されている。切換タイミングレジスタＣＲＧ３は、この切換タイミング情報ＴＧ３を制御信号生成部ＳＧａに供給する。
制御信号生成部ＳＧａは、走査ドライバ１２が図９に示す領域Ｅ１に属する水平走査ラインＳの各々に水平走査パルスを印加している期間中は、切換タイミング情報ＴＧ１～ＴＧ３のうちから切換タイミング情報ＴＧ１を取り込む。そして、制御信号生成部ＳＧａは、図１０に示すように、切換タイミング情報ＴＧ１にて示される期間長ｔ１を有する高ＳＲ期間Ｔｓｔの間に亘り各アンプを高スルーレート化する為に、信号レベルＬＶａを有するバイアス電圧制御信号ＰＷＲＣを電圧調整部ＶＣＮに供給する。
また、制御信号生成部ＳＧａは、走査ドライバ１２が図９に示す領域Ｅ２に属する水平走査ラインＳの各々に水平走査パルスを印加している期間中は、切換タイミング情報ＴＧ１～ＴＧ３のうちから切換タイミング情報ＴＧ２を取り込む。そして、制御信号生成部ＳＧａは、図１０に示すように、切換タイミング情報ＴＧ２にて示される期間長ｔ２を有する高ＳＲ期間Ｔｓｔの間に亘り各アンプを高スルーレート化する為に、信号レベルＬＶａを有するバイアス電圧制御信号ＰＷＲＣを電圧調整部ＶＣＮに供給する。
また、制御信号生成部ＳＧａは、走査ドライバ１２が図９に示す領域Ｅ３に属する水平走査ラインＳの各々に水平走査パルスを印加している期間中は、切換タイミング情報ＴＧ１～ＴＧ３のうちから切換タイミング情報ＴＧ３を取り込む。そして、制御信号生成部ＳＧａは、図１０に示すように、切換タイミング情報ＴＧ３にて示される期間長ｔ３を有する高ＳＲ期間Ｔｓｔの間に亘り各アンプを高スルーレート化する為に、信号レベルＬＶａを有するバイアス電圧制御信号ＰＷＲＣを電圧調整部ＶＣＮに供給する。
すなわち、水平走査ラインＳ１～Ｓｍのうちで、アンプＡＰ１～ＡＰｎから遠い位置に配置されている水平走査ラインＳの駆動時に用いる高ＳＲ期間Ｔｓｔの長さが、アンプＡＰ１～ＡＰｎから近い位置に配置されている水平走査ラインＳの駆動時に用いる高ＳＲ期間Ｔｓｔの長さよりも長くなるように、高ＳＲ期間Ｔｓｔの長さが変更される。
これにより、表示デバイス２０の表示領域の全域に亘り、駆動電圧Ｇ１～Ｇｎ各々の立ち上がり又は立ち下がり時間を均一にすることが可能となる。
尚、上記実施例では、各アンプＡＰは、１つの階調電圧Ｖを受けてこれを増幅することにより１つの駆動電圧Ｇを生成している。しかしながら、各アンプＡＰとしては、複数の階調電圧Ｖを受け、各階調電圧Ｖの平均電圧を１つの駆動電圧Ｇとして生成する多入力型のアンプを採用しても良い。
尚、上記実施例では、半導体ＩＣチップに含まれるデータドライバ１３内に制御部ＣＮを設けているが、この制御部ＣＮを図１１に示すように、データドライバ１３の外部、つまりデータドライバ１３を含む半導体ＩＣチップの外部に設けるようにしても良い。
要するに、本発明に係る表示ドライバ（１３）としては、Ｎ（Ｎは２以上の整数）個のデータラインを有する表示デバイス２０を駆動するにあたり、以下のデータ取込部、階調電圧生成部、第１～第Ｎのアンプ、及びバイアス電圧生成部を含むものであれば良い。
すなわち、データ取込部（１３１）は、映像信号（ＶＤ）に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片（Ｐ１～Ｐｎ）を受け、これら第１～第Ｎの画素データ片をクロック信号（ＣＬＫ）のエッジのタイミングで出力する。階調電圧生成部（１３２）は、データ取込部から出力された第１～第Ｎの画素データ片を第１～第Ｎの階調電圧（Ｖ１～Ｖｎ）に変換する。第１～第Ｎのアンプ（ＡＰ１～ＡＰｎ）は、第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧（Ｇ１～Ｇｎ）を第１～第Ｎのデータライン（Ｄ１～Ｄｎ）に供給する。バイアス電圧生成部（１３３０）は、第１～第Ｎのアンプ各々の動作電流（Ｉｕ１、Ｉｊ１、Ｉｕ２、Ｉｊ２）の電流値を設定するバイアス電圧（ＶＢＨ１～３、ＶＢＬ１～３）を生成して第１～第Ｎのアンプに供給する。
尚、バイアス電圧生成部は、動作電流の電流値を第１電流値に設定する為のバイアス電圧の電圧値として第１の電圧値を表す第１の情報（Ｂｓ１）と、動作電流の電流値をこの第１の電流値よりも低い第２の電流値に設定する為のバイアス電圧の電圧値として第２の電圧値を表す第２の情報（Ｂｓ２）と、を記憶するレジスタ（ＲＧ１、ＲＧ２）を含む。
ここで、バイアス電圧生成部は、クロック信号（ＣＬＫ）のエッジの時点から第１の期間（Ｔｓｔ）の経過時点（Ｔｄ）までの間は、第１の情報（Ｂｓ１）で表される第１の電圧値を有するバイアス電圧を生成する。そして、バイアス電圧生成部は、第１の期間（Ｔｓｔ）の経過時点（Ｔｄ）でバイアス電圧の電圧値を第２の情報（Ｂｓ２）で表される第２の電圧値に切り替えるのである。
１３ データドライバ
１３３ 出力アンプ部
１３３０ バイアス電圧生成部
ＡＰ１～ＡＰｎ アンプ
ＣＮ 制御部
ＭＢ メインバイアス回路
ＲＧ１ 電圧遷移時バイアス設定レジスタ
ＲＧ２ 出力一定時バイアス設定レジスタ
ＳＢ１～ＳＢ３ サブバイアス回路

Claims (9)

  1. 第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバであって、
    映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部と、
    前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、
    前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、
    前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、
    前記バイアス電圧生成部は、
    前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタを含み、
    前記クロック信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替えることを特徴とする表示ドライバ。
  2. 前記第１の期間は、前記階調電圧における最低輝度を表す電圧値から最高輝度を表す電圧値への遷移に応答して前記アンプから出力される前記駆動電圧の電圧値が前記最低輝度に対応した電圧値から前記最高輝度に対応した電圧値に遷移するまでに掛かる時間に対応した期間長を有することを特徴とする請求項１に記載の表示ドライバ。
  3. 前記レジスタには、前記第１の期間を表す情報が記憶されていることを特徴とする請求項１又は２に記載の表示ドライバ。
  4. 前記バイアス電圧生成部は、
    基準電流を生成する電流源と、
    前記基準電流に基づいて基準バイアス電圧を生成し、前記基準バイアス電圧に前記第１の情報に基づく調整を施すことにより前記第１の電圧値を得ると共に、前記基準バイアス電圧に前記第２の情報に基づく調整を施すことにより前記第２の電圧値を得る電圧調整部と、を含むことを特徴とする請求項１～３のいずれか１に記載の表示ドライバ。
  5. 前記アンプは、
    入力される前記階調電圧と出力される出力電圧との電圧比で第１の動作電流を２分割した第１の電流及び第２の電流を生成する差動段と、
    前記第１の電流及び前記第２の電流の差に対応した第２の動作電流を、駆動ノードに供給又は前記駆動ノードから引き抜くことにより前記駆動ノードに出力駆動電圧を生成するカレントミラー段と、
    前記出力駆動電圧に対応した出力電流を、出力ノードに供給又は前記出力ノードから引き抜くことにより前記出力ノードに前記出力電圧を生成する出力段と、
    前記バイアス電圧に応じて前記第１及び第２の動作電流の電流値を調整するバイアス調整部と、を含むことを特徴とする請求項１～４のいずれか１に記載の表示ドライバ。
  6. 前記表示デバイスにおいて前記第１～第Ｎのデータラインに交叉して配置されている第１～第Ｍの水平走査ライン（Ｍは２以上の整数）に順に水平走査パルスを印加して、前記第１～第Ｍの水平走査ラインの各々を順に駆動する走査ドライバを含み、
    前記第１～第Ｍの水平走査ラインのうちで前記第１～第Ｎのアンプから遠い位置に配置されている前記水平走査ラインの駆動時に前記バイアス電圧生成部が用いる前記第１の期間の長さが、前記第１～第Ｎのアンプから近い位置に配置されている前記水平走査ラインの駆動時に前記バイアス電圧生成部が用いる前記第１の期間の長さよりも長いことを特徴とする請求項１～４のいずれか１に記載の表示ドライバ。
  7. 前記第１～第Ｎの駆動電圧のうちで電圧値の遷移幅が最も大きい駆動電圧の電圧値が所定の参照電圧値を超えた時点を前記第１の期間の経過時点として設定する切換判定部を含むことを特徴とする請求項１に記載の表示ドライバ。
  8. 前記第１～第Ｎの駆動電圧のうちで電圧値の遷移幅が最も大きい駆動電圧の電圧値と、前記遷移幅が最も大きい駆動電圧に対応した前記階調電圧との電圧値が等しくなった時点を前記第１の期間の経過時点として設定する切換判定部を含むことを特徴とする請求項１に記載の表示ドライバ。
  9. 第１～第Ｎ（Ｎは２以上の整数）のデータラインを有する表示デバイスを駆動する表示ドライバを含む半導体装置であって、
    映像信号に基づく輝度レベルを画素毎に表す第１～第Ｎの画素データ片を受け、前記第１～第Ｎの画素データ片をクロック信号のエッジのタイミングで出力するデータ取込部と、
    前記データ取込部から出力された前記第１～第Ｎの画素データ片を第１～第Ｎの階調電圧に変換する階調電圧生成部と、
    前記第１～第Ｎの階調電圧を増幅して得た第１～第Ｎの駆動電圧を前記第１～第Ｎのデータラインに供給する第１～第Ｎのアンプと、
    前記第１～第Ｎのアンプ各々の動作電流の電流値を設定するバイアス電圧を生成して前記第１～第Ｎのアンプに供給するバイアス電圧生成部と、を含み、
    前記バイアス電圧生成部は、
    前記動作電流の電流値を第１の電流値に設定する前記バイアス電圧の電圧値として第１の電圧値を表す第１の情報と、前記動作電流の電流値を前記第１の電流値よりも低い第２の電流値に設定する前記バイアス電圧の電圧値として第２の電圧値を表す第２の情報と、を記憶するレジスタを含み、
    前記クロック信号の前記エッジの時点から第１の期間の経過時点までの間は、前記第１の情報で表される前記第１の電圧値を有する前記バイアス電圧を生成し、前記第１の期間の経過時点で前記バイアス電圧の電圧値を前記第２の情報で表される前記第２の電圧値に切り替えることを特徴とする半導体装置。
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