JP2013162145A - アンプ、負荷駆動装置、液晶表示装置、テレビ - Google Patents

Abstract

【課題】アンプの省電力化と高速化を両立する。
【解決手段】アンプ１６は、入力信号Ｖｉを増幅して出力信号Ｖｏを生成する増幅段１６２と、増幅段１６２に流れるバイアス電流Ｉｒｅｆを生成する可変電流源１６１と、を有し、可変電流源１６１は、出力信号Ｖｏが第１信号レベルＶａから第２信号レベルＶｂに変化する過渡期間Ｔ（図３の例ではｔ１〜ｔ６）のうち、出力信号Ｖｏが第１信号レベルＶａから変化し始めるタイミングを含むように設定された第１期間Ｔ１（図３の例ではｔ１〜ｔ２）と、出力信号Ｖｏが第２信号レベルＶｂに整定するタイミングを含むように設定された第２期間Ｔ２（図３の例ではｔ３〜ｔ５）のうち、少なくとも一方の期間にのみバイアス電流Ｉｒｅｆを第１電流値Ｉａよりも大きい第２電流値Ｉｂに設定し、その余の期間にはバイアス電流Ｉｒｅｆを第１電流値Ｉａに設定する。
【選択図】図３

Description

本発明は、入力信号を増幅して出力信号を生成するアンプ、並びに、これを用いた負荷駆動装置、液晶表示装置、及び、テレビに関する。

図７は、液晶表示装置の一従来例を示す図である。本従来例の液晶表示装置１００は、液晶駆動装置１１０と液晶表示パネル１２０を有する。液晶駆動装置１１０は、入力電圧Ｖｉから出力電圧Ｖｏを生成するソースアンプ１１１を含む。出力電圧Ｖｏは、液晶表示パネル１２０の配線抵抗１２２を介して容量性負荷である液晶画素１２１に印加される。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１−１６０２８３号公報

近年、液晶表示パネル１２０の高精細化や大型化により、液晶画素１２１を駆動するソースアンプ１１１の省電力化と高速化の両立が求められている。しかしながら、ソースアンプ１１１を安定して高速に駆動するためには、ソースアンプ１１１の内部回路に大きなバイアス電流を流す必要があるので、ソースアンプ１１１の省電力化を実現することができず、延いては、液晶駆動装置１１０全体の消費電力を増大する結果を招いていた。

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、省電力化と高速化を両立することが可能なアンプ、並びに、これを用いた負荷駆動装置、液晶表示装置、及びテレビを提供することを目的とする。

上記目的を達成するために、本発明に係るアンプは、入力信号を増幅して出力信号を生成する増幅段と、前記増幅段に流れるバイアス電流を生成する可変電流源と、を有し、前記可変電流源は、前記出力信号が第１信号レベルから第２信号レベルに変化する過渡期間のうち、前記出力信号が前記第１信号レベルから変化し始めるタイミングを含むように設定された第１期間と、前記出力信号が前記第２信号レベルに整定するタイミングを含むように設定された第２期間のうち、少なくとも一方の期間にのみ前記バイアス電流を第１電流値よりも大きい第２電流値に設定し、その余の期間には前記バイアス電流を前記第１電流値に設定する構成（第１の構成）とされている。

また、本発明に係る負荷駆動装置は、入力信号を増幅して負荷への出力信号を生成する上記第１の構成から成るアンプと、前記アンプに流れるバイアス電流を可変制御するバイアス電流制御部と、を有する構成（第２の構成）とされている。

なお、上記第２の構成から成る負荷駆動装置は、デジタルのデータ信号からアナログの前記入力信号を生成するＤＡＣ［digital analog conveter］をさらに有する構成（第３の構成）にするとよい。

また、上記第３の構成から成る負荷駆動装置は、前記データ信号を前記ＤＡＣにラッチ出力するデータラッチをさらに有する構成（第４の構成）にするとよい。

また、上記第４の構成から成る負荷駆動装置は、前記データラッチと前記バイアス電流制御部の動作タイミングを制御するタイミングコントローラをさらに有する構成（第５の構成）にするとよい。

また、上記第５の構成から成る負荷駆動装置において、前記タイミングコントローラは前記アンプに対する前記バイアス電流の供給可否を制御する構成（第６の構成）にするとよい。

また、上記第６の構成から成る負荷駆動装置は、前記第１期間、前記第２期間、及び、前記第２電流値のうち、少なくとも一つを設定するための設定データを格納するレジスタをさらに有する構成（第７の構成）にするとよい。

また、上記第７の構成から成る負荷駆動装置において、前記データラッチ、前記タイミングコントローラ、及び、前記レジスタは、ロジック部を形成する構成（第８の構成）にするとよい。

また、上記第８の構成から成る負荷駆動装置は、一定周波数のクロック信号を生成して前記ロジック部に供給するオシレータをさらに有する構成（第９の構成）にするとよい。

また、上記第９の構成から成る負荷駆動装置は、前記データラッチからラッチ出力される前記データ信号を前記ＤＡＣへの入力に適した信号レベルにシフトさせるレベルシフタをさらに有する構成（第１０の構成）にするとよい。

また、上記第１０の構成から成る負荷駆動装置において、前記レベルシフタ、前記ＤＡＣ、及び、前記アンプは、複数の負荷毎に設けられている構成（第１１の構成）にするとよい。

また、上記第１１の構成から成る負荷駆動装置にて、前記バイアス電流制御部は、前記複数のアンプに各々流れるバイアス電流を一元的に可変制御する構成（第１２の構成）にするとよい。

また、上記第１２の構成から成る負荷駆動装置において、前記バイアス電流制御部は、基準電流を生成する定電流源と、前記基準電流から複数のミラー電流を生成する第１カレントミラーと、前記タイミングコントローラから入力されるバイアス電流制御信号と前記レジスタから読み出される前記設定データの双方に基づいて前記複数のミラー電流を足し合わせることにより合算電流を生成するミラー電流合算部と、前記合算電流に基づいて前記バイアス電流を可変制御する第２カレントミラーと、を含む構成（第１３の構成）にするとよい。

また、上記第２〜第１３いずれかの構成から成る負荷駆動装置において、前記負荷は、容量性負荷である構成（第１４の構成）にするとよい。

また、上記第１４の構成から成る負荷駆動装置において、前記負荷は、液晶表示パネルを形成する液晶画素である構成（第１５の構成）にするとよい。

また、本発明に係る液晶表示装置は、液晶画素と画素選択スイッチを含む液晶表示パネルと、前記液晶画素への出力信号を生成する上記第１５の構成から成る負荷駆動装置と、を有する構成（第１６の構成）とされている。

なお、上記第１６の構成から成る液晶表示装置において、前記アンプに対して前記バイアス電流が供給される期間は、前記画素選択スイッチがオンされる期間よりも長く設定されている構成（第１７の構成）にするとよい。

また、上記第１７の構成から成る液晶表示装置において、前記画素選択スイッチは、ＴＦＴ［thin film transistor］である構成（第１８の構成）にするとよい。

また、本発明に係るテレビは、受信信号から所望チャンネルの放送信号を選局するチューナ部と、前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、前記映像信号を映像として出力する表示部と、前記音声信号を音声として出力するスピーカ部と、ユーザ操作を受け付ける操作部と、外部入力信号を受け付けるインタフェイス部と、上記各部の動作を統括的に制御する制御部と、上記各部に電力供給を行う電源部と、を有し、前記表示部として、上記第１６〜第１８いずれかの構成から成る液晶表示装置を含む構成（第１９の構成）とされている。

本発明によれば、省電力化と高速化を両立することが可能なアンプ、並びに、これを用いた負荷駆動装置、液晶表示装置、及び、テレビを提供することができる。

液晶表示装置の第１実施形態を示すブロック図 ソースアンプ１６とバイアス電流制御部１７の一構成例を示す回路図 バイアス電流Ｉｒｅｆの制御動作を説明するためのタイミングチャート 液晶表示装置の第２実施形態を示すブロック図 液晶表示装置を搭載したテレビの一構成例を示すブロック図 液晶表示装置を搭載したテレビの正面図 液晶表示装置を搭載したテレビの側面図 液晶表示装置を搭載したテレビの背面図 液晶表示装置の一従来例を示す図

＜第１実施形態＞
図１は、液晶表示装置の第１実施形態を示すブロック図である。第１実施形態の液晶表示装置１は、液晶駆動装置１０と、液晶表示パネル２０と、を有する。

液晶駆動装置１０は、映像ソース（不図示）から入力される映像信号Ｓ０に基づいて液晶表示パネル２０を駆動するモノリシック半導体集積回路装置（いわゆるソースドライバＩＣ）であり、ロジック部１１と、オシレータ１２と、レベルシフタ１３と、階調電圧生成部１４と、ＤＡＣ［digital analog converter］１５と、ソースアンプ１６と、バイアス電流制御部１７と、を含む。

ロジック部１１は、データラッチ１１１と、タイミングコントローラ１１２と、レジスタ１３と、を含むデジタル信号処理装置（マイコンなど）である。ロジック部１１は、オシレータ１２から供給されるシステムクロック信号ＣＬＫを用いて動作する。なお、図１では明示されていないが、ロジック部１１は、液晶駆動装置１０の外部と信号授受を行うためのインタフェイス部（例えば２線式のＩ^２Ｃインタフェイス部）も備えている。

データラッチ１１１は、映像信号Ｓ０をｎビットパラレルのデータ信号Ｓ１としてレベルシフタ１３にラッチ出力する。

タイミングコントローラ１１２は、データラッチ１１１の動作タイミングを制御する。また、タイミングコントローラ１１２は、バイアス電流制御部１７の動作タイミングを制御するためのバイアス電流制御信号Ｓ２を生成する。また、タイミングコントローラ１１２は、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給可否を制御するためのアンプイネーブル信号Ｓ３を生成する。

レジスタ１１３は、バイアス電流Ｉｒｅｆを可変制御するために必要となる設定データＳ４（後述する電流値Ｉａ及びＩｂや期間Ｔ１及びＴ２をユーザが任意に調整するための設定データ）を格納する。なお、レジスタ１１３に格納された設定データＳ４は、バイアス電流制御部１７によって読み出される。

オシレータ１２は、一定周波数のシステムクロック信号ＣＬＫを生成してロジック部１１に供給する。

レベルシフタ１３は、データラッチ１１１からラッチ出力されるデータ信号Ｓ１をＤＡＣ１４への入力に適した信号レベルにシフトさせる。

階調電圧生成部１４は、電源電圧の印加端と接地端との間に接続された抵抗ラダーを用いて、ｍ階調（ただしｍ＝２^ｎ）の離散的な階調電圧Ｖ１〜Ｖｍを生成する。

ＤＡＣ１５は、デジタルのデータ信号Ｓ１からアナログの入力電圧Ｖｉを生成する。より具体的に述べると、ＤＡＣ１５は、データ信号Ｓ１のデジタル値（１０進数表記で０〜２^ｎ−１）に応じて階調電圧Ｖ１〜Ｖｍのいずれか一つを選択し、これを入力電圧Ｖｉとして出力する。

ソースアンプ１６は、入力電圧Ｖｉを増幅して液晶表示パネル２０への出力電圧Ｖｏを生成する。なお、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給可否は、アンプイネーブル信号Ｓ３に基づいて制御される。具体的に述べると、アンプイネーブル信号Ｓ３がイネーブル時の論理レベル（例えばハイレベル）であるときには、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給が許可される。逆に、アンプイネーブル信号Ｓ３がディセーブル時の論理レベル（例えばローレベル）であるときには、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給が禁止される。

バイアス電流制御部１７は、タイミングコントローラ１１２から入力されるバイアス電流制御信号Ｓ３と、レジスタ１１３から読み出される設定データＳ４に基づいて、ソースアンプ１６に流れるバイアス電流Ｉｒｅｆを可変制御する。バイアス電流制御部１７の構成及び動作については、後ほど詳細に説明する。

液晶表示パネル２０は、液晶駆動装置１０によって駆動される映像出力手段であり、液晶画素２１と画素選択スイッチ２２を含む。液晶画素２１は、液晶駆動装置１０から画素選択スイッチ２２と配線抵抗２３を介して印加される出力電圧Ｖｏの電圧値に応じてその光透過率が変化する。画素選択スイッチ２２は、垂直走査信号Ｇ１に基づいて出力電圧Ｖｏの印加端と液晶画素２１との間を導通／遮断する。画素選択スイッチ２２としては、ＴＦＴ［thin film transistor］などを好適に用いることができる。

図２は、ソースアンプ１６とバイアス電流制御部１７の一構成例を示す回路図である。ソースアンプ１６は、Ｐチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１６１と、増幅段１６２と、を含む。バイアス電流制御部１７は、定電流源１７１と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１７２〜１７７と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１７８と、制御部１７９と、を含む。

トランジスタ１６１は、増幅段１６２に流れるバイアス電流Ｉｒｅｆを生成する可変電流源として機能する。増幅段１６２は、トランジスタ１６１のドレインからバイアス電流Ｉｒｅｆの供給を受けて動作し、入力電圧Ｖｉを増幅して出力電圧Ｖｏを生成する。

定電流源１７１の第１端は、電源電圧の印加端に接続されている。定電流源１７１の第２端は、トランジスタ１７２のドレインに接続されている。トランジスタ１７２〜１７５のゲートは、いずれもトランジスタ１７２のドレインに接続されている。トランジスタ１７２〜１７５のソースは、いずれも接地端に接続されている。トランジスタ１７４のドレインは、トランジスタ１７６のソースに接続されている。トランジスタ１７５のドレインは、トランジスタ１７７のソースに接続されている。トランジスタ１７３、１７６、及び１７７のドレインは、いずれもトランジスタ１７８のドレインに接続されている。トランジスタ１７６のゲートは、制御部１７９の第１出力端（ゲート信号Ｓ５の出力端）に接続されている。トランジスタ１７７のゲートは、制御部１７９の第２出力端（ゲート信号Ｓ６の出力端）に接続されている。トランジスタ１７８のソースは、電源電圧の印加端に接続されている。トランジスタ１７８及び１６１のゲートは、いずれもトランジスタ１７８のドレインに接続されている。トランジスタ１６１のソースは電源電圧の印加端に接続されている。トランジスタ１７１のドレインは、バイアス電流Ｉｒｅｆの出力端として、増幅段１６２の第１電源端に接続されている。増幅段１６２の第２電源端は接地端に接続されている。

上記構成から成るバイアス電流制御部１７において、定電流源１７１は、一定の基準電流Ｉ０を生成する。

トランジスタ１７２〜１７５は、基準電流Ｉ０から３系統のミラー電流Ｉ１〜Ｉ３を生成する第１カレントミラーを形成する。なお、ミラー電流Ｉ１及びＩ２の電流値は、基準電流Ｉ０の１倍に設定されており、ミラー電流Ｉ３の電流値は、基準電流Ｉ０の２倍に設定されている。

トランジスタ１７５及び１７６と制御部１７９は、タイミングコントローラ１１２から入力されるバイアス電流制御信号Ｓ３と、レジスタ１１３から読み出される設定データＳ４の双方に基づいて、ミラー電流Ｉ１〜Ｉ３を適宜足し合わせることにより、合算電流Ｉ４を生成するミラー電流合算部として機能する。合算電流Ｉ４の電流値は、ゲート信号Ｓ５及びＳ６の各論理レベルに応じて可変制御（２ビットのデジタル制御）される。

ゲート信号Ｓ５及びＳ６がいずれもローレベルである場合、ミラー電流Ｉ１が合算電流Ｉ４として出力される。従って、合算電流Ｉ４の電流値は、基準電流Ｉ０の１倍となる。

ゲート信号Ｓ５がハイレベルでゲート信号Ｓ６がローレベルである場合、ミラー電流Ｉ１及びＩ２を足し合わせた電流が合算電流Ｉ４として出力される。従って、合算電流Ｉ４の電流値は、基準電流Ｉ０の２倍（＝１＋１）となる。

ゲート信号Ｓ５がローレベルでゲート信号Ｓ６がハイレベルである場合、ミラー電流Ｉ１及びＩ３を足し合わせた電流が合算電流Ｉ４として出力される。従って、合算電流Ｉ４の電流値は、基準電流Ｉ０の３倍（＝１＋２）となる。

ゲート信号Ｓ５及びＳ６がいずれもハイレベルである場合、ミラー電流Ｉ１〜Ｉ３を足し合わせた電流が合算電流Ｉ４として出力される。従って、合算電流Ｉ４の電流値は、基準電流Ｉ０の４倍（＝１＋１＋２）となる。

トランジスタ１７８及び１６１は、合算電流Ｉ４に基づいてバイアス電流Ｉｒｅｆを可変制御する第２カレントミラーとして機能する。すなわち、ソースアンプ１６に流れるバイアス電流Ｉｒｅｆの電流値は、合算電流Ｉ４の電流値に応じて、延いては、ゲート信号Ｓ５及びＳ６の各論理レベルに応じて可変制御される。

図３は、バイアス電流Ｉｒｅｆの制御動作を説明するためのタイミングチャートであって、上から順に、データ信号Ｓ１、アンプイネーブル信号Ｓ２、バイアス電流制御信号Ｓ３、垂直走査信号Ｇ１、バイアス電流Ｉｒｅｆ、及び、出力電圧Ｖｏが描写されている。また、図３では時刻ｔ１〜ｔ７の順に時間が経過するものとする。

データ信号Ｓ１は、時刻ｔ１及びｔ７の各時点において、ラッチ出力の内容（階調値）が更新されている。図３の例では、時刻ｔ１まではデータ信号Ｓ１として階調値Ｄ０がラッチ出力されており、時刻ｔ１〜ｔ７ではデータ信号Ｓ１として階調値Ｄ０がラッチ出力されており、時刻ｔ７以降はデータ信号Ｓ１として階調値Ｄ２がラッチ出力されている。

アンプイネーブル信号Ｓ２は、時刻ｔ１〜ｔ７のうち、時刻ｔ１〜ｔ６でイネーブル時の論理レベル（例えばハイレベル）とされており、時刻ｔ６〜ｔ７でディセーブル時の論理レベル（例えばローレベル）とされている。従って、時刻ｔ１〜ｔ６では、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給が許可（Ｉｒｅｆ＝ＩａまたはＩｂ）されて出力電圧Ｖｏの生成が行われる。このとき、出力電圧Ｖｏは、リセット時の電圧値Ｖａからデータ信号Ｓ１に応じた電圧値Ｖｂまで上昇する。すなわち、時刻ｔ１〜ｔ６は、データ信号Ｓ１に応じて出力電圧Ｖｏが電圧値Ｖａから電圧値Ｖｂに変化する過渡期間Ｔに相当する。一方、時刻ｔ６〜ｔ７では、ソースアンプに対するバイアス電流Ｉｒｅｆの供給が禁止（Ｉｒｅｆ＝０）され、出力電圧Ｖｏの生成が停止される。なお、図３の例では、時刻ｔ６〜ｔ７が出力電圧Ｖｏのリセット期間（電圧値Ｖｂから電圧値Ｖａへの出力放電期間）に充てられている。

バイアス電流制御信号Ｓ３は、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給が許可されている時刻ｔ１〜ｔ６のうち、時刻ｔ１〜ｔ２と時刻ｔ３〜ｔ５で電流増大時の論理レベル（例えばハイレベル）とされており、時刻ｔ２〜ｔ３と時刻ｔ５〜ｔ６で電流定常時の論理レベル（例えばローレベル）とされている。従って、バイアス電流Ｉｒｅｆは、時刻ｔ１〜ｔ２と時刻ｔ３〜ｔ５で電流増大時の電流値Ｉｂとなり、時刻ｔ２〜ｔ３と時刻ｔ５〜ｔ６で定常時の電流値Ｉａとなる（ただしＩａ＜Ｉｂ）。なお、ソースアンプ１６に対するバイアス電流Ｉｒｅｆの供給が禁止されている時刻ｔ６〜ｔ７では、バイアス電流制御信号Ｓ３の論理レベル（図３ではローレベル）に依らず、ソースアンプ１６にバイアス電流Ｉｒｅｆが供給されることはない（Ｉｒｅｆ＝０）。

バイアス電流Ｉｒｅｆを定常時よりも増大する期間Ｔ１（＝ｔ１〜ｔ２）及び期間Ｔ２（＝ｔ３〜ｔ５）は、ソースアンプ１６が液晶画素２１を駆動する必要のある過渡期間Ｔの一部として設定されている。より具体的に述べると、期間Ｔ１（＝ｔ１〜ｔ２）は、出力電圧Ｖｏが電圧値Ｖａから変化し始めるタイミングを含むように設定されており、期間Ｔ２（＝ｔ３〜ｔ５）は、出力Ｖｏが電圧値Ｖｂに整定するタイミングを含むように設定されている。

上記した期間Ｔ１及びＴ２の開始タイミングと終了タイミング、並びに、バイアス電流Ｉｒｅｆの電流値Ｉａ及びＩｂのうち、少なくとも一つのパラメータについては、レジスタ１１３に格納された設定データＳ４を書き換えることにより、任意に調整することが可能な構成にしておくことが望ましい（破線で描写されたバイアス電流Ｉｒｅｆを参照）。このような構成とすることにより、様々な液晶表示パネル２０に対応することが可能となる。なお、期間Ｔ１及びＴ２の開始タイミングと終了タイミングの設定内容によっては、期間Ｔ１と期間Ｔ２を途切れることなく連続させたり、期間Ｔ１及びＴ２の少なくとも一方をなくしたりすることも可能である。

垂直走査信号Ｇ１は、時刻ｔ１〜ｔ７のうち、時刻ｔ１〜ｔ４で画素選択時の論理レベル（例えばハイレベル）とされており、時刻ｔ４〜ｔ７で画素非選択時の論理レベル（例えばローレベル）とされている。従って、画素選択スイッチ２２は、時刻ｔ１〜ｔ４でオンとされており、時刻ｔ４〜ｔ７でオフとされている。

図３で示したシーケンスに従い、ソースアンプ１６に含まれる可変電流源（トランジスタ１６１）は、出力電圧Ｖｏが電圧値Ｖａから電圧値Ｖｂに変化する過渡期間Ｔ（＝ｔ１〜ｔ６）のうち、出力電圧Ｖｏが電圧値Ｖａから変化し始めるタイミングを含むように設定された期間Ｔ１（＝ｔ１〜ｔ２）と、出力Ｖｏが電圧値Ｖｂに整定するタイミングを含むように設定された期間（＝ｔ３〜ｔ５）にバイアス電流Ｉｒｅｆを定常時の電流値Ｉａよりも大きい電流増大時の電流値Ｉｂに設定し、その余の期間（＝ｔ２〜ｔ３、及び、ｔ５〜ｔ６）にはバイアス電流Ｉｒｅｆを定常時の電流値Ｉａに設定する。

期間Ｔ１（＝ｔ１〜ｔ２）において、バイアス電流Ｉｒｅｆを電流値Ｉａから電流値Ｉｂに引き上げれば、出力電圧Ｖｏを素早く立ち上げることが可能となる。また、期間Ｔ２（＝ｔ３〜ｔ５）において、バイアス電流Ｉｒｅｆを電流値Ｉａから電流値Ｉｂに引き上げれば、出力電圧Ｖｏのリンギングやオーバーシュートを防ぐことが可能となる。

このように、ソースアンプ１６のバイアス電流Ｉｒｅｆを時間的に可変制御する構成であれば、ソースアンプ１６の高速動作が必要であるか否かに応じてバイアス電流Ｉｒｅｆを増減することができるので、ソースアンプ１６の平均消費電力を抑えつつ、ソースアンプ１６の高速性を維持することが可能となる。

なお、ソースアンプ１６に対してバイアス電流Ｉｒｅｆが供給される期間（時刻ｔ１〜ｔ６）は、画素選択スイッチ２２がオンされる期間（時刻ｔ１〜ｔ４）よりも長く設定しておくことが望ましい。このような構成とすることにより、画素選択スイッチ２２がオンされた状態でソースアンプ１６の出力動作が停止されることはないので、液晶画素２１に対する不適切な出力電圧Ｖｏの印加を防止することが可能となる。

＜第２実施形態＞
図４は、液晶表示装置の第２実施形態を示すブロック図である。第２実施形態は、先述の第１実施形態をより具体的に表したものであり、液晶表示パネル２０を形成するｘ列の液晶画素２１−１〜ｘに対して、各列毎にレベルシフタ１３−１〜ｘ、ＤＡＣ１５−１〜ｘ、及び、ソースアンプ１６−１〜ｘが設けられている。

ここで、バイアス電流制御部１７は、ｘ列のソースアンプ１６−１〜ｘに各々流れるバイアス電流Ｉｒｅｆを一元的に可変制御する構成とされている。このような構成とすることにより、回路規模を不要に増大させることなく、ソースアンプ１６−１〜ｘの省電力化と高速化を両立することが可能となる。

＜テレビへの適用＞
図５は、液晶表示装置を搭載したテレビの一構成例を示すブロック図である。また、図６Ａ〜図６Ｃは、それぞれ、液晶表示装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。

チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャンネルの放送信号を選局する。

デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。

表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。表示部Ｘ３としては、先述の液晶表示装置１を好適に用いることができる。

スピーカ部Ｘ４は、デコーダ部で生成された音声信号を音声として出力する。

操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。

インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。

制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ［central processing unit］などを用いることができる。

電源部Ｘ８は、上記各部Ｘ１〜Ｘ７に電力供給を行う。

＜その他の変形例＞
なお、上記実施形態では、液晶画素を駆動するソースアンプ、並びに、これを用いた液晶駆動装置及び液晶表示装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、省電力化と高速化の両立が要求されているアンプ全般に適用することが可能であり、さらには、これを用いて負荷（例えば容量性負荷）を駆動する負荷駆動装置全般に適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、液晶画素を駆動するソースアンプの省電力化と高速化を両立するための技術として利用することが可能である。

１ 液晶表示装置
１０ 液晶駆動装置（ソースドライバＩＣ）
１１ ロジック部
１１１ データラッチ
１１２ タイミングコントローラ
１１３ レジスタ
１２ オシレータ
１３、１３−１〜１３−ｘ レベルシフタ
１４ 階調電圧生成部
１５、１５−１〜１５−ｘ ＤＡＣ
１６、１６−１〜１６−ｘ ソースアンプ
１６１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（可変電流源）
１６２ 増幅段
１７ バイアス電流制御部
１７１ 定電流源
１７２〜１７７ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１７８ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１７９ 制御部
２０ 液晶表示パネル
２１、２１−１〜２１−ｘ 液晶画素
２２ ＴＦＴ
２３ 配線抵抗
Ｘ テレビ
Ｘ０ アンテナ
Ｘ１ チューナ部
Ｘ２ デコーダ部
Ｘ３ 表示部
Ｘ４ スピーカ部
Ｘ５ 操作部
Ｘ６ インタフェイス部
Ｘ７ 制御部
Ｘ８ 電源部

Claims (19)

1. 入力信号を増幅して出力信号を生成する増幅段と、
   前記増幅段に流れるバイアス電流を生成する可変電流源と、
   を有し、
   前記可変電流源は、前記出力信号が第１信号レベルから第２信号レベルに変化する過渡期間のうち、前記出力信号が前記第１信号レベルから変化し始めるタイミングを含むように設定された第１期間と、前記出力信号が前記第２信号レベルに整定するタイミングを含むように設定された第２期間のうち、少なくとも一方の期間にのみ前記バイアス電流を第１電流値よりも大きい第２電流値に設定し、その余の期間には前記バイアス電流を前記第１電流値に設定することを特徴とするアンプ。
2. 入力信号を増幅して負荷への出力信号を生成する請求項１に記載のアンプと、
   前記アンプに流れるバイアス電流を可変制御するバイアス電流制御部と、
   を有することを特徴とする負荷駆動装置。
3. デジタルのデータ信号からアナログの前記入力信号を生成するＤＡＣ［digital analog conveter］をさらに有することを特徴とする請求項２に記載の負荷駆動装置。
4. 前記データ信号を前記ＤＡＣにラッチ出力するデータラッチをさらに有することを特徴とする請求項３に記載の負荷駆動装置。
5. 前記データラッチと前記バイアス電流制御部の動作タイミングを制御するタイミングコントローラをさらに有することを特徴とする請求項４に記載の負荷駆動装置。
6. 前記タイミングコントローラは、前記アンプに対する前記バイアス電流の供給可否を制御することを特徴とする請求項５に記載の負荷駆動装置。
7. 前記第１期間、前記第２期間、及び、前記第２電流値のうち、少なくとも一つを設定するための設定データを格納するレジスタをさらに有することを特徴とする請求項６に記載の負荷駆動装置。
8. 前記データラッチ、前記タイミングコントローラ、及び、前記レジスタは、ロジック部を形成することを特徴とすることを特徴とする請求項７に記載の負荷駆動装置。
9. 一定周波数のクロック信号を生成して前記ロジック部に供給するオシレータをさらに有することを特徴とする請求項８に記載の負荷駆動装置。
10. 前記データラッチからラッチ出力される前記データ信号を前記ＤＡＣへの入力に適した信号レベルにシフトさせるレベルシフタをさらに有することを特徴とする請求項９に記載の負荷駆動装置。
11. 前記レベルシフタ、前記ＤＡＣ、及び、前記アンプは、複数の負荷毎に設けられていることを特徴とする請求項１０に記載の負荷駆動装置。
12. 前記バイアス電流制御部は、前記複数のアンプに各々流れるバイアス電流を一元的に可変制御することを特徴とする請求項１１に記載の負荷駆動装置。
13. 前記バイアス電流制御部は、
    基準電流を生成する定電流源と、
    前記基準電流から複数のミラー電流を生成する第１カレントミラーと、
    前記タイミングコントローラから入力されるバイアス電流制御信号と前記レジスタから読み出される前記設定データの双方に基づいて前記複数のミラー電流を足し合わせることにより合算電流を生成するミラー電流合算部と、
    前記合算電流に基づいて前記バイアス電流を可変制御する第２カレントミラーと、
    を含むことを特徴とする請求項１２に記載の負荷駆動装置。
14. 前記負荷は、容量性負荷であることを特徴とする請求項２〜請求項１３のいずれか一項に記載の負荷駆動装置。
15. 前記負荷は、液晶表示パネルを形成する液晶画素であることを特徴とする請求項１４に記載の負荷駆動装置。
16. 液晶画素と画素選択スイッチを含む液晶表示パネルと、
    前記液晶画素への出力信号を生成する請求項１５に記載の負荷駆動装置と、
    を有することを特徴とする液晶表示装置。
17. 前記タイミングコントローラは、前記アンプに対して前記バイアス電流が供給される期間を前記画素選択スイッチがオンされる期間よりも長く設定することを特徴とする請求項１６に記載の液晶表示装置。
18. 前記画素選択スイッチは、ＴＦＴ［thin film transistor］であることを特徴とする請求項１７に記載の液晶表示装置。
19. 受信信号から所望チャンネルの放送信号を選局するチューナ部と、
    前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、
    前記映像信号を映像として出力する表示部と、
    前記音声信号を音声として出力するスピーカ部と、
    ユーザ操作を受け付ける操作部と、
    外部入力信号を受け付けるインタフェイス部と、
    上記各部の動作を統括的に制御する制御部と、
    上記各部に電力供給を行う電源部と、
    を有し、
    前記表示部として、請求項１６〜請求項１８のいずれか一項に記載の液晶表示装置を含むことを特徴とするテレビ。

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