JP6895234B2 - 表示ドライバ及び半導体装置 - Google Patents

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバ及び当該表示ドライバが形成されている半導体装置に関する。

映像信号に応じた画像を表示する例えば液晶表示装置には、表示デバイスとしての液晶型の表示パネルと共に、この表示パネルの複数のソースラインを駆動するドライバが設けられている。当該ドライバには、映像信号に基づく画素毎の複数の階調データ片を夫々個別にアナログの階調電圧に変換する複数のデコーダと、当該階調電圧を増幅してソースラインに供給する複数の出力アンプと、が含まれている（例えば、特許文献１参照）。

特許文献１の図４に示される出力アンプ回路８は、デコーダ７から出力された２系統の出力（Ｖｉｎ１）及び（Ｖｉｎ２）を、入力（Ｖｐ１）及び（Ｖｐ２）にて夫々個別に受けて１つの出力（Ｖｏｕｔ）を生成する。例えば、入力（Ｖｐ１) と入力（Ｖｐ２) が共に同一の階調電圧（例えば、Ｖ２）である場合は、出力（Ｖｏｕｔ)はＶ２となり、入力（Ｖｐ１) と入力（Ｖｐ２) が隣接した階調電圧（例えば、Ｖ０とＶ２）であれば、出力（Ｖｏｕｔ)は上記２つの電圧を合成した中間の電圧Ｖ１となる。

ここで、特許文献１の図７に示すように、デコーダ７は、表示データの上位６ビットより入力された１２９階調の中から３階調分の階調電圧Ａ、Ｂ、Ｃを選択するデコーダ部と、表示データの下位２ビットにより階調電圧Ａ、Ｂ、Ｃのうちから１個あるいは２個の階調電圧を選択して出力（Ｖｉｎ１）及び（Ｖｉｎ２）として出力するマルチプレクサと、からなる。

特開２００１−３４２３４号公報

ところで、特許文献１の図７に示すマルチプレクサでは、例えば階調電圧Ａを出力（Ｖｉｎ１）、階調電圧Ｂを出力（Ｖｉｎ２）として夫々を出力する場合、特許文献１の表１によると、階調電圧Ａが供給されているＮＭＯＳトランジスタと、階調電圧Ｂが供給されているＮＭＯＳトランジスタとを夫々オン状態に設定する。これにより、階調電圧Ａが供給されているＮＭＯＳトランジスタから出力された階調電圧Ａが、出力（Ｖｉｎ１）として、マルチプレクサ及び出力アンプ回路８間を接続する配線（第１の配線と称する）を介して出力アンプ回路８の入力（Ｖｐ１）に供給される。更に、階調電圧Ｂが供給されているＮＭＯＳトランジスタから出力された階調電圧Ｂが、出力（Ｖｉｎ２）として、マルチプレクサ及び出力アンプ回路８間を接続する配線（第２の配線と称する）を介して出力アンプ回路８の入力（Ｖｐ２）に供給される。この際、マルチプレクサ内において階調電圧Ａの供給を受ける１つのＮＭＯＳトランジスタから出力された電圧が、第１の配線に寄生する寄生容量及び配線抵抗に伴う時定数に依存した遅延時間を経て、出力アンプ回路の入力（Ｖｐ１）に到達する。更に、マルチプレクサ内において階調電圧Ｂの供給を受ける１つのＮＭＯＳトランジスタから出力された電圧が、第２の配線に寄生する寄生容量及び配線抵抗に伴う時定数に依存した遅延時間を経て、出力アンプ回路の入力（Ｖｐ２）に到達する。

一方、当該マルチプレクサにおいて同一の階調電圧、例えば階調電圧Ａを出力（Ｖｉｎ１）及び（Ｖｉｎ２）として出力する場合、階調電圧Ａが供給されているＮＭＯＳトランジスタだけがオン状態に設定される。これにより、階調電圧Ａが供給されているＮＭＯＳトランジスタから出力された階調電圧Ａが、出力（Ｖｉｎ１）として第１の配線を介して出力アンプ回路８の入力（Ｖｐ１）に供給されると共に、出力（Ｖｉｎ２）として第２の配線を介して出力アンプ回路８の入力（Ｖｐ２）に供給される。この際、マルチプレクサ内において階調電圧Ａの供給を受ける１つのＮＭＯＳトランジスタから出力された電圧が、第１の配線に寄生する寄生容量と第２の配線に寄生する寄生容量との合成容量及び配線抵抗による時定数に対応した遅延時間を経て、出力アンプ回路の入力（Ｖｐ１）及び（Ｖｐ２）に到達することになる。

つまり、マルチプレクサ内の１つのＮＭＯＳトランジスタから出力された電圧を出力アンプ回路の２つの入力（Ｖｐ１及びＶｐ２）に供給する場合には、１つのＮＭＯＳトランジスタから出力された電圧を出力アンプ回路の１つの入力（Ｖｐ１又はＶｐ２）に供給する場合に比べて、配線の容量が大きくなりその分だけ遅延時間が長くなる。

よって、高精細表示に伴い、各画素に対応した階調データ片の供給周期、つまり１水平走査期間（以下、１Ｈ期間と称する）が短くなる場合、出力アンプから出力された電圧は、その１Ｈ期間内で所望の電圧値に到らなくなる場合が生じる。

例えば図１に示すように時点ｔ０にて、最低輝度を表す階調データｄ０が最高輝度を表す階調データｄ１に遷移した場合、デコーダは、最高輝度に対応した電圧ＰＶを第１の配線を介して出力アンプの入力（Ｖｐ１）に供給すると共に、当該電圧ＰＶを第２の配線を介して出力アンプの入力（Ｖｐ２）に供給する。これにより、第１及び第２の配線の電圧は、図１の破線に示すように徐々に増加する。この際、第１の配線に寄生する寄生容量と第２の配線に寄生する寄生容量との合成容量と、両配線の配線抵抗による時定数に伴う遅延の影響により、第１及び第２の配線の電圧は、図１に示すように時点ｔ０から１Ｈ期間経過後も目標とする電圧ＰＶに到達しない。よって、第１及び第２の配線の電圧に応じて出力アンプから出力される出力電圧も、図１の太実線にて示すように、時点ｔ０から１Ｈ期間経過しても電圧ＰＶに到達しない。この際、１Ｈ期間経過時点では、出力アンプから
出力される出力電圧は、目標とする電圧ＰＶよりも電圧ＥＲだけ低い電圧となる。

従って、本来、表現されるべき輝度とは異なる輝度で表示されてしまうという、画質劣化を招く虞があった。

そこで、本発明は、画質劣化を生じさせることなく高精細表示を行うことが可能な表示ドライバ及び半導体装置を提供することを目的とする。

本発明に係る表示ドライバは、各画素の輝度レベルを表す複数の画素データ片の各々を個別に前記画素データ片によって表される前記輝度レベルに対応した大きさの階調電圧に変換する複数のデコーダと、前記階調電圧の各々を個別に増幅して得られた複数の駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプと、各階調に対応した夫々異なる電圧値を有する複数の基準階調電圧を生成する基準階調電圧生成部と、を有し、前記アンプは、複数の入力端子を有し、前記複数の入力端子で夫々受けた電圧の中間の電圧を前記駆動電圧として生成し、前記複数のデコーダの各々は、第１〜第３のラインと、前記複数の基準階調電圧のうちから前記画素データ片によって表される輝度レベルに対応した基準階調電圧を選択し、選択した前記基準階調電圧を前記階調電圧として前記第１のラインを介して前記アンプの前記複数の入力端子のうちの１つの入力端子に供給すると共に前記複数の基準階調電圧のうちで前記選択した基準階調電圧を除く１つの基準階調電圧を前記第２のラインに供給する変換部と、前記画素データ片に基づき、前記第１のライン上の前記階調電圧、及び前記第２のライン上の前記１つの基準階調電圧のうちの一方を、前記第３のラインを介して前記複数の入力端子のうちの前記１の入力端子以外の他の入力端子に供給する接続切換部と、前記第１のラインの電圧が増加又は減少を開始してから、前記選択した前記基準階調電圧に対応した電圧値に到るまでの電圧遷移期間に亘り前記第１のライン及び前記第２のライン間を短絡する短絡制御回路と、を含む。

また、本発明に係る半導体装置は、各画素の輝度レベルを表す複数の画素データ片の各々を個別に前記画素データ片によって表される前記輝度レベルに対応した大きさの階調電圧に変換する複数のデコーダと、前記階調電圧の各々を個別に増幅して得られた複数の駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプと、各階調に対応した夫々異なる電圧値を有する複数の基準階調電圧を生成する基準階調電圧生成部と、を有し、前記アンプは、複数の入力端子を有し、前記複数の入力端子で夫々受けた電圧の中間の電圧を前記駆動電圧として生成し、前記複数のデコーダの各々は、第１〜第３のラインと、前記複数の基準階調電圧のうちから前記画素データ片によって表される輝度レベルに対応した基準階調電圧を選択し、選択した前記基準階調電圧を前記階調電圧として前記第１のラインを介して前記アンプの前記複数の入力端子のうちの１つの入力端子に供給すると共に前記複数の基準階調電圧のうちで前記選択した基準階調電圧を除く１つの基準階調電圧を前記第２のラインに供給する変換部と、前記画素データ片に基づき、前記第１のライン上の前記階調電圧、及び前記第２のライン上の前記１つの基準階調電圧のうちの一方を、前記第３のラインを介して前記複数の入力端子のうちの前記１の入力端子以外の他の入力端子に供給する接続切換部と、前記第１のラインの電圧が増加又は減少を開始してから、前記選択した前記基準階調電圧に対応した電圧値に到るまでの電圧遷移期間に亘り前記第１のライン及び前記第２のライン間を短絡する短絡制御回路と、を含む。

本発明に係る表示ドライバでは、基準階調電圧生成部にて生成された複数の基準階調電圧のうちから画素データ片によって表される輝度レベルに対応した基準階調電圧を選択し、これを階調電圧として第１のラインを介してアンプに供給するにあたり、以下のような処理を実行する。すなわち、第１のラインと、複数の基準階調電圧のうちで上記のように選択された基準階調電圧を除く１つの基準階調電圧が供給される第２のラインと、を短絡するか否かの制御を行う。これにより、第１のラインの電圧値が増加又は減少している間に亘り、当該第１のラインには、画素データ片によって表される輝度レベルに対応した階調電圧に伴う第１の電流と共に、上記した１つの基準階調電圧に伴う第２の電流が流れる。よって、第１の電流だけで寄生容量の充電が為される場合に比して、第１のラインの電圧値の増加又は減少速度が速くなる。従って、本発明に係る表示ドライバによれば、アンプから出力される表示駆動電圧の電圧値を１水平走査期間毎にその期間内で、画素データにて表される輝度階調に対応した所望の電圧値に到らせることが可能になる。従って、１水平走査期間が短くなる高精細表示時においても、画質劣化を抑えた表示を行うことが可能となる。

従来の表示ドライバの出力アンプにおける出力電圧の遅延形態の一例を表す図である。 本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。 データドライバ１３の内部構成を示すブロック図である。 階調電圧変換部１３２及び出力アンプ部１３３の内部構成を示すブロック図である。 デコーダＤＥ₁の内部構成及びアンプＡＶ₁を示す回路図である。 画素データＱ₁によって表される輝度レベルの階調が偶数階調である場合におけるデコーダＤＥ₁内の動作形態を表す回路図である。 画素データＱ₁によって表される輝度レベルの階調が奇数階調である場合におけるデコーダＤＥ₁内の動作形態を表す回路図である。 画素データＱ₁によって表される輝度レベルの階調が奇数階調である場合における階調電圧Ｔ₁及びＧ₁各々の電圧遷移形態の一例を示す本発明の波形図である。 画素データＱ₁によって表される輝度レベルの階調が奇数階調である場合におけるデコーダＤＥ₁内の動作形態を表す本発明の回路図である。 正極性の基準階調電圧Ｘ₁〜Ｘ_Mが供給されるデコーダＤＥの各々に含まれる短絡制御回路５０の内部構成の一例を示す回路図である。 負極性の基準階調電圧Ｙ₁〜Ｙ_Mが供給されるデコーダＤＥの各々に含まれる短絡制御回路５０の内部構成の一例を示す回路図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図２は、本発明に係る表示ドライバを含む表示装置１０の構成を示すブロック図である。図２に示すように、表示装置１０は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び液晶又は有機ＥＬパネルからなる表示デバイス２０を有する。

表示デバイス２０には、夫々が２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ₁〜Ｓ_mと、夫々が２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ₁〜Ｄ_nとが形成されている。更に、水平走査ライン及びデータラインの各交叉部の領域、つまり図２において破線にて囲まれた領域には、画素を担う表示セルＰＸが形成されている。

駆動制御部１１は、入力映像信号ＶＳに基づき、画素毎にその画素の輝度レベルを例えば６ビットのデータで表す画素データＰＤの系列を生成し、この画素データＰＤの系列を含む映像データ信号ＶＤをデータドライバ１３に供給する。また、駆動制御部１１は、入力映像信号ＶＳから水平同期信号を検出しこれを走査ドライバ１２に供給する。

走査ドライバ１２は、駆動制御部１１から供給された水平同期信号に同期させて、水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ₁〜Ｓ_m各々に順次、択一的に印加する。

図３は、表示ドライバとしてのデータドライバ１３の内部構成を示すブロック図である。データドライバ１３は、単一の半導体チップ、或いは複数の半導体チップに分割して形成されている。

図３に示すように、データドライバ１３は、データラッチ部１３１、階調電圧変換部１３２、及び出力アンプ部１３３を含む。

データラッチ部１３１は、駆動制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。この際、データラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みが為される度に、ｎ個の画素データＰＤを画素データＱ₁〜Ｑ_nとして階調電圧変換部１３２に供給する。

階調電圧変換部１３２は、データラッチ部１３１から供給された画素データＱ₁〜Ｑ_nを、各画素データＱによって表される輝度レベルに対応した電圧値を有する階調電圧Ｔ₁〜Ｔ_nと、当該階調電圧Ｔ₁〜Ｔ_nの各々の電圧値を個別に１階調だけ低下させた階調電圧Ｂ₁〜Ｂ_nと、に変換する。階調電圧変換部１３２は、階調電圧Ｔ₁〜Ｔ_n及びＢ₁〜Ｂ_nを出力アンプ部１３３に供給する。

図４は、階調電圧変換部１３２及び出力アンプ部１３３各々の内部構成を示すブロック図である。図４に示すように、階調電圧変換部１３２は、基準階調電圧生成部ＲＶＧ、及びデコーダＤＥ₁〜ＤＥ_nを含む。出力アンプ部１３３は、各々が第１の非反転入力端（＋１）、第２の非反転入力端（＋２）及び反転入力端（−１）を有するアンプＡＶ₁〜ＡＶ_nを含む。

基準階調電圧生成部ＲＶＧは、表示デバイス２０で表現可能な輝度レベルの範囲をＭ（Ｍは２以上の整数）個に区切ったＭ階調分の各階調に対応した夫々異なる電圧値を有する正極性の基準階調電圧Ｘ₁〜Ｘ_Mと、負極性の基準階調電圧Ｙ₁〜Ｙ_Mと、を生成する。尚、基準階調電圧生成部ＲＶＧで生成されるＭ階調分の基準階調電圧（Ｘ₁〜Ｘ_M、Ｙ₁〜Ｙ_M）に対して、画素データＱ₁〜Ｑ_nの各々で表現可能な階調は、表示デバイス２０で表現可能な輝度レベルの範囲を（２Ｍ−１）個に区切った第１〜第（２Ｍ−１）階調である。

基準階調電圧生成部ＲＶＧは、正極性の基準階調電圧Ｘ₁〜Ｘ_MをデコーダＤＥ₁〜ＤＥ_nのうちの奇数番目のデコーダＤＥの各々に供給すると共に、負極性の基準階調電圧Ｙ₁〜Ｙ_MをデコーダＤＥ₁〜ＤＥ_nのうちの偶数番目のデコーダＤＥの各々に供給する。

デコーダＤＥ₁は、基準階調電圧Ｘ₁〜Ｘ_Mに基づき、画素データＱ₁で表される輝度レベルに対応した電圧値を有する階調電圧Ｔ₁を生成しこれをアンプＡＶ₁の第２の非反転入力端（＋２）に供給する。更に、デコーダＤＥ₁は、階調電圧Ｔ₁よりも１階調だけ電圧値が低い階調電圧又は階調電圧Ｔ₁自体を、階調電圧Ｂ₁としてアンプＡＶ₁の第１の非反転入力端（＋１）に供給する。

以下、同様にしてデコーダＤＥ_P（Ｐは２〜ｎの整数）は、基準階調電圧Ｘ₁〜Ｘ_M（Ｙ₁〜Ｙ_M）に基づき、自身に供給された画素データＱ_Pで表される輝度レベルに対応した電圧値を有する階調電圧Ｔ_Pを生成しこれをアンプＡＶ_Pの第２の非反転入力端（＋２）に供給する。更に、デコーダＤＥ_Pは、階調電圧Ｔ_Pよりも１階調だけ電圧値が低い階調電圧又は階調電圧Ｔ_P自体を、階調電圧Ｂ_PとしてアンプＡＶ_Pの第１の非反転入力端（＋１）に供給する。

アンプＡＶ₁〜ＡＶ_nの各々は、自身の出力端と反転入力端とが接続された、いわゆるボルテージフォロワのオペアンプである。

アンプＡＶ₁は、自身の第１の非反転入力端（＋１）に供給された階調電圧Ｂ₁と、自身の第２の非反転入力端（＋２）に供給された階調電圧Ｔ₁とを加算し、その加算結果（Ｔ₁＋Ｂ₁）の１／２の電圧を利得１で増幅した電圧を、表示駆動電圧Ｇ₁として出力する。アンプＡＶ₁は、表示駆動電圧Ｇ₁をデコーダＤＥ₁に供給する。

以下、同様にしてアンプＡＶ_P（Ｐは２〜ｎの整数）は、自身の第１の非反転入力端（＋１）に供給された階調電圧Ｂ_Pと、自身の第２の非反転入力端（＋２）に供給された階調電圧Ｔ_Pとを加算し、その加算結果（Ｔ_P＋Ｂ_P）の１／２の電圧を利得１で増幅した電圧を、表示駆動電圧Ｇ_Pとして出力する。アンプＡＶ_Pは、表示駆動電圧Ｇ_PをデコーダＤＥ_Pに供給する。

デコーダＤＥ₁〜ＤＥ_nの各々は互いに同一の内部構成を有する。

以下に、デコーダＤＥ₁〜ＤＥ_n各々の内部構成について、デコーダＤＥ₁を抜粋して詳細に説明する。

図５は、デコーダＤＥ₁の内部構成と、当該デコーダＤＥ₁に接続されているアンプＡＶ₁とを示す回路図である。図５に示すように、デコーダＤＥ₁は、ビット分離部３１、１階調減算器３２、ＤＡＣ（digital to analog converter)３３及び３４、スイッチ素子４１及び４２、短絡制御回路５０を含む。

ビット分離部３１は、画素データＱ₁におけるデータビット群を、最下位ビットと、この最下位ビットを除く上位ビット群と、に分離する。ビット分離部３１は、分離した上位ビット群を画素データＱＤとして、１階調減算器３２及びＤＡＣ３３に供給する。更に、ビット分離部３１は、分離した最下位ビットを表す最下位ビット信号ＬＢをスイッチ素子４１及び４２に供給する。

１階調減算器３２は、画素データＱＤから１を減算することにより、１階調だけ階調を低下させた画素データＱＤ_Lを生成し、これをＤＡＣ３４に供給する。

ＤＡＣ３３は、基準階調電圧Ｘ₁〜Ｘ_Mのうちから、画素データＱＤで表される輝度レベルに対応した電圧値を有する基準階調電圧を選択し、これを階調電圧Ｔ₁としてラインＴＯＰを介して、スイッチ素子４２、短絡制御回路５０、及びアンプＡＶ₁の第２の非反転入力端（＋２）に供給する。

ＤＡＣ３４は、基準階調電圧Ｘ₁〜Ｘ_Mのうちから、画素データＱＤ_Lで表される輝度レベルに対応した電圧値を有する基準階調電圧を選択し、これを階調電圧Ｂ_C1としてラインＢＡＳＥを介してスイッチ素子４１に供給する。

スイッチ素子４１は、最下位ビット信号ＬＢが例えば論理レベル１を表す場合にはオン状態となる一方、最下位ビット信号ＬＢが論理レベル０を表す場合にはオフ状態となる。スイッチ素子４１は、オン状態時には、上記ラインＢＡＳＥをラインＢＳと接続し、当該ラインＢＡＳＥの電圧をラインＢＳを介してアンプＡＶ₁の第１の非反転入力端（＋１）に供給する。一方、オフ状態時には、スイッチ素子４１は、ラインＢＡＳＥ及びラインＢＳ間の接続を遮断する。

スイッチ素子４２は、最下位ビット信号ＬＢが例えば論理レベル０を表す場合にはオン状態となる一方、最下位ビット信号ＬＢが論理レベル１を表す場合にはオフ状態となる。スイッチ素子４２は、オン状態時には、ラインＴＯＰ及びラインＢＳ間を短絡する一方、オフ状態時には、ラインＴＯＰ及びラインＢＳ同士の短絡状態を解除する。

このように、スイッチ素子４１及び４２は、画素データＱ₁の最下位ビットを表す最下位ビット信号ＬＢに応じて相補的にオン又はオフ状態に設定される。これにより、下位ビット信号ＬＢが論理レベル０を表す場合には、スイッチ素子４２が、ＤＡＣ３３から供給された階調電圧Ｔ₁を、階調電圧Ｂ₁として短絡制御回路５０、及びアンプＡＶ₁の第１の非反転入力端（＋１）に供給する。一方、下位ビット信号ＬＢが論理レベル１を表す場合には、スイッチ素子４１が、ＤＡＣ３４から供給された階調電圧Ｂ_C1を、階調電圧Ｂ₁として短絡制御回路５０、及びアンプＡＶ₁の第１の非反転入力端（＋１）に供給する。短絡制御回路５０は、電圧遷移検出部５１及びスイッチ素子５２を含む。

電圧遷移検出部５１は、ラインＴＯＰの電圧（Ｔ₁）及びラインＢＳの電圧（Ｂ₁）と、アンプＡＶ₁から出力された表示駆動電圧Ｇ₁とに基づき、ラインＴＯＰ及びＢＳの電圧値が増加又は減少を開始してから、その電圧値が、ＤＡＣ３３で選択された基準階調電圧に対応した電圧値に到るまでの電圧遷移期間、及びこの電圧値が一定となる電圧一定期間を検出する。すなわち、電圧遷移検出部５１は、ラインＴＯＰの電圧と表示駆動電圧Ｇとの電圧値の差分が所定値以上となる期間を電圧遷移期間として検出する一方、この差分が所定値未満となる期間を電圧一定期間として検出する。そして、電圧遷移検出部５１は、その検出結果として、電圧遷移期間及び電圧一定期間の内の一方を示す電圧遷移検出信号ＳＴをスイッチ素子５２に供給する。

スイッチ素子５２は、電圧遷移検出信号ＳＴが電圧遷移期間を示す場合にオン状態となり、ラインＴＯＰ及びラインＢＡＳＥ間を短絡する。一方、電圧遷移検出信号ＳＴが電圧一定期間を示す場合には、この短絡スイッチとしてのスイッチ素子５２はオフ状態となり、ラインＴＯＰ及びラインＢＡＳＥ間の短絡状態を解除する。

ここで、画素データＱ₁によって表される輝度レベルの階調が例えば第２の階調、第４の階調、第６の階調のような偶数階調である場合には、図６に示すように、デコーダＤＥ₁のスイッチ素子４１がオン状態、スイッチ素子４２がオフ状態に設定される。これにより、図６の太線矢印に示すように、ＤＡＣ３３が、階調電圧Ｔ₁に対応した大きさの電流をラインＴＯＰに送出すると共に、ＤＡＣ３４が階調電圧Ｂ_c1に対応した大きさの電流をラインＢＡＳＥ、スイッチ素子４１及びラインＢＳに送出する。ラインＴＯＰに流れ込む電流によって寄生容量Ｃ１が充電されそれに伴いラインＴＯＰの電圧が徐々に増加して階調電圧Ｔ₁の電圧値に到る。更に、ラインＢＳに流れ込む電流によって寄生容量Ｃ２が充電され、それに伴いラインＢＳの電圧が徐々に増加して階調電圧Ｂ₁の電圧値に到る。

アンプＡＶ₁は、階調電圧Ｔ₁と、この階調電圧Ｔ₁よりも１階調だけ電圧値が低い階調電圧Ｂ₁との中間の電圧値を有する表示駆動電圧Ｇ₁を生成する。

尚、図６に示すように、ラインＴＯＰには寄生容量Ｃ１及び配線抵抗Ｒ１による時定数に対応した配線遅延（以降、配線遅延ＤＴ_TOPと称する）が存在する。また、ラインＢＡＳＥには寄生容量Ｃ０及び配線抵抗Ｒ０による時定数に対応した配線遅延（以降、配線遅延ＤＴ_BASEと称する）が存在する。更に、ラインＢＳには寄生容量Ｃ２及び配線抵抗Ｒ２による時定数に対応した配線遅延（以降、配線遅延ＤＴ_BSと称する）が存在する。

よって、ＤＡＣ３３が階調電圧Ｔ₁をラインＴＯＰに供給すると、ラインＴＯＰによる配線遅延ＤＴ_TOPを経た後に、アンプＡＶ₁の第２の非反転入力端（＋２）が階調電圧Ｔ₁と等しい電圧値に到る。同様に、ＤＡＣ３４が階調電圧Ｂ_C1をラインＢＡＳＥに供給すると、ラインＢＡＳＥ及びＢＳによる配線遅延（ＤＴ_BASE＋ＤＴ_BS）を経た後に、アンプＡＶ₁の第１の非反転入力端（＋１）が階調電圧Ｂ_C1と等しい電圧値に到る。

ここで、画素データＱ₁が、例えば偶数階調のうちで最も低輝度を表す階調から最も高輝度を表す階調に遷移した場合に、その遷移時点から、アンプＡＶ₁が当該階調電圧Ｔ₁に対応した表示駆動電圧Ｇ₁を出力するまでに掛かる遅延時間は、１Ｈ期間よりも短いものとする。すなわち、図６に示すようにスイッチ素子４１がオン状態、スイッチ素子４２がオフ状態に設定される場合には、表示駆動電圧Ｇ₁の電圧値は、１Ｈ期間毎にその１Ｈ期間内で、画素データＱ₁によって表される輝度階調に対応した所望の電圧値に到達するので、画質劣化が生じない表示が為される。

一方、画素データＱ₁によって表される輝度レベルの階調が例えば第１の階調、第３の階調、第５の階調のような奇数階調である場合、図７に示すように、デコーダＤＥ₁のスイッチ素子４１がオフ状態、スイッチ素子４２がオン状態に設定される。これにより、図７の太線矢印に示すように、ＤＡＣ３３が、階調電圧Ｔ₁に対応した大きさの電流をラインＴＯＰと共に、スイッチ素子４２を介してラインＢＳにも送出する。アンプＡＶ₁は、階調電圧Ｔ₁と、この階調電圧Ｔ₁と等しい電圧値を有する階調電圧Ｂ₁との中間の電圧値、つまり階調電圧Ｔ₁と等しい電圧値を有する電圧を、画素データＱ₁によって表される輝度レベルに対応した表示駆動電圧Ｇ₁として生成する。

尚、図７に示すように、スイッチ素子４１がオフ状態、スイッチ素子４２がオン状態に設定されると、ラインＴＯＰとラインＢＳとが短絡するので、ＤＡＣ３３から送出された階調電圧Ｔ₁に伴う電流は、ラインＴＯＰと共にラインＢＳにも流れる。

この際、階調電圧Ｔ₁が供給されるラインＴＯＰ及びＢＳに寄生する容量は、ラインＴＯＰの寄生容量Ｃ１と、ラインＢＳの寄生容量Ｃ２との合成容量（Ｃ１＋Ｃ２）となる。よって、図６に示すように、階調電圧Ｔ₁が供給されるラインに寄生する容量が寄生容量Ｃ１だけとなる場合に比べて、寄生容量が大となり、その分だけ配線遅延が大きくなる。

そこで、デコーダＤＥ₁〜ＤＥ_nの各々には、かかる配線遅延を短縮する為に、短絡制御回路５０が設けられている。

以下に、短絡制御回路５０の動作について、図８を参照しつつ説明する。尚、図８は、画素データＱ₁によって表される輝度レベルの階調が最低輝度に対応した階調から最高輝度に対応した階調に切り替わった場合での動作を示す波形図である。

先ず、ラインＴＯＰの電圧値は、最低輝度に対応した例えば基準階調電圧Ｘ₁の状態を維持している。この間、電圧の遷移が無いので、短絡制御回路５０の電圧遷移検出部５１は、図８に示すように、電圧一定期間を示す電圧遷移検出信号ＳＴをスイッチ素子５２に供給する。これにより、スイッチ素子５２は、オフ状態を維持する。その後、画素データＱ₁の内容が、最低輝度を表す階調から、最高輝度を表す階調に切り替わると、ＤＡＣ３３は、基準階調電圧Ｘ₁〜Ｘ_Mのうちから、最高輝度に対応した基準階調電圧Ｘ_Mを選択し、これを階調電圧Ｔ₁としてラインＴＯＰに供給開始する。この際、図９の太実線に示すように、スイッチ素子４１がオフ状態、スイッチ素子４２がオン状態となるので、階調電圧Ｔ₁に対応した大きさの電流がラインＴＯＰ及びＢＳに流れ込み、寄生容量Ｃ１及Ｃ２を充電する。これにより、ラインＴＯＰの電圧値は、図８の一点鎖線にて示すように徐々に増加する。

ここで、ラインＴＯＰの電圧値の増加に追従して、図８の太実線にて示すように表示駆動電圧Ｇ₁が時点ｔ０にて増加を開始する。この際、ラインＴＯＰの電圧と表示駆動電圧Ｇ₁との電圧値の差分が所定値以上となる期間に亘り、電圧遷移検出部５１は、電圧遷移期間を示す電圧遷移検出信号ＳＴをスイッチ素子５２に供給する。よって、スイッチ素子５２は、図９に示すように電圧遷移検出信号ＳＴが電圧遷移期間を示している間、オン状態となり、ラインＴＯＰ及びＢＡＳＥ間を短絡する。スイッチ素子５２は、オン状態時において、ＤＡＣ３４から出力された階調電圧Ｂ_C1をラインＴＯＰに供給する。

これにより、図９の太線矢印にて示すように、ＤＡＣ３３から送出された階調電圧Ｔ₁に伴う電流が前述したようにラインＴＯＰに流れ込むと共に、ＤＡＣ３４から送出された階調電圧Ｂ_C1に伴う電流が、ラインＢＡＳＥ、及びスイッチ素子５２を介してラインＴＯＰに流れ込む。よって、ＤＡＣ３３から送出された電流と、ＤＡＣ３４から送出された電流とを合わせた合成電流によって、ラインＴＯＰの寄生容量Ｃ１及びラインＢＳの寄生容量Ｃ２が充電される。すると、ラインＴＯＰの電圧値、つまり階調電圧Ｔ₁の電圧値は、図８の一点鎖線に示すように、基準階調電圧Ｘ₁の状態から増加を開始し、時点ｔ０１でその電圧値が基準階調電圧Ｘ_Mに到る。この間、アンプＡＶ₁は、図８の一点鎖線に示すように変化する階調電圧Ｔ₁と等しい電圧値を有する出力電圧を生成し、これを自身の素子遅延の分だけ遅延させたものを、図８の太実線にて示す表示駆動電圧Ｇ₁として出力する。これにより、図８の太実線に示すように、時点ｔ０にて増加を開始した表示駆動電圧Ｇ₁は、時点ｔ０１よりも後方の時点ｔ０２にて、基準階調電圧Ｘ_Mに到る。

よって、短絡制御回路５０の動作によれば、ＤＡＣ３３から送出された電流だけで寄生容量Ｃ１及びＣ２の充電が為される場合よりも高速に、ラインＴＯＰの電圧値を、最低輝度に対応した電圧値（Ｘ₁）から、最高輝度に対応した所望の電圧値（Ｘ_M）に至らせることが可能となる。これにより、画素データＱ₁によって表される階調が例えば奇数階調である場合、つまりスイッチ素子４１がオフ状態、スイッチ素子４２がオン状態に設定される場合にも、表示駆動電圧Ｇ₁の電圧値を、図８に示すように１Ｈ期間毎にその１Ｈ期間内で、画素データＱ₁にて表される輝度階調に対応した所望の電圧値に到らせることが可能になる。

従って、各々が短絡制御回路５０を含むデコーダＤＥ₁〜ＤＥ_nによれば、１Ｈ期間が短くなる高精細表示時においても、画質劣化を抑えた表示を行うことが可能となる。

尚、ラインＴＯＰの電圧値が一定となると、電圧遷移検出部５１は、図８に示すように、電圧一定期間を示す電圧遷移検出信号ＳＴをスイッチ素子５２に供給する。これにより、スイッチ素子５２はオフ状態となり、ラインＴＯＰ及びＢＡＳＥ間の短絡状態が解除される。つまり、スイッチ素子５２は、オフ状態時には、ラインＴＯＰへの階調電圧Ｂ_C1の供給を停止する。よって、ラインＴＯＰの電圧値が画素データＱ₁に対応した電圧値に到達した以降は、ＤＡＣ３４から出力された階調電圧Ｂ_C1が表示駆動電圧Ｇ₁に重畳することはないので、画質劣化を招くことはない。

更に、短絡制御回路５０では、ラインＴＯＰの電圧が増加又は減少している間、つまり画素データＱによって表される輝度レベルが変化したときにだけ、ラインＴＯＰ及びＢＡＳＥ間を短絡することにより、ＤＡＣ３３から送出された電流と共にＤＡＣ３４から送出された電流をラインＴＯＰに送出するようにしている。よって、画素データＱによって表される輝度レベルに変化が無い場合には、ＤＡＣ３４から送出された電流がラインＴＯＰに送出されることはないので、消費電力の増加を抑えることが可能となる。

尚、上記実施例では、階調電圧Ｔ₁における電圧値の立ち上がり期間での電圧増加速度の高速化について説明したが、短絡制御回路５０によれば、階調電圧Ｔ₁の電圧値の立ち下がり期間でも同様にして電圧低下速度の高速化が為される。また、上記実施例では、電圧遷移期間において、画素データＱにて表される輝度レベルに対応した基準階調電圧（Ｘ、Ｙ）を階調電圧ＴとしてラインＴＯＰに供給すると共に、この基準階調電圧よりも１階調だけ低い電圧値を有する基準階調電圧を階調電圧Ｂ_CとしてラインＢＡＳＥに供給し、ラインＴＯＰ及びＢＡＳＥ間を短絡している。この際、ラインＢＡＳＥに供給する電圧として、画素データＱにて表される輝度レベルに対応した基準階調電圧よりも１階調だけ低い電圧値を有する基準階調電圧を採用している。これにより、電圧遷移期間の直後の電圧一定期間において、ラインＴＯＰの電圧値を迅速に、画素データＱにて表される輝度レベルに対応した電圧値に到らせることが可能となる。

しかしながら、電圧遷移期間においてラインＢＡＳＥに供給する電圧としては、必ずしも、画素データＱにて表される輝度レベルに対応した基準階調電圧よりも１階調だけ低い基準階調電圧にする必要はない。つまり、電圧遷移期間では、基準階調電圧生成部ＲＶＧで生成される基準階調電圧Ｘ₁〜Ｘ_M又はＹ₁〜Ｙ_Mのうちで、画素データＱにて表される輝度レベルに対応した基準階調電圧を除く１つの基準階調電圧を、ラインＢＡＳＥに供給すると共に、スイッチ素子５２によりラインＴＯＰ及びＢＡＳＥ間を短絡すれば良い。

また、上記実施例では、アンプＡＶ₁〜ＡＶ_nの各々として２系統の非反転入力端（＋１、＋２）を有するものを採用しているが、これらアンプＡＶ₁〜ＡＶ_nの各々としては、３系統以上の複数の非反転入力端を有するものも同様に適用可能である。

要するに、デコーダＤＥ₁〜ＤＥ_nの各々としては、以下の変換部、電圧供給部、短絡制御回路を有するものであれば良いのである。つまり、変換部（３３）は、複数の基準階調電圧（Ｘ₁〜Ｘ_M、Ｙ₁〜Ｙ_M）のうちから画素データ片（Ｑ）によって表される輝度レベルに対応した基準階調電圧を選択し、これを階調電圧（Ｔ）として第１のライン（ＴＯＰ）を介してアンプ（ＡＶ）に供給する。電圧供給部（３２、３４）は、複数の基準階調電圧のうちで上記のように選択した基準階調電圧を除く１つの基準階調電圧を第２のライン（ＢＡＳＥ）に供給する。そして、短絡制御回路（５０、５１、５２）は、第１及び第２のライン間を短絡する制御（スイッチ素子５２をオン）と、この短絡状態を解除する制御（スイッチ素子５２をオフ）とを切り替えて行うのである。

かかる構成により、第１のラインには、画素データ片によって表される輝度レベルに対応した階調電圧に伴う第１の電流と共に、上記した１つの基準階調電圧に伴う第２の電流が流れるようになる。よって、これら第１及び第２の電流を合わせた合成電流にて、第１のラインに寄生する寄生容量が充電されるので、第１の電流だけで寄生容量の充電が為される場合に比して、第１のラインの電圧値の増加又は減少速度が速くなる。これにより、アンプ（ＡＶ）から出力される表示駆動電圧（Ｇ）の電圧値を、１Ｈ期間毎にその１Ｈ期間内で、画素データ（Ｑ）にて表される輝度階調に対応した所望の電圧値に到らせることが可能になる。

従って、１Ｈ期間が短くなる高精細表示時においても、画質劣化を抑えた表示を行うことが可能となる。

また、第１及び第２のライン間の短絡を、第１のラインの電圧が増加又は減少している間、つまり画素データ片によって表される輝度レベルが変化したときにだけ実施する。これにより、画素データ片によって表される輝度レベルに変化が無い場合には、第２の電流が第１のラインに供給されることはないので、消費電力の増加を抑えることが可能となる。

また、上記実施例では、デコーダＤＥ₁〜ＤＥ_nの各々には、電圧遷移検出部５１及びスイッチ素子５２を含む短絡制御回路５０が共通に設けられている。しかしながら、電圧遷移検出部５１としてオペアンプコンパレータを採用した場合には、短絡制御回路５０に含まれる電圧遷移検出部５１及びスイッチ素子５２の内部構成は、そのデコーダＤＥに供給される基準階調電圧の極性によって異なるものとなる。

図１０は、正極性の基準階調電圧Ｘ₁〜Ｘ_Mが供給されるデコーダＤＥの各々に含まれる短絡制御回路５０の内部構成の一例を示す回路図である。図１０に示す構成では、電圧遷移検出部５１は、夫々がオペアンプコンパレータからなる電圧立ち下がり検出部５１０及び電圧立ち上がり検出部５１１を有する。スイッチ素子５２はｐチャネルＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタＭＰ０からなる。

電圧立ち下がり検出部５１０は、ｐチャネルＭＯＳ型のトランジスタＭＰ１〜ＭＰ３、ｎチャネルＭＯＳ型のトランジスタＭＮ１〜ＭＮ３、電流源ＭＧ１〜ＭＧ３を含む。電流源ＭＧ１は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをトランジスタＭＰ１〜ＭＰ３各々のソース端に供給する。トランジスタＭＰ１のゲート端は、階調電圧Ｔを受ける第１の非反転入力端（＋１）に接続されている。トランジスタＭＰ２のゲート端は、階調電圧Ｂを受ける第２の非反転入力端（＋２）に接続されている。トランジスタＭＰ３のゲート端は、表示駆動電圧Ｇを受ける反転入力端（−１）に接続されている。トランジスタＭＰ１及びＭＰ２各々のドレイン端は、ラインＮＣ２を介してトランジスタＭＮ１のドレイン端及びトランジスタＭＮ３のゲート端に接続されている。トランジスタＭＰ３のドレイン端は、トランジスタＭＮ２のドレイン端及びゲート端に接続されている。トランジスタＭＮ１及びＭＮ２各々のゲート端は互いに接続されており、これらＭＮ１及びＭＮ２各々のソース端には基準電位ＶＳＳ（例えば、ゼロボルトの接地電位）が印加されている。

電流源ＭＧ２は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをラインＤＥＣＰに送出する。ラインＤＥＣＰは、電圧遷移検出部５１の出力端子としての出力端ＯＵＴに接続されている。トランジスタＭＮ３のソース端は電流源ＭＧ３の一端に接続されている。電流源ＭＧ３の他端には基準電位ＶＳＳが印加されている。電流源ＭＧ３は、トランジスタＭＮ３がオン状態にある場合に、電流源ＭＧ２で生成された電流よりも大きい電流、好ましくは２倍以上の一定電流を生成し、基準電位ＶＳＳの供給ライン（図示せず）に送出する。

尚、電圧立ち下がり検出部５１０では、発振を防止する為に、差動部のトランジスタＭＰ１〜ＭＰ３各々のゲート幅の比を、
１：１：４
とし、カレントミラー部のトランジスタＭＮ１及びＭＮ２各々のゲート幅の比を、
２：１
とすることによってヒステリシスを持たせている。これにより、ラインＤＥＣＰは、階調電圧Ｔ及びＢと表示駆動電圧Ｇとの電圧値が等しくなるＤＣ状態では電源電圧ＶＤＤの状態に固定されるので、電圧立ち下がり検出部５１０内での発振動作が防止される。

一方、電圧立ち上がり検出部５１１は、図１０に示すように、ｐチャネルＭＯＳ型のトランジスタＱＰ１〜ＱＰ３、ｎチャネルＭＯＳ型のトランジスタＱＮ１〜ＱＮ５、電流源ＱＧ１及びＱＧ２を含む。

トランジスタＱＰ１及びＱＰ２各々のゲート端は互いに接続されており、これらＱＰ１及びＱＰ２各々のソース端には電源電圧ＶＤＤが印加されている。トランジスタＱＮ１のゲート端は、階調電圧Ｔを受ける第１の非反転入力端（＋１）に接続されている。トランジスタＱＮ２のゲート端は、階調電圧Ｂを受ける第２の非反転入力端（＋２）に接続されている。トランジスタＱＮ３のゲート端は、表示駆動電圧Ｇを受ける反転入力端（−１）に接続されている。トランジスタＱＮ１及びＱＮ２各々のドレイン端は、ラインＰＣ２を介してトランジスタＱＰ１のドレイン端及びトランジスタＱＰ３のゲート端に接続されている。トランジスタＱＮ３のドレイン端は、トランジスタＱＰ２のドレイン端及びゲート端に接続されている。これらトランジスタＱＮ１〜ＱＮ３のソース端は、電流源ＱＧ１の一端に共通に接続されている。電流源ＱＧ１の他端には基準電位ＶＳＳが印加されている。電流源ＱＧ１は、トランジスタＱＮ１〜ＱＮ３のうちの少なくとも１つがオン状態となったときに、所定の一定電流を、基準電位ＶＳＳの供給ライン（図示せず）に送出する。

電流源ＱＧ２は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをトランジスタＱＰ３のソース端に供給する。トランジスタＱＰ３のドレイン端は、トランジスタＱＮ４のドレイン端及びゲート端に接続されている。トランジスタＱＮ４及びＱＮ５各々のゲート端は互いに接続されており、これらＱＮ４及びＱＮ５各々のソース端には基準電位ＶＳＳが印加されている。トランジスタＱＮ５のドレイン端は、ラインＤＥＣＰに接続されている。

尚、電圧立ち上がり検出部５１１では、発振を防止する為に、差動部のトランジスタＱＮ１〜ＱＮ３各々のゲート幅の比を、
１：１：４
とし、カレントミラー部のトランジスタＱＰ１及びＱＰ２各々のゲート幅の比を、
２：１
とすることによってヒステリシスを持たせている。これにより、ラインＤＥＣＰは、階調電圧Ｔ及びＢと表示駆動電圧Ｇとの電圧値が等しくなるＤＣ状態では電源電圧ＶＤＤの状態に固定されるので、電圧立ち上がり検出部５１１内での発振動作が防止される。

そして、図１０において、スイッチ素子５２としてのｐチャネルＭＯＳ型のトランジスタＭＰ０は、自身のソース端がラインＴＯＰに接続されており、自身のドレイン端がラインＢＡＳＥに接続されており且つ自身のゲート端が電圧遷移検出部５１の出力端ＯＵＴに接続されている。

以下に、電圧立ち下がり検出部５１０及び電圧立ち上がり検出部５１１の動作について説明する。

尚、電圧立ち下がり検出部５１０及び電圧立ち上がり検出部５１１は、アンプＡＶ自体の動作遅延を利用して、第１の非反転入力端（＋１）及び第２の非反転入力端（＋２）で受けた階調電圧Ｔ及びＢの電圧値が増加（電圧立ち上がり）しているのか、低下（電圧立ち下がり）しているのか、或いは一定であるのかを検出する。すなわち、階調電圧Ｔ及びＢの電圧値が一定である場合には、階調電圧Ｔ及びＢの電圧値と、アンプＡＶで生成された表示駆動電圧Ｇの電圧値とが等しくなる。一方、階調電圧Ｔ及びＢの電圧値が増加中又は低下中である場合には、アンプＡＶ₁の動作遅延の影響により、その電圧値の状態は所定期間だけ遅れて表示駆動電圧Ｇに反映される。よって、この間、階調電圧Ｔ及びＢの電圧値と、表示駆動電圧Ｇの電圧値とが不一致となる。

そこで、先ず、図８の時点ｔ０以前又は時点ｔ０１以降の電圧一定期間での動作について述べる。この際、第１の非反転入力端（＋１）及び第２の非反転入力端（＋２）で受けた階調電圧Ｔ及びＢと、反転入力端（−１）で受けた表示駆動電圧Ｇと、が等しくなる。

よって、電圧立ち下がり検出部５１０では、ラインＮＣ２が基準電位ＶＳＳに設定され、トランジスタＭＮ３がオフ状態固定となる。一方、電圧立ち上がり検出部５１１では、ラインＰＣ２が電源電圧ＶＤＤに設定され、トランジスタＱＰ３がオフ状態固定となる。
これにより、電圧遷移検出部５１の出力端ＯＵＴに接続されているラインＤＥＣＰは、電圧立ち下がり検出部５１０の電流源ＭＧ２から送出された一定電流によって充電され、それに伴い電源電圧ＶＤＤの電圧値に固定される。よって、電圧遷移検出部５１は、図８に示す時点ｔ０以前又は時点ｔ０１以降の電圧一定期間では電圧一定期間を示す論理レベル１の電圧遷移検出信号ＳＴをスイッチ素子５２としてのトランジスタＭＰ０のゲート端に供給する。これにより、トランジスタＭＰ０はオフ状態となる。

次に、階調電圧Ｔ及びＢの電圧値が増加する、例えば図８に示される電圧立ち上がり期間（ｔ０〜ｔ０１）での動作について述べる。この際、階調電圧Ｔ及びＢの電圧値は、図８の一点鎖線に示すように徐々に増加する。アンプＡＶは、これら階調電圧Ｔ及びＢの中間電圧値を自身の動作遅延を経て、表示駆動電圧Ｇとして出力する。よって、表示駆動電圧Ｇの電圧値は図８の太実線にて示すように徐々に増加するが、この電圧立ち上がり期間（ｔ０〜ｔ０１）では、常に、階調電圧Ｔ及びＢの電圧値が表示駆動電圧Ｇの電圧値よりも高くなる。これにより、電圧立ち上がり検出部５１１のトランジスタＱＮ１及びＱＮ２に電流が流れて、ラインＰＣ２の電圧が低下する。よって、トランジスタＱＰ３がオン状態となり、電流源ＱＧ２から送出された電流に対応した大きさの電流がトランジスタＱＮ５に流れて、ラインＤＥＣＰの電圧を基準電位ＶＳＳまで低下させる。従って、この際、電圧遷移検出部５１は、図８に示す時点ｔ０〜時点ｔ０１までの電圧立ち上がり期間では、電圧遷移期間を示す論理レベル０の電圧遷移検出信号ＳＴをスイッチ素子５２としてのトランジスタＭＰ０のゲート端に供給する。これにより、トランジスタＭＰ０はオン状態となり、ラインＴＯＰ及びＢＡＳＥを短絡する。

次に、階調電圧Ｔ及びＢの電圧値が低下する電圧立ち下がり期間での動作について述べる。この際、階調電圧Ｔ及びＢの電圧値は徐々に低下し、アンプＡＶは、これら階調電圧Ｔ及びＢの中間電圧値を自身の動作遅延を経て、表示駆動電圧Ｇとして出力する。よって、表示駆動電圧Ｇの電圧値は徐々に低下するが、この電圧立ち下がり期間では、常に、階調電圧Ｔ及びＢの電圧値が表示駆動電圧Ｇの電圧値よりも低くなる。これにより、電圧立ち下がり検出部５１０のトランジスタＭＰ１及びＭＰ２に電流が流れて、ラインＮＣ２の電圧が増加する。よって、トランジスタＭＮ３がオン状態となり、ラインＤＥＣＰの電圧を基準電位ＶＳＳまで低下させる。従って、この際、電圧遷移検出部５１は、電圧遷移期間を示す論理レベル０の電圧遷移検出信号ＳＴをスイッチ素子５２としてのトランジスタＭＰ０のゲート端に供給する。これにより、トランジスタＭＰ０はオン状態となり、ラインＴＯＰ及びＢＡＳＥを短絡する。

また、図１１は、負極性の基準階調電圧Ｙ₁〜Ｙ_Mが供給されるデコーダＤＥの各々に含まれる短絡制御回路５０の内部構成の一例を示す回路図である。図１１に示す構成では、電圧遷移検出部５１は、夫々がオペアンプコンパレータからなる電圧立ち下がり検出部５１０ａ及び電圧立ち上がり検出部５１１ａを有する。スイッチ素子５２はｎチャネルＭＯＳ型のトランジスタＪＮ０からなる。

電圧立ち下がり検出部５１０ａは、ｐチャネルＭＯＳ型のトランジスタＪＰ１〜ＪＰ５、ｎチャネルＭＯＳ型のトランジスタＪＮ１〜ＪＮ３、電流源ＪＧ１及びＪＧ２を含む。

電流源ＪＧ１は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをトランジスタＪＰ１〜ＪＰ３各々のソース端に供給する。トランジスタＪＰ１のゲート端は、階調電圧Ｔ₁を受ける第１の非反転入力端（＋１）に接続されている。トランジスタＪＰ２のゲート端は、階調電圧Ｂ₁を受ける第２の非反転入力端（＋２）に接続されている。トランジスタＪＰ３のゲート端は、表示駆動電圧Ｇ₁を受ける反転入力端（−１）に接続されている。トランジスタＪＰ１及びＪＰ２各々のドレイン端は、ラインＮＣＭ２を介してトランジスタＪＮ１のドレイン端及びトランジスタＪＮ３のゲート端に接続されている。トランジスタＪＰ３のドレイン端は、トランジスタＪＮ２のドレイン端及びゲート端に接続されている。トランジスタＪＮ１及びＪＮ２各々のゲート端は互いに接続されており、これらＪＮ１及びＪＮ２各々のソース端には基準電位ＶＳＳ（例えば、ゼロボルトの接地電位）が印加されている。

トランジスタＪＰ４のゲート端及びドレイン端は互いに接続されている。トランジスタＪＰ４及びＪＰ５各々のゲート端は互いに接続されており、これらＪＰ４及びＪＰ５各々のソース端には電源電圧ＶＤＤが印加されている。トランジスタＪＮ３のドレイン端はトランジスタＪＰ４のドレイン端に接続されている。トランジスタＪＮ３のソース端は電流源ＪＧ２の一端に接続されている。電流源ＪＧ２の他端には基準電位ＶＳＳが印加されて
いる。電流源ＪＧ２は、トランジスタＪＮ３がオン状態にある場合に所定の一定電流を、基準電位ＶＳＳの供給ライン（図示せず）に送出する。トランジスタＪＰ５のドレイン端はラインＤＥＣＮに接続されている。ラインＤＥＣＮは、電圧遷移検出部５１の出力端子としての出力端ＯＵＴに接続されている。

尚、電圧立ち下がり検出部５１０ａでは、発振を防止する為に、差動部のトランジスタＪＰ１〜ＪＰ３各々のゲート幅の比を、
１：１：４
とし、カレントミラー部のトランジスタＪＮ１及びＪＮ２各々のゲート幅の比を、
２：１
とすることによってヒステリシスを持たせている。これにより、ラインＤＥＣＮは、階調電圧Ｔ及びＢと表示駆動電圧Ｇとの電圧値が等しくなるＤＣ状態では基準電位ＶＳＳの状態に固定されるので、電圧立ち下がり検出部５１０ａ内での発振動作が防止される。

また、図１１に示すように、電圧立ち上がり検出部５１１ａは、ｐチャネルＭＯＳ型のトランジスタＦＰ１〜ＦＰ３、ｎチャネルＭＯＳ型のトランジスタＦＮ１〜ＦＮ３、電流源ＦＧ１〜ＦＧ３を含む。

トランジスタＦＰ１及びＦＰ２各々のゲート端は互いに接続されており、これらＦＰ１及びＦＰ２各々のソース端には電源電圧ＶＤＤが印加されている。トランジスタＦＮ１のゲート端は、階調電圧Ｔ₁を受ける第１の非反転入力端（＋１）に接続されている。トランジスタＦＮ２のゲート端は、階調電圧Ｂ₁を受ける第２の非反転入力端（＋２）に接続されている。トランジスタＦＮ３のゲート端は、表示駆動電圧Ｇ₁を受ける反転入力端（−１）に接続されている。トランジスタＦＮ１及びＦＮ２各々のドレイン端は、ラインＰＣＭ２を介してトランジスタＦＰ１のドレイン端、及びトランジスタＦＰ３のゲート端に接続されている。トランジスタＦＮ３のドレイン端は、トランジスタＦＰ２のドレイン端及びゲート端に接続されている。これらトランジスタＦＮ１〜ＦＮ３のソース端は、電流源ＦＧ１の一端に共通に接続されている。電流源ＦＧ１の他端には基準電位ＶＳＳが印加されている。電流源ＦＧ１は、トランジスタＦＮ１〜ＦＮ３のうちの少なくとも１つがオン状態となったときに、所定の一定電流を、基準電位ＶＳＳの供給ライン（図示せず）に送出する。

電流源ＦＧ２は、電源電圧ＶＤＤの供給を受けて所定の一定電流を生成し、これをトランジスタＦＰ３のソース端に供給する。トランジスタＦＰ３のドレイン端は、電流源ＦＧ３の一端及びラインＤＥＣＮに接続されている。電流源ＦＧ３の他端には基準電位ＶＳＳが印加されている。電流源ＦＧ３は、電流源ＦＧ２で生成された電流よりも小さい電流、好ましくは１／２以下の一定電流を生成し、基準電位ＶＳＳの供給ライン（図示せず）に送出する。

尚、電圧立ち上がり検出部５１１ａでは、発振を防止する為に、差動部のトランジスタＦＮ１〜ＦＮ３各々のゲート幅の比を、
１：１：４
とし、カレントミラー部のトランジスタＦＰ１及びＦＰ２各々のゲート幅の比を、
２：１
とすることによってヒステリシスを持たせている。これにより、ラインＤＥＣＮは、階調電圧Ｔ及びＢと表示駆動電圧Ｇとの電圧値が等しくなるＤＣ状態では基準電位ＶＳＳの状態に固定されるので、電圧立ち上がり検出部５１１ａ内での発振動作が防止される。

図１１において、スイッチ素子５２としてのｎチャネルＭＯＳ型のトランジスタＪＮ０は、自身のソース端がラインＴＯＰに接続されており、自身のドレイン端がラインＢＡＳＥに接続されており且つ自身のゲート端が電圧遷移検出部５１の出力端ＯＵＴに接続されている。

以下に、電圧立ち下がり検出部５１０ａ及び電圧立ち上がり検出部５１１ａの動作について説明する。

尚、電圧立ち下がり検出部５１０ａ及び電圧立ち上がり検出部５１１ａは、アンプＡＶ自体の動作遅延を利用して、第１の非反転入力端（＋１）及び第２の非反転入力端（＋２）で受けた階調電圧Ｔ及びＢの電圧値が増加（電圧立ち上がり）しているのか、低下（電圧立ち下がり）しているのか、或いは一定であるのかを検出する。すなわち、階調電圧Ｔ及びＢの電圧値が一定である場合には、階調電圧Ｔ及びＢの電圧値と、アンプＡＶで生成された表示駆動電圧Ｇの電圧値とが等しくなる。一方、階調電圧Ｔ及びＢの電圧値が増加中又は低下中である場合には、アンプＡＶ₁の動作遅延の影響により、その電圧値の状態は所定期間だけ遅れて表示駆動電圧Ｇに反映される。よって、この間、階調電圧Ｔ及びＢの電圧値と、表示駆動電圧Ｇの電圧値とが不一致となる。

そこで、先ず、図８の時点ｔ０以前又は時点ｔ０１以降の電圧一定期間での動作について述べる。この際、第１の非反転入力端（＋１）及び第２の非反転入力端（＋２）で受けた階調電圧Ｔ及びＢと、反転入力端（−１）で受けた表示駆動電圧Ｇと、が等しくなる。

よって、電圧立ち下がり検出部５１０ａでは、ラインＮＣＭ２が基準電位ＶＳＳに設定され、トランジスタＪＮ３がオフ状態固定となる。一方、電圧立ち上がり検出部５１１ａでは、ラインＰＣＭ２が電源電圧ＶＤＤに設定され、トランジスタＦＰ３がオフ状態固定となる。これにより、電圧遷移検出部５１の出力端ＯＵＴに接続されているラインＤＥＣＮは、電圧立ち上がり検出部５１１ａの電流源ＦＧ３に流れる電流によって放電し、基準電位ＶＳＳに固定される。よって、電圧遷移検出部５１は、図８に示す時点ｔ０以前又は時点ｔ０１以降の電圧一定期間では電圧一定期間を示す論理レベル０の電圧遷移検出信号ＳＴをスイッチ素子５２としてのトランジスタＪＮ０のゲート端に供給する。これにより、トランジスタＪＮ０はオフ状態となる。

次に、階調電圧Ｔ及びＢの電圧値が増加する、例えば図８に示される電圧立ち上がり期間（ｔ０〜ｔ０１）での動作について述べる。この際、階調電圧Ｔ及びＢの電圧値は、図８の一点鎖線に示すように徐々に増加する。アンプＡＶは、これら階調電圧Ｔ及びＢの中間電圧値を自身の動作遅延を経て、表示駆動電圧Ｇとして出力する。よって、表示駆動電圧Ｇの電圧値は図８の実線にて示すように徐々に増加するが、この電圧立ち上がり期間（ｔ０〜ｔ０１）では、常に、階調電圧Ｔ及びＢの電圧値が表示駆動電圧Ｇの電圧値よりも高くなる。これにより、電圧立ち上がり検出部５１１ａのトランジスタＦＮ１及びＦＮ２に電流が流れて、ラインＰＣＭ２の電圧が低下する。よって、トランジスタＦＰ３がオン状態となり、電流源ＦＧ２から送出された電流がラインＤＥＣＮに流れてこのラインＤＥＣＮが充電され、電源電圧ＶＤＤの電圧値に到る。従って、この際、電圧遷移検出部５１は、図８に示す時点ｔ０〜時点ｔ０１までの電圧立ち上がり期間中は、電圧遷移期間を示す論理レベル１の電圧遷移検出信号ＳＴをスイッチ素子５２としてのトランジスタＪＮ０のゲート端に供給する。これにより、トランジスタＪＮ０はオン状態となり、ラインＴＯＰ及びＢＡＳＥを短絡する。

次に、階調電圧Ｔ及びＢの電圧値が低下する電圧立ち下がり期間での動作について述べる。この際、階調電圧Ｔ及びＢの電圧値は徐々に低下し、アンプＡＶは、これら階調電圧Ｔ及びＢの中間電圧値を自身の動作遅延を経て、表示駆動電圧Ｇとして出力する。よって、表示駆動電圧Ｇの電圧値は徐々に低下するが、この電圧立ち下がり期間では、常に、階調電圧Ｔ及びＢの電圧値が表示駆動電圧Ｇの電圧値よりも低くなる。これにより、電圧
ち下がり検出部５１０ａのトランジスタＪＰ１及びＪＰ２に電流が流れて、ラインＮＣＭ２の電圧が増加する。よって、トランジスタＪＮ３がオン状態となり、電流源ＪＧ２から送出された電流に対応した大きさの電流がトランジスタＪＰ５に流れて、ラインＤＥＣＮを充電する。これにより、ラインＤＥＣＮの電圧が増加し、電源電圧ＶＤＤに到る。従って、この際、電圧遷移検出部５１は、電圧遷移期間を示す論理レベル1の電圧遷移検出信号ＳＴをスイッチ素子５２としてのトランジスタＪＮ０のゲート端に供給する。これにより、トランジスタＪＮ０はオン状態となり、ラインＴＯＰ及びＢＡＳＥを短絡する。

尚、図１０又は図１１に示される構成では、基準電位ＶＳＳを例えば０ボルトの接地電位としているが、基準電位ＶＳＳの電圧は０ボルトに限定されない。例えば、０ボルトよりも高い電位、例えば電源電圧ＶＤＤの１／２の電位を基準電位ＶＳＳとしても良い。これにより、低消費電力化されると共に、各トランジスタの耐圧を下げることができるので、回路規模を小規模化することが可能となる。

１３ データドライバ
３３，３４ ＤＡＣ
４１、４２、５２ スイッチ素子
５０ 短絡制御回路
５１ 電圧遷移検出部
１３３ 出力アンプ部
ＡＶ₁〜ＡＶ_n アンプ
ＤＥ₁〜ＤＥ_n デコーダ

Claims (6)

1. 各画素の輝度レベルを表す複数の画素データ片の各々を個別に前記画素データ片によって表される前記輝度レベルに対応した大きさの階調電圧に変換する複数のデコーダと、
   前記階調電圧の各々を個別に増幅して得られた複数の駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプと、
   各階調に対応した夫々異なる電圧値を有する複数の基準階調電圧を生成する基準階調電圧生成部と、を有し、
   前記アンプは、複数の入力端子を有し、前記複数の入力端子で夫々受けた電圧の中間の電圧を前記駆動電圧として生成し、
   前記複数のデコーダの各々は、
   第１〜第３のラインと、
   前記複数の基準階調電圧のうちから前記画素データ片によって表される輝度レベルに対応した基準階調電圧を選択し、選択した前記基準階調電圧を前記階調電圧として前記第１のラインを介して前記アンプの前記複数の入力端子のうちの１つの入力端子に供給すると共に前記複数の基準階調電圧のうちで前記選択した基準階調電圧を除く１つの基準階調電圧を前記第２のラインに供給する変換部と、
   前記画素データ片に基づき、前記第１のライン上の前記階調電圧、及び前記第２のライン上の前記１つの基準階調電圧のうちの一方を、前記第３のラインを介して前記複数の入力端子のうちの前記１の入力端子以外の他の入力端子に供給する接続切換部と、
   前記第１のラインの電圧が増加又は減少を開始してから、前記選択した前記基準階調電圧に対応した電圧値に到るまでの電圧遷移期間に亘り前記第１のライン及び前記第２のライン間を短絡する短絡制御回路と、を含むことを特徴とする表示ドライバ。
2. 前記変換部は、前記複数の基準階調電圧のうちで前記画素データ片によって表される輝度レベルに対応した基準階調電圧よりも１階調だけ低い電圧値を有する基準階調電圧を、前記１つの基準階調電圧として前記第２のラインに供給することを特徴とする請求項１記載の表示ドライバ。
3. 前記短絡制御回路は、
   前記電圧遷移期間及び前記第１のラインの電圧が一定となる電圧一定期間を検出する電圧遷移検出部と、
   前記電圧遷移期間ではオン状態となって前記第１及び第２のライン間を短絡する一方、前記電圧一定期間ではオフ状態となって前記第１及び第２のライン同士の短絡状態を解除する短絡スイッチと、を含むことを特徴とする請求項１又は２に記載の表示ドライバ。
4. 前記電圧遷移検出部は、
   前記第１のラインの電圧と前記駆動電圧との電圧値の差分が所定値以上となる期間を前記電圧遷移期間として検出する一方、前記差分が前記所定値未満となる期間を前記電圧一定期間として検出することを特徴とする請求項３に記載の表示ドライバ。
5. 前記基準階調電圧生成部は、前記複数の基準階調電圧として互いに電圧値が異なる第１〜第Ｍ（Ｍは２以上の整数）の基準階調電圧を生成し、
   前記画素データ片は、前記表示デバイスで表現可能な輝度レベルの範囲を（２Ｍ−１）個に区切った第１〜第（２Ｍ−１）階調のうちの１つの階調で前記輝度レベルを表し、
   前記接続切換部は、
   前記画素データ片によって表される前記１つの階調が奇数階調及び偶数階調のうちの一方である場合にオン状態となって前記第２のラインを前記第３のラインに接続する第１のスイッチ素子と、
   前記画素データ片によって表される前記１つの階調が前記奇数階調及び前記偶数階調のうちの他方である場合にオン状態となって前記第１のライン及び前記第３のライン間を短絡する第２のスイッチ素子と、を含み、
   前記アンプの各々は、前記第１のラインの電圧値と前記第３のラインの電圧値との中間の電圧値を有する電圧を前記駆動電圧として出力することを特徴とする請求項４に記載の表示ドライバ。
6. 各画素の輝度レベルを表す複数の画素データ片の各々を個別に前記画素データ片によって表される前記輝度レベルに対応した大きさの階調電圧に変換する複数のデコーダと、
   前記階調電圧の各々を個別に増幅して得られた複数の駆動電圧を表示デバイスの複数のデータラインに供給する複数のアンプと、
   各階調に対応した夫々異なる電圧値を有する複数の基準階調電圧を生成する基準階調電圧生成部と、を有し、
   前記アンプは、複数の入力端子を有し、前記複数の入力端子で夫々受けた電圧の中間の電圧を前記駆動電圧として生成し、
   前記複数のデコーダの各々は、
   第１〜第３のラインと、
   前記複数の基準階調電圧のうちから前記画素データ片によって表される輝度レベルに対応した基準階調電圧を選択し、選択した前記基準階調電圧を前記階調電圧として前記第１のラインを介して前記アンプの前記複数の入力端子のうちの１つの入力端子に供給すると共に前記複数の基準階調電圧のうちで前記選択した基準階調電圧を除く１つの基準階調電圧を前記第２のラインに供給する変換部と、
   前記画素データ片に基づき、前記第１のライン上の前記階調電圧、及び前記第２のライン上の前記１つの基準階調電圧のうちの一方を、前記第３のラインを介して前記複数の入力端子のうちの前記１の入力端子以外の他の入力端子に供給する接続切換部と、
   前記第１のラインの電圧が増加又は減少を開始してから、前記選択した前記基準階調電圧に対応した電圧値に到るまでの電圧遷移期間に亘り前記第１のライン及び前記第２のライン間を短絡する短絡制御回路と、を含むことを特徴とする半導体装置。

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