JP2013198046A - 増幅回路、増幅回路を備えた表示装置及び増幅回路の制御方法 - Google Patents

Abstract

【課題】ソース電圧出力の立ち上がり及び立ち下がりの時間を短縮可能な増幅回路、増幅回路を備えた表示装置及び増幅回路の制御方法を提供すること
【解決手段】本発明にかかる増幅回路３０は、前段出力電圧ＶＰＡ、バイアス電圧ＶＢＰを切り替えてゲート電圧ＶＧＰとして出力するスイッチ３３、３５と、前段出力電圧ＶＮＡ、バイアス電圧ＶＢＮを切り替えてゲート電圧ＶＧＮとして出力するスイッチ３４、３６と、電源ＶＤＤと出力端子ＯＵＴとの間に接続されゲート電圧ＶＧＰが入力されるＰチャネルＭＯＳトランジスタ３７と、出力端子ＯＵＴと電源ＶＳＳとの間に接続されゲート電圧ＶＧＮが入力されるＮチャネルＭＯＳトランジスタ３８を備える。バイアス電圧ＶＢＰはＰチャネルＭＯＳトランジスタ３７を遮断させつつ電源ＶＤＤより低い電圧値を有し、バイアス電圧ＶＢＮはＮチャネルＭＯＳトランジスタ３８を遮断させつつ電源ＶＳＳより高い電圧値を有する。
【選択図】図２

Description

本発明は増幅回路、増幅回路を備えた表示装置及び増幅回路の制御方法に関する。

従来のＬＣＤ（Liquid Crystal Display）ドライバの出力アンプは、アンプ外部に設けたスイッチを制御することによって出力アンプと表示パネル上のデータ線の接続を切り、電荷回収（チャージシェア）を行うことで、低消費電力化を実現していた。しかし、アンプ外部にスイッチを設けることで面積が大きくなってしまうことや、スイッチのオン（ON）抵抗による過渡特性の悪化などの問題が生じていた。

特許文献１では、この問題を解決するために、次のような方法を提案している。ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構成の出力アンプの最終段トランジスタのゲートをプルアップまたはプルダウンすることで、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのどちらもオフさせる。これにより、出力アンプの出力をハイインピーダンス（High Impedance：HiZ）にすることで、スイッチとして使用する。

図１２は、特許文献１の出力バッファ回路を模式的にあらわした回路図である。図１２にかかる出力バッファ回路２００は、大きく分けて、前段回路２１０、出力段回路２２０及びスイッチ２３１、２３２を備える。前段回路２１０は、正側前段アンプ２１１及び負側前段アンプ２１３を備え、出力段回路２２０は、ＰチャネルＭＯＳトランジスタ２２１及びＮチャネルＭＯＳトランジスタ２２２を備えるＣＭＯＳトランジスタである。正側前段アンプ２１１内には、スイッチ２１２が設けられ、負側前段アンプ２１３内には、スイッチ２１４が設けられる。なお、特許文献１では、出力バッファ回路２００をボルテージフォロアとして構成しているため、ＡＭＰ前段回路２１０の入力信号ＩＮ−が入力される反転（−）入力端子は出力端子ＯＵＴに接続される。

出力バッファ回路２００において、入力信号ＩＮ＋は、ＡＭＰ前段回路２１０を構成する正側前段アンプ２１１及び負側前段アンプ２１３の正転（＋）入力端子に入力される。入力信号ＩＮ−は、ＡＭＰ前段回路２１０を構成する正側前段アンプ２１１及び負側前段アンプ２１３の反転（−）入力端子に入力される。

出力段回路２２０において、ＰチャネルＭＯＳトランジスタ２２１には、ソースに高電圧電源ＶＤＤの電圧が、ゲートに正側前段アンプ２１１の出力電圧が入力される。ＮチャネルＭＯＳトランジスタ２２２には、ソースに低電圧電源ＶＳＳの電圧が、ゲートに負側前段アンプ２１３の出力電圧が入力される。ＰチャネルＭＯＳトランジスタ２２１のドレインとＮチャネルＭＯＳトランジスタ２２２のドレインとは接続され、両方とも出力端子ＯＵＴに接続される。ＰチャネルＭＯＳトランジスタ２２１は、動作開始点である閾値電圧ＶｔＰを有し、ＮチャネルＭＯＳトランジスタ２２２は、動作開始点である閾値電圧ＶｔＮを有する。

スイッチ２１２、２１４は、それぞれ正側前段アンプ２１１、負側前段アンプ２１３の出力端子に接続され、制御信号Ｓ１によって制御される。

スイッチ２３１は、正側前段アンプ２１１の出力端子と出力段回路２２０のＰチャネルＭＯＳトランジスタ２２１のゲートとを接続する配線と、高電圧電源ＶＤＤを供給する配線とを接続する配線上に設けられている。スイッチ２３１は、制御信号Ｓ２で制御されており、ＰチャネルＭＯＳトランジスタ２２１のゲートに高電圧電源ＶＤＤを供給することができる。

スイッチ２３２は、負側前段アンプ２１３の出力端子と出力段回路２２０のＮチャネルＭＯＳトランジスタ２２２のゲートとを接続する配線と、低電圧電源ＶＳＳを供給する配線とを接続する配線上に設けられている。スイッチ２３２は、制御信号Ｓ２で制御されており、ＮチャネルＭＯＳトランジスタ２２２のゲートに低電圧電源ＶＳＳを供給することができる。

図１３は、ＰチャネルＭＯＳトランジスタ２２１及びＮチャネルＭＯＳトランジスタ２２２のゲート電圧の波形図である。制御信号Ｓ１がオン（ＯＮ）レベル、制御信号Ｓ２がオフ（ＯＦＦ）レベルの場合には、ＰチャネルＭＯＳトランジスタ２２１のゲートは正側前段アンプ２１１の出力端子に、ＮチャネルＭＯＳトランジスタ２２２のゲートは負側前段アンプ２１３の出力端子に、それぞれ電気的に接続される。これにより、ＰチャネルＭＯＳトランジスタ２２１のゲート電圧ＶＧＰは正側前段アンプ２１１の出力電圧に依存し、ＮチャネルＭＯＳトランジスタ２２２のゲート電圧ＶＧＮは負側前段アンプ２１３の出力電圧に依存する。このように、制御信号Ｓ１がオン（ＯＮ）レベル、制御信号Ｓ２がオフ（ＯＦＦ）レベルの場合には、出力バッファ回路２００は、出力端子ＯＵＴから、入力信号ＩＮ＋と入力信号ＩＮ−とに応じて、ソース電圧を出力する。この状態を、出力バッファ回路２００の通常出力状態と定義する。

図１３の通常出力状態においては、正側前段アンプ２１１はローレベルの出力電圧ＶＰＡをＰチャネルＭＯＳトランジスタ２２１のゲートに出力し、負側前段アンプ２１３はハイレベルの出力電圧ＶＮＡをＮチャネルＭＯＳトランジスタ２２２のゲートに出力している。これにより、出力段回路２２０は、出力端子ＯＵＴからハイレベルのソース電圧を出力する。このハイレベルのソース電圧の出力期間は、図１３において、出力ＯＮ期間として示されている。

制御信号Ｓ１がオフレベル、制御信号Ｓ２がオンレベルの場合には、ＰチャネルＭＯＳトランジスタ２２１のゲートには高電圧電源ＶＤＤの電圧が入力される。ここから、ＰチャネルＭＯＳトランジスタ２２１においてゲート−ソース間の電圧は０となるため、ＰチャネルＭＯＳトランジスタ２２１はオフとなる。そして、ＮチャネルＭＯＳトランジスタ２２２のゲートには低電圧電源ＶＳＳの電圧が入力される。ここから、ＮチャネルＭＯＳトランジスタ２２２においてゲート−ソース間の電圧は０となるため、ＮチャネルＭＯＳトランジスタ２２２はオフとなる。以上より、出力端子ＯＵＴをＨｉＺ状態とすることができる。

特開２００４−３５４５１８号公報

しかしながら、図１２に示した出力バッファ回路２００においては、以下のような問題点があった。前述の通り、出力バッファ回路２００の出力端子がＨｉＺ状態である場合には、ＰチャネルＭＯＳトランジスタ２２１、ＮチャネルＭＯＳトランジスタ２２２においてゲート−ソース間の電圧は０である。つまり、ＰチャネルＭＯＳトランジスタ２２１、ＮチャネルＭＯＳトランジスタ２２２のゲート−ソース間の電圧は、それぞれのトランジスタの動作開始点である閾値電圧ＶｔＰ、ＶｔＮから大きく外れている。そのため、出力バッファ回路２００の出力端子がＨｉＺ状態から通常出力状態に戻り、出力バッファ回路２００がソース電圧の出力を開始する際には、出力バッファ回路２００の動作が不安定になり、ソース電圧の出力における立ち上がり時間及び立ち下がり時間が増加してしまう。

本願の一実施の形態にかかる増幅回路は、差動入力信号の電圧差に応じて、第１の前段出力電圧及び第２の前段出力電圧を出力する前段回路と、第１のバイアス電圧を生成する第１のバイアス電圧生成回路と、第２のバイアス電圧を生成する第２のバイアス電圧生成回路と、前記第１の前段出力電圧と、前記第１のバイアス電圧とを切り替えて、第１のゲート電圧として出力する第１のスイッチ部と、前記第２の前段出力電圧と、前記第２のバイアス電圧とを切り替えて、第２のゲート電圧として出力する第２のスイッチ部と、第１の電源と出力端子との間に接続され、前記第１のゲート電圧に基づき導通状態が制御されるＰチャネルＭＯＳトランジスタと、前記出力端子と第２の電源との間に接続され、前記第２のゲート電圧に基づき導通状態が制御されるＮチャネルＭＯＳトランジスタとを有する。前記第１のバイアス電圧は、前記ＰチャネルＭＯＳトランジスタを遮断させつつ、前記第１の電源の電圧よりも低い電圧値を有し、前記第２のバイアス電圧は、前記ＮチャネルＭＯＳトランジスタを遮断させつつ、前記第２の電源の電圧よりも高い電圧値を有する。

本願の一実施の形態にかかる増幅回路の制御方法は、第１の電源と出力端子との間に接続されるＰチャネルＭＯＳトランジスタと、前記出力端子と第２の電源との間に接続されるＮチャネルＭＯＳトランジスタと、を有する増幅回路の制御方法である。この制御方法は、差動入力信号の電圧差に応じて、第１の前段出力信号及び第２の前段出力信号を生成し、前記第１の電源の電圧よりも低く、かつ、前記ＰチャネルＭＯＳトランジスタを遮断状態とする電圧値を有する第１のバイアス電圧を生成し、前記第２の電源の電圧よりも高く、かつ、前記ＮチャネルＭＯＳトランジスタを遮断状態とする電圧値を有する第２のバイアス電圧を生成し、前記出力端子から前記差動入力信号に応じて電圧値が制御されるソース電圧を出力する場合には、前記ＰチャネルＭＯＳトランジスタの制御端子に前記第１の前段出力電圧を与え、かつ、前記ＮチャネルＭＯＳトランジスタの制御端子に前記第２の前段出力電圧を与え、前記出力端子をハイインピーダンス状態に制御する場合には、前記ＰチャネルＭＯＳトランジスタの制御端子に前記第１のバイアス電圧を与え、かつ、前記ＮチャネルＭＯＳトランジスタの制御端子に前記第２のバイアス電圧を与える制御方法である。

このような構成により、第１のバイアス電圧、第２のバイアス電圧がそれぞれＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのゲートに入力されることにより、増幅回路の出力端子をハイインピーダンス状態にすることができる。そして、その場合に、ＰチャネルＭＯＳトランジスタのゲート−ソース間の電圧は０ではなく、０とＰチャネルＭＯＳトランジスタの閾値電圧との間の値をとる。また、ＮチャネルＭＯＳトランジスタのゲート−ソース間の電圧は０ではなく、０とＮチャネルＭＯＳトランジスタの閾値電圧との間の値をとる。それにより、増幅回路が第１の前段出力電圧及び第２の前段出力電圧に基づいてソース電圧を出力する通常出力状態に戻る場合に、それぞれのトランジスタのゲート電圧が第１の前段出力電圧及び第２の前段出力電圧の電圧値に移行する時間を短くすることができる。そのため、増幅回路が出力するソース電圧の出力の立ち上がり及び立ち下がりの時間を短縮することができる。

前記一実施の形態によれば、ソース電圧の出力の立ち上がり及び立ち下がりの時間を短縮可能な増幅回路、増幅回路を備えた表示装置及び増幅回路の制御方法を提供することができる。

実施の形態１にかかる表示装置の概略図である。 実施の形態１にかかる増幅回路の構成例を示すブロック図である。 実施の形態１にかかる増幅回路のトランジスタレベルの等価回路図である。 実施の形態１にかかるバイアス電圧生成回路の一例を示す回路図である。 実施の形態１にかかるトランジスタのゲート電圧の波形図である。 実施の形態１にかかる増幅回路図の出力電圧と、関連技術にかかる増幅回路図の出力電圧とを比較した波形図である。 実施の形態２にかかる増幅回路の構成例を示すブロック図である。 実施の形態２にかかる増幅回路のトランジスタレベルの等価回路図である。 実施の形態３にかかる増幅回路の構成例を示すブロック図である。 実施の形態３にかかる増幅回路のトランジスタレベルの等価回路図である。 実施の形態３にかかるトランジスタのゲート電圧の波形図である。 関連技術にかかる増幅回路の構成図である。 関連技術にかかる増幅回路のトランジスタのゲート電圧の波形図である。

実施の形態１
以下、図面を参照して本願の実施の形態について説明する。図１は、実施の形態１にかかる増幅回路を備えた表示装置の概略図である。表示装置１は、表示パネル２、データドライバ３及びスキャンドライバ４を備える。

以下、表示装置１の各部について説明する。表示パネル２は、液晶表示装置であり、表示パネル上にはＴＦＴ（Thin Film Transistor）が形成されている。表示パネル２は、ＴＦＴ２１、２２、２３及び２４のほか、それ以外の図示しないＴＦＴも備えている。ＴＦＴ２１〜２４は、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタのいずれかのトランジスタである。

ＴＦＴ２１のゲートは、スキャンドライバ４からのスキャン線に接続されている。ＴＦＴ２１のソースまたはドレインは、データドライバ３からのデータ線に接続され、ＴＦＴ２１のドレインまたはソースは、画素電極２５に接続されている。ＴＦＴ２２〜２４も、同様にスキャン線、データ線、画素電極に接続されている。

図１において、ＴＦＴ２２はＴＦＴ２１の右隣に設けられており、共通のデータ線がソースまたはドレインに接続されている。これにより、ＴＦＴ２１とＴＦＴ２２には、共通の増幅回路３０−１の出力電圧がソースまたはドレインに入力される。また、ＴＦＴ２１、２２のそれぞれのゲートに接続されているスキャン線は、隣り合ったスキャン線である。

図１において、ＴＦＴ２３はＴＦＴ２１の上隣に設けられており、共通のスキャン線がゲートに接続されている。これにより、ＴＦＴ２１とＴＦＴ２３には、スキャンドライバからの共通の出力電圧がゲートに入力される。また、ＴＦＴ２１、２３のそれぞれのソースまたはドレインに接続されているデータ線は、隣り合ったデータ線である。

なお、データドライバ３内の増幅回路３０−１（図１ではＡＭＰと記載）によって、ＴＦＴ２１に接続されたデータ線に出力電圧が印加される。画素電極２５は、共通電極ＣＯＭに接続された対向電極（共通電極ＣＯＭ、対向電極ともに図示されていない）との間に液晶材料を挟み、共通電極ＣＯＭの電圧ＶＣＯＭと画素電極の電圧との差電圧に基づいて、液晶材料の透過率を制御する。

表示パネル２の駆動方法の１つであるドット反転では、対向電極の電圧ＶＣＯＭを基準として、ＶＣＯＭより高いデータ電圧である正極性の電圧が印加されるデータ線と、ＶＣＯＭより低いデータ電圧である負極性の電圧が印加されるデータ線とが、図１における上下方向（ライン）に隣接している。これにより、図１において、共通のスキャン線に接続される画素の列においては、正極性の電圧により駆動される画素と、負極性の電圧により駆動される画素とが、上下方向（ライン）において隣接し合っている。そして隣のスキャン線に接続される画素の列においては、データ線に印加される電圧は、正極と負極とが入れ替わっている。

データドライバ３は、増幅回路３０−１、３０−２、スイッチ３９を備える。増幅回路３０は、ソース電圧を供給することにより、表示パネル２を駆動する。なお、データドライバ３は、増幅回路３０−１、３０−２以外の増幅回路も備えている。

データドライバ３内の増幅回路３０は、増幅回路３０が駆動する画素が接続される１つのラインにおいて、正極性または負極性の電圧を印加する。そして、隣接するラインを駆動する増幅回路３０は、それぞれ前のラインの極性と逆の極性の電圧を、データ線に印加する。スイッチ３９は、隣接するライン線の間に設けられており、オン・オフを切り替えることができる。

このとき、増幅回路３０が電圧を印加することによって、データ線にチャージされた電荷を逆の極性にしようとする処理を実行すると、多くの消費電力を必要とする。そのため、表示装置１は、１つのラインの画素の駆動を終えて次のラインの画素の駆動をする前に、隣り合う逆極性にチャージされたデータ線をショートして、それぞれのデータ線をＶＣＯＭ近くの電圧にする。これによって、増幅回路３０の消費電力を低減することができる。これをチャージシェアリング（電荷回収）という。スイッチ３９は、表示装置１の制御に応じて、スイッチをオンにすることにより、隣り合う逆極性にチャージされたデータ線をショートする。このとき、増幅回路３０の出力が接続されたままであるとチャージシェアリングがうまくいかないため、チャージシェアリング中は増幅回路３０の出力端子ＯＵＴをＨｉＺ状態にしておく必要がある。

図２は、増幅回路３０の構成例を示すブロック図である。増幅回路３０には、第１の電源、第２の電源、第１のバイアス電圧、第２のバイアス電圧（図２の例ではそれぞれ、高電圧電源ＶＤＤ、低電圧電源ＶＳＳ、バイアス電圧ＶＢＰ、バイアス電圧ＶＢＮ）が入力される。増幅回路３０は、前段アンプ３１、出力段回路３２及びスイッチ３３、３４、３５、３６を備える。さらに、図示されていないが、増幅回路３０は、端子ＢＩＡＳＰから第１のバイアス電圧（バイアス電圧ＶＢＰ）を生成する第１のバイアス電圧生成回路（バイアス電圧生成回路５０）、端子ＢＩＡＳＮから第２のバイアス電圧（バイアス電圧ＶＢＮ）を生成する第２のバイアス電圧生成回路（バイアス電圧生成回路６０）、前段アンプ３１の出力位相補償容量であるコンデンサを備える。

前段アンプ３１は、増幅回路３０の前段回路であり、低電圧電源ＶＳＳ、高電圧電源ＶＤＤ及び差動入力信号である入力信号ＩＮ＋、ＩＮ−が入力される。前段アンプ３１は、入力信号ＩＮ＋、ＩＮ−の電圧差に応じた第１の前段出力電圧及び第２の前段出力電圧（正極側電圧ＶＰＡ及び負極側電圧ＶＮＡ）を出力する。

出力段回路３２は、ＣＭＯＳトランジスタであり、ＰチャネルＭＯＳトランジスタ３７及びＮチャネルＭＯＳトランジスタ３８を備える。

ＰチャネルＭＯＳトランジスタ３７及びＮチャネルＭＯＳトランジスタ３８は、それぞれエンハンスメント型のトランジスタである。ＰチャネルＭＯＳトランジスタ３７は、ソースに高電圧電源ＶＤＤの電圧（以下、電源電圧ＶＤＤと記載）が、ゲート（制御端子）には正極側電圧ＶＰＡ又はバイアス電圧ＶＢＰのいずれかが入力される。ＰチャネルＭＯＳトランジスタ３７のドレインは、出力端子ＯＵＴに接続される。ここで、ＰチャネルＭＯＳトランジスタ３７のゲート電圧をＶＧＰとする。つまり、ＰチャネルＭＯＳトランジスタ３７は、第１の電源（高電圧電源ＶＤＤ）と出力端子ＯＵＴとの間に接続され、第１のゲート電圧（図２におけるゲート電圧ＶＧＰ）に基づいて導通状態が制御される。

ＮチャネルＭＯＳトランジスタ３８は、ソースに低電圧電源ＶＳＳの電圧（以下、電源電圧ＶＳＳと記載）が、ゲートには負極側電圧ＶＮＡ又はバイアス電圧ＶＢＮのいずれかが入力される。ＮチャネルＭＯＳトランジスタ３８のドレインは、出力端子ＯＵＴに接続される。つまり、ＰチャネルＭＯＳトランジスタ３７のドレインと、ＮチャネルＭＯＳトランジスタ３８のドレインとは出力端子ＯＵＴで接続される。ここで、ＮチャネルＭＯＳトランジスタ３８のゲート電圧をＶＧＮとする。つまり、ＮチャネルＭＯＳトランジスタ３８は、出力端子ＯＵＴと第２の電源（低電圧電源ＶＳＳ）との間に接続され、第２のゲート電圧（図２におけるゲート電圧ＶＧＮ）に基づいて導通状態が制御される。

スイッチ３３は前段アンプ３１の正極側電圧出力端子とＰチャネルＭＯＳトランジスタ３７のゲートとを接続する配線上に設けられ、制御信号Ｓ１でオン・オフが制御される。スイッチ３４は、前段アンプ３１の負極側電圧出力端子とＮチャネルＭＯＳトランジスタ３８のゲートとを接続する配線上に設けられ、制御信号Ｓ１でオン・オフが制御される。

スイッチ３５は、ＰチャネルＭＯＳトランジスタ３７のゲートとバイアス電圧ＶＢＰを出力する端子ＢＩＡＳＰとを接続する配線上に設けられ、制御信号Ｓ２でオン・オフが制御される。スイッチ３６は、ＮチャネルＭＯＳトランジスタ３８のゲートと、バイアス電圧ＶＢＮを出力する端子ＢＩＡＳＮとを接続する配線上に設けられ、制御信号Ｓ２でオン・オフが制御される。

スイッチ３３、３５は、第１の前段出力電圧（正極側電圧ＶＰＡ）と、第１のバイアス電圧（バイアス電圧ＶＢＰ）とを切り替えて、第１のゲート電圧（ＰチャネルＭＯＳトランジスタ３７のゲート電圧ＶＧＰ）として出力する第１のスイッチ部として機能する。スイッチ３４、３６は、第２の前段出力電圧（負極側電圧ＶＮＡ）と、第２のバイアス電圧（バイアス電圧ＶＢＮ）とを切り替えて、第２のゲート電圧（ＮチャネルＭＯＳトランジスタ３８のゲート電圧ＶＧＮ）として出力する第２のスイッチ部として機能する。

制御信号Ｓ１、Ｓ２は、図示しない制御回路により供給される制御信号である。この制御回路は、入力信号ＳＴＢに基づいて、制御信号Ｓ１、Ｓ２のオン・オフを切り替えて出力する。入力信号ＳＴＢがローレベルである場合には、制御信号Ｓ１はオン状態（ハイレベル状態）であり、制御信号Ｓ２はオフ状態（ローレベル状態）である。逆に、入力信号ＳＴＢがハイレベルである場合には、制御信号Ｓ１はオフ状態（ローレベル状態）であり、制御信号Ｓ２はオン状態（ハイレベル状態）である。このように、入力信号ＳＴＢは、制御回路が制御信号Ｓ１、Ｓ２のオン・オフの出力を切り替えるタイミングを制御する。図１において、データドライバ３は、この入力信号ＳＴＢが立ち上がったときに、隣り合うデータ線をショートさせて、チャージシェアリングを開始する。データドライバ３は、入力信号ＳＴＢが立ち下がったときに、データ線のショートを停止して、チャージシェアリングを終了する。

なお、スイッチ３３とＰチャネルＭＯＳトランジスタ３７との間で、ＰチャネルＭＯＳトランジスタ３７のゲートとバイアス電圧ＶＢＰを出力する端子ＢＩＡＳＰとを接続する配線と、ＰチャネルＭＯＳトランジスタ３７のゲートと前段アンプ３１の正極側電圧出力端子とを接続する配線は分岐している。これにより、ＰチャネルＭＯＳトランジスタ３７のゲートには、前段アンプ３１の正極側電圧ＶＰＡか、バイアス電圧ＶＢＰのいずれかが必ず入力される。

同様に、スイッチ３４とＮチャネルＭＯＳトランジスタ３８との間で、ＮチャネルＭＯＳトランジスタ３８のゲートとバイアス電圧ＶＢＮを出力する端子ＢＩＡＳＮとを接続する配線と、ＮチャネルＭＯＳトランジスタ３８のゲートと前段アンプ３１の負極側電圧出力端子とを接続する配線は分岐している。これにより、ＮチャネルＭＯＳトランジスタ３８のゲートには、前段アンプ３１の負極側電圧ＶＮＡか、バイアス電圧ＶＢＮのいずれかが必ず入力される。

図３は、図２に示した増幅回路３０のトランジスタレベルの等価回路図である。前段アンプ３１は、ＰチャネルＭＯＳトランジスタのペアで構成したＰチャネル差動増幅器と、ＮチャネルＭＯＳトランジスタのペアで構成したＮチャネル差動増幅器と、フォールデッドカスコードの能動負荷と浮遊電流源で構成される。Ｐチャネル差動増幅器は、ＰチャネルＭＯＳトランジスタ３０２、３０３により構成され、Ｎチャネル差動増幅器は、ＮチャネルＭＯＳトランジスタ３０４、３０５により構成される。フォールデッドカスコードの能動負荷は、ＰチャネルＭＯＳトランジスタ３０７〜３１０及びＮチャネルＭＯＳトランジスタ３１５〜３１８により構成され、浮遊電流源は、ＰチャネルＭＯＳトランジスタ３１１、３１２及びＮチャネルＭＯＳトランジスタ３１３、３１４により構成される。

以下、図３の回路構成について説明する。前段アンプ３１は、ＰチャネルＭＯＳトランジスタ３０１、３０２、３０３、ＭチャネルＭＯＳトランジスタ３０４、３０５、３０６、ＰチャネルＭＯＳトランジスタ３０７、３０８、３０９、３１０、３１１、３１２、ＭチャネルＭＯＳトランジスタ３１３、３１４、３１５、３１６、３１７、３１８を備える。

ＰチャネルＭＯＳトランジスタ３０１のソースには電源電圧ＶＤＤが、ゲートには電源ｂ１の電圧がそれぞれ入力される。ＰチャネルＭＯＳトランジスタ３０１のドレインは、ＰチャネルＭＯＳトランジスタ３０２のソース及びＰチャネルＭＯＳトランジスタ３０３のソースに接続される。

ＰチャネルＭＯＳトランジスタ３０２のソースにはＰチャネルＭＯＳトランジスタ３０１のドレインが接続され、ゲートには入力信号ＩＮ＋が入力される。ＰチャネルＭＯＳトランジスタ３０２のドレインは、ＮチャネルＭＯＳトランジスタ３１７のソースに接続される。

ＰチャネルＭＯＳトランジスタ３０３のソースにはＰチャネルＭＯＳトランジスタ３０１のドレインが接続され、ゲートには入力信号ＩＮ−が入力される。ＰチャネルＭＯＳトランジスタ３０３のドレインは、ＮチャネルＭＯＳトランジスタ３１８のソースに接続される。

ＮチャネルＭＯＳトランジスタ３０４のドレインにはＰチャネルＭＯＳトランジスタ３０７のドレインが接続され、ゲートには入力信号ＩＮ＋が入力される。ＮチャネルＭＯＳトランジスタ３０４のソースは、ＮチャネルＭＯＳトランジスタ３０６のドレインに接続される。

ＮチャネルＭＯＳトランジスタ３０５のドレインにはＰチャネルＭＯＳトランジスタ３０８のドレインが接続され、ゲートには入力信号ＩＮ−が入力される。ＮチャネルＭＯＳトランジスタ３０５のソースは、ＮチャネルＭＯＳトランジスタ３０６のドレインに接続される。

ＮチャネルＭＯＳトランジスタ３０６のドレインにはＮチャネルＭＯＳトランジスタ３０４及び３０５のソースが並列に接続され、ゲートには電源ｂ２の電圧が入力される。ＮチャネルＭＯＳトランジスタ３０６のソースには、電源電圧ＶＳＳが入力される。

ＰチャネルＭＯＳトランジスタ３０７のソースには電源電圧ＶＤＤが入力され、ゲートはＰチャネルＭＯＳトランジスタ３０９のドレインと接続される。ＰチャネルＭＯＳトランジスタ３０７のドレインは、ＮチャネルＭＯＳトランジスタ３０４のドレイン及びＰチャネルＭＯＳトランジスタ３０９のソースに接続される。

ＰチャネルＭＯＳトランジスタ３０８のソースには電源電圧ＶＤＤが入力され、ゲートはＰチャネルＭＯＳトランジスタ３０９のドレインと接続される。ＰチャネルＭＯＳトランジスタ３０８のドレインは、ＮチャネルＭＯＳトランジスタ３０５のドレイン、ＰチャネルＭＯＳトランジスタ３１０のソース及びコンデンサ３１９の一端に接続される。

ＰチャネルＭＯＳトランジスタ３０９のソースにはＰチャネルＭＯＳトランジスタ３０７のドレインが接続され、ゲートには電源ｂ３の電圧が入力される。ＰチャネルＭＯＳトランジスタ３０９のドレインは、ＰチャネルＭＯＳトランジスタ３１１のソース及びＮチャネルＭＯＳトランジスタ３１３のドレインに接続される。

ＰチャネルＭＯＳトランジスタ３１０のソースにはＰチャネルＭＯＳトランジスタ３０８のドレインが接続され、ゲートには電源ｂ３の電圧が入力される。ＰチャネルＭＯＳトランジスタ３１０のドレインは、ＰチャネルＭＯＳトランジスタ３１２のソース、ＮチャネルＭＯＳトランジスタ３１４のドレイン及びスイッチ３３の一端に接続される。

ＰチャネルＭＯＳトランジスタ３１１のソースにはＰチャネルＭＯＳトランジスタ３０９のドレインが接続され、ゲートには電源ｂ４の電圧が入力される。ＰチャネルＭＯＳトランジスタ３１１のドレインは、ＮチャネルＭＯＳトランジスタ３１５のドレインに接続される。

ＰチャネルＭＯＳトランジスタ３１２のソースにはＰチャネルＭＯＳトランジスタ３１０のドレインが接続され、ゲートには電源ｂ４の電圧が入力される。ＰチャネルＭＯＳトランジスタ３１２のドレインは、ＮチャネルＭＯＳトランジスタ３１６のドレインに接続される。

ＰチャネルＭＯＳトランジスタ３１３のドレインにはＰチャネルＭＯＳトランジスタ３０９のドレインが接続され、ゲートには電源ｂ５の電圧が入力される。ＰチャネルＭＯＳトランジスタ３１３のソースは、ＮチャネルＭＯＳトランジスタ３１５のドレイン及びＰチャネルＭＯＳトランジスタ３１７のゲートに接続される。

ＰチャネルＭＯＳトランジスタ３１４のドレインにはＰチャネルＭＯＳトランジスタ３１０のドレインが接続され、ゲートには電源ｂ５の電圧が入力される。ＰチャネルＭＯＳトランジスタ３１４のソースは、ＮチャネルＭＯＳトランジスタ３１６のドレイン及びスイッチ３４の一端に接続される。

ＮチャネルＭＯＳトランジスタ３１５のドレインにはＮチャネルＭＯＳトランジスタ３１１及び３１３のソースが並列に接続される。ＮチャネルＭＯＳトランジスタ３１５のゲートには電源ｂ６の電圧が入力される。ＰチャネルＭＯＳトランジスタ３１５のソースは、ＮチャネルＭＯＳトランジスタ３１７のドレインに接続される。

ＮチャネルＭＯＳトランジスタ３１６のドレインにはＮチャネルＭＯＳトランジスタ３１２及び３１４のソースが並列に接続される。ＮチャネルＭＯＳトランジスタ３１６のゲートには電源ｂ６の電圧が入力される。ＮチャネルＭＯＳトランジスタ３１６のソースは、ＮチャネルＭＯＳトランジスタ３１８のドレイン及びコンデンサ３２０の一端に接続される。

ＮチャネルＭＯＳトランジスタ３１７のドレインにはＰチャネルＭＯＳトランジスタ３０２のドレイン及びＮチャネルＭＯＳトランジスタ３１５のソースが並列に接続される。ＮチャネルＭＯＳトランジスタ３１７のゲートにはＮチャネルＭＯＳトランジスタ３１５のドレインが接続される。ＮチャネルＭＯＳトランジスタ３１７のソースには、電源電圧ＶＳＳが入力される。

ＮチャネルＭＯＳトランジスタ３１８のドレインにはＰチャネルＭＯＳトランジスタ３０３のドレイン及びＮチャネルＭＯＳトランジスタ３１６のソースが並列に接続される。ＮチャネルＭＯＳトランジスタ３１８のゲートにはＮチャネルＭＯＳトランジスタ３１５のドレインが接続される。ＮチャネルＭＯＳトランジスタ３１８のソースには、電源電圧ＶＳＳが入力される。

コンデンサ３１９、３２０は、前段アンプ３１の出力位相補償容量として機能する。コンデンサ３１９は、一端がＰチャネルＭＯＳトランジスタ３０８のドレインに接続され、他端がコンデンサ３２０及び出力端子ＯＵＴと接続されている。コンデンサ３２０は、一端がＰチャネルＭＯＳトランジスタ３０３のドレイン及びＮチャネルＭＯＳトランジスタ３１６のソースに接続され、他端がコンデンサ３１９及び出力端子ＯＵＴと接続されている。コンデンサ３１９は、ＰチャネルＭＯＳトランジスタ３１０のドレインが出力する正極側電圧ＶＰＡに応じたＰチャネルＭＯＳトランジスタ３１０のソース電圧に基づいて、電荷の蓄積又は放出をする。コンデンサ３２０は、ＮチャネルＭＯＳトランジスタ３１６のドレインが出力する負極側電圧ＶＮＡに応じたＮチャネルＭＯＳトランジスタ３１６のソース電圧に基づいて、電荷の蓄積又は放出をする。

図４は、バイアス電圧ＶＢＰ、ＶＢＮを生成するバイアス電圧生成回路の回路図の一例である。

図４（ａ）に示したバイアス電圧生成回路５０は、直流電流源５２、ダイオード５３及びＮチャネルＭＯＳトランジスタ５４、５５、５６、５７を備える。リファレンス電流源５１は、直流電流源５２、ＮチャネルＭＯＳトランジスタ５４、５６から構成される。

直流電流源５２は、入力された電源電圧ＶＤＤに基づいて、電流をＮチャネルＭＯＳトランジスタ５４のドレインに出力する。ＮチャネルＭＯＳトランジスタ５４のゲートは、ドレインとショートされ、ＮチャネルＭＯＳトランジスタ５５のゲートと接続されている。ＮチャネルＭＯＳトランジスタ５４のソースは、ＮチャネルＭＯＳトランジスタ５６のドレインと接続されている。

ＮチャネルＭＯＳトランジスタ５６のゲートは、ドレインとショートされ、ＮチャネルＭＯＳトランジスタ５７のゲートと接続されている。ＮチャネルＭＯＳトランジスタ５６のドレインは、低電圧電源ＶＳＳの配線に接続されている。以上の接続関係により、リファレンス電流源５１には、直流電流源５２が出力した電流が流れる。

ダイオード５３は、入力された電源電圧ＶＤＤに基づいて、電圧をＮチャネルＭＯＳトランジスタ５５のドレイン及び端子ＢＩＡＳＰに出力する。端子ＢＩＡＳＰは、スイッチ３５の一端に接続されている。

ＮチャネルＭＯＳトランジスタ５５のゲートは、ＮチャネルＭＯＳトランジスタ５４のゲートと接続されている。ＮチャネルＭＯＳトランジスタ５５のソースは、ＮチャネルＭＯＳトランジスタ５７のドレインと接続されている。

ＮチャネルＭＯＳトランジスタ５７のゲートは、ＮチャネルＭＯＳトランジスタ５６のゲートと接続されている。ＮチャネルＭＯＳトランジスタ５７のドレインは、低電圧電源ＶＳＳの配線に接続されている。

以上の通り、ＮチャネルＭＯＳトランジスタ５４、５５及びＮチャネルＭＯＳトランジスタ５６、５７はカレントミラーを構成する。バイアス電圧生成回路５０は、直流電流源５２の電流をコピーするカレントミラー構成を用いてダイオード５３に一定の電流を流すことにより、バイアス電圧ＶＢＰを生成する。

バイアス電圧ＶＢＰは、高電圧電源の電圧ＶＤＤからダイオード５３の順方向電圧降下ＶＦ分だけ下がった値になる。ダイオード５３の順方向電圧降下ＶＦの値は、ダイオード５３の主材料がシリコン（Ｓｉ）の場合は０．７Ｖ程度、主材料がゲルマニウムの場合は０．５Ｖ程度、金属を半導体に接触させたショットキーバリアダイオードの場合は０．２Ｖ程度になることが知られている。増幅回路３０のＰチャネルＭＯＳトランジスタ３７の閾値電圧ＶｔＰは負の値であり、この閾値の絶対値｜ＶｔＰ｜は、ダイオード５３の順方向電圧降下ＶＦの値よりも大きい。つまり、バイアス電圧生成回路５０が生成する第１のバイアス電圧（バイアス電圧ＶＢＰ）は、ＰチャネルＭＯＳトランジスタ３７を遮断させつつ、第１の電源電圧（電源電圧ＶＤＤ）よりも低い電圧値を有する。以上の内容を数式で記載すると、バイアス電圧ＶＢＰは、ＶＤＤ＋ＶｔＰ＜ＶＢＰ＜ＶＤＤの関係を満たす。

図４（ｂ）に示したバイアス電圧生成回路６０は、ＮチャネルＭＯＳトランジスタ６２、６３、６４、６５、直流電流源６６及びダイオード６７を備える。リファレンス電流源６１は、ＮチャネルＭＯＳトランジスタ６２、６４及び直流電流源６６から構成される。

ＮチャネルＭＯＳトランジスタ６２のソースには、電源電圧ＶＤＤが入力される。ＮチャネルＭＯＳトランジスタ６２のゲートは、ドレインとショートされ、ＮチャネルＭＯＳトランジスタ６３のゲートと接続されている。ＮチャネルＭＯＳトランジスタ６２のドレインは、ＮチャネルＭＯＳトランジスタ６４のソースと接続されている。

ＮチャネルＭＯＳトランジスタ６４のソースは、ＮチャネルＭＯＳトランジスタ６２のドレインと接続されている。ＮチャネルＭＯＳトランジスタ６４のゲートは、ドレインとショートされ、ＮチャネルＭＯＳトランジスタ６５のゲートと接続されている。ＮチャネルＭＯＳトランジスタ６４のドレインは、直流電流源６６の入力端子に接続されている。直流電流源６６の出力端子は、電源電圧ＶＳＳが印加される配線と接続されている。

ＮチャネルＭＯＳトランジスタ６３のソースには、電源電圧ＶＤＤが入力される。ＮチャネルＭＯＳトランジスタ６３のゲートは、ＮチャネルＭＯＳトランジスタ６２のゲートと接続されている。ＮチャネルＭＯＳトランジスタ６３のドレインは、ＮチャネルＭＯＳトランジスタ６５のソースと接続されている。

ＮチャネルＭＯＳトランジスタ６５のソースは、ＮチャネルＭＯＳトランジスタ６３のドレインが接続されている。ＮチャネルＭＯＳトランジスタ６５のゲートは、ＮチャネルＭＯＳトランジスタ６４のゲートと接続されている。ＮチャネルＭＯＳトランジスタ６５のドレインは、端子ＢＩＡＳＮ及びダイオード６７の入力端子と接続されている。ダイオード６７の出力端子は、電源電圧ＶＳＳが印加される配線と接続されている。

以上の通り、ＮチャネルＭＯＳトランジスタ６２、６３及びＮチャネルＭＯＳトランジスタ６４、６５はカレントミラーを構成する。バイアス電圧生成回路６０は、直流電流源６６の電流をコピーするカレントミラー構成を用いてダイオード６７に一定の電流を流すことにより、バイアス電圧ＶＢＮを生成する。

また、バイアス電圧ＶＢＮは、低電圧電源の電圧ＶＳＳからダイオード６７の順方向電圧降下ＶＦ分だけ上がった値になる。増幅回路３０のＮチャネルＭＯＳトランジスタ３８の閾値電圧ＶｔＮ（正の値）は、このダイオード６７の順方向電圧降下ＶＦの値よりも大きい。つまり、バイアス電圧生成回路６０が生成する第２のバイアス電圧（バイアス電圧ＶＢＮ）は、ＮチャネルＭＯＳトランジスタ３８を遮断させつつ、第２の電源電圧（電源電圧ＶＳＳ）よりも高い電圧値を有する。以上の内容を数式で記載すると、バイアス電圧ＶＢＮは、ＶＳＳ＜ＶＢＮ＜ＶＳＳ＋ＶｔＮの関係を満たす。

以上、バイアス電圧生成回路５０、６０が生成したバイアス電圧ＶＢＮ、ＶＢＰにより、ＰチャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳトランジスタ３８のゲート電圧がそれぞれプルアップ、プルダウンされる。

図５は、ＰチャネルＭＯＳトランジスタ３７のゲート電圧及びＮチャネルＭＯＳトランジスタ３８のゲート電圧の波形図である。前述の通り、ＶＧＰはＰチャネルＭＯＳトランジスタ３７のゲート電圧であり、ＶＧＮはＮチャネルＭＯＳトランジスタ３８のゲート電圧である。

初期状態においては、入力信号ＳＴＢはローレベルであることから、制御信号Ｓ１はオン、制御信号Ｓ２はオフの状態である。これにより、スイッチ３３、３４がオン、スイッチ３５、３６がオフになって、ＰチャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳトランジスタ３８は、前段アンプ３１が出力した正極側電圧ＶＰＡと負極側電圧ＶＮＡとに基づいて、電圧を出力する。このため、増幅回路３０は通常出力状態である。

次に、入力信号ＳＴＢが立ち上がってハイレベルになることにより、増幅回路３０の制御回路は、制御信号Ｓ１をオフに、制御信号Ｓ２をオンにする。これにより、スイッチ３３、３４がオフ、スイッチ３５、３６がオンになって、以下の通り、増幅回路３０の出力端子ＯＵＴがＨｉＺ状態になる。このとき、前述の通り、データドライバ３はチャージシェアリングを開始する。

バイアス電圧生成回路５０が出力するバイアス電圧ＶＢＰは、ＶＤＤ＋ＶｔＰ＜ＶＢＰ＜ＶＤＤの関係を満たす。つまり、バイアス電圧ＶＢＰはＰチャネルＭＯＳトランジスタ３７を遮断させつつ、電源電圧ＶＤＤよりも低い電圧値を有する。このバイアス電圧ＶＢＰがＰチャネルＭＯＳトランジスタ３７のゲートに入力されることから、ＰチャネルＭＯＳトランジスタ３７は、ほぼオフ状態になる。なお、「ほぼオフ状態」というのは、ＰチャネルＭＯＳトランジスタ３７から、図１に示した表示装置１のＴＦＴが駆動しない程度の微小電流が出力されている状態のことをいう。

バイアス電圧生成回路６０が出力するバイアス電圧ＶＢＮは、ＶＳＳ＜ＶＢＮ＜ＶＳＳ＋ＶｔＮの関係を満たす。つまり、バイアス電圧ＶＢＮはＮチャネルＭＯＳトランジスタ３８を遮断させつつ、電源電圧ＶＳＳよりも高い電圧値を有する。このバイアス電圧ＶＢＮがＮチャネルＭＯＳトランジスタ３８のゲートに入力されることから、ＮチャネルＭＯＳトランジスタ３８は、ほぼオフ状態になる。なお、「ほぼオフ状態」というのは、ＮチャネルＭＯＳトランジスタ３８から、図１に示した表示装置１のＴＦＴが駆動しない程度の微小電流が出力されている状態のことをいう。

以上により、ＰチャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳトランジスタ３８はともにほぼオフ状態になることから、増幅回路３０の出力端子ＯＵＴは、ＨｉＺ状態になる。

次に、入力信号ＳＴＢが立ち下がってローレベルになることにより、制御信号Ｓ１がオンに、制御信号Ｓ２がオフになる。これにより、スイッチ３３、３４がオン、スイッチ３５、３６がオフになって、ＰチャネルＭＯＳトランジスタ３７、ＮチャネルＭＯＳトランジスタ３８は、前段アンプ３１が出力した正極側電圧ＶＰＡと負極側電圧ＶＮＡとに基づいて、電圧を出力する。このようにして、増幅回路３０は通常出力状態になり、データドライバ３はチャージシェアリングを終了する。なお、入力信号ＳＴＢのハイレベルとローレベルの周期の期間を、図５では「１Ｈ期間」として示している。

図５の通常出力状態においては、前段アンプ３１は正極側電圧出力端子からローレベルの正極側電圧ＶＰＡを出力し、負極電圧出力端子からハイレベルの負極側電圧ＶＮＡを出力する。そのため、ＰチャネルＭＯＳトランジスタ３７及びＮチャネルＭＯＳトランジスタ３８はオン状態になる。これにより、出力段回路３２は、出力端子ＯＵＴからハイレベルのソース電圧を出力する。なお、図５においてこの通常出力状態の期間は、出力ＯＮ期間として示されている。

前述の通り、増幅回路３０の出力端子ＯＵＴがＨｉＺ状態である場合には、ＰチャネルＭＯＳトランジスタ３７のゲート電圧ＶＧＰはＶＤＤ＋ＶｔＰ＜ＶＧＰ＜ＶＤＤであり、ＮチャネルＭＯＳトランジスタ３８のゲート電圧ＶＧＮはＶＳＳ＜ＶＧＮ＜ＶＳＳ＋ＶｔＮである。このため、ＰチャネルＭＯＳトランジスタ３７のゲート−ソース間の電圧は０ではなく、０とＰチャネルＭＯＳトランジスタ３７の閾値電圧ＶｔＰとの間の値をとる。そして、ＮチャネルＭＯＳトランジスタ３８のゲート−ソース間の電圧は０ではなく、０とＮチャネルＭＯＳトランジスタ３８の閾値電圧ＶｔＮとの間の値をとる。

図１２に示した出力バッファ回路２００において、出力端子ＯＵＴがＨｉＺ状態になる場合には、ＰチャネルＭＯＳトランジスタ２２１のゲート−ソース間の電圧は０であり、ＮチャネルＭＯＳトランジスタ３８のゲート−ソース間の電圧も０である。

このため、増幅回路３０は、出力バッファ回路２００と比較すると、出力端子ＯＵＴがＨｉＺ状態である場合に、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲート−ソース間の電圧は、より閾値電圧に近くなる。これにより、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲート電圧ＶＧＰ、ＶＧＮが、通常の出力状態での電圧値ＶＰＡ、ＶＮＡに移行する時間を短くすることができる。そのため、増幅回路全体として、通常出力状態に移行するための遅延時間を短縮することができる。

図６は、図２に示した増幅回路３０の出力電圧と、図１２に示した出力バッファ回路２００の出力電圧の波形を比較した図である。図６の破線で示した波形が出力バッファ回路２００によるソース電圧の出力波形、実線で示した波形が増幅回路３０によるソース電圧の出力波形を示している。「ＶＯＵＴＡ」、「ＶＯＵＴＢ」は、図１における隣接した増幅回路３０−１、増幅回路３０−２が出力したソース電圧をそれぞれ示している。

当初の通常出力状態において、増幅回路３０−１は電源電圧ＶＤＤに近い電圧をソース電圧として出力し、増幅回路３０−２は電源電圧ＶＳＳに近い電圧をソース電圧として出力している。

次に、図６におけるＣＳ期間（チャージシェアリング期間）において、増幅回路３０−１、増幅回路３０−２のデータ線をショートすることにより、ソース電圧ＶＯＵＴＡ、ＶＯＵＴＢはほぼ同じ電圧値になる。

そして、増幅回路３０−１は、電源電圧ＶＳＳに近い電圧をソース電圧として出力し、増幅回路３０−２は、電源電圧ＶＤＤに近い電圧をソース電圧として出力する。つまり、増幅回路３０−１、増幅回路３０−２は、ＣＳ期間を境にして、出力する電圧の極性を入れ替える。

以下、増幅回路３０−１、増幅回路３０−２は、ＣＳ期間を境にして、出力する電圧の極性を入れ替える同様の処理をする。

図６から、増幅回路３０は出力バッファ回路２００と比較して、電源電圧ＶＤＤに近い電圧及び電源電圧ＶＳＳに近い電圧をより早く出力することができる。そのため、増幅回路３０におけるソース電圧の出力の立ち上がり時間及び立ち下がり時間が短くなる、という効果が示される。

実施の形態２
以下、図面を参照して本願の実施の形態２について説明する。図７は、実施の形態２にかかる増幅回路の構成例を示すブロック図である。増幅回路７０には、電源電圧ＶＤＤ、電源電圧ＶＳＳ、バイアス電圧ＶＢＮ、バイアス電圧ＶＢＰが入力される。増幅回路７０は、前段アンプ７１、出力段回路７２、スイッチ７３、７４、７５、７６、７９、８０、８１、８２及びコンデンサ８３、８４を備える。出力段回路７２は、ＰチャネルＭＯＳトランジスタ７７、ＮチャネルＭＯＳトランジスタ７８を備えるＣＭＯＳ回路である。増幅回路７０は、増幅回路３０のバリエーションであり、図１にかかる表示装置１に、同様に応用できる。

増幅回路７０は、増幅回路３０と比較して、新たにスイッチ７７〜８０を備える。コンデンサ８３、８４は、出力端子ＯＵＴに接続された前段アンプ７１の出力位相補償容量である第１の容量、第２の容量であり、図３に示したコンデンサ３１９、３２０に対応する。それ以外は、増幅回路７０は、増幅回路３０と同様の構成である。

コンデンサ８３は、スイッチ７９を介して前段アンプ７１に接続されるとともに、スイッチ８１を介してバイアス電圧生成回路５０に接続される。これにより、増幅回路７０が通常出力状態の場合においては、コンデンサ８３には正極側電圧ＶＰＡに応じた電圧が出力される。増幅回路７０がＨｉＺ状態の場合においては、コンデンサ８３にはバイアス電圧生成回路５０から第１の前段出力電圧（バイアス電圧ＶＢＰ）に基づく第３の前段出力電圧が出力される。

コンデンサ８４は、スイッチ８０を介して前段アンプ７１に接続されるとともに、スイッチ８２を介してバイアス電圧生成回路６０に接続される。これにより、増幅回路７０が通常出力状態の場合においては、コンデンサ８４には負極側電圧ＶＮＡに応じた電圧が出力される。増幅回路７０がＨｉＺ状態の場合においては、コンデンサ８４にはバイアス電圧生成回路６０から第２の前段出力電圧（バイアス電圧ＶＢＮ）に基づく第４の前段出力電圧が出力される。

図８は、増幅回路７０のトランジスタレベルでの等価回路図である。コンデンサ８３の一端は、スイッチ７９を介して、ＰチャネルＭＯＳトランジスタ７０８のドレインに接続されている。さらに、コンデンサ８３の一端は、スイッチ８１を介して、バイアス電圧生成回路５０の端子ＢＩＡＳＰにも接続されている。コンデンサ８３の他端は、コンデンサ８４及び出力端子ＯＵＴと接続されている。コンデンサ８４の一端は、スイッチ８０を介して、ＰチャネルＭＯＳトランジスタ７０３のドレイン及びＮチャネルＭＯＳトランジスタ７１６のソースに接続されている。さらに、コンデンサ８４の一端は、スイッチ８２を介して、バイアス電圧生成回路６０の端子ＢＩＡＳＮにも接続されている。コンデンサ８４の他端は、コンデンサ８３及び出力端子ＯＵＴと接続されている。

コンデンサ８３は、制御信号Ｓ１がオンでＳ２がオフである場合に、ＮチャネルＭＯＳトランジスタ７１０のドレインが出力する正極側電圧ＶＰＡに応じたＮチャネルＭＯＳトランジスタ７１０のソース電圧（第３の前段出力電圧）に基づいた電流により、電荷の蓄積又は放出をする。その場合、コンデンサ８４は、ＮチャネルＭＯＳトランジスタ７１６のドレイン電圧（負極側電圧ＶＮＡ）に応じたＮチャネルＭＯＳトランジスタ７１６のソース電圧（第４の前段出力電圧）に基づいた電流により、電荷の蓄積又は放出をする。

制御信号Ｓ１がオフでＳ２がオンである場合には、コンデンサ８３、８４は、それぞれバイアス電圧生成回路５０、６０の出力するバイアス電圧に基づいた電流によって、電荷の蓄積又は放出をする。

つまり、第１のスイッチ部（スイッチ７９、８１）及び第２のスイッチ部（スイッチ８０、８２）は、ＰチャネルＭＯＳトランジスタ７７及びＮチャネルＭＯＳトランジスタ７８を導通させる場合には、第３の前段出力電圧を第１の容量、第４の前段出力電圧を第２の容量にそれぞれ与える。ＰチャネルＭＯＳトランジスタ７７及びＮチャネルＭＯＳトランジスタ７８をオフ状態にする場合には、第１のバイアス電圧を第１の容量、第２のバイアス電圧を第２の容量にそれぞれ出力する。

このように、コンデンサ８３、８４は、出力端子ＯＵＴがＨｉＺ状態である場合に、バイアス電圧生成回路５０、６０の出力するバイアス電圧に基づいた電流によって電荷の蓄積又は放出をする。これにより、増幅回路７０は、増幅回路３０と比較して、ＨｉＺ状態から通常動作状態への切り替わり時のコンデンサへの充放電時間を短くすることが可能である。そのため、増幅回路７０は、増幅回路３０と比較して、出力位相補償容量の機能をより高めることができる。

それ以外では、増幅回路７０は、増幅回路３０と同様の効果を奏する。

実施の形態３
以下、図面を参照して本願の実施の形態３について説明する。図９は、実施の形態３にかかる増幅回路の構成例を示すブロック図である。増幅回路９０には、電源電圧ＶＳＳ、電源電圧ＶＤＤ、バイアス電圧ＶＢＮ、バイアス電圧ＶＢＰが入力される。増幅回路９０は、前段アンプ９１、出力段回路９２及びスイッチ９３、９４、９５、９６、９９、１００を備える。出力段回路９２は、ＰチャネルＭＯＳトランジスタ９７及びＮチャネルＭＯＳトランジスタ９８を備える。増幅回路９０は、増幅回路３０に、さらにスイッチ９９、１００を備えた構成である。増幅回路９０は、図１にかかる表示装置１に、増幅回路３０と同様に応用できる。

増幅回路９０は、増幅回路３０の構成と比較して、以下の点が異なる。ＰチャネルＭＯＳトランジスタ９７のゲートには、電源電圧ＶＤＤが印加された配線が接続され、その配線上にスイッチ９９が設けられている。なお、スイッチ９５、９９は並列に接続されている。同様に、ＮチャネルＭＯＳトランジスタ９８のゲートには、電源電圧ＶＳＳが印加された配線が接続され、その配線上にスイッチ１００が設けられている。なお、スイッチ９６、１００は並列に接続されている。これにより、ＰチャネルＭＯＳトランジスタ９７のゲートには、プルアップ用の電圧として、バイアス電圧ＶＢＰ、電源電圧ＶＤＤを選択して入力させることができる。出力段回路９２のＮチャネルＭＯＳトランジスタ９８のゲートには、プルダウン用の電圧として、バイアス電圧ＶＢＮ、電源電圧ＶＳＳを選択して入力させることができる。それ以外は、増幅回路９０は、増幅回路３０と同様の構成である。

言いかえれば、第１のスイッチ部（スイッチ９３、９５、９９）は、第１の前段出力電圧（正極側電圧ＶＰＡ）と、第１のバイアス電圧（バイアス電圧ＶＢＰ）のほかに、さらに第１の電源電圧（電源電圧ＶＤＤ）を、第１のゲート電圧（ゲート電圧ＶＧＰ）として出力する。第２のスイッチ部（スイッチ９４、９６、１００）は、第２の前段出力電圧（負極側電圧ＶＮＡ）と、第２のバイアス電圧（バイアス電圧ＶＢＮ）のほかに、さらに第２の電源電圧（電源電圧ＶＳＳ）を、第２のゲート電圧（ゲート電圧ＶＧＮ）として出力する。

図１０は、増幅回路９０のトランジスタレベルでの等価回路図である。図１０は、スイッチ９９、１００以外は図５に示した増幅回路３０のトランジスタレベルでの回路図と同じであるため、説明を省略する。

図１１は、ＰチャネルＭＯＳトランジスタ９７、ＮチャネルＭＯＳトランジスタ９８のゲート電圧の波形図である。入力信号ＳＴＢがローレベルである場合には、制御信号Ｓ１がオンに、制御信号Ｓ２、Ｓ３がオフになる。これにより、スイッチ９３、９４がオン、スイッチ９５、９６、９９、１００がオフになることから、ＰチャネルＭＯＳトランジスタ９７、ＮチャネルＭＯＳトランジスタ９８は、正極側電圧ＶＰＡと負極側電圧ＶＮＡとに基づいて、電圧を出力する。つまり、増幅回路９０は、通常出力状態となる。

データドライバ３においてチャージシェアリングを行う場合には、入力信号ＳＴＢが立ち上がってハイレベルになる。チャージシェアリング期間の前期においては、まず制御信号Ｓ１、Ｓ２がオフに、制御信号Ｓ３がオンになる。これにより、スイッチ９３、９４、９５、９６がオフ、スイッチ９９、１００がオンになって、増幅回路９０の出力端子ＯＵＴがＨｉＺ状態になる。

このとき、ＰチャネルＭＯＳトランジスタ９７のゲート電圧ＶＧＰは、電源電圧ＶＤＤと等しい。つまり、ＰチャネルＭＯＳトランジスタ９７のゲート−ソース間の電圧は０であるため、ＰチャネルＭＯＳトランジスタ９７はオフ状態になっている。そのため、ＰチャネルＭＯＳトランジスタ９７が出力する電流値は、０であるか、実施の形態１においてＰチャネルＭＯＳトランジスタ３７がＨｉＺ状態で出力する微小電流よりもさらに小さい電流値である。

ＮチャネルＭＯＳトランジスタ９８のゲート電圧ＶＧＮは、電源電圧ＶＳＳと等しい。つまり、ＮチャネルＭＯＳトランジスタ９８のゲート−ソース間の電圧は０であるため、ＮチャネルＭＯＳトランジスタ９８はオフ状態になる。そのため、ＮチャネルＭＯＳトランジスタ９８が出力する電流値は、０であるか、実施の形態１においてＮチャネルＭＯＳトランジスタ３８がＨｉＺ状態で出力する微小電流よりもさらに小さい電流値である。

次に、チャージシェアリング期間の後期においては、データドライバ３においてチャージシェアリングを継続したままで、制御信号Ｓ１、Ｓ３がオフに、制御信号Ｓ２がオンになる。これにより、ＰチャネルＭＯＳトランジスタ９７のゲート電圧ＶＧＰはバイアス電源の出力するバイアス電圧ＶＢＰとなり、ＮチャネルＭＯＳトランジスタ９８のゲート電圧ＶＧＮはバイアス電源の出力するバイアス電圧ＶＢＮとなる。

このとき、ＰチャネルＭＯＳトランジスタ９７、ＮチャネルＭＯＳトランジスタ９８は、ほぼオフ状態になっている。この詳細については、実施の形態１に記載した通りである。

増幅回路３０は、その後、再び前述の通常出力状態に移行する。

まとめると、第１のスイッチ部（スイッチ９３、９５、９９）及び第２のスイッチ部（スイッチ９４、９６、１００）は、ＰチャネルＭＯＳトランジスタ９７及びＮチャネルＭＯＳトランジスタ９８を導通させる場合には、第１の前段出力電圧（正極側電圧ＶＰＡ）、第２の前段出力信号（負極側電圧ＶＮＡ）をそれぞれ出力する。第１のスイッチ部及び第２のスイッチ部は、ＰチャネルＭＯＳトランジスタ９７及びＮチャネルＭＯＳトランジスタ９８をオフ状態にする前期には、第１の電源電圧（電源電圧ＶＤＤ）、第２の電源電圧（電源電圧ＶＳＳ）をそれぞれ出力する。第１のスイッチ部及び第２のスイッチ部は、ＰチャネルＭＯＳトランジスタ９７及びＮチャネルＭＯＳトランジスタ９８をオフ状態にする後期には、第１のバイアス電圧（バイアス電圧ＶＢＰ）、第２のバイアス電圧（バイアス電圧ＶＢＮ）をそれぞれ出力する。

以上の通り、増幅回路９０は、出力バッファ回路２００に比べて、トランジスタのゲート電圧が通常の出力状態に移行する時間が短くなる。そのため、表示増幅回路全体として、出力状態に移行するための遅延時間を短縮することができるようになる。この詳細は、実施の形態１に記載した通りである。

さらに、増幅回路９０は、チャージシェアリング期間の前期において、ＰチャネルＭＯＳトランジスタ９７、ＮチャネルＭＯＳトランジスタ９８をオフ状態にしている。これにより、チャージシェアリング期間の前期においてトランジスタから出力される電流が抑制されるため、増幅回路９０がＨｉＺ状態において出力する電流を低減することができる。

実施の形態１〜３に記載した増幅回路は、表示駆動装置、例えばＬＣＤ(Liquid Crystal Display)ドライバの出力アンプに応用することができる。

なお、本願にかかる増幅回路は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 表示装置
２ 表示パネル
３ データドライバ
４ スキャンドライバ
２１、２２、２３、２４ ＴＦＴ
２５、２６、２７、２８ 画素電極
３０ 増幅回路
３１ 前段アンプ
３２ 出力段回路
３３、３４、３５、３６ スイッチ
３７ ＰチャネルＭＯＳトランジスタ
３８ ＮチャネルＭＯＳトランジスタ
３９ スイッチ
５０ バイアス電圧生成回路
５１ リファレンス電流源
５２ 直流電流源
５３ ダイオード
５４、５５、５６、５７ ＮチャネルＭＯＳトランジスタ
６０ バイアス電圧生成回路
６１ リファレンス電流源
６２、６３、６４、６５ ＰチャネルＭＯＳトランジスタ
６６ 直流電流源
６７ ダイオード
７０ 増幅回路
７１ 前段アンプ
７２ 出力段回路
７３、７４、７５、７６ スイッチ
７７ ＰチャネルＭＯＳトランジスタ
７８ ＮチャネルＭＯＳトランジスタ
７９、８０、８１、８２ スイッチ
８３、８４ コンデンサ
９０ 増幅回路
９１ 前段アンプ
９２ 出力段回路
９３、９４、９５、９６ スイッチ
９７ ＰチャネルＭＯＳトランジスタ
９８ ＮチャネルＭＯＳトランジスタ
９９、１００ スイッチ
３０１、３０２、３０３ ＰチャネルＭＯＳトランジスタ
３０４、３０５、３０６ ＮチャネルＭＯＳトランジスタ
３０７、３０８、３０９、３１０、３１１、３１２ ＰチャネルＭＯＳトランジスタ
３１３、３１４、３１５、３１６、３１７、３１８ ＮチャネルＭＯＳトランジスタ
３１９、３２０ コンデンサ
７０１、７０２、７０３ ＰチャネルＭＯＳトランジスタ
７０４、７０５、７０６ ＮチャネルＭＯＳトランジスタ
７０７、７０８、７０９、７１０、７１１、７１２ ＰチャネルＭＯＳトランジスタ
７１３、７１４、７１５、７１６、７１７、７１８ ＮチャネルＭＯＳトランジスタ
９０１、９０２、９０３ ＰチャネルＭＯＳトランジスタ
９０４、９０５、９０６ ＮチャネルＭＯＳトランジスタ
９０７、９０８、９０９、９１０、９１１、９１２ ＰチャネルＭＯＳトランジスタ
９１３、９１４、９１５、９１６、９１７、９１８ ＮチャネルＭＯＳトランジスタ
９１９、９２０ コンデンサ

Claims (5)

1. 差動入力信号の電圧差に応じて、第１の前段出力電圧及び第２の前段出力電圧を出力する前段回路と、
   第１のバイアス電圧を生成する第１のバイアス電圧生成回路と、
   第２のバイアス電圧を生成する第２のバイアス電圧生成回路と、
   前記第１の前段出力電圧と、前記第１のバイアス電圧とを切り替えて、第１のゲート電圧として出力する第１のスイッチ部と、
   前記第２の前段出力電圧と、前記第２のバイアス電圧とを切り替えて、第２のゲート電圧として出力する第２のスイッチ部と、
   第１の電源と出力端子との間に接続され、前記第１のゲート電圧に基づき導通状態が制御されるＰチャネルＭＯＳトランジスタと、
   前記出力端子と第２の電源との間に接続され、前記第２のゲート電圧に基づき導通状態が制御されるＮチャネルＭＯＳトランジスタと、
   を有し、
   前記第１のバイアス電圧は前記ＰチャネルＭＯＳトランジスタを遮断させつつ、前記第１の電源の電圧よりも低い電圧値を有し、
   前記第２のバイアス電圧は前記ＮチャネルＭＯＳトランジスタを遮断させつつ、前記第２の電源の電圧よりも高い電圧値を有する、
   を備える増幅回路。
2. 前記第１のスイッチ部は、さらに前記第１の電源の電圧を第１のゲート電圧として出力し、前記第２のスイッチ部は、さらに前記第２の電源の電圧を第２のゲート電圧として出力し、
   前記第１のスイッチ部及び前記第２のスイッチ部は、
   前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタを導通させる場合には、それぞれ前記第１の前段出力電圧、前記第２の前段出力電圧を出力し、
   前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタをオフ状態にする前期には、それぞれ前記第１の電源電圧、前記第２の電源電圧を出力し、
   前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタをオフ状態にする後期には、それぞれ前記第１のバイアス電圧、前記第２のバイアス電圧を出力する、
   請求項１に記載の増幅回路。
3. 前記増幅回路は、前記出力端子に接続された第１の容量及び第２の容量をさらに備え、
   前記前段回路は、前記第１の前段出力電圧に応じた第３の前段出力電圧、前記第２の前段出力電圧に応じた第４の前段出力電圧をさらに出力し、
   前記第１のスイッチ部及び前記第２のスイッチ部は、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタを導通させる場合には、それぞれ前記第３の前段出力電圧を前記第１の容量、前記第４の前段出力電圧を前記第２の容量に与え、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタをオフ状態にする場合には、それぞれ前記第１のバイアス電圧を前記第１の容量、前記第２のバイアス電圧を前記第２の容量に出力する、
   請求項１又は２に記載の増幅回路。
4. 請求項１ないし３のいずれか一項に記載の増幅回路を備えた表示装置。
5. 第１の電源と出力端子との間に接続されるＰチャネルＭＯＳトランジスタと、前記出力端子と第２の電源との間に接続されるＮチャネルＭＯＳトランジスタと、を有する増幅回路の制御方法であって、
   差動入力信号の電圧差に応じて、第１の前段出力信号及び第２の前段出力信号を生成し、
   前記第１の電源の電圧よりも低く、かつ、前記ＰチャネルＭＯＳトランジスタを遮断状態とする電圧値を有する第１のバイアス電圧を生成し、
   前記第２の電源の電圧よりも高く、かつ、前記ＮチャネルＭＯＳトランジスタを遮断状態とする電圧値を有する第２のバイアス電圧を生成し、
   前記出力端子から前記差動入力信号に応じて電圧値が制御されるソース電圧を出力する場合には、前記ＰチャネルＭＯＳトランジスタの制御端子に前記第１の前段出力電圧を与え、かつ、前記ＮチャネルＭＯＳトランジスタの制御端子に前記第２の前段出力電圧を与え、
   前記出力端子をハイインピーダンス状態に制御する場合には、前記ＰチャネルＭＯＳトランジスタの制御端子に前記第１のバイアス電圧を与え、かつ、前記ＮチャネルＭＯＳトランジスタの制御端子に前記第２のバイアス電圧を与える、
   増幅回路の制御方法。

Images