JP2005043711A - 画像表示装置 - Google Patents

Abstract

【課題】 階調表示を正確に行なうことができ、レイアウト面積が小さな画像表示装置を提供する。
【解決手段】 このカラー液晶表示装置は、互いに異なる６４の階調電位ＶＧ１ｃ〜ＶＧ６４ｃをＮ型トランジスタのしきい値電圧ＶＴＮだけ高電位側にレベルシフトさせた６４の電位ＶＧ１〜ＶＧ６４を生成する階調電位発生回路１６と、６４の電位ＶＧ１〜ＶＧ６４のうちのデコード回路１７によって選択された電位ＶＩをＮ型トランジスタのしきい値電圧ＶＴＮだけ低電位側にレベルシフトさせた電位ＶＩｃをデータ線６に与える駆動単位回路２６とを備える。したがって、オフセット補償回路を設けることなく、駆動単位回路２６のオフセット電圧ＶＯＦ＝−ＶＴＮをキャンセルすることができる。
【選択図】 図４

Description

この発明は画像表示装置に関し、特に、画素電極の電位に応じた階調の画素を表示する画素表示回路を備えた画像表示装置に関する。

従来より、液晶表示装置では、互いに異なる複数の階調電位を生成し、画像データ信号に従って複数の階調電位のうちのいずれかの階調電位を選択し、選択した階調電位を駆動回路によって電流増幅して液晶セルに与えている。駆動回路には、オフセット電圧をキャンセルするためのオフセット補償回路が設けられている。オフセット補償回路では、キャパシタをオフセット電圧に充電し、選択した階調電位をキャパシタの一方電極に与えるとともにキャパシタの他方電極をソースフォロワトランジスタのゲートに接続することにより、オフセット電圧を補償している（たとえば特許文献１参照）。
特開平３−１３９９０８号公報

しかし、従来の液晶表示装置では、ソースフォロワトランジスタのゲート容量などの寄生容量が存在するためオフセット電圧を完全に補償することができず、階調表示を正確に行なうことができなかった。キャパシタの容量値を大きくすればオフセット電圧の残存値を小さくすることができるが、キャパシタのレイアウト面積が増大してしまう。

それゆえに、この発明の主たる目的は、階調表示を正確に行なうことができ、レイアウト面積が小さな画像表示装置を提供することである。

この発明に係る画像表示装置は、画素電極の電位に応じた階調の画素を表示する画素表示回路と、互いに異なる複数の階調電位をある電位方向に予め定められた電圧だけそれぞれレベルシフトさせた複数の電位を出力する電位発生回路と、画像データ信号に従って複数の電位のうちのいずれかの電位を選択する選択回路と、選択回路によって選択された電位をある電位方向と逆の電位方向に予め定められた電圧だけレベルシフトさせた電位を画素電極に与える駆動回路とを備えたものである。

また、この発明に係る他の画像表示装置は、画素電極の電位に応じた階調の画素を表示する画素表示回路と、第１の期間は、互いに異なる複数の階調電位をある電位方向に予め定められた第１の電圧だけそれぞれレベルシフトさせた複数の電位をそれぞれ複数の出力ノードに出力し、第２の期間は、前記複数の階調電位をそれぞれ前記複数の出力ノードに出力する電位発生回路と、画像データ信号に従って、複数の出力ノードのうちのいずれかの出力ノードを選択する選択回路と、入力ノードの電位をある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を画素電極に与える駆動回路と、その一方電極が入力ノードに接続されたキャパシタと、第１の期間は、選択回路によって選択された出力ノードを入力ノードに接続するとともにキャパシタの他方電極を画素電極に接続し、第２の期間は、選択回路によって選択された出力ノードをキャパシタの他方電極に接続する切換回路とを備えたものである。

また、この発明に係るさらに他の画像表示装置は、画素電極の電位に応じた階調の画素を表示する画素表示回路と、互いに異なる複数の階調電位と、複数の階調電位をある電位方向に予め定められた第１の電圧だけそれぞれレベルシフトさせた複数の電位とを出力する電位発生回路と、画像データ信号に従って、複数の階調電位のうちのいずれかの階調電位を選択するとともに、選択した階調電位をある電位方向に予め定められた第１の電圧だけレベルシフトさせた電位を選択する選択回路と、入力ノードの電位をある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を画素電極に与える駆動回路と、その一方電極が入力ノードに接続されたキャパシタと、第１の期間は、選択回路によって選択された電位を入力ノードに与えるとともにキャパシタの他方電極を画素電極に接続し、第２の期間は、選択回路によって選択された階調電位をキャパシタの他方電極に与える切換回路とを備えたものである。

この発明に係る画像表示装置では、駆動回路のオフセット電圧となる予め定められた電圧を階調電位に予め重畳しておくので、別途オフセット補償回路を設けることなく、駆動回路のオフセット電圧を補償することができ、階調表示を正確に行なうことができる。また、オフセット補償回路を別途設ける必要はないので、レイアウト面積が小さくて済む。

また、この発明に係る他の画像表示装置では、第１および第２の電圧の差の電圧のみをキャンセルすればよいので、第２の電圧をキャンセルする必要があった従来に比べ、オフセット電圧の残存値が小さくなる。したがって、キャパシタの面積を大きくすることなく、階調表示を正確に行なうことができる。

また、この発明に係るさらに他の画像表示装置では、第１および第２の電圧の差の電圧のみをキャンセルすればよいので、第２の電圧をキャンセルする必要があった従来に比べ、オフセット電圧の残存値が小さくなる。したがって、キャパシタの面積を大きくすることなく、階調表示を正確に行なうことができる。また、階調電位およびそれをレベルシフトさせた電位を予め生成しておくので、階調電位からそれをレベルシフトさせた電位に迅速に切換えることができ、オフセットキャンセル動作の高速化を図ることができる。

［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられたゲート線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。

液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。

各液晶セル２には、図２に示すように、液晶駆動回路１０が設けられている。液晶駆動回路１０は、Ｎ型トランジスタ１１およびキャパシタ１２を含む。Ｎ型トランジスタ１１は、データ線６と液晶セル２の一方電極（画素電極）２ａとの間に接続され、そのゲートはゲート線４に接続される。キャパシタ１２は、液晶セル２の一方電極２ａと共通電位線５との間に接続される。液晶セル２の他方電極には共通電位ＶＣＯＭが与えられ、共通電位線５には共通電位ＶＣＯＭが与えられる。

図１に戻って、垂直走査回路７は、画像信号に従って、複数のゲート線４を所定時間ずつ順次選択し、選択したゲート線４を選択レベルの「Ｈ」レベルにする。ゲート線４が選択レベルの「Ｈ」レベルにされると、図２のＮ型トランジスタ１１が導通し、そのゲート線４に対応する各液晶セル２の一方電極２ａとその液晶セル２に対応するデータ線６とが結合される。

水平走査回路８は、画像信号に従って、垂直走査回路７によって１本のゲート線４が選択されている間に各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１に１つの画像が表示される。

図３は、水平走査回路８の構成を示す回路ブロック図である。図３において、水平走査回路８は、シフトレジスタ１３、データラッチ回路１４，１５、階調電位発生回路１６、デコード回路１７および駆動回路１８を含む。シフトレジスタ１３は、スタート信号ＳＴおよびクロック信号ＣＬＫに同期してデータラッチ回路１４を制御する。データラッチ回路１４は、シフトレジスタ１３によって制御され、画像データ信号Ｄ０〜Ｄ５を１データ線６分ずつ順次ラッチし、１行分の画像データ信号Ｄ０〜Ｄ５をラッチする。データラッチ回路１５は、ラッチ信号ＬＴによって制御され、データラッチ回路１４にラッチされた１行分の画像データ信号Ｄ０〜Ｄ５を一度にラッチする。

階調電位発生回路１６は、６４の階調電位ＶＧ１〜ＶＧ６４を生成する。デコード回路１７は、各データ線６毎に、データラッチ回路１５から与えられた画像データ信号Ｄ０〜Ｄ５に従って６４の階調電位ＶＧ１〜ＶＧ６４のうちのいずれかの階調電位を選択し、選択した階調電位を駆動回路１８に与える。駆動回路１８は、デコード回路１７から与えられた各階調電位を対応のデータ線６に与える。

図４は、階調電位発生回路１６の構成を示す回路図である。図４において、階調電位発生回路１６は、抵抗素子２０，２１．１〜２１．６５およびＮ型トランジスタ２２〜２５を含む。

抵抗素子２０およびＮ型トランジスタ２２，２３は、高電位ＶＨＨのラインと高電位ＶＤＨのラインとの間に直列接続される。Ｎ型トランジスタ２２のゲートはそのドレインに接続され、Ｎ型トランジスタ２３のゲートはそのドレインに接続される。Ｎ型トランジスタ２２，２３の各々は、ダイオード素子を構成する。Ｎ型トランジスタ２２，２３の各々のオン抵抗値は抵抗素子２０の抵抗値よりも十分小さな値に設定されている。Ｎ型トランジスタ２２，２３の各々のしきい値電圧をＶＴＮとすると、Ｎ型トランジスタ２２のドレイン電位Ｖ２２は、次式で表わされる。
Ｖ２２＝ＶＤＨ＋２・ＶＴＮ …（１）
Ｎ型トランジスタ２５、抵抗素子２１．１〜２１．６５およびＮ型トランジスタ２４は、低電位ＶＤＬのラインと高電位ＶＨＨのラインとの間に直列接続される。Ｎ型トランジスタ２４のゲートは、Ｎ型トランジスタ２２のドレインに接続される。高電位ＶＨＨは、Ｎ型トランジスタ２４が飽和領域で動作するように設定されている。Ｎ型トランジスタ２５のゲートはそのドレインに接続されている。Ｎ型トランジスタ２５は、ダイオード素子を構成する。Ｎ型トランジスタ２４，２５の各々のオン抵抗値は、抵抗素子２１．１〜２１．６５の総抵抗値よりも十分小さな値に設定されている。Ｎ型トランジスタ２４，２５の各々のしきい値電圧をＶＴＮとすると、Ｎ型トランジスタ２４のソース電位Ｖ２４およびＮ型トランジスタ２５のドレイン電位Ｖ２５は、次式で表わされる。
Ｖ２４＝ＶＤＨ＋２・ＶＴＮ−ＶＴＮ＝ＶＤＨ＋ＶＴＮ …（２）
Ｖ２５＝ＶＤＬ＋ＶＴＮ …（３）
また、抵抗素子２１．１〜２１．６５の総抵抗値をＲａとし、ＶＧ１〜ＶＧ６４のうちの選択された電位をＶＩとし、Ｎ型トランジスタ２５のドレインとＶＩを出力するノードとの間の抵抗値をＲｋとすると、ＶＩは次式で表わされる。
ＶＩ＝Ｖ２５＋（Ｖ２４−Ｖ２５）・Ｒｋ／Ｒａ
＝ＶＤＬ＋ＶＴＮ＋［ＶＤＨ＋ＶＴＮ−（ＶＤＬ＋ＶＴＮ）］・Ｒｋ／Ｒａ
＝ＶＤＬ＋ＶＴＮ＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ …（４）
図５は、図３の駆動回路１８に含まれる駆動単位回路２６の構成を示す回路図である。図５において、この駆動単位回路２６は、各データ線６に対応して設けられていて、Ｎ型トランジスタ２７および定電流回路２８を含む。Ｎ型トランジスタ２７は、高電位ＶＨのラインと出力ノードＮ２７との間に接続され、そのゲートが入力ノードＮ２６に接続される。定電流回路２８は、出力ノードＮ２７と低電位ＶＬのラインとの間に接続され、所定値の電流を流す。定電流回路２８の電流値は、Ｎ型トランジスタ２７がソースフォロワ動作をするように設定されている。入力ノードＮ２６には、６４の階調電位ＶＧ１〜ＶＧ６４のうちのデコード回路１７によって選択された電位ＶＩが入力される。出力ノードＮ２７は、対応のデータ線６に接続される。

Ｎ型トランジスタ２７のしきい値電圧をＶＴＮとすると、出力ノードＮ２７の電位ＶＯは、次式で表わされる。
ＶＯ＝ＶＩ−ＶＴＮ …（５）
（４）および（５）式より、次式が得られる。
ＶＯ＝ＶＤＬ＋ＶＴＮ＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ−ＶＴＮ
＝ＶＤＬ＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ …（６）
ここで、（６）式の意味について説明する。図６は、この実施の形態１の比較例となる従来の階調電位発生回路２９の構成を示す回路図である。図６において、この階調電位発生回路２９は、図４の階調電位発生回路１６から抵抗素子２０およびＮ型トランジスタ２２〜２５を除去したものであり、低電位ＶＤＬのラインと高電位ＶＤＨのラインとの間に直列接続された６５の抵抗素子２１．１〜２１．６５を含む。６５の抵抗素子２１．１〜２１．６５の間の６４のノードには、６４の階調電位ＶＧ１ｃ〜ＶＧ６４ｃが出力される。

抵抗素子２１．１〜２１．６５の総抵抗値をＲａとし、ＶＧ１ｃ〜ＶＧ６４ｃのうちの選択された電位をＶＩｃとし、低電位ＶＤＬのラインとＶＩｃを出力するノードとの間の抵抗値をＲｋとすると、ＶＩｃは次式で表わされる。
ＶＩｃ＝ＶＤＬ＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ …（７）
このＶＩｃをデータ線６に印加したいが、このＶＩｃを図５の駆動単位回路２６の入力ノードＮ２６に与えると、ＶＯ＝ＶＩｃ−ＶＴＮとなってしまう。このため、従来は駆動単位回路２６にオフセット電圧ＶＯＦ＝−ＶＴＮを補償するためのオフセット補償回路を設けていたが、オフセット電圧ＶＯＦ＝−ＶＴＮを完全に補償することはできなかった。そこで、この実施の形態１では、ＶＧ１ｃ〜ＶＧ６４ｃをＶＴＮだけレベルシフトさせたＶＧ１〜ＶＧ６４を生成し、ＶＧ１〜ＶＧ６４から選択した電位ＶＩ＝ＶＩｃ＋ＶＴＮを駆動単位回路２７の入力ノードＮ２６に与えることにより、ＶＯ＝ＶＩｃをデータ線６に印加している。ＶＯ＝ＶＩｃは、（６）および（７）式からも導かれる。

この実施の形態１では、正規の階調電位ＶＧ１ｃ〜ＶＧ６４ｃから駆動単位回路２６のオフセット電圧ＶＯＦ＝−ＶＴＮを減算した電位ＶＧ１〜ＶＧ６４を階調電位発生回路１６で生成し、ＶＧ１〜ＶＧ６４のうちのいずれかの電位ＶＩを駆動単位回路２６に与えるので、駆動単位回路２６の面積を大きくすることなくオフセット電圧ＶＯＦを完全に補償することができ、階調表示を正確に行なうことができる。

［実施の形態２］
実施の形態１では、Ｎ型トランジスタ２２〜２５，２７のしきい値電圧がすべて等しいとして説明したが、製造条件のばらつきなどによりＮ型トランジスタ２２〜２５，２７のしきい値電圧が等しくならない場合がある。この場合は、オフセット電圧ＶＯＦが生じるので、そのオフセット電圧ＶＯＦを補償する必要がある。この実施の形態２では、この問題の解決が図られる。

図７は、この発明の実施の形態２によるカラー液晶表示装置の階調電位発生回路３０の構成を示す回路図である。図７を参照して、この階調電位発生回路３０が図４の階調電位発生回路１６と異なる点は、スイッチＳ０〜Ｓ２が追加されている点である。説明の簡単化のため、Ｎ型トランジスタ２２〜２５のしきい値電圧ＶＴＮは互いに等しいものとする。

スイッチＳ０は、高電位ＶＨＨのラインとＮ型トランジスタ２４のドレインとの間に接続される。スイッチＳ１は、高電位ＶＤＨのラインとＮ型トランジスタ２４のソースとの間に接続される。スイッチＳ２は、低電位ＶＤＬのラインとＮ型トランジスタ２５のドレインとの間に接続される。

第１の期間では、スイッチＳ０がオンされるとともにスイッチＳ１，Ｓ２がオフされる。このとき階調電位発生回路３０は、図４の階調電位発生回路１６と同じ構成になり、階調電位ＶＧ１〜ＶＧ６４を出力する。次いで第２の期間では、スイッチＳ０がオフされるとともにスイッチＳ１，Ｓ２がオンされる。このとき階調電位発生回路３０は、図６の階調電位発生回路２９と同じ構成になり、階調電位ＶＧ１ｃ〜ＶＧ６４ｃを出力する。

図８は、このカラー液晶表示装置の駆動単位回路３１の構成を示す回路図である。図８を参照して、この駆動単位回路３１が図５の駆動単位回路２６と異なる点は、キャパシタ３２およびスイッチＳＡ〜ＳＣが追加されている点である。Ｎ型トランジスタ２７のしきい値電圧ＶＴＮ′は、Ｎ型トランジスタ２２〜２５のしきい値電圧ＶＴＮと異なるものとする。

スイッチＳＡは入力ノードＮ２６とＮ型トランジスタ２７のゲート（ノードＮ３１）との間に接続され、スイッチＳＣ，ＳＢは入力ノードＮ２６と出力ノードＮ２７の間に直列接続される。キャパシタ３２の一方電極はノードＮ３１に接続され、その他方電極はスイッチＳＢとＳＣの間のノードＮ３２に接続される。

第１の期間では、スイッチＳＡ，ＳＢがオンされるとともにスイッチＳＣがオフされ、階調電位ＶＧ１〜ＶＧ６４のうちの選択された電位ＶＩ＝ＶＩｃ＋ＶＴＮが入力ノードＮ２６に入力される。このとき、出力電位ＶＯはＶＯ＝ＶＩ−ＶＴＮ′＝ＶＩｃ＋ＶＴＮ−ＶＴＮ′となり、ＶＴＮ−ＶＴＮ′はオフセット電圧ＶＯＦとなる。

次いで第２の期間では、スイッチＳＡ，ＳＢがオフされるとともにスイッチＳＣがオンされ、ＶＩ＝ＶＩｃ＋ＶＴＮの代わりにＶＩｃが入力ノードＮ２６に入力され、ノードＮ３２の電位がＶＩｃ＋ＶＴＮ−ＶＴＮ′からＶＩｃにΔＶ＝−ＶＴＮ＋ＶＴＮ′だけ変化する。

ノードＮ３２の電位がΔＶだけ変化するとノードＮ３１の電位もΔＶだけ変化し、ノードＮ３１の電位はＶＩ＋ΔＶ＝ＶＩｃ＋ＶＴＮ−ＶＴＮ＋ＶＤＮ′＝ＶＩｃ＋ＶＴＮ′となり、ＶＯ＝ＶＩｃ＋ＶＴＮ′−ＶＴＮ′＝ＶＩｃとなる。このようにして、オフセット電圧ＶＯＦ＝ＶＴＮ−ＶＴＮ′がキャンセルされる。

この実施の形態２では、Ｎ型トランジスタ２２〜２５とＮ型トランジスタ２７のしきい値電圧の差ＶＴＮ−ＶＴＮ′をキャンセルすればよいので、Ｎ型トランジスタ２７のしきい値電圧ＶＴＮ′をキャンセルする必要があった従来に比べ、オフセットキャンセル動作後に残るオフセット電圧を小さくすることができる。

なお、図６の階調電位発生回路２９で生成された階調電位ＶＧ１ｃ〜ＶＧ６４ｃのうちの選択された電位ＶＩｃを図８の駆動単位回路３１の入力ノードＮ２６に与えた場合、オフセットキャンセル動作後に残存するオフセット電圧ΔＶＯＦは次式で表わされる。
ΔＶＯＦ＝［ＶＴＮ′＋（２Ｉ／β）^1/2］・ＣＧＳ／（Ｃ３２＋ＣＧＳ） …（８）
ここで、Ｉは定電流回路２８の電流値、β／２はＮ型トランジスタ２７の変換コンダクタンス、ＣＧＳはノードＮ３１の寄生容量値、Ｃ３２はキャパシタ３２の容量値である。

（８）式において、ΔＶＯＦは［ＶＴＮ′＋（２Ｉ／β）^1/2］に比例し、ＶＴＮ′＋（２Ｉ／β）^1/2］はＶＴＮ′に略等しい。ΔＶＯＦを小さくするためには、ＶＴＮ′を小さくするか、Ｃ３２を大きくする必要がある。

しかし、ＶＴＮ′を小さくすると、Ｎ型トランジスタ２７のドレイン−ソース間のリーク電流が生じる可能性があるので、ＶＴＮ′は一定値以上にする必要がある。また、Ｃ３２を大きくすると、キャパシタ３２のレイアウト面積が大きくなる。したがって、オフセット電圧の初期値ＶＯＦをＶＴＮ−ＶＴＮ′にする効果は大きい。

［実施の形態３］
図９は、この発明の実施の形態３によるカラー液晶表示装置の階調電位発生回路４０の構成を示す回路図である。図９において、階調電位発生回路４０は、抵抗素子２１．１〜２１．６５，４５およびＰ型トランジスタ４１〜４４を含む。

Ｐ型トランジスタ４１，４２および抵抗素子４５は、低電位ＶＤＬのラインと低電位ＶＤＬのラインとの間に直列接続される。Ｐ型トランジスタ４１のゲートはそのドレインに接続され、Ｐ型トランジスタ４２のゲートはそのドレインに接続される。Ｐ型トランジスタ４１，４２の各々は、ダイオード素子を構成する。Ｐ型トランジスタ４１，４２の各々のオン抵抗値は抵抗素子４５の抵抗値よりも十分小さな値に設定されている。Ｐ型トランジスタ４１，４２の各々のしきい値電圧をＶＴＰとすると、Ｐ型トランジスタ４２のドレイン電位Ｖ４２は、次式で表わされる。
Ｖ４２＝ＶＤＬ−２・｜ＶＴＰ｜ …（９）
Ｐ型トランジスタ４３、抵抗素子２１．１〜２１．６５およびＰ型トランジスタ４４は、低電位ＶＬＬのラインと高電位ＶＤＨのラインとの間に直列接続される。Ｐ型トランジスタ４３のゲートは、Ｐ型トランジスタ４２のドレインに接続される。低電位ＶＬＬは、Ｐ型トランジスタ４３が飽和領域で動作するように設定されている。Ｐ型トランジスタ４４のゲートはそのドレインに接続されている。Ｐ型トランジスタ４４は、ダイオード素子を構成する。Ｐ型トランジスタ４３，４４の各々のオン抵抗値は、抵抗素子２１．１〜２１．６５の総抵抗値よりも十分小さな値に設定されている。Ｐ型トランジスタ４３，４４の各々のしきい値電圧をＶＴＰとすると、Ｐ型トランジスタ４３のソース電位Ｖ４３およびＰ型トランジスタ４４のドレイン電位Ｖ４４は、次式で表わされる。
Ｖ４３＝ＶＤＬ−２・｜ＶＴＰ｜＋｜ＶＴＰ｜＝ＶＤＬ−｜ＶＴＰ｜ …（１０）
Ｖ４４＝ＶＤＨ−｜ＶＴＰ｜ …（１１）
また、抵抗素子２１．１〜２１．６５の総抵抗値をＲａとし、ＶＧ１〜ＶＧ６４のうちの選択された電位ＶＩとし、Ｐ型トランジスタ４３のドレインとＶＩの出力ノードとの間の抵抗値をＲｋとすると、ＶＩは次式で表わされる。
ＶＩ＝Ｖ４３＋（Ｖ４４−Ｖ４３）・Ｒｋ／Ｒａ
＝ＶＤＬ−｜ＶＴＰ｜＋［ＶＤＨ−｜ＶＴＰ｜−（ＶＤＬ−｜ＶＴＰ｜）］・Ｒｋ／Ｒａ
＝ＶＤＬ−｜ＶＴＰ｜＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ …（１２）
図１０は、図３の駆動回路１８に含まれる駆動単位回路４６の構成を示す回路図である。図１０において、駆動単位回路４６は、各データ線６に対応して設けられていて、定電流回路４７およびＰ型トランジスタ４８を含む。定電流回路４７は、高電位ＶＨのラインと出力ノードＮ４７との間に接続され、所定値の電流を流す。Ｐ型トランジスタ４８は、出力ノードＮ４７と低電位ＶＬのラインとの間に接続され、そのゲートは入力ノードＮ４６に接続される。定電流回路４７の電流値は、Ｐ型トランジスタ４８がソースフォロワ動作をするように設定されている。入力ノードＮ４６には、６４の階調電位ＶＧ１〜ＶＧ６４のうちのデコード回路１７によって選択された電位ＶＩが入力される。出力ノードＮ４７は、対応のデータ線６に接続される。

Ｐ型トランジスタ４８のしきい値電圧ＶＴＰとすると、出力ノードＮ４７の電位ＶＯは、次式で表わされる。
ＶＯ＝ＶＩ＋｜ＶＴＰ｜ …（１３）
（１２）および（１３）式より、次式が得られる。
ＶＯ＝ＶＤＬ−｜ＶＴＰ｜＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ＋｜ＶＴＰ｜
＝ＶＤＬ＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ …（１４）
ここで、（１４）式の意味について説明する。本来、図６および（７）式で示したＶＩｃをデータ線６に印加したいが、このＶＩｃを図１０の駆動単位回路４６の入力ノードＮ４６に与えると、ＶＯ＝ＶＩｃ＋｜ＶＴＰ｜となってしまう。このため、従来は駆動単位回路４６にオフセット電圧ＶＯＦ＝｜ＶＴＰ｜を補償するオフセット補償回路を設けていたが、オフセット電圧ＶＯＦ＝｜ＶＴＰ｜を完全に補償することはできなかった。そこで、この実施の形態３では、ＶＧ１ｃ〜ＶＧ６４ｃを−｜ＶＴＰ｜だけレベルシフトさせたＶＧ１〜ＶＧ６４を生成し、ＶＧ１〜ＶＧ６４から選択した電位ＶＩ＝ＶＩｃ−｜ＶＴＰ｜を駆動単位回路４６の入力ノードＮ４６に与えることにより、ＶＯ＝ＶＩｃをデータ線６に印加している。ＶＯ＝ＶＩｃは、（７）および（１４）式からも導かれる。

この実施の形態３では、正規の階調電位ＶＧ１ｃ〜ＶＧ６４ｃから駆動単位回路４６のオフセット電圧ＶＯＦ＝｜ＶＴＰ｜を減算した電位ＶＧ１〜ＶＧ６４を階調電位発生回路１６で生成し、ＶＧ１〜ＶＧ６４のうちのいずれかの電位ＶＩを駆動単位回路４６に与えるので、駆動単位回路４６の面積を大きくすることなくオフセット電圧ＶＯＦを完全に補償することができる。

［実施の形態４］
図９では、Ｐ型トランジスタ４１〜４４，４８のしきい値電圧がすべて等しいとして説明したが、製造条件のばらつきなどによりＰ型トランジスタ４１〜４４，４８のしきい値電圧が等しくならない場合がある。この場合は、オフセット電圧ＶＯＦが生じるので、そのオフセット電圧ＶＯＦを補償する必要がある。この実施の形態４では、この問題の解決が図られる。

図１１は、この発明の実施の形態４によるカラー液晶表示装置の階調電位発生回路５０の構成を示す回路図である。図１１を参照して、この階調電位発生回路５０が図９の階調電位発生回路４０と異なる点は、スイッチＳ０〜Ｓ２が追加されている点である。説明の簡単化のため、Ｐ型トランジスタ４１〜４４のしきい値ＶＴＰは互いに等しいものとする。

スイッチＳ０は、低電位ＶＬＬのラインとＰ型トランジスタ４３のドレインとの間に接続される。スイッチＳ１は、低電位ＶＤＬのラインとＰ型トランジスタ４３のソースとの間に接続される。スイッチＳ２は、高電位ＶＤＨのラインとＰ型トランジスタ４４のドレインとの間に接続される。

第１の期間では、スイッチＳ０がオンされるとともにスイッチＳ１，Ｓ２がオフされる。このとき階調電位発生回路５０は、図９の階調電位発生回路４０と同じ構成になり、階調電位ＶＧ１〜ＶＧ６４を出力する。次いで第２の期間では、スイッチＳ０がオフされるとともにスイッチＳ１，Ｓ２がオンされる。このとき階調電位発生回路５０は、図６の階調電位発生回路２９と同じ構成になり、階調電位ＶＧ１ｃ〜ＶＧ６４ｃを出力する。

図１２は、このカラー液晶表示装置の駆動単位回路５１の構成を示す回路図である。図１２を参照して、この駆動単位回路５１が図１０の駆動単位回路４６と異なる点は、キャパシタ５２およびスイッチＳＡ〜ＳＣが追加されている点である。Ｐ型トランジスタ４８のしきい値電圧ＶＴＰ′は、Ｐ型トランジスタ４１〜４４のしきい値電圧ＶＴＰと異なるものとする。

スイッチＳＡは入力ノードＮ４６とＰ型トランジスタ４８のゲート（ノードＮ５１）との間に接続され、スイッチＳＣ，ＳＢは入力ノードＮ４６と出力ノードＮ４７の間に直列接続される。キャパシタ５２の一方電極はノードＮ５１に接続され、その他方電極はスイッチＳＢとＳＣの間のノードＮ５２に接続される。

第１の期間では、スイッチＳＡ，ＳＢがオンされるとともにスイッチＳＣがオフされ、階調電位ＶＧ１〜ＶＧ６４のうちの選択された電位ＶＩ＝ＶＩｃ−｜ＶＴＰ｜が入力ノードＮ４６に入力される。このとき、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ′｜＝ＶＩｃ−｜ＶＴＰ｜＋｜ＶＴＰ′｜となり、−｜ＶＴＰ｜＋｜ＶＴＰ′｜がオフセット電圧ＶＯＦとなる。

次いで第２の期間では、スイッチＳＡ，ＳＢがオフされるとともにスイッチＳＣがオンされ、ＶＩ＝ＶＩｃ−｜ＶＴＰ｜の代わりにＶＩｃが入力ノードＮ４６に入力され、ノードＮ５２の電位がＶＩｃ−｜ＶＴＰ｜＋｜ＶＴＰ′｜からＶＩｃにΔＶ＝｜ＶＴＰ｜−｜ＶＴＰ′｜だけ変化する。

ノードＮ５２の電位がΔＶだけ変化するとノードＮ５１の電位もΔＶだけ変化し、ノードＮ５１の電位はＶＩ＋ΔＶ＝ＶＩｃ−｜ＶＴＰ｜＋｜ＶＴＰ｜−｜ＶＴＰ′｜＝ＶＩｃ−｜ＶＴＰ′｜となり、ＶＯ＝ＶＩｃ−｜ＶＴＰ′｜＋｜ＶＴＰ′｜＝ＶＩｃとなる。このようにして、オフセット電圧ＶＯＦ＝−｜ＶＴＰ｜＋｜ＶＴＰ′｜がキャンセルされる。

この実施の形態４では、Ｐ型トランジスタ４８とＰ型トランジスタ４１〜４４のしきい値電圧の絶対値の差｜ＶＴＰ′｜−｜ＶＴＰ｜をキャンセルすればよいので、Ｐ型トランジスタ４８のしきい値電圧の絶対値｜ＶＴＰ′｜をキャンセルする必要があった従来に比べ、オフセットキャンセル動作後に残るオフセット電圧を小さくすることができる。

なお、図６の階調電位発生回路２９で生成された階調電位ＶＧ１ｃ〜ＶＧ６４ｃのうちの選択された電位ＶＩｃを図１２の駆動単位回路５１の入力ノードＮ４６に与えた場合、オフセットキャンセル動作後に残存するオフセット電圧ΔＶＯＦは次式で表わされる。
ΔＶＯＦ＝［｜ＶＴＰ′｜＋（２Ｉ／β）^1/2］・ＣＧＳ／（Ｃ５２＋ＣＧＳ）…（１４）
ここで、Ｉは定電流回路４７の電流値、β／２はＰ型トランジスタ４８の変換コンダクタンス、ＣＧＳはノードＮ５１の寄生容量値、Ｃ５２はキャパシタ５２の容量値である。

（１４）式において、ΔＶＯＦは［｜ＶＴＰ′｜＋（２Ｉ／β）^1/2］に比例し、｜ＶＴＰ′｜＋（２Ｉ／β）^1/2は｜ＶＴＰ′｜に略等しい。ΔＶＯＦを小さくするためには、｜ＶＴＰ′｜を小さくするか、Ｃ５２を大きくする必要がある。

しかし、｜ＶＴＰ′｜を小さくすると、Ｐ型トランジスタ４８のソース−ドレイン間にリーク電流が生じる可能性があるので、｜ＶＴＰ′｜は一定値以上にする必要がある。また、Ｃ５２を大きくすると、キャパシタ５２の占有面積が大きくなる。したがって、オフセット電圧の初期値ＶＯＦを｜ＶＴＰ′｜−｜ＶＴＰ｜にする効果は大きい。

［実施の形態５］
図１３は、この発明の実施の形態５によるカラー液晶表示装置の階調電位発生回路６０の構成を示す回路図である。図１３を参照して、この階調電位発生回路６０は、図４の階調電位発生回路１６と図９の階調電位発生回路４０とを組合せたものであり、図９の高電位ＶＤＨの代わりに図４のＶ２４を与え、抵抗素子２１．１とＰ型トランジスタ４３の間にＮ型トランジスタ２５をダイオード接続したものである。この階調電位発生回路６０において、Ｖ４４，Ｖ２５，ＶＩは次式で表わされる。
Ｖ４４＝ＶＤＨ＋ＶＴＮ−｜ＶＴＰ｜ …（１６）
Ｖ２５＝ＶＤＬ＋ＶＴＮ−｜ＶＴＰ｜ …（１７）
ＶＩ＝ＶＤＬ＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ＋ＶＴＮ−｜ＶＴＰ｜ …（１８）
また、図１４は、このカラー液晶表示装置の駆動単位回路６１の構成を示す回路図である。図１４を参照して、この駆動単位回路６１は、図５の駆動単位回路２６と図１０の駆動単位回路４６とを組合せたものである。すなわち、定電流回路４７およびＰ型トランジスタ４８は高電位ＶＨ１のラインと低電位ＶＬ１のラインとの間に直列接続され、Ｐ型トランジスタ４８のゲートは入力ノードＮ６１に接続される。Ｎ型トランジスタ２７および定電流回路２８は高電位ＶＨ２のラインと低電位ＶＬ２のラインとの間に直列接続され、Ｎ型トランジスタ２７のゲートはＰ型トランジスタ４８のソースに接続され、Ｎ型トランジスタ２７のソースは出力ノードＮ６２に接続される。出力電位ＶＯは次式で表わされる。
ＶＯ＝ＶＩ＋｜ＶＴＰ｜−ＶＴＮ＝ＶＤＬ＋（ＶＤＨ−ＶＤＬ）・Ｒｋ／Ｒａ＝ＶＩｃ …（１９）
この実施の形態５では、正規の階調電位ＶＧ１ｃ〜ＶＧ６４ｃから駆動単位回路６１のオフセット電圧ＶＯＦ＝ＶＴＮ−｜ＶＴＰ｜を減算した電位ＶＧ１〜ＶＧ６４を階調電位発生回路６０で生成し、ＶＧ１〜ＶＧ６４のうちのいずれかの電位ＶＩを駆動単位回路６１に与えるので、駆動単位回路６１の面積を大きくすることなくオフセット電圧ＶＯＦを完全に補償することができる。

図１５は、この実施の形態５の変更例を示す回路図である。この変更例では、図１４の駆動単位回路６１の代わりに駆動単位回路６２が用いられる。この駆動単位回路６２は、図１４の駆動単位回路６１の前段部と後段部を入替えたものである。

すなわち、Ｎ型トランジスタ２７および定電流回路２８は高電位ＶＨ２のラインと低電位ＶＬ２のラインとの間に直列接続され、Ｎ型トランジスタ２７のゲートは入力ノードＮ６１に接続される。定電流回路４７およびＰ型トランジスタ４８は高電位ＶＨ１のラインと低電位ＶＬとの間に直列接続され、Ｐ型トランジスタ４８のゲートはＮ型トランジスタ２７のソースに接続され、Ｐ型トランジスタ４８のソースは出力ノードＮ６２に接続される。この変更例でも、（１９）式が成立し、実施の形態５と同じ効果が得られる。

［実施の形態６］
実施の形態５では、Ｎ型トランジスタ２２〜２５，２７のしきい値電圧がすべて等しく、かつＰ型トランジスタ４１〜４４，４８のしきい値電圧がすべて等しいとして説明したが、製造条件のばらつきなどにより、そうならない場合がある。この場合は、オフセット電圧ＶＯＦが生じるので、そのオフセット電圧ＶＯＦを補償する必要がある。実施の形態６では、この問題の解決が図られる。

図１６は、この発明の実施の形態６によるカラー液晶表示装置の階調電位発生回路７０の構成を示す回路図である。図１６を参照して、この階調電位発生回路７０が図１３の階調電位発生回路６０と異なる点は、スイッチＳ０〜Ｓ３が追加されている点である。説明の簡単化のため、Ｎ型トランジスタ２２〜２５のしきい値電圧ＶＴＮが互いに等しく、かつＰ型トランジスタ４１〜４４のしきい値ＶＴＰは互いに等しいものとする。

スイッチＳ０は、低電位ＶＬＬのラインとＰ型トランジスタ４３のドレインとの間に接続される。スイッチＳ１は、低電位ＶＤＬのラインとＮ型トランジスタ２５のドレインとの間に接続される。スイッチＳ２は、高電位ＶＤＨのラインとＰ型トランジスタ４４のソースとの間に接続される。スイッチＳ３は、高電位ＶＨＨのラインとＮ型トランジスタ２４のドレインとの間に接続される。

第１の期間では、スイッチＳ０，Ｓ３がオンされるとともにスイッチＳ１，Ｓ２がオフされる。このとき階調電位発生回路３０は、図１３の階調電位発生回路６０と同じ構成になり、階調電位ＶＧ１〜ＶＧ６４を出力する。次いで第２の期間では、スイッチＳ０，Ｓ３がオフされるとともにスイッチＳ１，Ｓ２がオンされる。このとき階調電位発生回路３０は、図６の階調電位発生回路２９と同じ構成になり、階調電位ＶＧ１ｃ〜ＶＧ６４ｃを出力する。

図１７は、このカラー液晶表示装置の駆動単位回路７１の構成を示す回路図である。図１７を参照して、この駆動単位回路７１が図１４の駆動単位回路６１と異なる点は、キャパシタ７２およびスイッチＳＡ〜ＳＣが追加されている点である。Ｎ型トランジスタ２７のしきい値電圧ＶＴＮ′はＮ型トランジスタ２２〜２５のしきい値電圧ＶＴＮと異なるものとし、Ｐ型トランジスタ４８のしきい値電圧ＶＴＰ′はＰ型トランジスタ４１〜４４のしきい値電圧ＶＴＰと異なるものとする。

スイッチＳＡは入力ノードＮ６１とＰ型トランジスタ４８のゲート（ノードＮ７１）との間に接続され、スイッチＳＣ，ＳＢは入力ノードＮ６１と出力ノードＮ６２の間に直列接続される。キャパシタ７２の一方電極はノードＮ７１に接続され、その他方電極はスイッチＳＢとＳＣの間のノードＮ７２に接続される。

第１の期間では、スイッチＳＡ，ＳＢがオンされるとともにスイッチＳＣがオフされ、階調電位ＶＧ１〜ＶＧ６４のうちの選択された電位ＶＩ＝ＶＩｃ＋ＶＴＮ−｜ＶＴＰ｜が入力ノードＮ６１に入力される。このとき、出力電位ＶＯはＶＯ＝ＶＩ＋｜ＶＴＰ′｜−ＶＴＮ′＝ＶＩｃ＋ＶＴＮ−ＶＴＮ′＋｜ＶＴＰ′｜−｜ＶＴＰ｜となり、ＶＴＮ−ＶＴＮ′＋｜ＶＴＰ′｜−｜ＶＴＰ｜がオフセット電圧ＶＯＦとなる。

次いで第２の期間では、スイッチＳＡ，ＳＢがオフされるとともにスイッチＳＣがオンされ、ＶＩ＝ＶＩｃ＋ＶＴＮ−｜ＶＴＰ｜の代わりにＶＩｃが入力ノードＮ６１に入力され、ノードＮ７２の電位がＶＩｃ＋ＶＴＮ−ＶＴＮ′＋｜ＶＴＰ′｜−｜ＶＴＰ｜からＶＩｃにΔＶ＝−ＶＴＮ＋ＶＴＮ′−｜ＶＴＰ′｜＋｜ＶＴＰ｜だけ変化する。

ノードＮ７２の電位がΔＶだけ変化するとノードＮ７１の電位もΔＶだけ変化し、ノードＮ７１の電位はＶＩ＋ΔＶ＝ＶＩｃ＋ＶＴＮ−｜ＶＴＰ｜−ＶＴＮ＋ＶＴＮ′−｜ＶＴＰ′｜＋｜ＶＴＰ｜＝ＶＩｃ＋ＶＴＮ′−｜ＶＴＰ′｜となり、ＶＯ＝ＶＩｃ＋ＶＴＮ′−｜ＶＴＰ′｜−ＶＴＮ′＋｜ＶＴＰ′｜＝ＶＩｃとなる。このようにして、オフセット電圧ＶＯＦ＝ＶＴＮ−ＶＴＮ′＋｜ＶＴＰ′｜−｜ＶＴＰ｜がキャンセルされる。

この実施の形態６では、ＶＯＦ＝ＶＴＮ−ＶＴＮ′＋｜ＶＴＰ′｜−｜ＶＴＰ｜をキャンセルすればよいので、｜ＶＴＰ′｜−ＶＴＮ′をキャンセルする必要があった実施の形態５に比べ、オフセットキャンセル動作後に残るオフセット電圧を小さくすることができる。

図１８は、この実施の形態６の変更例を示す回路図である。この変更例では、図１７の駆動単位回路７１の代わりに駆動単位回路７３が用いられる。この駆動単位回路７３は、図１７の駆動単位回路７１の前段部と後段部を入替えたものである。すなわち、Ｎ型トランジスタ２７および定電流回路２８は高電位ＶＨ２のラインと低電位ＶＬ２のラインとの間に直列接続され、Ｎ型トランジスタ２７のゲートはスイッチＳＡを介して入力ノードＮ６１に接続される。定電流回路４７およびＰ型トランジスタ４８は高電位ＶＨ１のラインと低電位ＶＬ１のラインとの間に直列接続され、Ｐ型トランジスタ４８のゲートはＮ型トランジスタ２７のドレインに接続される。この変更例でも、実施の形態６と同じ効果が得られる。

［実施の形態７］
図７の階調電位発生回路３０では、第１の期間はスイッチＳ０をオンするとともにスイッチＳ１，Ｓ２をオフして階調電位ＶＧ１〜ＶＧ６４を生成し、第２の期間はスイッチＳ０をオフするとともにスイッチＳ１，Ｓ２をオンして階調電位ＶＧ１ｃ〜ＶＧ６４ｃを生成する。しかし、第１の期間から第２の期間への切換時に階調電位ＶＧ１ｃ〜ＶＧ６４ｃが安定するために一定の時間が必要となり、駆動時間が長くなる。この実施の形態７では、この問題の解決が図られる。

図１９は、この発明の実施の形態７によるカラー液晶表示装置の要部を示す回路ブロック図である。図１９において、このカラー液晶表示装置は、階調電位発生回路１６，２９、デコード単位回路８０，８１および駆動単位回路８２を備える。階調電位発生回路１６，２９は、それぞれ図４，図６で示したものと同じである。

デコード単位回路８０，８１および駆動単位回路８２は、各データ線６に対して設けられる。デコード単位回路８０は、データラッチ回路１５からの画像データ信号Ｄ０〜Ｄ５に従って、階調電位発生回路１６で生成された６４の階調電位ＶＧ１〜ＶＧ６４のうちのいずれかの電位を選択し、選択した電位ＶＩを駆動単位回路８２に与える。

デコード単位回路８１は、データラッチ回路１５からの画像データ信号Ｄ０〜Ｄ５に従って、階調電位発生回路２９で生成された６４の階調電位ＶＧ１ｃ〜ＶＧ６４ｃのうちのいずれかの電位を選択し、選択した電位ＶＩｃを駆動単位回路８２に与える。

駆動単位回路８２は、図８の駆動単位回路３１のスイッチＳＡの一方端子を入力ノードＮ２６の代わりに入力ノードＮ２６ａに接続し、スイッチＳＣの一方端子を入力ノードＮ２６の代わりに入力ノードＮ２６ｂに接続したものである。入力ノードＮ２６ａ，Ｎ２６ｂは、それぞれデコード単位回路８０，８１の出力電位ＶＩ，ＶＩｃを受ける。

スイッチＳＡ〜ＳＣがオン／オフ制御される前、すなわち第１および第２の期間の前に入力ノードＮ２６ａ，Ｎ２６ｂの電位ＶＩ，ＶＩｃは安定している。第１の期間ではスイッチスイッチＳＡ，ＳＢがオンされるとともにスイッチＳＣがオフされ、次いで第２の期間では、スイッチＳＡ，ＳＢがオフされるとともにスイッチＳＣがオンされ、ＶＯ＝ＶＩｃとなる。

この実施の形態７では、２つの階調電位発生回路１６，２９を設け、ＶＩとＶＩｃを別々に生成するので、ＶＩからＶＩｃに切換えるための時間が不要となり、データ線６を迅速に駆動させることができる。

なお、この実施の形態７では、ＶＩとＶＩｃを別々に生成することによって実施の形態２の問題を解決したが、この方法は実施の形態４，６にも適用可能であることは言うまでもない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。 図１に示した各液晶セルに対応して設けられる液晶駆動回路の構成を示す回路図である。 図１に示した水平走査回路の構成を示すブロック図である。 図３に示した階調電位発生回路の構成を示す回路図である。 図３に示した駆動回路に含まれる駆動単位回路の構成を示す回路図である。 実施の形態１の比較例を示す回路図である。 この発明の実施の形態２によるカラー液晶表示装置に含まれる階調電位発生回路の構成を示す回路図である。 図７で説明したカラー液晶表示装置に含まれる駆動単位回路の構成を示す回路図である。 この発明の実施の形態３によるカラー液晶表示装置に含まれる階調電位発生回路の構成を示す回路図である。 図９で説明したカラー液晶表示装置に含まれる駆動単位回路の構成を示す回路図である。 この発明の実施の形態４によるカラー液晶表示装置に含まれる階調電位発生回路の構成を示す回路図である。 図１１で説明したカラー液晶表示装置に含まれる駆動単位回路の構成を示す回路図である。 この発明の実施の形態５によるカラー液晶表示装置に含まれる階調電位発生回路の構成を示す回路図である。 図１３で説明したカラー液晶表示装置に含まれる駆動単位回路の構成を示す回路図である。 実施の形態５の変更例を示す回路図である。 この発明の実施の形態６によるカラー液晶表示装置に含まれる階調電位発生回路の構成を示す回路図である。 図１６で説明したカラー液晶表示装置に含まれる駆動単位回路の構成を示す回路図である。 実施の形態６の変更例を示す回路図である。 この発明の実施の形態７によるカラー液晶表示装置の要部の構成を示す回路ブロック図である。

符号の説明

１ 液晶パネル、２ 液晶セル、３ 画素、４ ゲート線、５ 共通電位線、６ データ線、７ 垂直走査回路、８ 水平走査回路、１０ 液晶駆動回路、１１，２２〜２５，２７ Ｎ型トランジスタ、１２，３２，５２，７２ キャパシタ、１３ シフトレジスタ、１４，１５ データラッチ回路、１６，２９，３０，４０，５０，６０，７０ 階調電位発生回路、１７ デコード回路、１８ 駆動回路、２０，２１，４５ 抵抗素子、２６，３１，４６，５１，６１，６２，７１，７３，８２ 駆動単位回路、２８，４７ 定電流回路、Ｓ スイッチ、４１〜４４，４８ Ｐ型トランジスタ、８０，８１ デコード単位回路。

Claims (6)

1. 画像表示装置であって、
   画素電極の電位に応じた階調の画素を表示する画素表示回路、
   互いに異なる複数の階調電位をある電位方向に予め定められた電圧だけそれぞれレベルシフトさせた複数の電位を出力する電位発生回路、
   画像データ信号に従って前記複数の電位のうちのいずれかの電位を選択する選択回路、および
   前記選択回路によって選択された電位を前記ある電位方向と逆の電位方向に前記予め定められた電圧だけレベルシフトさせた電位を前記画素電極に与える駆動回路を備える、画像表示装置。
2. 前記電位発生回路は、
   第１および第２の端子間に直列接続された複数の抵抗素子を含み、前記第１および第２の端子にそれぞれ第１および第２の電源電位が与えられた場合に前記複数の階調電位を出力するように構成された分圧回路、
   前記第１の電源電位を前記ある電位方向に前記予め定められた電圧だけレベルシフトさせた電位を前記第１の端子に与える第１のレベルシフト回路、および
   前記第２の電源電位を前記ある電位方向に前記予め定められた電圧だけレベルシフトさせた電位を前記第２の端子に与える第２のレベルシフト回路を含む、請求項１に記載の画像表示装置。
3. 画像表示装置であって、
   画素電極の電位に応じた階調の画素を表示する画素表示回路、
   第１の期間は、互いに異なる複数の階調電位をある電位方向に予め定められた第１の電圧だけそれぞれレベルシフトさせた複数の電位をそれぞれ複数の出力ノードに出力し、第２の期間は、前記複数の階調電位をそれぞれ前記複数の出力ノードの出力する電位発生回路、
   画像データ信号に従って、前記複数の出力ノードのうちのいずれかの出力ノードを選択する選択回路、
   入力ノードの電位を前記ある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を前記画素電極に与える駆動回路、
   その一方電極が前記入力ノードに接続されたキャパシタ、および
   前記第１の期間は、前記選択回路によって選択された出力ノードを前記入力ノードに接続するとともに前記キャパシタの他方電極を前記画素電極に接続し、前記第２の期間は、前記選択回路によって選択された出力ノードを前記キャパシタの他方電極に接続する切換回路を備える、画像表示装置。
4. 前記電位発生回路は、
   第１および第２の端子間に直列接続された複数の抵抗素子を含み、前記第１および第２の端子にそれぞれ第１および第２の電源電位が与えられた場合に前記複数の階調電位をそれぞれ前記複数の出力ノードに出力するように構成された分圧回路、
   前記第１の電源電位を前記ある電位方向に前記予め定められた第１の電圧だけレベルシフトさせた電位を出力する第１のレベルシフト回路、
   前記第２の電源電位を前記ある電位方向に前記予め定められた第１の電圧だけレベルシフトさせた電位を出力する第２のレベルシフト回路、および
   前記第１の期間は、前記第１および第２のレベルシフト回路の出力電位をそれぞれ前記第１および第２の端子に与え、前記第２の期間は、前記第１および第２の電源電位をそれぞれ前記第１および第２の端子に与える切換回路を含む、請求項３に記載の画像表示装置。
5. 画像表示装置であって、
   画素電極の電位に応じた階調の画素を表示する画素表示回路、
   互いに異なる複数の階調電位と、前記複数の階調電位をある電位方向に予め定められた第１の電圧だけそれぞれレベルシフトさせた複数の電位とを出力する電位発生回路、
   画像データ信号に従って、前記複数の階調電位のうちのいずれかの階調電位を選択するとともに、選択した階調電位を前記ある電位方向に前記予め定められた第１の電圧だけレベルシフトさせた電位を選択する選択回路、
   入力ノードの電位を前記ある電位方向と逆の電位方向に予め定められた第２の電圧だけレベルシフトさせた電位を前記画素電極に与える駆動回路、
   その一方電極が前記入力ノードに接続されたキャパシタ、および
   前記第１の期間は、前記選択回路によって選択された電位を前記入力ノードに与えるとともに前記キャパシタの他方電極を前記画素電極に接続し、前記第２の期間は、前記選択回路によって選択された階調電位を前記キャパシタの他方電極に与える切換回路を備える、画像表示装置。
6. 前記電位発生回路は、
   第１および第２の端子間に直列接続された複数の第１の抵抗素子を含み、前記第１および第２の端子にそれぞれ第１および第２の電源電位が与えられた場合に前記第１および第２の端子間電圧を分圧して前記複数の階調電位を出力するように構成された第１の分圧回路、
   前記第１の電源電位を前記ある電位方向に前記予め定められた第１の電圧だけレベルシフトさせた電位を前記第１の端子に与える第１のレベルシフト回路、
   前記第２の電源電位を前記ある電位方向に前記予め定められた第１の電圧だけレベルシフトさせた電位を前記第２の端子に与える第２のレベルシフト回路、および
   前記第１および第２の電源電位のライン間に直列接続された複数の第２の抵抗素子を含み、前記第１および第２の電源電位間の電圧を分圧して前記複数の階調電位を出力する第２の分圧回路を含む、請求項５に記載の画像表示装置。

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