JP2005128384A - 表示パネル装置 - Google Patents

Abstract

【課題】 表示パネル装置において、映像信号のサンプリングのタイミングのずれを正確に制御して、高品位な画像表示を行う。
【解決手段】 シフトレジスタ群の後段に、シフトレジスタ４と同じ構成のダミーシフトレジスタ８を設け、該ダミーシフトレジスタ８から出力されたダミーサンプリング信号Ｓｐｙをタイミング制御装置１に帰還させると同時に、後段の遅延手段９によりレベル変換手段３及びシフトレジスタ４の入出力における位相の遅延量に相当する位相の遅延を行い、出力した遅延サンプリング信号ＤＬＳｐｙをタイミング制御装置１に帰還させ、タイミング制御装置１に帰還した帰還信号ＳＰＨ１、ＳＰＨ２の位相差に基づいて、該タイミング制御装置１から表示パネル２に出力する映像信号Ｖｉｄｅｏとタイミング信号Ｋの位相差を調整する。
【選択図】 図１

Description

本発明は、外部より入力された映像信号に基づいて、画像を表示する表示パネル装置に関し、特に、画像表示部が電流を注入して発光するエレクトロルミネッセンス（ＥＬ）素子或いは液晶素子で構成された表示パネル装置に関する。

ＥＬ素子や液晶素子などを用いて構成されたフラットな表示パネル装置においては、複数行、複数列に配置した画素を、行毎及び列毎に共通に配線し、垂直走査回路より各画素行を順次選択すると同時に、水平走査回路より各画素列に所定の表示信号を印加して、選択された該当行の画素に所定の表示を行わせるマトリクス駆動が一般的である。

上記マトリクス駆動において、画素行を選択する垂直走査回路は、選択、非選択の各信号を各画素行に印加するが、各画素列に印加される表示信号は、外部から入力された映像信号を、水平走査回路において、該当行の各画素に対応するタイミングでサンプリングホールドしたサンプリング信号として各画素列に出力される。従って、映像信号をサンプリングするタイミングがずれた場合には、任意の画素において、所定の表示を行うことができず、画像品質が低下するという問題を生じる。特に、表示パネル装置においては、高精細化、大画面化による画素数の増加が進み、サンプリングのずれは画像への影響が大きく、短時間に正確に映像信号をサンプリングする必要性にせまられている。

映像信号のサンプリングのずれは、主として、水平走査回路の駆動を制御するタイミング制御装置より発生されるタイミング信号が、水平走査回路内において変換されてサンプリング信号として出力されるまでの間に位相が遅延することによる。

特許文献１には、外部信号発生器より出力されたタイミング信号より、サンプリング信号を発生するシフトレジスタと同じ構成のダミーのシフトレジスタを設け、該ダミーのシフトレジスタから発生したサンプリング信号を外部信号発生器に帰還させ、帰還させたサンプリング信号の上記タイミング信号に対する遅延量に基づいて、ビデオ信号のサンプリングのタイミングを調整する駆動方法が開示されている。

特開平８−１４６９１９号公報

しかしながら、前記した特許文献１の駆動方法では、外部信号発生器に帰還したサンプリング信号においては、帰還経路における遅延の影響が大きく、また、帰還経路における遅延量は、装置によってばらつくため、一定量で制御することができない。

特に、最近では、表示パネルの高精細化により画素数が増加しており、サンプリング速度の高速化、サンプリングに許される時間マージンの短縮が進んでおり、上記サンプリング信号の遅延による影響がより大きくなっている。

本発明の目的は、上記問題点を解決し、サンプリング信号の遅延による影響を可能な限り低減して、高品位な画像表示を実現することにあり、より具体的には、サンプリング信号の遅延を良好に補正し、最適なタイミングで映像信号をサンプルホールドし、画像を表示する表示パネル装置を提供することにある。

本発明の第１は、水平走査回路と垂直走査回路と画像表示部とを有する表示パネルと、タイミング信号と映像信号とスタート信号とを上記水平走査回路に出力する手段を有するタイミング制御装置とを備えた表示パネル装置において、
上記水平走査回路が、
上記画像表示部の画素列毎に対応して配置し、上記タイミング信号とスタート信号とに基づいてサンプリング信号を発生するサンプリング信号発生手段と、
上記サンプリング信号発生手段に接続され、該手段と同じ構成のダミー信号発生手段と、
上記ダミー信号発生手段から出力されたダミーサンプリング信号を遅延させる遅延手段と、
上記ダミー信号発生手段から出力されたダミーサンプリング信号を上記タイミング制御装置に帰還させる第１の信号帰還手段と、
上記遅延手段から出力された遅延サンプリング信号を上記タイミング制御装置に帰還させる第２の信号帰還手段と、を有し、
上記タイミング制御装置が、
上記第１の信号帰還手段により帰還された第１の帰還信号と、上記第２の信号帰還手段より帰還された第２の帰還信号の位相差に応じて、タイミング信号と映像信号の位相差を制御する手段を備えたことを特徴とする表示パネル装置である。

本発明の第２は、水平走査回路と垂直走査回路と画像表示部とを有する表示パネルと、タイミング信号と映像信号とスタート信号とを上記水平走査回路に出力する手段を有するタイミング制御装置とを備えた表示パネル装置において、
上記水平走査回路が、
上記画像表示部の画素列毎に対応して配置し、上記タイミング信号とスタート信号とに基づいてサンプリング信号を発生するサンプリング信号発生手段と、
上記サンプリング信号発生手段に接続され、パルス幅を変更したサンプリング信号を発生するパルス幅変更手段と、
上記パルス幅変更手段から出力されたダミーサンプリング信号を遅延させる遅延手段と、
上記パルス幅変更手段から出力されたダミーサンプリング信号を上記タイミング制御装置に帰還させる第１の信号帰還手段と、
上記遅延手段から出力された遅延サンプリング信号を上記タイミング制御装置に帰還させる第２の信号帰還手段と、を有し、
上記タイミング制御装置が、
上記第１の信号帰還手段により帰還された第１の帰還信号と、上記第２の信号帰還手段より帰還された第２の帰還信号の位相差に応じて、タイミング信号と映像信号の位相差を制御する手段を備えたことを特徴とする表示パネル装置である。

上記本発明の表示パネル装置においては、下記の構成を好ましい態様として含む。

上記遅延手段の遅延量が、タイミング制御装置から出力されたタイミング信号と、上記サンプリング信号発生手段から出力されたサンプリング信号との位相差に相当する。

上記第１及び第２の信号帰還手段の出力構造が、ｎ型トランジスタのオープンドレイン構造であり、
上記第１の信号帰還手段の出力端子に第１の抵抗素子の一端が接続され、
上記第２の信号帰還手段の出力端子に第２の抵抗素子の一端が接続され、
上記第１の抵抗素子の他端及び第２の抵抗素子の他端が互いに接続されると同時に基準電位に接続されている。

上記第１及び第２の信号帰還手段の出力構造が、
ｎ型トランジスタのオープンドレイン構造、及び、電源−ＧＮＤ間に構成されるインバータ構造の間で、切り換え可能である。

本発明の第１の表示パネル装置においては、ダミーサンプリング信号と、該ダミーサンプリング信号をさらに遅延させた遅延サンプリング信号とをタイミング制御装置に帰還させ、帰還した２つの信号の位相差に基づいて、新たに表示パネルに出力される映像信号とタイミング信号の位相差を制御することにより、サンプリング信号の遅延の補正における、帰還経路における遅延の影響を相殺することができ、高速走査を行った場合でも、適切なタイミングで映像信号をサンプルホールドすることができ、高品位な画像表示が実現する。

本発明の第２の表示パネル装置においては、上記第１の表示パネル装置の効果に加えて、ダミーサンプリング信号のパルス幅を変更してタイミング制御装置に帰還させるため、該パルス幅を広げることで、高速走査においても安定にダミーサンプリング信号及び遅延サンプリング信号をタイミング制御装置に帰還させることができる。

本発明の表示パネル装置によれば、上記したように、サンプリング信号の遅延による映像信号のサンプリングのずれが正確に補正され、且つ、装置毎のばらつきも解消されるため、高品位な画像表示を安定して提供することができ、信頼性が高い。

〔第１の実施形態〕
図１に本発明の第１の表示パネル装置の好ましい実施形態のブロック図を示す。図中、１はタイミング制御装置、２は表示パネル、３はレベル変換手段、４はシフトレジスタ、５は列制御回路、６は画像表示部、７は垂直走査回路、８はダミーシフトレジスタ、９は遅延手段、１０は第１の信号帰還手段、１１は第２の信号帰還手段、１２はレベル変換手段、２０は水平走査回路、２１は画素である。

本発明の表示パネル装置は、タイミング制御装置１と表示パネル２とを備え、該表示パネル２は、複数行、複数列に画素２１を配置した画像表示部６と、該画像表示部６の各画素行を共通に接続した垂直走査線（ｐ１〜ｐｍ）を駆動する垂直走査回路７と、上記画像表示部６の各画素列を共通に接続した表示線を駆動する水平走査回路２０とを有している。タイミング制御装置１は、表示パネル２の水平走査回路２０と垂直走査回路７にそれぞれ必要な信号を出力する。

本実施形態においては、画像表示部６は画素２１をｍ行×ｎ列に配置した例を示す。尚、本発明は水平走査回路２０と、タイミング制御装置１の該水平走査回路２０の駆動に係る部材において特徴を有するため、該特徴を有する構成に関して詳細を示し、従来と同様の構成については図１における図示を便宜上簡略化或いは省略する。

本発明の表示パネル装置において、垂直走査回路７の構成、動作は従来と同様である。即ち、タイミング制御装置１において、外部より入力された垂直同期信号とクロック信号により作成された垂直走査開始信号と、垂直クロック信号とが、表示パネル２の垂直走査回路７に入力される。垂直走査回路７は、各画素行に対応するシフトレジスタを備え、上記垂直走査開始信号と垂直クロック信号に基づいて、垂直走査線を１本ずつ選択し、行制御信号を出力する。

行制御信号が入力された（選択された）垂直走査線に接続された画素２１においては、該行制御信号の入力と同期して、後述する水平走査回路２０より各表示線に当該画素行の各画素の表示に応じた表示信号が入力され、表示が行われる。当該表示は、次の画面において、当該画素行が選択されるまで継続される。

図１０に、本発明で用いられる画素の回路構成例を示す。図中、ＭＰ１〜ＭＰ４はｐ型トランジスタ、１０１はＥＬ素子である。尚、本図も含めて全図の説明において、／Ｓ、／Ｄ、／Ｇはそれぞれトランジスタのソース、ドレイン、ゲートを示すものとする。

図１０の回路において、Ｐ１、Ｐ２は、図１におけるｐ１〜ｐｍ信号を構成する複号信号であって、垂直走査回路７中のシフトレジスタから入力される行制御信号であり、表示信号としては電流データｉ（ｄａｔａ）が入力される。ＭＰ１／Ｄは接地されたＥＬ素子１０１の電流注入端子に接続されている。

図１１の当該回路の動作のタイミングチャートを示す。時刻ｔ０以前において、当該画素に入力された行制御信号Ｐ１、Ｐ２は「Ｈ」レベルであるため、ＭＰ３及びＭＰ４は共にオフであり、容量Ｃ１及びＭＰ１のゲート容量に保持された充電電圧によって決定されたＭＰ１／Ｇ電圧によって、ＥＬ素子１０１に電流が注入され、これに応じて該ＥＬ素子１０１は発光している。

時刻ｔ０において、行制御信号Ｐ１、Ｐ２が共に「Ｌ」レベルに変化すると同時に、電流データｉ（ｘ）が入力される。行制御信号Ｐ１、Ｐ２が「Ｌ」レベルであることから、ＭＰ３、ＭＰ４が共にオンとなり、電流データｉ（ｘ）がＭＰ２／Ｓに供給され、これに応じてＭＰ２／Ｇの電圧が設定され、容量Ｃ１、ＭＰ１、ＰＭ２のゲート容量が充電され、電流データｉ（ｘ）に対応した電流がＥＬ素子１０１に注入され始める。

電流データｉ（ｘ）が確定している時刻ｔ１において、行制御信号Ｐ２が「Ｈ」レベルに変化してＭＰ３がオフとなり、ＭＰ２／Ｇ電圧の設定動作が終了して保持動作に移行する。

時刻ｔ２において、行制御信号Ｐ１も「Ｈ」レベルに変化し、ＭＰ２への電流供給を停止するが、電流データｉ（ｘ）によって設定されたＭＰ２／Ｇ電圧は保持されたままであり、引き続きｔ０〜ｔ１で設定されたＭＰ１／Ｇ電圧によって、ＥＬ素子１０１の発光が継続する。当該発光は、再びＭＰ１／Ｇ電圧が設定されるまで継続する。

図１２に画素の回路構成の他の例を示す。図１３はその動作のタイミングチャートである。図中の符号は図１０と同様である。

図１２の回路において、時刻ｔ０以前は、当該画素に入力される行制御信号Ｐ１は「Ｌ」レベル、Ｐ２は「Ｈ」レベルである。よって、ＭＰ２及びＭＮ１は共にオフであり、ＭＰ３がオンであるので、容量Ｃ１及びＭＰ１のゲート容量に保持された充電電圧によって決定されたＭＰ１／Ｇ電圧によってＥＬ素子１０１に電流が注入され、これに応じて該ＥＬ素子は発光している。

時刻ｔ０において、行制御信号Ｐ１が「Ｈ」レベルに、Ｐ２が「Ｌ」レベルに変化すると同時に、当該画素に電流データｉ（ｘ）が供給される。ＭＰ２、ＭＮ１が共にオンし、ＭＰ３がオフとなるため、ＥＬ素子１０１への電流注入は停止して消灯する。さらに、ＭＰ２に電流データｉ（ｘ）が供給されるため、これに応じてＭ２／Ｇ電圧が設定され、容量Ｃ１及びＭＰ１のゲート容量が充電される。

電流データｉ（ｘ）が確定している時刻ｔ１において、行制御信号Ｐ２は再び「Ｈ」レベルに変化してＭＰ２がオフとなり、ＭＰ１／Ｇ電圧の設定動作が終了し、保持動作に移行する。

時刻ｔ２において、行制御信号Ｐ１は「Ｌ」レベルに変化し、ＭＰ１への電流供給が停止すると同時にＭＰ３がオンし、ｔ０〜ｔ１で設定されたＭＰ１／Ｇ電圧により、ＭＰ１のドレイン電流がＥＬ素子１０１に注入され、発光する。当該発光は、再びＭＰ１／Ｇ電圧が設定されるまで継続される。

次に、水平走査回路とその動作について説明する。図２に、本実施形態の表示パネル装置の水平走査回路の動作にかかるタイミングチャートを示す。

図１の装置において、タイミング制御装置１は、タイミング信号Ｋ、スタート信号ＳＰ、及び、映像信号Ｖｉｄｅｏを表示パネル２の水平走査回路２０に出力する。尚、タイミング信号Ｋ、スタート信号ＳＰは、それぞれ差動の信号ＫＢ、ＳＰＢも同時に出力されるが、図１及び下記の説明においては便宜上省略する。映像信号Ｖｉｄｅｏは、例えばカラー画像用のＲＧＢ３線信号である。

タイミング信号Ｋは、外部より入力されたクロック信号Ｋ０を分周する、例えば、ＩＴＵ−Ｒ６０１の規格の一つである２７ＭＨｚを分周して得られるクロック信号、或いは、ＰＬＬ等で作成されるクロック信号である。サンプリングのタイミングを整えるためのタイミング信号Ｋは、表示パネル２内においても差動で扱われることが望ましいが、図１及び下記の説明においては便宜上、単相信号で示す。

一般的には、外部制御回路であるタイミング制御装置１は、ＣＭＯＳプロセスＬＳＩで構成され、その電源電圧は３〜５Ｖ程度である。一方、表示パネル２に配置される水平走査回路２０はＴＦＴプロセスで構成され、その電源電圧は１０Ｖ程度と、タイミング制御装置１に比較して高い。従って、タイミング信号Ｋ、スタート信号ＳＰは、タイミング制御装置１から出力されて水平走査回路２０に入力される際に、５Ｖ系から１０Ｖ系へのレベル変換が必要となる。そのため、これら信号は、先ず、レベル変換手段（ＩＦ）３、１２にそれぞれ入力される。

レベル変換手段３にて変換されたタイミング信号Ｋｘは、本発明にかかるサンプリング信号発生手段であるシフトレジスタ（ＳＲ）４のクロック入力端子に入力される。

図３に、レベル変換手段３の回路構成例を示す。図中、ＭＮ１〜ＭＮ４はｎ型トランジスタを、ＭＰ１〜ＭＰ５はｐ型トランジスタを、ＶＤＤは電源を、Ｎｉは負極性入力信号を、Ｐｉは正極性入力信号を示す。図３の回路においては、ＭＮ１〜４のゲート−ソース間電圧に、入力レベルとして、５Ｖ程度の差動信号を印加し、ＧＮＤ−ＶＤＤ振幅、例えば１０Ｖ程度の出力を得ることができる。尚、レベル変換手段１２についても、同様の回路構成が適用される。

スタート信号ＳＰは、レベル変換手段１２にて変換され、Ｈ０として出力され、シフトレジスタ群の１番目のシフトレジスタ４のデータ入力端子に入力される。シフトレジスタ４は、画像表示部６のｎ列の画素列に対し、例えば図４の示すような回路構成のＤ型フリップフロップ（ＤＦＦ）ｎ個を縦続接続してシフトレジスタ群を構成する。図４はクロックドインバータで構成される回路構成例であり、図中のＫｘＢは、タイミング信号Ｋｘの差動の信号である。また、ｓｐ１〜ｓｐ４はサンプリング信号である。Ｋｘ、ＫｘＢは奇数番目のシフトレジスタと偶数番目のシフトレジスタとで逆の入力となる。

列制御回路５には、映像信号Ｖｉｄｅｏと、シフトレジスタ４から出力されたサンプリング信号ｓｐとが入力され、該サンプリング信号ｓｐのタイミングによって、映像信号Ｖｉｄｅｏをサンプルホールドし、表示信号を出力する。図９に、当該制御回路５の回路構成例を示す。図中、ＭＮ１〜ＭＮ８はｎ型ＴＦＴ、Ｃ１〜Ｃ４は容量、ＲＥＦは基準信号、ＶＢは基準電流設定バイアス、９１は電圧電流変換回路（ｇｍ）、Ｐ１１、Ｐ１２は、線順次化のため１行走査毎にＨ／Ｌ極性の変化する互いに差動の制御信号であり、ｓｐａ、ｓｐｂはそれぞれＰ１１、Ｐ１２が「Ｌ」の時、選択的に出力されるサンプリング信号（ｓｐ）である。

図９の回路においては、サンプリング信号ｓｐａ、ｓｐｂが「Ｈ」の期間に映像信号Ｖｉｄｅｏがサンプルホールドされる。サンプリング動作においては、サンプリング信号ｓｐａ、ｓｐｂの立ち下がり時、即ち、ホールドするタイミングにおいて、当該画素列の映像信号Ｖｉｄｅｏが存在していること、また、サンプリング期間と当該画素列の映像信号Ｖｉｄｅｏの重複している期間、即ち当該画素列の映像信号Ｖｉｄｅｏをサンプリングする時間をなるべく長くすることが望まれる。

以下に、本発明にかかるサンプリング信号の遅延の補正について説明する。

本実施形態においては、シフトレジスタ群の最終段に、ダミー信号発生手段として、シフトレジスタ４と同じ構成のダミーシフトレジスタ８が接続されており、該ダミーシフトレジスタ８には、シフトレジスタ４と同様にタイミング信号Ｋｘが入力され、ダミーサンプリング信号Ｓｐｙが出力される。該ダミーサンプリング信号Ｓｐｙは、第１の信号帰還手段１０によってタイミング制御装置１へ帰還されると同時に、ダミーシフトレジスタ８の後段に配置された遅延手段９に入力され、該遅延手段９において遅延され、遅延サンプリング信号ＤＬＳｐｙとして出力される。遅延サンプリング信号ＤＬＳｐｙは、第２の信号帰還手段１１によってタイミング制御装置１へ帰還される。遅延手段９におけるダミーサンプリング信号の遅延量は、レベル変換手段３の入出力における遅延量（図１のｔ１）及びシフトレジスタ４の入出力における遅延量（図１のｔ２）の和、即ち、タイミング制御装置１の出力Ｋとシフトレジスタ４の出力ｓｐ１との位相差に相当する。

図５に、遅延手段の回路構成例を示す。図中、ＭＮ１〜ＭＮ３はｎ型ＴＦＴ、ＭＰ１〜ＭＰ５はｐ型ＴＦＴ、ＶＤＤは電源である。

図５の回路において、ＳＲ遅延モデル回路は図１におけるシフトレジスタ４の入出力遅延と等価になるようモデル化したものであり、ＩＦ遅延モデル回路はレベル変換手段３の入出力遅延と等価になるようモデル化したものである。厳密に言えば、ＩＦ遅延モデル回路におけるＭＮ１〜ＭＮ３の入力レベルは、ＴＦＴ回路電源電圧の１０Ｖ程度であり、図３のレベル変換手段３におけるＭＮ１〜ＭＮ３の入力レベルは、タイミング制御装置１の電源電圧に基づく５Ｖ程度であり、駆動能力の差により遅延時間に差を生じる。そのため、入力レベルの差分のドレイン電流が等しくなるように、ＭＮ１〜ＭＮ３のゲートサイズを設定することにより、ＩＦ遅延モデル回路を設計することが好ましい。

図６に、第１の信号帰還手段１０の回路構成例、及び該回路構成とタイミング制御装置１との接続例を示す。当該構成例、接続例は、第２の信号帰還手段１１にも適用される。図中、Ｒ０１は抵抗素子であり、図５と同じ部材には同じ符号を付した。

図６の回路において、制御信号Ｔ１が「Ｈ」レベルの時には、ＭＰ１はオフであり、電源ＶＤＤ１とＧＮＤ間には電流は流れず、第１の信号帰還手段１０はｎ型トランジスタであるＭＮ１のソースが接地されたオープンドレイン構造となる。図６においては、第１の信号帰還手段１０の負荷として出力端子に抵抗素子Ｒ０１が接続され、該抵抗素子Ｒ０１の他端は基準電位（図１のＶ３）として、タイミング制御装置１の電源ＶＤＤ２に接続されている。第１の信号帰還手段１から出力される第１の帰還信号ＳＰＨ１は抵抗素子Ｒ０１が接続された基準電位以上の電圧にはならないため、タイミング制御装置１の入力インターフェースの許容電圧範囲内に上記基準電位を設定すれば良い。よって、第１の帰還信号ＳＰＨ１は通常ＶＤＤ２であって、ダミーサンプリング信号Ｓｐｙの「Ｈ」レベルの入力によって、ＭＮ１の駆動能力によって寄生容量Ｃ１を放電し、「Ｌ」レベルに変位し、Ｓｐｙ＝Ｌ入力で、時定数Ｔ＝Ｒ０１・Ｃ１で上昇する。

図６の構成は、第２の信号帰還手段１１にも適用され、その場合、図６の抵抗素子Ｒ０１に対応する抵抗素子は図１のＲ０２であり、図６の容量Ｃ１に対応する容量は図１のＣ２である。

図６におけるＭＮ１の駆動能力、及び寄生容量Ｃ１の容量値が表示パネル間、表示パネル２とタイミング制御装置１で構成する表示パネル装置間でばらついた場合も、第１の帰還信号ＳＰＨ１と、第２の信号帰還手段から出力される第２の帰還信号ＳＰＨ２との間での相対性は良好であるため、図６の構成の第１、第２の信号帰還手段１０、１１により出力される第１、第２の帰還信号ＳＰＨ１、ＳＰＨ２の位相差は保持される。

尚、表示パネルの製造時の検査などにおいて、図６において、タイミング制御装置１、抵抗素子Ｒ０１などを接続しない構成として、表示パネル２単独での帰還信号ＳＰＨを出力させる場合には、制御信号Ｔ１を「Ｌ」とすることで、ＧＮＤ−ＶＤＤ１振幅のＳＰＨを出力することもできる。

タイミング制御装置１の、サンプリング信号遅延の補正にかかる部位の構成を図７に、その動作のタイミングチャートを図８にそれぞれ示す。図中、１３はカウンタ、１４は分周手段、１５は位相シフタ、１６はＤ／Ａ変換器である。

図７において、外部から入力されたクロック信号Ｋ０が分周手段１４のクロック入力端子に入力され、水平同期信号ＨＤでリセットされ、４分周したタイミング信号Ｋが出力される。

カウンタ１３のクロック信号端子には、クロック信号Ｋ０が入力され、同期リセット端子に第１の帰還信号ＳＨＰ１が入力され、イネーブル端子には第２の帰還信号ＳＨＰ２が入力される。カウンタ１３は、第１の帰還信号ＳＰＨ１が「Ｈ」レベルから「Ｌ」レベルに変位後のクロック信号Ｋ０の入力でカウントを開始し、第１の帰還信号ＳＨＰ１が「Ｌ」レベルで且つ第２の帰還信号ＳＨＰ２が「Ｈ」レベルの期間、カウントアップを行う。次いで、第２の期間信号ＳＨＰ２が「Ｌ」レベルに変位した時点でカウントを停止し、カウント値Ｄｓをホールド及びラッチし、出力する。

位相シフタ１５には、タイミング信号Ｋ、クロック信号Ｋ０及びカウンタ３のカウント値Ｄｓが入力され、タイミング信号Ｋを、クロック信号Ｋ０の周期のＤｓ倍だけ位相シフトさせたシフト信号ＫｓをＤ／Ａ変換器１６のクロック端子に出力する。

Ｄ／Ａ変換器１６のデータ入力端子には、外部から入力された映像信号データＶＤＡＴが入力され、シフト信号ＫｓのタイミングでＤ／Ａ変換され、アナログ変換された映像信号Ｖｉｄｅｏが表示パネル２へ出力される。

図８に示したタイミングは、第１及び第２の帰還信号ＳＰＨ１、ＳＰＨ２の位相差がクロック信号Ｋ０の２．５倍の場合であり、アナログ映像信号Ｖｉｄｅｏの遅延量をクロック信号Ｋ０の周期の３倍としている。アナログ映像信号Ｖｉｄｅｏに必要な遅延量は、第１及び第２の帰還信号ＳＨＰ１、ＳＨＰ２の位相差である。該位相差に満たない場合には、水平走査回路２０内でのサンプリング位相において映像信号Ｖｉｄｅｏの遅延が不足し、サンプリング終了以前に次の列の映像信号に変化してしまう。また、映像信号Ｖｉｄｅｏの遅延量が、第１及び第２の帰還信号ＳＨＰ１、ＳＨＰ２の位相差よりも大きすぎると、水平走査回路２０内でのサンプリング位相において映像信号Ｖｉｄｅｏの遅延が過大となり、該当列映像信号開始点からサンプリング終了までの実質的なサンプリング時間が不足し、十分なサンプリングが行えない。従って、映像信号Ｖｉｄｅｏを遅延させる遅延量の条件は、第１及び第２の帰還信号ＳＨＰ１、ＳＨＰ２の位相差以上で、極力その位相差に近いことが望まれる。これを、クロック信号Ｋ０周期を用いて、カウント／位相シフトするようなデジタル処理で行うは、実際の第１及び第２の帰還信号ＳＨＰ１、ＳＨＰ２の位相差をクロック信号Ｋ０周期で除した値の切り上げとなるように構成すればよい。

〔実施形態２〕
本発明第２の表示パネル装置の好ましい実施形態のブロック図を図１４に、動作のタイミングチャートを図１５に示す。図中、図１と同じ部材には同じ符号を付した。

本実施形態と先の実施形態１との構成上の違いは、ダミーサンプリング信号Ｓｐｙを出力するダミーシフトレジスタ８’及び遅延サンプリング信号ＤＬＳｐｙを出力する遅延手段９’の構成である。本実施形態においては、ダミーシフトレジスタ８’が、サンプリング信号のパルス幅変更手段を兼ねている。本実施形態においても、ダミーサンプリング信号Ｓｐｙを出力するダミーシフトレジスタ８’は実施形態１と同様に、シフトレジスタ群の最終段のシフトレジスタ４に接続され、該シフトレジスタ４の出力Ｈｎがダミーシフトレジスタ８’のデータ端子に入力される。また、実施形態１と同様に、ダミーシフトレジスタ８’のクロック端子にはタイミング信号Ｋｘが入力される。さらに、本実施形態においては、ダミーシフトレジスタ８’にはリセット端子を介して水平同期信号ＨＤが入力される。ダミーシフトレジスタ８’は、Ｈｎの「Ｈ」レベルの入力をクロック信号Ｋｘの立ち上がりエッジでラッチし、水平同期信号ＨＤの「Ｈ」レベルの入力が有るまで当該ラッチを保持し、水平同期信号「Ｈ」レベルの入力により「Ｌ」レベルのダミーサンプリング信号Ｓｐｙを出力する。

図１６に、本実施形態で用いられるダミーシフトレジスタ８’の回路構成例を示す。図中の符号は、図４と同様である。当該回路において、クロック端子に入力されるタイミング信号Ｋｘから、出力されるダミーサンプリング信号Ｓｐｙの立ち上がりまでの遅延量は、図４のシフトレジスタ４とクロック端子から出力端子までの構成が同じであるため、該シフトレジスタ４の遅延量（図１５のｔ２）と等価である。

本実施形態においては、実施形態１で説明したダミーサンプリング信号Ｓｐｙ、及びこれを遅延させた遅延サンプリング信号ＤＬＳｐｙの立ち下がりエッジとタイミング信号Ｋｘの位相関係は同じで、ダミーサンプリング信号Ｓｐｙと遅延サンプリング信号ＤＬＳｐｙの「Ｌ」レベルのパルス幅を広くして帰還させた点に特徴を有する。

本発明においては、第１及び第２の表示パネル装置のいずれにおいても、タイミング信号Ｋと、水平走査回路において出力されるサンプリング信号ｓｐとの位相差と同等の、第１及び第２の帰還信号の位相差に応じてタイミング信号Ｋと映像信号Ｖｉｄｅｏの位相差を制御することが本質である。さらに言えば、第１及び第２の帰還信号の位相差を検出することにより、帰還経路の遅延量を相殺することが重要である。従って、本発明の構成は、上述の説明に限定されるものではない。

例えば、上記実施形態１、２として、第１及び第２の帰還信号ＳＰＨ１、ＳＰＨ２の位相差に応じて映像信号Ｖｉｄｅｏの位相を遅延させた形態を示したが、映像信号Ｖｉｄｅｏの位相を固定して、タイミング信号Ｋ及びＳＰ信号の位相を進めることにより、両者の位相差を適切に調整することも可能である。また、上記実施形態１、２では、ダミー信号発生手段であるダミーシフトレジスタ８を、シフトレジスタ群の後段に配置したが、前段であってもかまわない。また、レベル変換回路３、１２や、シフトレジスタ４の回路構成など、例示した以外の回路構成であっても良く、位相計測手段や位相制御手段等も、上述の構成に限定されるものではない。

本発明の第１の表示パネル装置の一実施形態のブロック図である。 図１の表示パネル装置の動作のタイミングチャートである。 図１の表示パネル装置のレベル変換手段の回路構成例である。 図１の表示パネル装置のシフトレジスタの回路構成例である。 図１の表示パネル装置の遅延手段の回路構成例である。 図１の表示パネル装置の信号帰還手段とタイミング制御装置の接続例である。 図１の表示パネル装置のタイミング制御装置の部分構成図である。 図７のタイミング制御装置の部分構成の動作のタイミングチャートである。 図１の表示パネル装置の列制御回路の回路構成例である。 本発明の表示パネル装置の画素の回路構成例である。 図１０の画素の動作のタイミングチャートである。 本発明の表示パネル装置の画素の他の回路構成例である。 図１２の画素の動作のタイミングチャートである。 本発明第２の表示パネル装置の一実施形態のブロック図である。 図１４の表示パネル装置の動作のタイミングチャートである。 図１４の表示パネル装置のダミーシフトレジスタの回路構成例である。

符号の説明

１ タイミング制御装置
２ 表示パネル
３、１２ レベル変換手段
４ シフトレジスタ
５ 列制御回路
６ 画像表示部
７ 垂直走査回路
８、８’ ダミーシフトレジスタ
９、９’ 遅延手段
１０ 第１の信号帰還手段
１１ 第２の信号帰還手段
１３ カウンタ
１４ 分周手段
１５ 位相シフタ
１６ Ｄ／Ａ変換器
２０ 水平走査回路
２１ 画素
９１ 電圧電流変換回路
１０１ ＥＬ素子
Ｃ１〜Ｃ４ 容量
ＩＦ レベル変換手段
ＤＬＳｐｙ 遅延サンプリング信号
Ｄｒｖ 信号帰還手段
Ｄｓ カウント値
ＨＤ 水平同期信号
ｉ（ｄａｔａ） 電流データ
Ｋ０ クロック信号
Ｋ、ＫＢ、Ｋｘ、ＫｘＢ タイミング信号
Ｋｓ シフト信号
ＭＮ１〜ＭＮ８ ｎ型トランジスタ
ＭＰ１〜ＭＰ５ ｐ型トランジスタ
ｐ１〜ｐｍ 垂直走査線
Ｐ１、Ｐ２ 行制御信号
Ｐ１１、Ｐ１２ 列制御信号
Ｒ０１、Ｒ０２ 抵抗素子
ＲＥＦ 基準信号
ｓｐ、ｓｐ１〜ｓｐｎ、ｓｐａ、ｓｐｂ サンプリング信号
ＳＰ、ＳＰＢ スタート信号
ＳＰＨ１ 第１の帰還信号
ＳＰＨ２ 第２の帰還信号
Ｓｐｙ ダミーサンプリング信号
ＳＲ シフトレジスタ
Ｔ１ 制御信号
ＶＢ 基準電流設定バイアス
Ｖ３ 基準電位
ＶＤＤ、ＶＤＤ１、ＶＤＤ２ 電源
ＶＤＡＴ 映像信号データ
Ｖｉｄｅｏ 映像信号

Claims (8)

1. 水平走査回路と垂直走査回路と画像表示部とを有する表示パネルと、タイミング信号と映像信号とスタート信号とを上記水平走査回路に出力する手段を有するタイミング制御装置とを備えた表示パネル装置において、
   上記水平走査回路が、
   上記画像表示部の画素列毎に対応して配置し、上記タイミング信号とスタート信号とに基づいてサンプリング信号を発生するサンプリング信号発生手段と、
   上記サンプリング信号発生手段に接続され、該手段と同じ構成のダミー信号発生手段と、
   上記ダミー信号発生手段から出力されたダミーサンプリング信号を遅延させる遅延手段と、
   上記ダミー信号発生手段から出力されたダミーサンプリング信号を上記タイミング制御装置に帰還させる第１の信号帰還手段と、
   上記遅延手段から出力された遅延サンプリング信号を上記タイミング制御装置に帰還させる第２の信号帰還手段と、を有し、
   上記タイミング制御装置が、
   上記第１の信号帰還手段により帰還された第１の帰還信号と、上記第２の信号帰還手段より帰還された第２の帰還信号の位相差に応じて、タイミング信号と映像信号の位相差を制御する手段を備えたことを特徴とする表示パネル装置。
2. 上記遅延手段の遅延量が、タイミング制御装置から出力されたタイミング信号と、上記サンプリング信号発生手段から出力されたサンプリング信号との位相差に相当する請求項１に記載の表示パネル装置。
3. 上記第１及び第２の信号帰還手段の出力構造が、ｎ型トランジスタのオープンドレイン構造であり、
   上記第１の信号帰還手段の出力端子に第１の抵抗素子の一端が接続され、
   上記第２の信号帰還手段の出力端子に第２の抵抗素子の一端が接続され、
   上記第１の抵抗素子の他端及び第２の抵抗素子の他端が互いに接続されると同時に基準電位に接続されている請求項１または２に記載の表示パネル装置。
4. 上記第１及び第２の信号帰還手段の出力構造が、
   ｎ型トランジスタのオープンドレイン構造、及び、電源−ＧＮＤ間に構成されるインバータ構造の間で、切り換え可能である請求項１乃至３のいずれかに記載の表示パネル装置。
5. 水平走査回路と垂直走査回路と画像表示部とを有する表示パネルと、タイミング信号と映像信号とスタート信号とを上記水平走査回路に出力する手段を有するタイミング制御装置とを備えた表示パネル装置において、
   上記水平走査回路が、
   上記画像表示部の画素列毎に対応して配置し、上記タイミング信号とスタート信号とに基づいてサンプリング信号を発生するサンプリング信号発生手段と、
   上記サンプリング信号発生手段に接続され、パルス幅を変更したサンプリング信号を発生するパルス幅変更手段と、
   上記パルス幅変更手段から出力されたダミーサンプリング信号を遅延させる遅延手段と、
   上記パルス幅変更手段から出力されたダミーサンプリング信号を上記タイミング制御装置に帰還させる第１の信号帰還手段と、
   上記遅延手段から出力された遅延サンプリング信号を上記タイミング制御装置に帰還させる第２の信号帰還手段と、を有し、
   上記タイミング制御装置が、
   上記第１の信号帰還手段により帰還された第１の帰還信号と、上記第２の信号帰還手段より帰還された第２の帰還信号の位相差に応じて、タイミング信号と映像信号の位相差を制御する手段を備えたことを特徴とする表示パネル装置。
6. 上記遅延手段の遅延量が、タイミング制御装置から出力されたタイミング信号と、上記サンプリング信号発生手段から出力されたサンプリング信号との位相差に相当する請求項５に記載の表示パネル装置。
7. 上記第１及び第２の信号帰還手段の出力構造が、ｎ型トランジスタのオープンドレイン構造であり、
   上記第１の信号帰還手段の出力端子に第１の抵抗素子の一端が接続され、
   上記第２の信号帰還手段の出力端子に第２の抵抗素子の一端が接続され、
   上記第１の抵抗素子の他端及び第２の抵抗素子の他端が互いに接続されると同時に基準電位に接続されている請求項５または６に記載の表示パネル装置。
8. 上記第１及び第２の信号帰還手段の出力構造が、
   ｎ型トランジスタのオープンドレイン構造、及び、電源−ＧＮＤ間に構成されるインバータ構造の間で、切り換え可能である請求項５乃至７のいずれかに記載の表示パネル装置。

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