JP5139242B2 - 表示パネルの駆動装置 - Google Patents

Description

本発明は、表示パネルの駆動装置に係り、特に、液晶パネル等の表示パネルの駆動装置に関するものである。

従来、表示パネル、例えば液晶パネルを駆動する場合には、液晶パネルに対して画像データの階調レベルに応じた電圧を印加して表示させる。この場合、液晶に対して印加する電圧は、液晶材料の特性劣化防止のために、一定周期的毎に印加する電圧を反転させる駆動方法を用いるのが一般的である。

例えば特許文献１には、高圧側アンプ及び低圧側アンプを備えた液晶用駆動回路が開示されている。

この特許文献１記載の発明によれば、高圧側アンプ及び低圧側アンプの電圧範囲がアンプを高圧側と低圧側とで分担させない場合と比較して狭いため、消費電力を低減することができる。

また、近年では、液晶表示装置の大画面化に伴い、液晶パネルを駆動する駆動装置に対しても様々な性能の向上が求められており、特に、液晶表示装置の大画面化に伴って液晶パネルのデータ線の負荷容量が増大していることから、駆動能力の向上が重要となってきている。これに対しては、例えばアンプ内に複数の出力段を並列接続することが考えられる。

従って、消費電力を低減すると共に駆動能力の向上を図るために、例えば特許文献１に記載されたような高圧側アンプ及び低圧側アンプを備えると共に、各アンプ内に複数の出力段を並列接続した構成の駆動回路を表示パネルの駆動回路として用いることが考えられる。

図１０には、このような駆動回路の概略構成を示した。同図に示す表示パネルの駆動回路２００は、駆動回路の電源範囲の最高電圧であるＶＤＤを上限とし、ＶＤＤと前記電源範囲の最低電圧であるＶＳＳ（接地）との中間の電圧ＶＤＭを下限とする正極出力範囲の電圧を出力する高圧側アンプであるソースアンプ２０２、電圧ＶＳＳを下限とし電圧ＶＤＭを上限とする負極出力範囲の電圧を出力する低圧側アンプであるシンクアンプ２０４、スイッチ２０６を含んで構成されている。ソースアンプ２０２は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１が直列接続された第１の高電圧側出力回路２０２Ａ、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２が直列接続された第２の高電圧側出力回路２０２Ｂ等を含んで構成されている。また、シンクアンプ２０４は、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３が直列接続された第１の低電圧側出力回路２０４Ａ、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４が直列接続された第２の低電圧側出力回路２０４Ｂ等を含んで構成されている。このように、ソースアンプ２０２及びシンクアンプ２０４ともに出力回路が２段構成となっている。

なお、各ＭＯＳトランジスタの耐圧は、少なくとも電圧ＶＤＤと電圧ＶＳＳとの差以上の電圧に耐えうる高耐圧のＭＯＳトランジスタである。すなわち、各出力回路のＰＭＯＳトランジスタのバックゲートには電圧ＶＤＤが印加され、ＮＭＯＳトランジスタのバックゲートには電圧ＶＳＳが印加される。

また、スイッチ２０６は、例えば入力された極性信号ＰＯＬがハイレベル（以下、‘Ｈ’）の場合はソースアンプ２０２からの出力信号電圧ＳＯＡＭＰを出力端子ＯＵＴ１に出力すると共に、シンクアンプ２０４からの出力信号電圧ＳＩＡＭＰを出力端子ＯＵＴ２に出力する。一方、入力された極性信号ＰＯＬがローレベル（以下、‘Ｌ’）の場合はソースアンプ２０２からの出力信号電圧ＳＯＡＭＰを出力端子ＯＵＴ２に出力すると共に、シンクアンプ２０４からの出力信号電圧ＳＩＡＭＰを出力端子ＯＵＴ１に出力する。
特開平１０−６２７４４号公報

しかしながら、図１０に示したような構成の駆動回路２００では、各アンプの１段目の出力回路と２段目の出力回路を構成する各ＭＯＳトランジスタを高耐圧のＭＯＳトランジスタで構成しているため、各アンプのレイアウト面積が大きい、という問題があった。

レイアウト面積を小さくするためには、例えば各アンプの１段目の出力回路を構成するＭＯＳトランジスタを高耐圧のＭＯＳトランジスタよりも耐圧が低い中耐圧のＭＯＳトランジスタと用いることが考えられるが、この場合、中耐圧のＭＯＳトランジスタのバックゲートには、電圧ＶＤＤと電圧ＶＳＳとの中間の電圧ＶＤＭが印加される。

このように中耐圧のＭＯＳトランジスタを用いた場合、ソースアンプ２０２やシンクアンプ２０４の出力電圧が電圧範囲外になってしまう虞がある。すなわち、ソースアンプ２０２の出力電圧が電圧ＶＤＭ未満になったり、シンクアンプ２０４の出力電圧が電圧ＶＤＭ以上になったりする場合がある。

この点について、図１１を参照して説明する。同図（Ａ）、（Ｂ）は、出力端子ＯＵＴ１、ＯＵＴ２の出力パターン例を、同図（Ｃ）、（Ｄ）には、ソースアンプ２０２及びシンクアンプ２０４の出力例を示した。なお、同図（Ａ）は、ソースアンプ２０２が電圧ＶＤＤ付近の電圧を出力していた場合、シンクアンプ２０４が電圧ＶＤＭ付近の電圧を出力していた場合の出力パターンであり、同図（Ｂ）は、ソースアンプ２０２が電圧ＶＤＭ付近の電圧を出力していた場合、シンクアンプ２０４が電圧ＶＳＳ付近の電圧を出力していた場合の出力パターンである。

ここで、例えば図１１（Ａ）に示す出力パターン例の場合のように、電圧ＶＤＤ付近の電圧を出力している出力端子ＯＵＴ１の出力電圧が正極出力範囲から負極出力範囲へと極性が切り替わると共に、電圧ＶＤＭ付近の電圧を出力している出力端子ＯＵＴ２の出力電圧が負極出力範囲から正極出力範囲へと極性が切り替わる場合、スイッチ２０６を介して各アンプの出力信号電圧が負荷側に引っ張られるため、同図（Ｃ）に示すように、ソースアンプ２０２の出力信号電圧ＳＯＡＭＰが急激に低下すると共に、シンクアンプ２０４の出力信号電圧ＳＩＡＭＰが急激に上昇する。この結果、同図（Ｃ）に示すように、シンクアンプ２０４の出力信号電圧ＳＩＡＭＰが、シンクアンプ２０４の電圧範囲（ＳＩＮＫ範囲）の上限である電圧ＶＤＭを越えてしまう期間２０８が発生してしまう。

一方、例えば図１１（Ｂ）に示す出力パターン例の場合のように、電圧ＶＤＭ付近の電圧を出力している出力端子ＯＵＴ１の出力電圧が正極出力範囲から負極出力範囲へと極性が切り替わると共に、電圧ＶＳＳ付近の電圧を出力している出力端子ＯＵＴ２の出力電圧が負極出力範囲から正極出力範囲へと極性が切り替わる場合、スイッチ２０６を介して各アンプの出力信号電圧が負荷側に引っ張られるため、同図（Ｄ）に示すように、ソースアンプ２０２の出力信号電圧ＳＯＡＭＰが急激に低下すると共に、シンクアンプ２０４の出力信号電圧ＳＩＡＭＰが急激に上昇する。この結果、同図（Ｄ）に示すように、ソースアンプ２０２の出力信号電圧ＳＯＡＭＰが、ソースアンプ２０２の電圧範囲（ＳＯＵＲＣＥ範囲）の下限である電圧ＶＤＭより低下してしまう期間２１０が発生してしまう。

このような現象が発生すると、ラッチアップが発生し、電源供給を停止させない限り回路が故障してしまう虞がある、という問題があった。

本発明は、上述した課題を解決するために提案されたものであり、回路のレイアウト面積を小さくすることができると共に、回路の故障を防ぐことができる表示パネルの駆動装置を提供することを目的とする。

上記目的を達成するために、請求項１記載の発明は、予め定めた電源範囲の上限である最高電圧と、当該最高電圧と前記電源範囲の下限である最低電圧との間の第１の中間電圧と、の間の電圧を出力する高電圧側オペアンプであって、表示パネルの表示セルを駆動するための高電圧側駆動信号と所定の入力信号との差に基づく信号を出力する高電圧側差動回路と、前記高電圧側差動回路から出力された信号が入力され、少なくとも前記最高電圧と前記第１の中間電圧との差以上の耐圧である第１の所定耐圧の第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタが直列接続された第１の高電圧側出力回路と、前記第１の高電圧側出力回路から出力された信号が入力され、少なくとも前記最高電圧と前記最低電圧との差以上の耐圧である第２の所定耐圧の第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタが直列接続された第２の高電圧側出力回路と、前記第１の高電圧側出力回路と前記第２の高電圧側出力回路との間に設けられ、前記第１の高電圧側出力回路の所定部位の電圧が前記第１の中間電圧よりも低くなるのを防止するための電圧低下防止用ＭＯＳトランジスタと、を含む高電圧側オペアンプと、前記最低電圧と、前記最高電圧と前記最低電圧との間の第２の中間電圧と、の間の電圧を出力する低電圧側オペアンプであって、前記表示セルを駆動するための低電圧側駆動信号と所定の入力信号との差に基づく信号を出力する低電圧側差動回路と、前記低電圧側差動回路から出力された信号が入力され、少なくとも前記第２の中間電圧と前記最低電圧との差以上の耐圧である第３の所定耐圧の第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタが直列接続された第１の低電圧側出力回路と、前記第１の低電圧側出力回路から出力された信号が入力され、前記第２の所定耐圧の第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタが直列接続された第２の低電圧側出力回路と、前記第１の低電圧側出力回路と前記第２の低電圧側出力回路との間に設けられ、前記第１の低電圧側出力回路の所定部位の電圧が前記第２の中間電圧よりも高くなるのを防止するための電圧上昇防止用ＭＯＳトランジスタと、を含む低電圧側オペアンプと、前記表示セルに出力する信号を、所定の極性信号に基づいて、前記高電圧側オペアンプからの出力信号及び前記低電圧側オペアンプからの出力信号の何れかに切り替える切替回路と、を備えたことを特徴とする。

この発明によれば、高電圧側オペアンプの第１の高電圧側出力回路と第２の高電圧側出力回路との間に電圧低下防止用ＭＯＳトランジスタを備えると共に、第１の高電圧側出力回路を第１の所定耐圧（中耐圧）のＭＯＳトランジスタ、第２の高電圧側出力回路を第２の所定耐圧（高耐圧）のＭＯＳトランジスタで構成している。また、低電圧側オペアンプの第１の低電圧側出力回路と第２の低電圧側出力回路との間に電圧上昇防止用ＭＯＳトランジスタを備えると共に、第１の低電圧側出力回路を第３の所定耐圧（中耐圧）のＭＯＳトランジスタ、第２の低電圧側出力回路を第２の所定耐圧（高耐圧）のＭＯＳトランジスタで構成している。

これにより、第１の高電圧側出力回路の所定部位の電圧が第１の中間電圧よりも低くなるのを防止することができると共に、第１の低電圧側出力回路の所定部位の電圧が第２の中間電圧よりも高くなるのを防止することができ、回路の故障を防ぐことができる。また、全て高耐圧のＭＯＳトランジスタで出力回路を構成する場合と比較して回路のレイアウト面積を小さくすることができる。

なお、請求項２に記載したように、前記電圧低下防止用ＭＯＳトランジスタが、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点と、前記第２のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの接続点と、の間に設けられた構成とすることが好ましい。

また、請求項３に記載したように、前記電圧低下防止用ＭＯＳトランジスタが、前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートとの間に設けられた構成とすることが好ましい。

また、請求項４に記載したように、前記電圧上昇防止用ＭＯＳトランジスタが、前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続点と、前記第４のＰＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続点と、の間に設けられた構成とすることが好ましい。

また、請求項５に記載したように、前記電圧上昇防止用ＭＯＳトランジスタが、前記第３のＮＭＯＳトランジスタのゲートと前記第４のＮＭＯＳトランジスタのゲートとの間に設けられた構成とすることが好ましい。

また、請求項６に記載したように、前記極性信号が反転する場合に、前記電圧低下防止用ＭＯＳトランジスタのゲートに前記第１の中間電圧を所定期間印加すると共に、前記電圧上昇防止用ＭＯＳトランジスタのゲートに前記第２の中間電圧を所定期間印加する電圧印加手段をさらに備えた構成としてもよい。

また、請求項７に記載したように、前記第１の中間電圧が、前記第２の中間電圧よりも低いことが好ましい。

また、請求項８に記載したように、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間に、第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタとが直列接続された第１のレベルシフタがさらに設けられた構成とすることが好ましい。

また、請求項９に記載したように、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの間に、第５のＮＭＯＳトランジスタと第６のＮＭＯＳトランジスタとが直列接続された第２のレベルシフタがさらに設けられた構成とすることが好ましい。

また、請求項１０に記載したように、前記第１のＮＭＯＳトランジスタのバックゲートには、前記第１の中間電圧が印加され、前記第２のＮＭＯＳトランジスタのバックゲートには、前記最低電圧が印加されることが好ましい。

また、請求項１１に記載したように、前記第３のＰＭＯＳトランジスタのバックゲートには、前記第２の中間電圧が印加され、前記第４のＰＭＯＳトランジスタのバックゲートには、前記最高電圧が印加されることが好ましい。

以上説明したように本発明によれば、回路のレイアウト面積を小さくすることができると共に、回路の故障を防ぐことができる、という効果を奏する。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。

図１は、本発明に係る表示パネルの駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。

図１に示すように、液晶表示装置は、駆動制御部１０、走査ドライバ部１１、ソースドライバ部１２、及びカラーＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ）液晶パネルとしての表示パネル２０から構成される。

表示パネル２０には、液晶層（図示せず）を駆動すべく、それぞれが２次元画面の水平方向に伸張するｍ個の走査ラインＳ_１〜Ｓ_ｍと、それぞれが２次元画面の垂直方向に伸張するｎ個のソースライン（赤色ソースラインＲ_１〜Ｒ_ｎ／３、緑色ソースラインＧ_１〜Ｇ_ｎ／３、青色ソースラインＢ_１〜Ｂ_ｎ／３）とが形成されている。更に、走査ライン及びソースラインの各交叉部の領域（破線にて囲まれた領域）には、１画素（赤色画素、緑色画素、又は青色画素）を担う表示セルが形成されている。各表示セルには、走査ラインを介して上記走査ドライバ部１１から供給された走査パルスに応じてオン状態になるトランジスタ（図示せず）が含まれている。このトランジスタは、そのオン状態時において、ソースラインを介して上記ソースドライバ部１２から供給された画素駆動電位を、液晶層を挟む電極各々（図示せず）の内の一方の電極に印加する。尚、液晶層を挟む電極各々の内の他方の電極には所定の基準電位ＶＣＯＭが固定印加されている。各表示セルは、上記画素駆動電位及び基準電位ＶＣＯＭによる電圧に対応した輝度表示を行う。

駆動制御部１０は、入力映像信号に基づき、各フレーム毎の駆動タイミングを表すフレーム同期信号、及び各種駆動制御信号（後述する）を生成し、これらを走査ドライバ部１１及びソースドライバ部１２に供給する。更に、駆動制御部１０は、入力映像信号に基づき、各画素毎の輝度レベルを例えばそれぞれ８ビットにて表す画素データＰＤを順次生成し、これを６個ずつ、ソースドライバ部１２に供給する。

すなわち、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、赤色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列Ｐ_Ｒ１、偶数番目に配列されているものを画素データ系列Ｐ_Ｒ２としてソースドライバ部１２に供給する。又、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、緑色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列Ｐ_Ｇ１、偶数番目に配列されているものを画素データ系列Ｐ_Ｇ２としてソースドライバ部１２に供給する。更に、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、青色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列Ｐ_Ｂ１、偶数番目に配列されているものを画素データ系列Ｐ_Ｂ２としてソースドライバ部１２に供給する。

例えば、駆動制御部１０は、図２に示すように、クロック信号ＣＬＫ１における最初のクロックパルスに応じて、 画素データ系列Ｐ_Ｒ１中における第１番目の画素データＰＤとしてＰＤ_Ｒ１、
画素データ系列Ｐ_Ｇ１中における第１番目の画素データＰＤとしてＰＤ_Ｇ１、
画素データ系列Ｐ_Ｂ１中における第１番目の画素データＰＤとしてＰＤ_Ｂ１、
画素データ系列Ｐ_Ｒ２中における第１番目の画素データＰＤとしてＰＤ_Ｒ２、
画素データ系列Ｐ_Ｇ２中における第１番目の画素データＰＤとしてＰＤ_Ｇ２、
画素データ系列Ｐ_Ｂ２中における第１番目の画素データＰＤとしてＰＤ_Ｂ２
をそれぞれ同時にソースドライバ部１２に供給する。

次に、クロック信号ＣＬＫ１における第２番目のクロックパルスに応じて、駆動制御部１０は、 画素データ系列Ｐ_Ｒ１中における第２番目の画素データＰＤとしてＰＤ_Ｒ３、
画素データ系列Ｐ_Ｇ１中における第２番目の画素データＰＤとしてＰＤ_Ｇ３、
画素データ系列Ｐ_Ｂ１中における第２番目の画素データＰＤとしてＰＤ_Ｂ３、
画素データ系列Ｐ_Ｒ２中における第２番目の画素データＰＤとしてＰＤ_Ｒ４、
画素データ系列Ｐ_Ｇ２中における第２番目の画素データＰＤとしてＰＤ_Ｇ４、
画素データ系列Ｐ_Ｂ２中における第２番目の画素データＰＤとしてＰＤ_Ｂ４
をそれぞれ同時にソースドライバ部１２に供給する。

次に、クロック信号ＣＬＫ１における第３番目のクロックパルスに応じて、駆動制御部１０は、 画素データ系列Ｐ_Ｒ１中における第３番目の画素データＰＤとしてＰＤ_Ｒ５、
画素データ系列Ｐ_Ｇ１中における第３番目の画素データＰＤとしてＰＤ_Ｇ５、
画素データ系列Ｐ_Ｂ１中における第３番目の画素データＰＤとしてＰＤ_Ｂ５、
画素データ系列Ｐ_Ｒ２中における第３番目の画素データＰＤとしてＰＤ_Ｒ６、
画素データ系列Ｐ_Ｇ２中における第３番目の画素データＰＤとしてＰＤ_Ｇ６、
画素データ系列Ｐ_Ｂ２中における第３番目の画素データＰＤとしてＰＤ_Ｂ６
をそれぞれ同時にソースドライバ部１２に供給する。

走査ドライバ部１１は、駆動制御部１０から供給されたフレーム同期信号に応じて、所定のピーク電圧を有する走査パルスを生成し、これを表示パネル２０の走査ラインＳ_１〜Ｓ_ｍ各々に順次、択一的に印加する。

ソースドライバ部１２は、駆動制御部１０から供給された６系統の画素データ系列、すなわち画素データ系列Ｐ_Ｒ１、Ｐ_Ｇ１、Ｐ_Ｂ１、Ｐ_Ｒ２、Ｐ_Ｇ２及びＰ_Ｂ２各々による各画素毎の画素データＰＤを取り込み、その画素データＰＤによって示される輝度レベルに対応したピーク電位を有する駆動パルスを１走査ライン分（ｎ個）ずつ生成する。この際、ソースドライバ部１２は、各走査パルスに同期して、その走査パルスの印加対象となった走査ラインに属する画素各々に対応した１走査ライン分（ｎ個）の駆動パルスを、それぞれに対応するソースライン（Ｒ_１〜Ｒ_ｎ／３、Ｇ_１〜Ｇ_ｎ／３、Ｂ_１〜Ｂ_ｎ／３）に印加する。

図３は、ソースドライバ部１２の概略構成を示す図である。

図３に示すように、ソースドライバ部１２は、第１ラッチ群６０６_１〜６０６_{（ｎ／６）}、シフトレジスタ６０７、第２ラッチ群６０８_１〜６０８_{（ｎ／６）}、時間差付加部６０９、画素駆動電位生成部ＧＰ_１〜ＧＰ_{（ｎ／６）}、及び出力ゲート部８０１_１〜８０１_{（ｎ／６）}から構成される。

図４は、図３に示される構成中から、第１ラッチ群６０６_１、第２ラッチ群６０８_１、画素駆動電位生成部ＧＰ_１及び出力ゲート部８０１_１を抜粋して、各モジュールの内部構成を示す図である。

シフトレジスタ６０７は、駆動制御部１０が１走査ライン分の駆動動作を開始させる度に送出する図２に示すようなＳＴＡＲＴ信号を、クロック信号ＣＬＫ１に応じて後段にシフトして行くフリップフロップＦＦ_１〜ＦＦ_{（ｎ／６）}から構成される。この際、フリップフロップＦＦ_１〜ＦＦ_{（ｎ／６）}各々の出力信号が、図２に示すような第１ロード信号Ｌ１_１〜Ｌ１_{（ｎ／６）}として、対応する第１ラッチ群６０６_１〜６０６_{（ｎ／６）}にそれぞれ供給される。

第１ラッチ群６０６_１〜６０６_{（ｎ／６）}はそれぞれが同一の内部構成、すなわち図４に示すようなラッチ１０３〜１０８から構成される。ラッチ１０３〜１０８は、画素データ系列Ｐ_Ｒ１、Ｐ_Ｇ１、Ｐ_Ｂ１、Ｐ_Ｒ２、Ｐ_Ｇ２及びＰ_Ｂ２各々中の画素データＰＤを、シフトレジスタ６０７から供給された第１ロード信号Ｌ１に応じてそれぞれ取り込んで記憶し、これらを第２ラッチ群６０８に送出する。

例えば第１ラッチ群６０６_１のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１_１に応じてそれぞれ、図２に示すような、 画素データ系列Ｐ_Ｒ１中における第１番目の画素データＰＤ_Ｒ１、
画素データ系列Ｐ_Ｇ１中における第１番目の画素データＰＤ_Ｇ１、
画素データ系列Ｐ_Ｂ１中における第１番目の画素データＰＤ_Ｂ１、
画素データ系列Ｐ_Ｒ２中における第１番目の画素データＰＤ_Ｒ２、
画素データ系列Ｐ_Ｇ２中における第１番目の画素データＰＤ_Ｇ２、
画素データ系列Ｐ_Ｂ２中における第１番目の画素データＰＤ_Ｂ２
を取り込んで記憶し、これらを第２ラッチ群６０８_１に送出する。

又、例えば第１ラッチ群６０６_２のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１_２に応じてそれぞれ、図２に示すような、 画素データ系列Ｐ_Ｒ１中における第２番目の画素データＰＤ_Ｒ３、
画素データ系列Ｐ_Ｇ１中における第２番目の画素データＰＤ_Ｇ３、
画素データ系列Ｐ_Ｂ１中における第２番目の画素データＰＤ_Ｂ３、
画素データ系列Ｐ_Ｒ２中における第２番目の画素データＰＤ_Ｒ４、
画素データ系列Ｐ_Ｇ２中における第２番目の画素データＰＤ_Ｇ４、
画素データ系列Ｐ_Ｂ２中における第２番目の画素データＰＤ_Ｂ４
を取り込んで記憶し、これらを第２ラッチ群６０８_２に送出する。

又、例えば第１ラッチ群６０６_３のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１_３に応じてそれぞれ、図２に示すような、 画素データ系列Ｐ_Ｒ１中における第３番目の画素データＰＤ_Ｒ５、
画素データ系列Ｐ_Ｇ１中における第３番目の画素データＰＤ_Ｇ５、
画素データ系列Ｐ_Ｂ１中における第３番目の画素データＰＤ_Ｂ５、
画素データ系列Ｐ_Ｒ２中における第３番目の画素データＰＤ_Ｒ６、
画素データ系列Ｐ_Ｇ２中における第３番目の画素データＰＤ_Ｇ６、
画素データ系列Ｐ_Ｂ２中における第３番目の画素データＰＤ_Ｂ６
を取り込んで記憶し、これらを第２ラッチ群６０８_３に送出する。

引き続き、図２に示す第１ロード信号Ｌ１_４〜Ｌ１_{（ｎ／６）}に応じて、順次、第１ラッチ群６０６_４〜６０６_{（ｎ／６）}各々に画素データＰＤが取り込まれると、すなわち、１走査ライン分の画素データＰＤが第１ラッチ群６０６_１〜６０６_{（ｎ／６）}に取り込まれると、駆動制御部１０は、図２に示すようなロード信号ＬＯＡＤを時間差付加部６０９に供給する。

時間差付加部６０９は、図２に示すように、上記ロード信号ＬＯＡＤをそのまま第２ロード信号Ｌ２_１として第２ラッチ群６０８_１に供給すると共に、このロード信号ＬＯＡＤを、それぞれ異なる時間差をもって出力したものを第２ロード信号Ｌ２_２〜Ｌ２_{（ｎ／６）}としてそれぞれ第２ラッチ群６０８_２〜６０８_{（ｎ／６）}に供給する。例えば、時間差付加部６０９は、図５に示す如く、それぞれが２つのインバーター素子を直列接続してなるバッファＢ_１〜Ｂ_{（ｎ／６）−１}から構成される。バッファＢ_１〜Ｂ_{（ｎ／６）−１}各々の出力が、それぞれ上記第２ロード信号Ｌ２_２〜Ｌ２_{（ｎ／６）}となる。この際、バッファＢ_１〜Ｂ_{（ｎ／６）−１}の各々は、入力信号を、インバーター素子２個分の遅延時間ＤＬの経過後に出力するという、いわゆる遅延素子として機能する。これにより、第２ロード信号Ｌ２_２は第２ロード信号Ｌ２_１よりもＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２_３はこの第２ロード信号Ｌ２_１よりも２・ＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２_{（ｎ／６）}は、この第２ロード信号Ｌ２_１よりも［（ｎ／６）−１］・ＤＬだけ遅れて出力されることになる。

第２ラッチ群６０８_１〜６０８_{（ｎ／６）}はそれぞれが同一の内部構成、すなわち図４に示すようにラッチ１０９〜１１４から構成される。ラッチ１０９〜１１４は、第２ロード信号Ｌ２に応じて、前段の第１ラッチ群６０６のラッチ１０３〜１０８各々から供給された画素データＰＤをそれぞれ取り込んで記憶し、これらを画素駆動電位生成部ＧＰに送出する。

例えば第２ラッチ群６０８_１のラッチ１０９〜１１４は、図２に示すような第２ロード信号Ｌ２_１に応じて、第１ラッチ群６０６_１のラッチ１０３〜１０８各々から供給された画素データＰＤの各々をロード信号ＬＯＡＤと同一タイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ_１に送出する。

又、第２ラッチ群６０８_２のラッチ１０９〜１１４は、図２に示すような第２ロード信号Ｌ２_２に応じて、第１ラッチ群６０６_２のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２_１よりも遅延時間ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ_２に送出する。

又、第２ラッチ群６０８_３のラッチ１０９〜１１４は、図２に示すような第２ロード信号Ｌ２_３に応じて、第１ラッチ群６０６_３のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２_１よりも２・ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ３に送出する。

引き続き、図２に示す第２ロード信号Ｌ２_４〜Ｌ２_{（ｎ／６）}に応じて、順次、第２ラッチ群６０８_４〜６０８_{（ｎ／６）}各々に画素データＰＤが取り込まれる。

このように、第２ラッチ群６０８_１〜６０８_{（ｎ／６）}は、第１ラッチ群６０６_１〜６０６_{（ｎ／６）}において１走査ライン分の画素データＰＤの全てが取り込まれる度に、この１走査ライン分の画素データＰＤの各々を、６個毎に各々所定の時間差（ＤＬ）をもって順次取り込んで出力するようにしている。つまり、第２ラッチ群６０８_１〜６０８_{（ｎ／６）}各々による画素データＰＤの実際の取り込みタイミングは、時間差付加部６０９によってそれぞれ強制的にずらされている。これにより、第２ラッチ群６０８_１〜６０８_{（ｎ／６）}において、前回取り込んだ１走査ライン分のデータに対して多数のビット反転が生じる場合にも、瞬間的に大電流が流れ込むことはない。

画素駆動電位生成部ＧＰ_１〜ＧＰ_{（ｎ／６）}はそれぞれが同一の内部構成、すなわち図４に示すようにスイッチ１０２_１〜１０２_３、正電位セレクタ１１５、１１７、１１９、負電位セレクタ１１６、１１８、１２０、ソースアンプ１２１、１２３、１２５、シンクアンプ１２２、１２４、１２６を含む。

スイッチ１０２_１（１０２_２、１０２_３）は、駆動制御部１０から供給された極性信号ＰＯＬに応じて、第２ラッチ群６０８のラッチ１０９（１１１、１１３）及びラッチ１１０（１１２、１１４）から供給された画素データＰＤ各々を、正電位セレクタ１１５（１１７、１１９）及び負電位セレクタ１１６（１１８、１２０）の内の一方と他方にそれぞれ供給する。例えば、スイッチ１０２_１は、極性信号ＰＯＬが‘Ｈ’である場合には、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを正電位セレクタ１１５に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを負電位セレクタ１１６に供給する。一方、極性信号ＰＯＬが‘Ｌ’である場合には、スイッチ１０２_１は、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを負電位セレクタ１１６に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを正電位セレクタ１１５に供給する。

正電位セレクタ１１５（１１７、１１９）は、上記基準電位ＶＣＯＭよりも高い基準電位ＶＲＥＦ_Ｈ及び基準電位ＶＣＯＭよりも低い基準電位ＶＲＥＦ_Ｌにて分圧された各種電位の内で基準電位ＶＣＯＭよりも高い電位各々の内から、上記スイッチ１０２_１（１０２_２、１０２_３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、正電位セレクタ１１５（１１７、１１９）は、この選択した電位を正極性輝度電位ＰＶとしてソースアンプ１２１（１２３、１２５）に供給する。

負電位セレクタ１１６（１１８、１２０）は、上記基準電位ＶＲＥＦ_Ｈ及びＶＲＥＦ_Ｌ にて分圧された各種電位の内で基準電位ＶＣＯＭよりも低い電位各々の内から、上記スイッチ１０２_１（１０２_２、１０２_３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、負電位セレクタ１１６（１１８、１２０）は、この選択した電位を負極性輝度電位ＮＶとしてシンクアンプ１２２（１２４、１２６）に供給する。

ソースアンプ１２１（１２３、１２５）は、供給された正極性輝度電位ＰＶを表示パネル２０の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部（８０１_１〜８０１_{（ｎ／６）}）のスイッチ（１０１_１〜１０１_３）に供給する。

また、シンクアンプ１２２（１２４、１２６）は、供給された負極性輝度電位ＮＶを表示パネル２０の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部（８０１_１〜８０１_{（ｎ／６）}）のスイッチ（１０１_１〜１０１_３）に供給する。

スイッチ１０１_１（１０１_２、１０１_３）は、駆動制御部１０から供給された極性信号ＴＨＲ、ＣＲＳに応じて、ソースアンプ（１２１、１２３、１２５）及びシンクアンプ（１２２、１２４、１２６）の出力信号を、ソースライン（Ｒ_１〜Ｒ_ｎ／３、Ｇ_１〜Ｇ_ｎ／３、Ｂ_１〜Ｂ_ｎ／３）にそれぞれ出力する。具体的には、例えば極性信号ＴＨＲが‘Ｈ’で且つ極性信号ＣＲＳが‘Ｌ’である場合には、スイッチ１０１_１（１０１_２、１０１_３）は、ソースアンプ１２１（１２３、１２５）からの出力信号をソースラインＲ_１（Ｂ_１、Ｇ_２）に出力すると共にシンクアンプ１２２（１２４、１２６）からの出力信号をソースラインＧ_１（Ｒ_２、Ｂ_２）に出力する。一方、極性信号ＴＨＲが‘Ｌ’で且つ極性信号ＣＲＳが‘Ｈ’である場合には、スイッチ１０１_１（１０１_２、１０１_３）は、ソースアンプ１２１（１２３、１２５）からの出力信号をソースラインＧ_１（Ｒ_２、Ｂ_２）に出力すると共にシンクアンプ１２２（１２４、１２６）からの出力信号をソースラインＲ_１（Ｂ_１、Ｇ_２）に出力する。

このように、画素駆動電位生成部ＧＰでは、入力映像信号に基づく各画素毎の輝度レベルをその輝度レベルに対応した負極性輝度電位ＮＶ又は正極性輝度電位ＰＶに変換し、これを表示パネル２０のソースライン（Ｒ_１〜Ｒ_ｎ／３、Ｇ_１〜Ｇ_ｎ／３、Ｂ_１〜Ｂ_ｎ／３）を介して各画素に印加すべき画素駆動電位として生成する。この際、画素駆動電位生成部ＧＰにおいては、互いに隣接する画素各々の内の一方に対応した画素駆動電位を負極性輝度電位ＮＶとした場合、他方の画素に対応した画素駆動電位を正極性輝度電位ＰＶとしている。

例えば、極性信号ＰＯＬが‘Ｈ’である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２_１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがソースアンプ１２１に送出される。又、極性信号ＰＯＬが‘Ｈ’である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２_１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがシンクアンプ１２２に送出される。すなわち、この際、ソースアンプ１２１からは正極性輝度電位ＰＶ、このソースアンプ１２１に対応した画素の隣接画素に対応したシンクアンプ１２２からは負極性輝度電位ＮＶに対応した画素駆動電位がそれぞれ送出される。

一方、極性信号ＰＯＬが‘Ｌ’である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２_１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがスイッチ１０１_１を介してソースアンプ１２１に送出される。又、極性信号ＰＯＬが‘Ｌ’である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２_１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがシンクアンプ１２２に送出される。すなわち、この際、ソースアンプ１２１からは負極性輝度電位ＮＶ、シンクアンプ１２２からは正極性輝度電位ＰＶに対応した画素駆動電位がそれぞれ送出される。ここで、表示パネル２０の液晶層を挟む電極各々の内の一方の電極に上記画素駆動電位を印加する際には、他方の電極には負極性輝度電位ＮＶよりも高く且つ正極性輝度電位ＰＶよりも低い基準電位ＶＣＯＭが固定印加されている。よって、画素駆動電位として正極性輝度電位ＰＶが印加される場合には表示パネル２０の液晶層には正極性の駆動電圧が印加されることになる一方、画素駆動電位として負極性輝度電位ＮＶが印加される場合には表示パネル２０の液晶層には負極性の駆動電圧が印加されることになる。

すなわち、画素駆動電位生成部ＧＰでは、表示パネル２０のソースライン（Ｒ_１〜Ｒ_ｎ／３、Ｇ_１〜Ｇ_ｎ／３、Ｂ_１〜Ｂ_ｎ／３）を介して各画素に印加すべき画素駆動電位を生成するにあたり、隣接する画素毎にその極性を反転させると共に、その反転状態を極性信号ＴＨＲ、ＣＲＳに応じて変更できるようにしている。

画素駆動電位生成部ＧＰ_１〜ＧＰ_{（ｎ／６）}各々によって生成された、１走査ライン分の画素各々に対応した画素駆動電位の各々は、出力ゲート部８０１_１〜８０１_{（ｎ／６）}各々のスイッチ１０１_１、１０１_２、１０１_３に各々供給される。

ここで、第２ロード信号Ｌ２_１〜Ｌ２_{（ｎ／６）}によれば、第２ラッチ群６０８_１〜６０８_{（ｎ／６）}各々は、各々異なる時間差をもって画素データＰＤを取り込むことになる。よって、その時間差の分だけ画素駆動電位生成部ＧＰ_１〜ＧＰ_{（ｎ／６）}各々から出力される画素駆動電位各々の出力タイミングにもずれが生じることになる。従って、画素駆動電位生成部ＧＰ_１〜ＧＰ_{（ｎ／６）}各々から出力された画素駆動電位をそのまま液晶表示パネルの如き容量性の表示パネル２０に印加すると、上記出力タイミングのずれに伴い各画素毎の充電電荷量が不均一となり、画質劣化を招く虞が生じる。

そこで、図３及び図４に示すソースドライバ部１２では、画素駆動電位生成部ＧＰ_１〜ＧＰ_{（ｎ／６）}各々から全ての画素駆動電位が出力されてから、出力ゲート部８０１_１〜８０１_{（ｎ／６）}各々を一斉にオン状態に設定することにより、これら画素駆動電位各々を表示パネル２０のソースライン（Ｒ_１〜Ｒ_ｎ／３、Ｇ_１〜Ｇ_ｎ／３、Ｂ_１〜Ｂ_ｎ／３）各々に同時印加するようにしている。

よって、ソースドライバ部１２によれば、瞬間的な大電流を抑制すべく、第２ラッチ群６０８_１〜６０８_{（ｎ／６）}各々の画素データ取り込みタイミングを強制的に異ならせても、１走査ライン分の画素駆動電位各々の印加による各画素毎の充電電荷量が均一となるので、上記の如き画質劣化は生じない。

次に、ソースアンプ（１２１、１２３、１２５）及びシンクアンプ（１２２、１２４、１２６）の具体的構成について説明する。

まず、ソースアンプ（１２１、１２３、１２５）の具体的構成について説明する。なお、各ソースアンプは同一構成であるので、ソースアンプ１２１についてのみ説明する。

図６に示すように、ソースアンプ１２１は、差動回路３００、カレントミラー回路３０２、第１の出力回路３０４、位相補償回路３０６、第２の出力回路３０８、レベルシフタ３１０、及びガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２を含んで構成されている。

差動回路３００には、正電位セレクタ１１５から出力された極性輝度電位ＰＶ（高電圧側駆動信号）が入力信号電圧ＳＯＩＮとして一方の入力端に入力されると共に、ソースアンプ１２１の出力端ＯＵＴから出力される出力信号電圧ＳＯＡＭＰが他方の入力端に入力され、これらの信号の差に基づく信号をカレントミラー回路３０２に出力する。このように、ソースアンプ１２１の出力端が差動回路３００の他方の入力端と接続されることにより、ソースアンプ１２１は、いわゆるボルテージフォロアとして機能する。

カレントミラー回路３０２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４により構成されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のゲートには、所定のバイアス電圧ＰＢＩＡＳ１が印加され、ＮＭＯＳトランジスタＭＮ３、ＭＮ４には、所定のバイアス電圧ＮＢＩＡＳ１が印加される。なお、カレントミラー回路３０２は、一般的なカレントミラー回路の回路構成を示したものであり、構成及び動作の説明は省略する。

第１の出力回路３０４は、ＰＭＯＳトランジスタＭＰＯ１とＮＭＯＳトランジスタＭＮＯ１とが直列接続された構成である。ここで、直列接続とは、ＰＭＯＳトランジスタＭＰＯ１のドレインとＮＭＯＳトランジスタＭＮＯ１のドレインとが接続されていることをいう。

位相補償回路３０６は、コンデンサＣＣ１、ＣＣ２により構成されており、コンデンサＣＣ１の一端は、ＰＭＯＳトランジスタＭＰＯ１のゲートとＰＭＯＳトランジスタＭＰ２のドレインとの接続点ＭＰＯＧ１に接続され、他端はＰＭＯＳトランジスタＭＰＯ１のドレインと接続されている。また、コンデンサＣＣ２の一端は、ＮＭＯＳトランジスタＭＮＯ１のゲートとＮＭＯＳトランジスタＭＮ２のドレインとの接続点ＭＮＯＧ１に接続され、他端はＮＭＯＳトランジスタＭＮＯ１のドレインと接続されている。

第２の出力回路３０８は、ＰＭＯＳトランジスタＭＰＯ２とＮＭＯＳトランジスタＭＮＯ２とが直列接続された構成である。

レベルシフタ３１０は、ＰＭＯＳトランジスタＭＰ５とＰＭＯＳトランジスタＭＰ６とが直列接続された構成である。ＰＭＯＳトランジスタＭＰ５のゲートには、所定のバイアス電圧ＰＢＩＡＳ２が印加される。ＰＭＯＳトランジスタＭＰ６のゲートは、接続点ＭＰＯＧに接続されており、バックゲートは、ＰＭＯＳトランジスタＭＰＯ２のゲートに接続されている。

ガードトランジスタＭＰＳＯＧ１は、ＰＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタＭＰＯ１とＮＭＯＳトランジスタＭＮ１との接続点Ａと、ＰＭＯＳトランジスタＭＰＯ２のドレインとＮＭＯＳトランジスタＭＮＯ２のドレインとの接続点Ｂとの間に設けられている。

ガードトランジスタＭＰＳＯＧ２は、ＰＭＯＳトランジスタで構成され、接続点ＭＮＯＧと、ＮＭＯＳトランジスタＭＮＯ２のゲートとの間に設けられている。

そして、ガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２のゲートには、駆動制御部１０から後述する制御信号電圧ＳＯＧＲＡＤが印加される。

なお、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰＯ１、ＭＰ５、ＭＰＯ２のソースには、電源範囲の上限である電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮＯ１、ＭＮＯ２のソースには、電圧ＶＤＤと、電源範囲の下限である電源電圧ＶＳＳとの間の中間電圧（本実施形態では、一例としてＶＤＤとＶＳＳとの差の１／２の電圧）である電圧ＶＤＭが印加される。

また、第２の出力回路３０８のＰＭＯＳトランジスタＭＰＯ２、ＮＭＯＳトランジスタＭＮＯ２、ガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２は、少なくとも電圧ＶＤＤ以上の耐圧（第１の所定耐圧）である高耐圧トランジスタで構成されており、その他のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、少なくとも中間電圧ＶＤＭと電圧ＶＤＤとの差以上の耐圧であって前記高耐圧トランジスタよりも耐圧が低い耐圧（第２の所定耐圧）の中耐圧トランジスタで構成されている。

また、図示は省略したが、ＰＭＯＳトランジスタであるＰＭＯＳトランジスタＭＰＯ２、ガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２のバックゲートには電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＭＮＯ２のバックゲートは、図６に示すように電圧ＶＳＳが印加される（本実施形態では接地される）。

なお、図６において特に表記がないその他のＰＭＯＳトランジスタのバックゲートには電圧ＶＤＤが印加され、図６において特に表記がないその他のＮＭＯＳトランジスタのバックゲートには電圧ＶＤＭが印加される。

このように、第１の出力回路３０４は中耐圧のＭＯＳトランジスタで構成され、第２の出力回路３０８は高耐圧のＭＯＳトランジスタで構成されている。このため、第１の出力回路３０４及び第２の出力回路３０８をともに高耐圧のＭＯＳトランジスタで構成する場合と比較して、回路のレイアウト面積を小さくすることができる。

次に、シンクアンプ（１２２、１２４、１２６）の具体的構成について説明する。なお、各シンクアンプは同一構成であるので、シンクアンプ１２２についてのみ説明する。

図７に示すように、シンクアンプ１２２は、差動回路４００、カレントミラー回路４０２、第１の出力回路４０４、位相補償回路４０６、第２の出力回路４０８、レベルシフタ４１０、及びガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２を含んで構成されている。

差動回路４００には、負電位セレクタ１１６から出力された極性輝度電位ＮＶ（低電圧側駆動信号）が入力信号電圧ＳＩＩＮとして一方の入力端に入力されると共に、シンクアンプ１２２の出力端ＯＵＴから出力される出力信号電圧ＳＩＡＭＰが他方の入力端に入力され、これらの信号の差に基づく信号をカレントミラー回路４０２に出力する。このように、シンクアンプ１２２の出力端が差動回路４００の他方の入力端と接続されることにより、シンクアンプ１２２は、いわゆるボルテージフォロアとして機能する。

カレントミラー回路４０２は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４により構成されている。ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４のゲートには、所定のバイアス電圧ＰＢＩＡＳ１１が印加され、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４には、所定のバイアス電圧ＮＢＩＡＳ１１が印加される。

第１の出力回路４０４は、ＰＭＯＳトランジスタＭＰＯ１１とＮＭＯＳトランジスタＭＮＯ１１とが直列接続された構成である。

位相補償回路４０６は、コンデンサＣ１１、Ｃ１２により構成されており、コンデンサＣＣ１１の一端は、ＰＭＯＳトランジスタＭＰＯ１１のゲートとＰＭＯＳトランジスタＭＰ１２のドレインとの接続点ＭＰＯＧ１１に接続され、他端はＰＭＯＳトランジスタＭＰＯ１１のドレインに接続されている。また、コンデンサＣＣ１２の一端は、ＮＭＯＳトランジスタＭＮＯ１１のゲートとＮＭＯＳトランジスタＭＮ２のドレインとの接続点ＭＮＯＧ１１に接続され、他端はＮＭＯＳトランジスタＭＮＯ１１のドレインと接続されている。

第２の出力回路４０８は、ＰＭＯＳトランジスタＭＰＯ１２とＮＭＯＳトランジスタＭＮＯ１２とが直列接続された構成である。

レベルシフタ４１０は、ＮＭＯＳトランジスタＭＮ１５とＮＭＯＳトランジスタＭＮ１６とが直列接続された構成である。ＮＭＯＳトランジスタＭＮ１６のゲートには、所定のバイアス電圧ＮＢＩＡＳ２が印加される。ＮＭＯＳトランジスタＭＮ１５のゲートは、接続点ＭＮＯＧ１１に接続されており、バックゲートは、ＮＭＯＳトランジスタＭＮＯ１２のゲートに接続されている。

ガードトランジスタＭＮＳＯＧ１は、ＮＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタＭＰＯ１１とＮＭＯＳトランジスタＭＮＯ１１との接続点Ｃと、ＰＭＯＳトランジスタＭＰＯ１２のドレインとＮＭＯＳトランジスタＭＮＯ１２のドレインとの接続点Ｄとの間に設けられている。

ガードトランジスタＭＮＳＯＧ２は、ＮＭＯＳトランジスタで構成され、接続点ＭＰＯＧ１１と、ＰＭＯＳトランジスタＭＰＯ１２のゲートとの間に設けられている。

そして、ガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２のゲートには、駆動制御部１０から後述する制御信号電圧ＳＩＧＲＡＤが印加される。

なお、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰＯ１１、ＭＰＯ１２のソースには、電圧ＶＤＭが印加され、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮＯ１１、ＭＮＯ１６、ＭＮＯ１２のソースには、電圧ＶＳＳが印加される。

また、第２の出力回路４０８のＰＭＯＳトランジスタＭＰＯ１２、ＮＭＯＳトランジスタＭＮＯ１２、ガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２は、高耐圧トランジスタで構成されており、その他のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、少なくとも中間電圧ＶＤＭと電圧ＶＳＳとの差以上の耐圧であって高耐圧トランジスタよりも低い耐圧（第３の所定耐圧）の中耐圧トランジスタで構成されている。

また、図示は省略したが、ＮＭＯＳトランジスタであるＮＭＯＳトランジスタＭＮＯ１２、ガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２のバックゲートには電圧ＶＳＳが印加され、ＰＭＯＳトランジスタＭＰＯ１２のバックゲートは、図７に示すように電圧ＶＤＤが印加される。

なお、図７において特に表記がないその他のＰＭＯＳトランジスタのバックゲートには電圧ＶＤＭが印加され、図７において特に表記がないその他のＮＭＯＳトランジスタのバックゲートには電圧ＶＳＳが印加される。

このように、第１の出力回路４０４は中耐圧のＭＯＳトランジスタで構成され、第２の出力回路４０８は高耐圧のＭＯＳトランジスタで構成されている。このため、第１の出力回路４０４及び第２の出力回路４０８をともに高耐圧のＭＯＳトランジスタで構成する場合と比較して、回路のレイアウト面積を小さくすることができる。

ソースアンプ１２１の出力信号電圧ＳＯＡＭＰ及びシンクアンプ１２２の出力信号電圧ＳＩＡＭＰは、図８に示すように、それぞれスイッチ１０１_１に出力される。なお、図８では、ソースアンプ１２１及びシンクアンプ１２２を簡略化して示している。

スイッチ１０１_１は、前述したように、駆動制御部１０から供給された極性信号ＴＨＲがＨで且つ極性信号ＣＲＳがＬである場合には、ソースアンプ１２１（１２３、１２５）からの出力信号ＳＯＡＭＰを出力端子ＯＵＴ１（本実施形態ではソースラインＲ_１）に出力すると共にシンクアンプ１２２からの出力信号ＳＩＡＭＰを出力端子ＯＵＴ２（本実施形態ではソースラインＧ_１）に出力する。一方、極性信号ＴＨＲがＬで且つ極性信号ＣＲＳがＨである場合には、スイッチ１０１_１は、ソースアンプ１２１からの出力信号を出力端子ＯＵＴ２に出力すると共にシンクアンプ１２２からの出力信号を出力端子ＯＵＴ１に出力する。

次に、極性切り替え時におけるソースアンプ１２１、シンクアンプ１２２、及びスイッチ１０１_１の出力信号について説明する。

図９には、極性信号ＴＨＲ、ＣＲＳ、ソースアンプ１２１の第１の出力回路３０４の出力信号電圧ＳＯＯＵＴ（図６参照）、シンクアンプ１２２の第１の出力回路４０４の出力信号電圧ＳＩＯＵＴ（図７参照）、スイッチ１０１_１の出力端子ＯＵＴ１からの出力信号電圧（以下、出力信号電圧ＯＵＴ１という）、出力端子ＯＵＴ２からの出力信号電圧（以下、出力信号電圧ＯＵＴ２という）、駆動制御部１０がソースアンプ１２１のガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２のゲートに供給する制御信号電圧ＳＯＧＲＡＤ、駆動制御部１０がシンクアンプ１２２のガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２のゲートに供給する制御信号電圧ＳＩＧＲＡＤの極性切り替え時における波形を示した。

ここで、図９に示すように、ソースアンプ１２１の出力範囲は、電圧ＶＤＤと電圧ＶＳＳとの間の中間電圧ＶＤＭ１（第１の中間電圧）から、電圧ＶＤＤまでの範囲となっており、シンクアンプ１２２の出力範囲は、電圧ＶＳＳから、電圧ＶＤＤと電圧ＶＳＳとの間の中間電圧ＶＤＭ２（第２の中間電圧）までの範囲となっている。そして、電圧ＶＤＭ１は電圧ＶＤＭ２よりも低くなっている。すなわち、ソースアンプ１２１及びシンクアンプ１２２は、互いの出力範囲の一部が重なるように構成されており、これにより、図６、７に示す中間電圧ＶＤＭ（本実施形態では１／２ＶＤＤ）が多少ずれた場合でも正常動作するようになっている。これは、例えばソースアンプ１２１及びシンクアンプ１２２に電源を供給する電源チップを別々にした場合のように、ソースアンプ１２１とシンクアンプ１２２とで供給される中間電圧が多少異なるような場合に特に有効である。

駆動制御部１０は、図９に示すように、出力期間１では、一例として極性信号ＴＨＲを‘Ｈ’（電位がＶＤＤ）、極性信号ＣＲＳを‘Ｌ’（電位がＶＳＳ）としてスイッチ１０１_１に出力する。

また、駆動制御部１０は、出力期間１では、ソースアンプ１２１のガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２のゲートに制御信号電圧ＳＯＧＲＡＤとして電圧ＶＳＳを印加すると共に、シンクアンプ１２２のガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２のゲートに制御信号電圧ＳＩＧＲＡＤとして電圧ＶＤＤを印加する。

これにより、ソースアンプ１２１のガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２、シンクアンプ１２２のガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２は、全てオン状態となる。このため、ソースアンプ１２１の第１の出力回路３０４の出力信号電圧ＳＯＯＵＴがそのまま出力信号電圧ＳＯＡＭＰとしてスイッチ１０１_１の出力端子ＯＵＴ１に出力され、シンクアンプ１２２の第１の出力回路４０４の出力信号電圧ＳＩＯＵＴがそのまま出力信号電圧ＳＩＡＭＰとしてスイッチ１０１_１の出力端子ＯＵＴ２に出力される。

その後、駆動制御部１０は、極性信号ＴＨＲを‘Ｌ’にする。これにより、スイッチ１０１_１の出力端子ＯＵＴ１、ＯＵＴ２はハイインピーダンスとなる。

そして、駆動制御部１０は、図９に示すように、予め定めた出力ハイインピーダンス（Ｈｉ−Ｚ）期間経過後に極性信号ＣＲＳを‘Ｈ’にする。

また、駆動制御部１０は、極性信号ＣＲＳを‘Ｈ’にする直前に、ソースアンプ１２１のガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２のゲートに制御信号電圧ＳＯＧＲＡＤとして電圧ＶＤＭ１を予め定めた遷移期間印加すると共に、シンクアンプ１２２のガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２のゲートに制御信号電圧ＳＩＧＲＡＤとして電圧ＶＤＭ２を予め定めた遷移期間印加する。なお、ガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２、ＭＮＳＯＧ１、ＭＮＳＯＧ２に同一の電圧ＶＤＭを印加してもよい。

このように、ソースアンプ１２１のガードトランジスタＭＰＳＯＧ１のゲートには電圧ＶＤＭ１が印加されるため、第１の出力回路３０４の出力信号電圧ＳＯＯＵＴは、電圧ＶＤＭ１未満とはならず、出力信号電圧ＳＯＯＵＴが電圧ＶＤＭ１に近づくとガードトランジスタＭＰＳＯＧ１はカットオフ状態となり、順方向電流は流れない。

また、シンクアンプ１２２のガードトランジスタＭＮＳＯＧ１のゲートには電圧ＶＤＭ２が印加されるため、第１の出力回路４０４の出力信号電圧ＳＩＯＵＴは、電圧ＶＤＭ２を越えることはなく、出力信号電圧ＳＩＯＵＴが電圧ＶＤＭ２に近づくとガードトランジスタＭＮＳＯＧ１はカットオフ状態となり、順方向電流は流れない。

これにより、ソースアンプ１２１の出力信号電圧ＳＯＡＭＰが、その出力範囲（ＳＯＵＲＣＥ−ＡＭＰ出力範囲）外となったり、シンクアンプ１２２の出力信号電圧ＳＩＡＭＰが、その出力範囲（ＳＩＮＫ−ＡＭＰ出力範囲）外となったりするのを防ぐことができる。従って、ラッチアップが発生し、電源供給を停止させない限り回路が破壊されてしまう等の現象を防止することができる。

なお、ソースアンプ１２１のガードトランジスタＭＰＳＯＧ２、シンクアンプ１２２のガードトランジスタＭＮＳＯＧ２のゲートについても、ガードトランジスタＭＰＳＯＧ１、ガードトランジスタＭＮＳＯＧ１と同様に上記のように制御されることにより、上記と同様の理由により、それぞれ接続点ＭＮＯＧ１、ＭＰＯＧ１１が電圧ＶＤＭ１未満になったり、ＶＤＭ２を越えるのを防ぐことができる。従って、ラッチアップが発生し、電源供給を停止させない限り回路が破壊されてしまう等の現象を防止することができる。

そして、駆動制御部１０は、遷移期間経過後、ソースアンプ１２１のガードトランジスタＭＰＳＯＧ１、ＭＰＳＯＧ２のゲートに制御信号電圧ＳＯＧＲＡＤとして電圧ＶＳＳを印加すると共に、シンクアンプ１２２のガードトランジスタＭＮＳＯＧ１、ＭＮＳＯＧ２のゲートに制御信号電圧ＳＩＧＲＡＤとして電圧ＶＤＤを印加する。

このように、駆動制御部１０は、極性を切り替える場合には、遷移期間を設け、この遷移期間にソースアンプ１２１及びシンクアンプ１２２それぞれの第１の出力回路と第２の出力回路との間に設けられたガードトランジスタの電圧を中間電圧にする。これにより、ソースアンプ１２１及びシンクアンプ１２２の出力がそれぞれの出力範囲を越えるのを防止することができる。

ところで、ソースアンプ１２１は、第１の出力回路３０４のＰＭＯＳトランジスタＭＰＯ１のゲートと第２の出力回路３０８のＰＭＯＳトランジスタＭＰＯ２のゲートとの間にレベルシフタ３１０が設けられている。これにより、ＰＭＯＳトランジスタＭＰＯ２を流れる電流が大きくなるので、出力信号電圧ＯＵＴの立ち上がりの波形を急峻な波形とすることができ、スルーレートを向上させることができる。

なお、第１の出力回路３０４のＮＭＯＳトランジスタＭＮＯ１のゲートと第２の出力回路３０８のＮＭＯＳトランジスタＭＮＯ２のゲートとの間には、上記のようなレベルシフタは設けられていない。これは、ＮＭＯＳトランジスタＭＮＯ１のバックゲートには電圧ＶＤＭが印加され、ＮＭＯＳトランジスタＭＮＯ２のバックゲートに電圧ＶＳＳが印加されており、各ＮＭＯＳトランジスタのバックゲートに電位差が生じていることから、レベルシフタを設けたのと同様に機能するためである。

一方、シンクアンプ１２２は、第１の出力回路４０４のＮＭＯＳトランジスタＭＮＯ１１のゲートと第２の出力回路４０８のＮＭＯＳトランジスタ４０８のゲートとの間にレベルシフタ４１０が設けられている。これにより、ＮＭＯＳトランジスタＭＮＯ１２を流れる電流が大きくなるので、出力信号電圧ＯＵＴの立ち上がりの波形を急峻な波形とすることができ、スルーレートを向上させることができる。

なお、第１の出力回路４０４のＰＭＯＳトランジスタＭＰＯ１１のゲートと第２の出力回路４０８のＰＭＯＳトランジスタＭＰＯ１２のゲートとの間には、上記のようなレベルシフタは設けられていない。これは、ＰＭＯＳトランジスタＭＰＯ１１のバックゲートには電圧ＶＤＭが印加され、ＰＭＯＳトランジスタＭＰＯ２のバックゲートには電圧ＶＤＤが印加されており、各ＰＭＯＳトランジスタのバックゲートに電位差が生じていることから、レベルシフタを設けたのと同様に機能するためである。

なお、本実施形態では、ソースアンプ１２１にレベルシフタ３１０が、シンクアンプ１２２にレベルシフタ４１０が設けられた構成について説明したが、これらの少なくとも一方のレベルシフタを省略した構成としてもよい。

液晶表示装置の概略構成を示す図である。 駆動装置の動作例を示す図である。 ソースドライバ部１２の構成を示す図である。 第１ラッチ群、第２ラッチ群、画素駆動電位生成部、及び出力ゲート部の内部構成を示す図である。図である。 時間差付加部の内部構成の一例を示す図である。 ソースアンプの回路図である。 シンクアンプの回路図である。 ソースアンプ、シンクアンプ、及びスイッチの概略構成を示す図である。 極性切り替え時における極性信号、ソースアンプ、シンクアンプ、及びスイッチの各部の出力信号の波形を示す図である。 従来におけるソースアンプ、シンクアンプ、及びスイッチの概略構成を示す図である。 （Ａ）、（Ｂ）はスイッチの出力パターン例、（Ｃ）、（Ｄ）はソースアンプ、シンクアンプの出力信号電圧の波形を示す図である。

符号の説明

１０ 駆動制御部
１１ 走査ドライバ部
１２ ソースドライバ部
２０ 表示パネル
１０１_１、１０１_２、１０１_３ スイッチ（切替回路）
１２１、１２３、１２５ ソースアンプ（高電圧側オペアンプ）
１２２、１２４、１２６ シンクアンプ（低電圧側オペアンプ）
３００ 差動回路（高電圧側差動回路）
３０４ 第１の出力回路（第１の高電圧側出力回路）
３０８ 第２の出力回路（第２の高電圧側出力回路）
３１０ レベルシフタ（第１のレベルシフタ）
４００ 差動回路（低電圧側差動回路）
４０４ 第１の出力回路（第１の低電圧側出力回路）
４０８ 第２の出力回路（第２の低電圧側出力回路）
４１０ レベルシフタ（第２のレベルシフタ）
６０６_１〜６０６_{（ｎ／６）} 第１ラッチ群
６０７ シフトレジスタ６０７
６０８_１〜６０８_{（ｎ／６）} 第２ラッチ群
６０９ 時間差付加部
ＧＰ_１〜ＧＰ_{（ｎ／６）} 画素駆動電位生成部
８０１_１〜８０１_{（ｎ／６）} 出力ゲート部
ＭＰＯ１ ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
ＭＮＯ１ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
ＭＰＯ２ ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
ＭＮＯ２ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
ＭＰ５ ＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）
ＭＰ６ ＮＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）
ＭＰＳＯＧ１、ＭＰＳＯＧ２ ガードトランジスタ（電圧低下防止用ＭＯＳトランジスタ）
ＭＰＯ１１ ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）
ＭＮＯ１１ ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）
ＭＰＯ１２ ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）
ＭＮＯ１２ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）
ＭＮ５ ＰＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）
ＭＮ６ ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）
ＭＮＳＯＧ１、ＭＮＳＯＧ２ ガードトランジスタ（電圧上昇防止用ＭＯＳトランジスタ）

Claims (11)

1. 予め定めた電源範囲の上限である最高電圧と、当該最高電圧と前記電源範囲の下限である最低電圧との間の第１の中間電圧と、の間の電圧を出力する高電圧側オペアンプであって、表示パネルの表示セルを駆動するための高電圧側駆動信号と所定の入力信号との差に基づく信号を出力する高電圧側差動回路と、前記高電圧側差動回路から出力された信号が入力され、少なくとも前記最高電圧と前記第１の中間電圧との差以上の耐圧である第１の所定耐圧の第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタが直列接続された第１の高電圧側出力回路と、前記第１の高電圧側出力回路から出力された信号が入力され、少なくとも前記最高電圧と前記最低電圧との差以上の耐圧である第２の所定耐圧の第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタが直列接続された第２の高電圧側出力回路と、前記第１の高電圧側出力回路と前記第２の高電圧側出力回路との間に設けられ、前記第１の高電圧側出力回路の所定部位の電圧が前記第１の中間電圧よりも低くなるのを防止するための電圧低下防止用ＭＯＳトランジスタと、を含む高電圧側オペアンプと、
   前記最低電圧と、前記最高電圧と前記最低電圧との間の第２の中間電圧と、の間の電圧を出力する低電圧側オペアンプであって、前記表示セルを駆動するための低電圧側駆動信号と所定の入力信号との差に基づく信号を出力する低電圧側差動回路と、前記低電圧側差動回路から出力された信号が入力され、少なくとも前記第２の中間電圧と前記最低電圧との差以上の耐圧である第３の所定耐圧の第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタが直列接続された第１の低電圧側出力回路と、前記第１の低電圧側出力回路から出力された信号が入力され、前記第２の所定耐圧の第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタが直列接続された第２の低電圧側出力回路と、前記第１の低電圧側出力回路と前記第２の低電圧側出力回路との間に設けられ、前記第１の低電圧側出力回路の所定部位の電圧が前記第２の中間電圧よりも高くなるのを防止するための電圧上昇防止用ＭＯＳトランジスタと、を含む低電圧側オペアンプと、
   前記表示セルに出力する信号を、所定の極性信号に基づいて、前記高電圧側オペアンプからの出力信号及び前記低電圧側オペアンプからの出力信号の何れかに切り替える切替回路と、
   を備えた表示パネルの駆動装置。
2. 前記電圧低下防止用ＭＯＳトランジスタが、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点と、前記第２のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの接続点と、の間に設けられた
   請求項１記載の表示パネルの駆動装置。
3. 前記電圧低下防止用ＭＯＳトランジスタが、前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートとの間に設けられた
   請求項１又は請求項２記載の表示パネルの駆動装置。
4. 前記電圧上昇防止用ＭＯＳトランジスタが、前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続点と、前記第４のＰＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続点と、の間に設けられた
   請求項１〜請求項３の何れか１項に記載の表示パネルの駆動装置。
5. 前記電圧上昇防止用ＭＯＳトランジスタが、前記第３のＮＭＯＳトランジスタのゲートと前記第４のＮＭＯＳトランジスタのゲートとの間に設けられた
   請求項１〜請求項４の何れか１項に記載の表示パネルの駆動装置。
6. 前記極性信号が反転する場合に、前記電圧低下防止用ＭＯＳトランジスタのゲートに前記第１の中間電圧を所定期間印加すると共に、前記電圧上昇防止用ＭＯＳトランジスタのゲートに前記第２の中間電圧を所定期間印加する電圧印加手段
   をさらに備えた請求項１〜請求項５の何れか１項に記載の表示パネルの駆動装置。
7. 前記第１の中間電圧が、前記第２の中間電圧よりも低い
   請求項１〜請求項６の何れか１項に記載の表示パネルの駆動装置。
8. 前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとの間に、第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタとが直列接続された第１のレベルシフタがさらに設けられた
   請求項１〜請求項７の何れか１項に記載の表示パネルの駆動装置。
9. 前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの間に、第５のＮＭＯＳトランジスタと第６のＮＭＯＳトランジスタとが直列接続された第２のレベルシフタがさらに設けられた
   請求項１〜請求項８の何れか１項に記載の表示パネルの駆動装置。
10. 前記第１のＮＭＯＳトランジスタのバックゲートには、前記第１の中間電圧が印加され、前記第２のＮＭＯＳトランジスタのバックゲートには、前記最低電圧が印加される
    請求項１〜請求項９の何れか１項に記載の表示パネルの駆動装置。
11. 前記第３のＰＭＯＳトランジスタのバックゲートには、前記第２の中間電圧が印加され、前記第４のＰＭＯＳトランジスタのバックゲートには、前記最高電圧が印加される
    請求項１〜請求項１０の何れか１項に記載の表示パネルの駆動装置。
    

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