JP2019003088A - 出力回路及び表示ドライバ - Google Patents

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Abstract

【目的】正極出力及び負極出力において均一な出力特性を有する出力回路を提供する。【構成】階調電圧信号を増幅した増幅信号を出力するオペアンプと、第１の電源電圧をオペアンプに供給する第１電源ラインと、第２の電源電圧をオペアンプに供給する第２電源ラインと、第１電源ラインと高位電源端及び前記中位電源端との間の接続切替、及び第２電源ラインと中位電源端及び低位電源端との接続切替をなす切替部と、第１端が第１電源ラインに接続され、第２端が信号出力端に接続され、制御端がオペアンプの第１の出力端に接続された第１導電型の第１トランジスタと、第１端が第２電源ラインに接続され、第２端が信号出力端に接続され、制御端がオペアンプの第２の出力端に接続された第２導電型の第２トランジスタと、を有する。【選択図】図３

Description

本発明は、表示デバイスを駆動する表示ドライバにおける出力回路に関する。
表示装置には、液晶ディスプレイ等の表示デバイスを駆動する表示ドライバが設けられている。このような表示ドライバとして、映像信号のフレーム期間ごと、あるいはフィールド表示期間ごとに階調電圧の極性を反転させてデータ線を駆動する反転駆動方式の表示ドライバが採用されている（例えば、特許文献１）。
反転駆動方式の表示ドライバは、例えば高位電源電圧ＶＤＤＨと中位電源電圧ＶＤＭとの間に正極側出力回路、中位電源電圧ＶＤＭと低位電源電圧ＶＳＳＨとの間に負極側出力回路を有し、極性に応じて出力回路を切り替えつつ、同じ出力端子から正極性の階調電圧（以下、正極電圧）及び負極性の階調電圧（以下、負極電圧）の出力を行う。
正極側出力回路は、例えばドレイン同士が接続されたＰチャネル型のＭＯＳトランジスタ（正極側ＰＭＯＳトランジスタ）及びＮチャネル型のＭＯＳトランジスタ（正極側ＮＭＯＳトランジスタ）を有する。同様に、負極側出力回路は、例えばドレイン同士が接続されたＰチャネル型のＭＯＳトランジスタ（負極側ＰＭＯＳトランジスタ）及びＮチャネル型のＭＯＳトランジスタ（負極側ＮＭＯＳトランジスタ）を有する。
正極側ＰＭＯＳトランジスタのソースには高位電源電圧ＶＤＤＨが印加され、正極側ＮＭＯＳトランジスタのソースには中位電源電圧ＶＤＭが印加される。負極側ＰＭＯＳトランジスタのソースには中位電源電圧ＶＤＭが印加され、負極側ＮＭＯＳトランジスタのソースには低位電源電圧ＶＳＳＨが印加される。
正極側出力回路の出力端である正極側ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインの接続ノードと、負極側出力回路の出力端である負極側ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのドレインの接続ノードとは、共通の出力ラインに接続されている。
特許第５７７７３００号公報
正極電圧の出力時には、オペアンプの出力対と正極側ＰＭＯＳトランジスタ及び正極側ＮＭＯＳトランジスタの各々のゲートとが接続され、オペアンプの出力対と負極側ＰＭＯＳトランジスタ及び負極側ＮＭＯＳトランジスタのゲートとの間は遮断される。一方、負極電圧の出力時には、オペアンプの出力対と負極側ＰＭＯＳトランジスタ及び負極側ＮＭＯＳトランジスタの各々のゲートとが接続され、オペアンプの出力対と正極側ＰＭＯＳトランジスタ及び正極側ＮＭＯＳトランジスタのゲートとの間は遮断される。
しかし、正極電圧の出力時には、出力ラインを介して接続された負極側ＰＭＯＳトランジスタのドレインからバルク（バックゲート）に寄生ダイオードの順方向の電流が流れる虞がある。このため、負極側ＰＭＯＳトランジスタのバルクの電位を高位電源電圧ＶＤＤＨにする必要がある。同様に、負極電圧の出力時には、正極側ＮＭＯＳトランジスタのドレインからバルクに寄生ダイオードの順方向電流が流れる虞があるため、正極側ＮＭＯＳトランジスタのバルクの電位を低位電源電圧ＶＳＳＨにする必要がある。
これにより、負極側ＰＭＯＳトランジスタ及び正極側ＮＭＯＳトランジスタには、１／２ＶＤＤＨ〜ＶＤＤＨ分のバックバイアスがかかる。このバックバイアスの効果により、負極側ＰＭＯＳトランジスタ及び正極側ＮＭＯＳトランジスタの閾値電圧Ｖｔｈは、バックバイアスがかかっていない負極側ＮＭＯＳトランジスタ及び正極側ＰＭＯＳトランジスタの閾値Ｖｔｈと比べて、特性が大きくシフトする。従って、正極側出力回路及び負極側出力回路の出力特性に差異が生じてしまうという問題があった。
本発明は上記問題点に鑑みてなされたものであり、反転駆動方式の表示ドライバにおいて、正極出力及び負極出力において均一な出力特性を有する出力回路を提供することを目的とする。
本発明に係る出力回路は、映像信号に応じた画素駆動電圧信号を表示デバイスに出力する出力回路であって、高位電源電圧の供給を受ける高位電源端と、前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源端と、前記高位電源電圧と前記低位電源電圧との間の電圧の中位電源電圧の供給を受ける中位電源端と、前記画素駆動電圧信号を出力する信号出力端と、第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプと、前記オペアンプに第１の電源電圧を供給する第１電源ラインと、前記オペアンプに第２の電源電圧を供給する第２電源ラインと、前記第１電源ラインと前記高位電源端及び前記中位電源端との間の接続切替、及び前記第２電源ラインと前記中位電源端及び前記低位電源端との接続切替をなす切替部と、第１端が前記第１電源ラインに接続され、第２端が出力ノードを介して前記信号出力端に接続され、制御端が前記オペアンプの前記第１の出力端に接続された第１導電型の第１トランジスタと、第１端が前記第２電源ラインに接続され、第２端が前記出力ノードを介して前記信号出力端に接続され、制御端が前記オペアンプの前記第２の出力端に接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、を有することを特徴とする。
本発明に係る表示ドライバは、ｎ個の画素データ（ｎは２以上の整数）の系列を含む映像信号に基づいて、第１〜第ｎの画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、前記ｎ個の画素データを第１〜第ｎの階調電圧信号に変換する階調電圧変換部と、前記第１〜第ｎの階調電圧信号に応じた前記第１〜第ｎの画素駆動電圧信号を出力する出力部と、を含み、前記出力部は、高位電源電圧の供給を受ける高位電源供給ラインと、前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源供給ラインと、前記高位電源電圧と前記低位電源電位との間の電圧の中位電源電圧の供給を受ける中位電源供給ラインと、前記第１〜第ｎの画素駆動電圧信号を出力する第１〜第ｎの信号出力端と、前記第１〜第ｎの信号出力端に接続された第１〜第ｎの出力回路と、を含み、前記第１〜第ｎの出力回路の各々は、第１の出力端及び第２の出力端を有し、前記第１〜第ｎの階調電圧信号のうちの対応する階調電圧信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプと、前記オペアンプに第１の電源電圧を供給する第１電源ラインと、前記オペアンプに第２の電源電圧を供給する第２電源ラインと、前記第１電源ラインと前記高位電源供給ライン及び前記中位電源供給ラインとの間の接続切替、及び前記第２電源ラインと前記中位電源供給ライン及び前記低位電源供給ラインとの接続切替をなす切替部と、第１端が前記第１電源ラインに接続され、第２端が出力ノードを介して前記第１〜第ｎの信号出力端のうちの対応する信号出力端に接続され、制御端が前記オペアンプの前記第１の出力端に接続された第１導電型の第１トランジスタと、第１端が前記第２電源ラインに接続され、第２端が前記出力ノードを介して前記第１〜第ｎの信号出力端のうちの対応する信号出力端に接続され、制御端が前記オペアンプの前記第２の出力端に接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、を有することを特徴とする。
本発明に係る出力回路によれば、反転駆動方式の表示ドライバにおいて、正極出力及び負極出力において均一な出力特性を得ることが可能となる。
本発明に係る出力回路を含む表示装置の構成を示すブロック図である。 本発明に係る出力回路を含むソースドライバの構成例を示すブロック図である。 本発明に係る出力回路の構成を示す回路図である。 出力回路におけるスイッチ制御の動作を示すタイムチャートである。 比較例の出力回路の構成を示す回路図である。 複数チャネル分の出力回路の構成を示す回路図である。 複数チャネル分の出力回路の構成の変形例を示す回路図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本実施例の出力回路を含む表示装置１００の構成を示すブロック図である。表示装置１００は、例えば液晶ディスプレイ等からなる表示デバイス１０を反転駆動方式により駆動する液晶表示装置である。表示装置１００は、表示デバイス１０、表示制御部１１、ゲートドライバ１２、及びソースドライバ１３を含む。
表示デバイス１０には、２次元画面の水平方向に伸長するｍ個（ｍ：２以上の整数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸長するｎ個（ｎ：２以上の整数）のデータラインＤ1〜Ｄnとが形成されている。水平走査ライン及びデータラインの各交叉部の領域には、画素を担う表示セル（図１において破線で示す）がマトリクス状に配置されている。
表示制御部１１は、入力映像信号ＶＳに基づき、各画素の輝度レベルを表す画素データＰＤの系列を含む映像データ信号ＶＤをソースドライバ１３に供給する。また、表示制御部１１は、入力映像信号ＶＳから水平同期信号を検出し、これをゲートドライバ１２に供給する。また、表示制御部１１は、反転駆動における極性反転を制御する切替制御信号ＣＳをソースドライバ１３に供給する。
ゲートドライバ１２は、表示制御部１１から供給された水平同期信号に同期させて走査信号を生成し、これを表示デバイス１０の水平走査ラインＳ1〜Ｓmの各々に順次供給する。
ソースドライバ１３は、映像データ信号ＶＤに基づき、１水平走査ラインごとにｎ個の画素駆動電圧Ｇ1〜Ｇnを生成し、これらを表示デバイス１０のデータラインＤ1〜Ｄnに印加する。この際、ソースドライバ１３は、表示制御部１１から供給された切替制御信号ＣＳに応じて画素駆動電圧Ｇ1〜Ｇnの極性を反転させつつデータラインＤ1〜Ｄnへの印加を行う。
図２は、表示ドライバとしてのソースドライバ１３の内部構成を示すブロック図である。ソースドライバ１３は、ラッチ部１３１、階調電圧変換部１３２及び出力部１３３を含む。
ラッチ部１３１は、表示制御部１１から供給された映像データ信号ＶＤに含まれる画素データＰＤの系列を順次取り込む。ラッチ部１３１は、１水平走査ライン分（ｎ個）の画素データＰＤの取り込みがなされる度に、ｎ個の画素データＰＤを画素データＱ1〜Ｑnとして階調電圧変換部１３２に出力する。
階調電圧変換部１３２は、ラッチ部１３１から供給された画素データＱ1〜Ｑnの各々を、その画素データによって表される輝度階調に対応した電圧値を有する正極性又は負極性の階調電圧Ａ1〜Ａnに変換し、出力部１３３に供給する。
出力部１３３は、階調電圧Ａ1〜Ａnを増幅した電圧を画素駆動電圧Ｇ1〜Ｇnとして生成し、切替制御信号ＣＳに応じて極性を反転させつつ、表示デバイス１０のデータラインＤ1〜Ｄnに夫々供給する。出力部１３３は、データラインＤ1〜Ｄnの数に対応するｎチャネル分の出力回路を有する。
図３は、ｎチャネル分の出力回路のうちの１つである出力回路２０の構成を示す回路図である。出力回路２０は、出力アンプＡＰ、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３及びＳＷ１４、高位電源電圧ＶＤＤＨを受ける高位電源端子Ｎｄｄ、低位電源電圧ＶＳＳＨを受ける低位電源端子Ｎｓｓ、高位電源電圧ＶＤＤＨと低位電源電圧ＶＳＳＨとの間の電圧（例えば、中間電圧）である中位電源電圧ＶＤＭを受ける中位電源端子Ｎｄｍ、及び画素駆動電圧Ｇk（ｋ＝１、２、・・・ｎ）の出力端である出力端子Ｎｏｕｔを有する。
出力アンプＡＰは、オペアンプＯＰと、トランジスタＭ１１及びＭ１２とを含む。トランジスタＭ１１は、第１チャネル型であるＰチャネル型のＭＯＳトランジスタである。トランジスタＭ１２は、第１チャネル型とは反対チャネル型であるＮチャネル型のＭＯＳトランジスタである。
オペアンプＯＰは、第１の電源ラインＬ１及び第２の電源ラインＬ２に接続されており、各々の電源ラインから供給された電源電圧（第１電源電圧、第２電源電圧）に基づいて増幅動作を行う演算増幅器である。オペアンプＯＰの第１出力端Ｔ１はトランジスタＭ１１のゲート（制御端）に接続され、オペアンプＯＰの第２出力端Ｔ２はトランジスタＭ１２のゲート（制御端）に接続されている。オペアンプＯＰは、階調電圧Ａkを増幅した電圧をトランジスタＭ１１及びＭ１２の各々のゲートに供給する。
トランジスタＭ１１は、ソース（第１端）が第１の電源ラインＬ１に接続され、ドレイン（第２端）がノードｎ１を介してトランジスタＭ１２のドレイン及び出力ラインＬ０に接続されている。また、トランジスタＭ１１は、ソース及びバルク（バックノード）が互いに接続されている。
トランジスタＭ１２は、ソース（第１端）が第２の電源ラインＬ２に接続され、ドレイン（第２端）がノードｎ１を介してトランジスタＭ１１のドレイン及び出力ラインＬ０に接続されている。また、トランジスタＭ１２は、ソース及びバルク（バックノード）が互いに接続されている。
電源ラインＬ１は、スイッチＳＷ１を介して高位電源端子Ｎｄｄに接続され、スイッチＳＷ２を介して中位電源端子Ｎｄｍに接続される。電源ラインＬ２は、スイッチＳＷ３を介して中位電源端子Ｎｄｍに接続され、スイッチＳＷ４を介して低位電源端子Ｎｓｓに接続される。
スイッチＳＷ１及びＳＷ２は、相補的にオン（接続状態）又はオフ（非接続状態）となるように制御される。同様に、スイッチＳＷ３及びＳＷ４は、相補的にオン又はオフとなるように制御される。スイッチＳＷ１〜ＳＷ４（図３では、これらをまとめてスイッチ部ＳＰとして示す）には、切替制御信号ＣＳが供給されている。スイッチＳＷ１〜ＳＷ４の各々は、切替制御信号ＣＳに応じてオン又はオフに状態を切り替える。
図４は、スイッチＳＷ１〜ＳＷ４の切替制御のタイミングの例を示すタイムチャートである。切替制御信号ＣＳは、例えば階調電圧階調電圧Ａ1〜Ａnの極性に応じて信号レベルが論理レベル１（Ｈレベル）及び論理レベル０（Ｌレベル）の間で変化する信号である。
切替制御信号ＣＳがＬレベルの間、スイッチＳＷ１はオン、スイッチＳＷ２はオフ、スイッチＳＷ３はオン、スイッチＳＷ４はオフとなる。これにより、第１の電源ラインＬ１が高位電源端子Ｎｄｄに接続され、第２の電源ラインＬ２が中位電源端子Ｎｄｍに接続される。オペアンプＯＰには高位電源電圧ＶＤＤＨ及び中位電源電圧ＶＤＭが動作電源として供給され、トランジスタＭ１１のソースには高位電源電圧ＶＤＤＨが印加され、トランジスタＭ１２のソースには中位電源電圧ＶＤＭが印加される。従って、出力アンプＡＰは、高位電源電圧ＶＤＤＨ及び中位電源電圧ＶＤＭに基づいて動作し、出力端子Ｎｏｕｔから正極性の画素駆動電圧Ｇk（以下、正極電圧）を出力する。
切替制御信号ＣＳがＨレベルの間、スイッチＳＷ１はオフ、スイッチＳＷ２はオン、スイッチＳＷ３はオフ、スイッチＳＷ４はオンとなる。これにより、第１の電源ラインＬ１が中位電源端子Ｎｄｍに接続され、第２の電源ラインＬ２が中位電源端子Ｎｓｓに接続される。オペアンプＯＰには中位電源電圧ＶＤＭ及び低位電源電圧ＶＳＳＨが動作電源として供給され、トランジスタＭ１１のソースには中位電源電圧ＶＤＭが印加され、トランジスタＭ１２のソースには低位電源電圧ＶＳＳＨが印加される。従って、出力アンプＡＰは、中位電源電圧ＶＤＭ及び低位電源電圧ＶＳＳＨに基づいて動作し、出力端子Ｎｏｕｔから負極性の画素駆動電圧Ｇk（以下、負極電圧）を出力する。
次に、本実施例の出力回路２０により得られる効果について、比較例の出力回路と比較しつつ説明する。
図５は、比較例の出力回路３０を示す回路図である。出力回路３０は、オペアンプＯＰ、正極側出力回路３１、及び負極側出力回路３２を含む。
正極側出力回路３１は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＭ３１と、Ｎチャネル型のＭＯＳトランジスタであるトランジスタＭ３２と、から構成されている。トランジスタＭ３１のソースは高位電源端子Ｎｄｄに接続され、トランジスタＭ３２のソースは中位電源端子Ｎｄｍに接続されている。トランジスタＭ３１及びトランジスタＭ３２は、ドレイン同士が互いに接続され、その接続部が出力端子Ｎｏｕｔに接続されている。
負極側出力回路３２は、Ｐチャネル型のＭＯＳトランジスタであるトランジスタＭ３３と、Ｎチャネル型のＭＯＳトランジスタであるトランジスタＭ３４と、から構成されている。トランジスタＭ３３のソースは中位電源端子Ｎｄｍに接続され、トランジスタＭ３４のソースは低位電源端子Ｎｓｓに接続されている。トランジスタＭ３３及びトランジスタＭ３４は、ドレイン同士が互いに接続され、その接続部が出力端子Ｎｏｕｔに接続されている。
オペアンプＯＰの第１出力端は、トランジスタＭ３１のゲート又はトランジスタＭ３３のゲートに、それぞれスイッチＳＷ３１及びＳＷ３３を介して接続される。スイッチＳＷ３１及びＳＷ３３は相補的にオン又はオフとなる。オペアンプＯＰの第２出力端は、トランジスタＭ３２のゲート又はトランジスタＭ３４のゲートに、それぞれスイッチＳＷ３２及びＳＷ３４を介して接続される。
正極電圧の出力時には、スイッチＳＷ３１及びＳＷ３２がオンとなり、正極側出力回路３１が出力動作を行う。負極電圧の出力時には、スイッチＳＷ３３及びＳＷ３４がオンとなり、負極側出力回路３２が出力動作を行う。
かかる構成を有する比較回路３０では、正極電圧の出力時にトランジスタＭ３３（負極側ＰＭＯＳトランジスタ）のドレインからバルクに寄生ダイオードの順方向の電流が流れることを防ぐため、トランジスタＭ３３のバルクが高位電源端子Ｎｄｄに接続されている。また、負極電圧の出力時にトランジスタＭ３２（正極側ＮＭＯＳトランジスタ）のドレインからバルクに寄生ダイオードの順方向電流が流れることを防ぐため、トランジスタＭ３２のバルクが低電源端子Ｎｓｓに接続されている。
このため、トランジスタＭ３２及びＭ３３には、１／２ＶＤＤＨ〜ＶＤＤＨ分のバックバイアスがかかり、バックバイアスがかかっていない負極側ＮＭＯＳトランジスタ及び正極側ＰＭＯＳトランジスタと比べて、閾値電圧の特性が大きくシフトする。
これに対し、図３に示すように、本実施例の出力回路２０では、トランジスタＭ１１のソース及びバルクは、互いに接続されるとともに第１の電源ラインＬ１に接続されている。また、トランジスタＭ１２のソース及びバルクは、互いに接続されるとともに第２の電源ラインＬ２に接続されている。
これにより、トランジスタＭ１１のソース及びバルクは同じ電源（高位電源電圧ＶＤＤＨ又は中位電源電圧ＶＤＭ）に接続されるため、バックバイアスが発生しない。同様に、トランジスタＭ１２のソース及びバルクは同じ電源（中位電源電圧ＶＤＭ又は低位電源電圧ＶＳＳＨ）に接続されるため、バックバイアスが発生しない。従って、本実施例の出力回路２０は、正極及び負極で同じ特性を有する出力回路となる。
また、本実施例の出力回路２０では、比較例の出力回路とは異なり、正極側出力回路と負極側出力回路とを別途設けて動作するトランジスタ対を切り替える必要がない。このため、シンプルで且つ小さいレイアウト面積で出力回路を構成することができる。
図６（ａ）及び（ｂ）は、複数ｃｈ（チャネル）分の出力回路の構成を示す回路図である。隣接するチャネルの出力回路は、異なる極性の画素駆動電圧を出力する。
例えば、奇数チャネル（１ｃｈ、３ｃｈ、・・・）の出力回路（第１出力回路群）が正極電圧を出力する際、偶数チャネル（２ｃｈ、４ｃｈ、・・・）の出力回路（第２出力回路群）は負極電圧を出力する。その際、図６（ａ）に示すように、奇数チャネルの出力回路（出力アンプＡＰ１、ＡＰ３、・・・）では、第１の電源ラインが高位電源電圧ＶＤＤＨの供給を受ける高位電源供給ラインＬｄｈに接続され、第２の電源ラインが中位電源電圧ＶＤＭの供給を受ける中位電源供給ラインＬｄｍに接続される。偶数チャネルの出力回路（出力アンプＡＰ２、ＡＰ４、・・・）では、第１の電源ラインが中位電源供給ラインＬｄｍに接続され、第２の電源ラインが低位電源電圧ＶＳＳＨの供給を受ける低位電源供給ラインＬｓｓに接続される。
極性反転がなされると、奇数チャネルの出力回路は負極電圧を出力し、偶数チャネルの出力回路は正極電圧を出力する。その際、図６（ｂ）に示すように、奇数チャネルの出力回路（出力アンプＡＰ１、ＡＰ３、・・・）では、第１の電源ラインが中位電源供給ラインＬｄｍに接続され、第２の電源ラインが低位電源供給ラインＬｓｓに接続される。偶数チャネルの出力回路（出力アンプＡＰ２、ＡＰ４、・・・）では、第１の電源ラインが高位電源供給ラインＬｄｈに接続され、第２の電源ラインが中位電源供給ラインＬｄｍに接続される。
このように、本実施例の出力回路によれば、出力回路と電源との間の接続を、同じ極性の画素駆動電圧を出力する出力回路毎に切り替えることにより、正極電圧及び負極電圧を出力することができる。従って、同じ特性の回路により正極電圧及び負極電圧を出力することが可能となる。
図７は、複数チャネル分の出力回路の構成の変形例を示す回路図である。ここでは、同じ動作となる出力回路が１／２ｎｃｈ分（ｎ：偶数）ずつまとめて共通の電源ライン及びスイッチを介して電源に接続されている。例えば、奇数チャネルの出力回路からなる１／２ｎｃｈ分の出力回路（図７の上段）の各々は、第１の電源ラインが共通ラインＬ１１及びスイッチＳＷ１１を介して高位電源供給ラインＬｄｈに接続され、第２の電源ラインが共通ラインＬ１２及びスイッチＳＷ１２を介して中位電源供給ラインＬｄｍに接続される。偶数チャネルの出力回路からなる１／２ｎｃｈ分の出力回路（図７の下段）の各々は、第１の電源ラインが共通ラインＬ２１及びスイッチＳＷ２１を介して中位電源供給ラインＬｄｍに接続され、第２の電源ラインが共通ラインＬ２２及びスイッチＳＷ２２を介して低位電源供給ラインＬｓｓに接続される。
このような構成によれば、スイッチの数を削減し、回路面積を小さく抑えることが可能となる。
なお、本発明は上記実施形態に限定されない。例えば、各スイッチの構成は、上記実施例で示したものに限られない。スイッチ部ＳＰ（切替部）は、電源ラインＬ１の接続先を高位電源端子Ｎｄｄ又は中位電源端子Ｎｄｍに切り替え、電源ラインＬ２の接続先を中位電源端子Ｎｄｍ又は低位電源端子Ｎｓｓに切り替えることが可能に構成されていれば良い。
また、上記実施例で示した各スイッチの切替制御は一例であり、トランジスタＭ１１のソース及びオペアンプＯＰの第１の電源供給端が電源ラインＬ１を介して高位電源端子Ｎｄｄに接続され、トランジスタＭ１２のソース及びオペアンプＯＰの第２の電源供給端が電源ラインＬ２を介して中位電源端子Ｎｄｍに接続された状態（第１状態）と、トランジスタＭ１１のソース及びオペアンプＯＰの第１の電源供給端が電源ラインＬ１を介して中位電源端子Ｎｄｍに接続され、トランジスタＭ１２のソース及びオペアンプＯＰの第２の電源供給端が電源ラインＬ２を介して低位電源端子Ｎｓｓに接続された状態（第２状態）と、を交互に切り替えるように切替制御がなされれば良い。
また、上記実施例では、交互に配置された奇数チャネルの出力回路と偶数チャネルの出力回路とがそれぞれ異なる極性の画素駆動電圧を出力する例について説明したが、各出力回路の配置及び接続の態様はこれに限られない。複数の出力回路は、第１の出力回路群に分類される出力回路と第２の出力回路群に分類される出力回路とが異なる極性の画素駆動電圧を出力するように、相補的に電源端子（電源供給ライン）に切替接続されるように構成されていれば良い。
１００ 表示装置
１０ 表示デバイス
１１ 表示制御部
１２ ゲートドライバ
１３ ソースドライバ
１３１ ラッチ部
１３２ 階調電圧変換部
１３３ 出力部
２０ 出力回路
ＡＰ 出力アンプ
ＯＰ オペアンプ
Ｍ１１，Ｍ１２ トランジスタ
ＳＷ１〜ＳＷ４ スイッチ
ＳＰ スイッチ部
Ｎｄｄ 高位電源端子
Ｎｄｍ 中位電源端子
Ｎｓｓ 低位電源端子
Ｎｏｕｔ 出力端子

Claims (7)

  1. 映像信号に応じた画素駆動電圧信号を表示デバイスに出力する出力回路であって、
    高位電源電圧の供給を受ける高位電源端と、
    前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源端と、
    前記高位電源電圧と前記低位電源電圧との間の電圧の中位電源電圧の供給を受ける中位電源端と、
    前記画素駆動電圧信号を出力する信号出力端と、
    第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプと、
    前記オペアンプに第１の電源電圧を供給する第１電源ラインと、
    前記オペアンプに第２の電源電圧を供給する第２電源ラインと、
    前記第１電源ラインと前記高位電源端及び前記中位電源端との間の接続切替、及び前記第２電源ラインと前記中位電源端及び前記低位電源端との接続切替をなす切替部と、
    第１端が前記第１電源ラインに接続され、第２端が出力ノードを介して前記信号出力端に接続され、制御端が前記オペアンプの前記第１の出力端に接続された第１導電型の第１トランジスタと、
    第１端が前記第２電源ラインに接続され、第２端が前記出力ノードを介して前記信号出力端に接続され、制御端が前記オペアンプの前記第２の出力端に接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、
    を有することを特徴とする出力回路。
  2. 前記第１トランジスタは、前記第１端がソースであり、前記第２端がドレインであり、前記制御端がゲートである第１チャネル型のＭＯＳトランジスタであって、バックゲートが前記ソースに接続されるとともに前記第１電源ラインに接続され、
    前記第２トランジスタは、前記第１端がソースであり、前記第２端がドレインであり、前記制御端がゲートである前記第１チャネル型とは反対チャネル型の第２チャネル型のＭＯＳトランジスタであって、バックゲートが前記ソースに接続されるとともに前記第２電源ラインに接続されていることを特徴とする請求項１に記載の出力回路。
  3. 前記切替部は、前記第１電源ライン及び前記高位電源端の間に設けられた第１スイッチと、前記第１電源ライン及び前記中位電源端の間に設けられた第２スイッチと、前記第２電源ライン及び前記中位電源端の間に設けられた第３スイッチと、前記第２電源ライン及び前記低位電源端の間に設けられた第４スイッチと、を含み、
    前記第１スイッチ及び前記第２スイッチは、相補的にオン又はオフとなり、
    前記第３スイッチ及び前記第４スイッチは、相補的にオン又はオフとなることを特徴とする請求項１又は２に記載の出力回路。
  4. 前記切替部は、
    第１期間において、前記第１電源ラインを前記高位電源端に接続するとともに、前記第２電源ラインを前記中位電源端に接続し、
    第２期間において、前記第１電源ラインを前記中位電源端に接続するとともに、前記第２電源ラインを前記低位電源端に接続することを特徴とする請求項１乃至３のいずれか１に記載の出力回路。
  5. ｎ個の画素データ（ｎは２以上の整数）の系列を含む映像信号に基づいて、第１〜第ｎの画素駆動電圧信号を表示デバイスに供給する表示ドライバであって、
    前記ｎ個の画素データを第１〜第ｎの階調電圧信号に変換する階調電圧変換部と、
    前記第１〜第ｎの階調電圧信号に応じた前記第１〜第ｎの画素駆動電圧信号を出力する出力部と、
    を含み、
    前記出力部は、
    高位電源電圧の供給を受ける高位電源供給ラインと、
    前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源供給ラインと、
    前記高位電源電圧と前記低位電源電位との間の電圧の中位電源電圧の供給を受ける中位電源供給ラインと、
    前記第１〜第ｎの画素駆動電圧信号を出力する第１〜第ｎの信号出力端と、
    前記第１〜第ｎの信号出力端に接続された第１〜第ｎの出力回路と、
    を含み、
    前記第１〜第ｎの出力回路の各々は、
    第１の出力端及び第２の出力端を有し、前記第１〜第ｎの階調電圧信号のうちの対応する階調電圧信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプと、
    前記オペアンプに第１の電源電圧を供給する第１電源ラインと、
    前記オペアンプに第２の電源電圧を供給する第２電源ラインと、
    前記第１電源ラインと前記高位電源供給ライン及び前記中位電源供給ラインとの間の接続切替、及び前記第２電源ラインと前記中位電源供給ライン及び前記低位電源供給ラインとの接続切替をなす切替部と、
    第１端が前記第１電源ラインに接続され、第２端が出力ノードを介して前記第１〜第ｎの信号出力端のうちの対応する信号出力端に接続され、制御端が前記オペアンプの前記第１の出力端に接続された第１導電型の第１トランジスタと、
    第１端が前記第２電源ラインに接続され、第２端が前記出力ノードを介して前記第１〜第ｎの信号出力端のうちの対応する信号出力端に接続され、制御端が前記オペアンプの前記第２の出力端に接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、
    を有することを特徴とする表示ドライバ。
  6. 前記第１〜第ｎの出力回路は、前記第１〜第ｎの画素駆動電圧信号を互いに異なる極性で出力する第１出力回路群と第２出力回路群とを含み、
    前記第１出力回路群に含まれる出力回路及び前記第２出力回路群に含まれる出力回路のうち、一方は前記第１電源ラインが前記高電位電源供給ラインに接続されるとともに前記第２電源ラインが前記中位電源供給ラインに接続され、他方は前記第１電源ラインが前記中位電源供給ラインに接続されるとともに前記第２電源ラインが前記低位電源供給ラインに接続されることを特徴とする請求項５に記載の表示ドライバ。
  7. 前記第１出力回路群に含まれる出力回路は、各々の前記第１電源ラインが第１の共通ラインを介して前記高位電源供給ライン又は前記中位電源供給ラインに接続され、各々の前記第２電源ラインが第２の共通ラインを介して前記中位電源供給ライン又は前記低位電源供給ラインに接続され、
    前記第２出力回路群に含まれる出力回路は、各々の前記第１電源ラインが第３の共通ラインを介して前記高位電源供給ライン又は前記中位電源供給ラインに接続され、各々の前記第２電源ラインが第４の共通ラインを介して前記中位電源供給ライン又は前記低位電源供給ラインに接続され、
    前記切替部は、前記第１共通ライン及び前記第３共通ラインの接続先を相補的に前記高位電源供給ライン又は前記中位電源供給ラインに切り替え、前記第２共通ライン及び前記第４共通ラインの接続先を相補的に前記中位電源供給ライン又は前記低位電源供給ラインに切り替えることを特徴とする請求項６に記載の表示ドライバ。
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