KR102575248B1 - 반전력 버퍼 증폭기, 데이터 드라이버, 및 디스플레이 장치 - Google Patents

반전력 버퍼 증폭기, 데이터 드라이버, 및 디스플레이 장치 Download PDF

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Abstract

실시 예는 제1 및 제2 입력 신호들을 차동 증폭하고, 차동 증폭된 결과에 따른 제1 및 제2 출력들을 출력하는 제1 및 제2 노드들을 포함하는 증폭부, 제1 전압을 갖는 제1 전원과 제2 전압을 갖는 제2 전원 사이에 접속되는 제1 버퍼부, 제1 전원과 제2 전원 사이에 접속되는 제2 버퍼부, 및 제1 버퍼부와 제2 버퍼부 사이에 접속되는 제1 스위치부를 포함하는 제1 출력부, 제2 전원과 제3 전압을 갖는 제3 전원 사이에 접속되는 제3 버퍼부, 제2 전원과 제3 전원 사이에 접속되는 제4 버퍼부, 및 제3 버퍼부와 제4 버퍼부 사이에 접속되는 제2 스위치부를 포함하는 제2 출력부를 포함하고, 제1 및 제3 버퍼부들 각각은 제1 및 제2 출력 신호들에 의하여 제어되고, 제1 스위치부는 프리 드라이빙 제어 신호에 기초하여 턴 온 또는 턴 오프된다.

Description

반전력 버퍼 증폭기, 데이터 드라이버, 및 디스플레이 장치{HALF POWER BUFFER AMPLIFIER, SOURCE DRIVER, AND DISPLAY APPARATUS INCLUDING THE SAME}
실시 예는 반전력 버퍼 증폭기, 데이터 드라이버, 및 이를 포함하는 디스 플레이 장치에 관한 것이다.
디스플레이 드라이버 IC(Display Driver IC, DDI)는 화면에 문자나 영상 이미지 등이 표시되도록 데이터를 전기적 신호로 제공하는 역할을 한다.
디스플레이 패널의 각 픽셀을 구동하기 위하여 DDI의 출력단은 많은 수의 출력 버퍼들을 구비한다. 이러한 많은 수의 출력 버퍼에서 사용되는 전력 소모로 인하여 DDI의 온도가 올라가게 되며, 이는 DDI의 수명을 단축시킬 수 있다. 이러한 DDI의 출력 버퍼의 전력 소모를 줄이기 위하여 DDI에는 반전력 출력 버퍼가 사용되고 있다.
도 7은 일반적인 반전력(half-power) 출력 버퍼를 나타낸다.
도 7을 참조하면, 반전력 출력 버퍼는 제1 동작 영역(VDD2M ~ VDD2)을 갖는 제1 버퍼(11)와 제2 동작 영역(VSS2 ~ VDD2M)을 갖는 제2 버퍼(12)를 포함할 수 있다. 또한 반전력 출력 버퍼는 극성 제어 신호(POL)에 기초하여, 제1 버퍼(11)의 출력과 제2 버퍼(12)의 출력을 선택적으로 출력하기 위한 출력 먹스(15)를 포함할 수 있다. 출력 먹스(15)의 출력이 고속 슬루율을 갖도록 하기 위하여 출력 먹스(15)의 온 저항(Ron)을 감소시켜야 하는데, 출력 먹스(15)의 온 저항을 감소시키기 위해서는 출력 먹스의 스위치를 구현하는 트랜지스터의 사이즈를 증가시켜야 한다.
서로 다른 버퍼들(11,12)로부터 발생하는 오프셋들(offsets)은 적절히 제거될 수 없고, 이로 인하여 디스플레이 품질을 떨어뜨릴 수 있다. 예컨대, 제1 버퍼(11)와 제2 버퍼(12)의 오프셋(offset) 방향이 반대일 경우, 오프셋 특성이 누적되는 현상이 발생할 수 있다. 오프셋 성능을 만족하기 위하여 매칭 페어 트랜지스터가 구비될 수 있고, 매칭페어 트랜지스터의 사이즈(matching pair size)를 증가시킴으로써 오프 셋 특성을 개선할 수 있지만, 이로 인하여 칩 면적이 증가할 수 있다.
실시 예는 프리 드라이빙을 통하여 출력 노드의 전압의 슬루 레이트를 향상시킬 수 있고, 저전력 설계가 가능한 반전력 버퍼 증폭기, 데이터 드라이버, 및 디스플레이 장치를 제공한다.
실시 예에 따른 반전력 버퍼 증폭기는 제1 및 제2 입력 신호들을 차동 증폭하고, 차동 증폭된 결과에 따른 제1 및 제2 출력들을 출력하는 제1 및 제2 노드들을 포함하는 증폭부; 제1 전압을 갖는 제1 전원과 제2 전압을 갖는 제2 전원 사이에 접속되는 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 버퍼부, 상기 제1 전원과 상기 제2 전원 사이에 접속되는 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 버퍼부, 및 상기 제1 버퍼부와 상기 제2 버퍼부 사이에 접속되는 제1 스위치부를 포함하는 제1 출력부; 및 상기 제2 전원과 제3 전압을 갖는 제3 전원 사이에 접속되는 제5 트랜지스터와 제6 트랜지스터를 포함하는 제3 버퍼부, 상기 제2 전원과 상기 제3 전원 사이에 접속되는 제7 트랜지스터와 제8 트랜지스터를 포함하는 제4 버퍼부, 및 상기 제3 버퍼부와 상기 제4 버퍼부 사이에 접속되는 제2 스위치부를 포함하는 제2 출력부를 포함하고, 상기 제1 및 제3 버퍼부들 각각은 상기 제1 및 제2 출력 신호들에 의하여 제어되고, 상기 제1 스위치부는 상기 제1 트랜지스터의 게이트와 상기 제3 트랜지스터의 게이트 사이에 접속되는 제1 스위치, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속 노드와 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접속 노드 사이에 접속되는 제2 스위치, 및 상기 제2 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트 사이에 접속되는 제3 스위치를 포함하고, 상기 제1 내지 제3 스위치들 각각은 프리 드라이빙 제어 신호에 기초하여 턴 온 또는 턴 오프될 수 있다.
상기 반전력 버퍼 증폭기는 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접속 노드와 상기 제7 트랜지스터와 상기 제8 트랜지스터의 접속 노드에 접속되는 출력 노드를 더 포함할 수 있다.
상기 제1 출력부는 상기 제1 노드와 상기 제1 트랜지스터의 게이트 사이에 연결되는 제1 연결 스위치, 상기 제2 노드와 상기 제2 트랜지스터의 게이트 사이에 연결되는 제2 연결 스위치, 상기 제1 전원과 상기 제1 트랜지스터의 게이트 사이에 연결되는 제1 구동 스위치, 및 상기 제3 전원과 상기 제2 트랜지스터의 게이트 사이에 연결되는 제2 구동 스위치를 더 포함할 수 있다.
상기 제1 전압은 상기 제2 전압보다 크고, 상기 제2 전압은 상기 제3 전압보다 클 수 있다.
상기 제1 및 제2 연결 스위치들은 제1 극성 제어 신호에 의하여 턴 온 또는 턴 오프되고, 상기 제1 및 제2 구동 스위치들은 상기 제1 극성 제어 신호의 반전 신호인 제2 극성 제어 신호에 의하여 턴 온 또는 턴 오프될 수 있다.
상기 제2 출력부는 상기 제1 노드와 상기 제5 트랜지스터의 게이트 사이에 연결되는 제3 연결 스위치, 상기 제2 노드와 상기 제6 트랜지스터의 게이트 사이에 연결되는 제4 연결 스위치, 상기 제1 전원과 상기 제5 트랜지스터의 게이트 사이에 연결되는 제3 구동 스위치, 및 상기 제3 전원과 상기 제6 트랜지스터의 게이트 사이에 연결되는 제4 구동 스위치를 더 포함할 수 있다.
상기 제3 및 제4 연결 스위치들은 제2 극성 제어 신호에 의하여 턴 온 또는 턴 오프되고, 상기 제3 및 제4 구동 스위치들은 상기 제1 극성 제어 신호에 의하여 턴 온 또는 턴 오프될 수 있다.
상기 제2 스위치부는 상기 제5 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트 사이에 접속되는 제4 스위치, 상기 제5 트랜지스터와 상기 제6 트랜지스터의 접속 노드와 상기 제7 트랜지스터와 상기 제8 트랜지스터의 접속 노드 사이에 접속되는 제5 스위치, 및 상기 제6 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트 사이에 접속되는 제6 스위치를 포함할 수 있고, 상기 제4 내지 제6 스위치들 각각은 상기 프리 드라이빙 제어 신호에 기초하여 턴 온 또는 턴 오프될 수 있다.
상기 제1 내지 제6 스위치들이 턴 오프될 때, 프리 드라이빙 노드의 전압은 타겟 전압으로 천이하고, 상기 제1 내지 제6 스위치들이 턴 온될 때, 상기 출력 노드의 전압은 상기 타겟 전압으로 천이하고, 상기 프리 드라이빙 노드는 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속 노드와 상기 제5 트랜지스터와 상기 제6 트랜지스터의 접속 노드와 접속되는 노드일 수 있다.
상기 증폭부는 상기 제1 및 제2 입력 신호들을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들을 발생하는 차동 증폭기; 상기 제1 및 제2 차동 전류들이 제공되고, 상기 제1 전원에 접속되는 제1 전류 미러; 상기 제3 및 제4 차동 전류들이 제공되고, 상기 제3 전원에 접속되는 제2 전류 미러; 및 상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 바이어스부를 포함할 수 있다.
상기 증폭부는 상기 제1 전류 미러와 상기 바이어스부 사이에 접속되고, 제1 바이어스 신호에 기초하여 동작되는 제1 오프셋 트랜지스터를 더 포함할 수 있다.
상기 증폭부는 상기 제2 전류 미러와 상기 바이어스부 사이에 접속되고, 제2 바이어스 신호에 기초하여 동작되는 제2 오프셋 트랜지스터를 더 포함할 수 있다.
실시 예에 따른 데이터 드라이버는 데이터를 저장하는 래치부; 상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터부; 상기 레벨 쉬프터부의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부; 및 상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며, 상기 출력 버퍼는 상술한 반전력 버퍼 증폭기를 포함할 수 있다.
실시 예에 따른 디스플레이 장치는 게이트 라인들, 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들에 연결되고 행과 열을 이루는 매트릭스 형태로 배열되는 화소들을 포함하는 디스플레이 패널; 상기 데이터 라인들을 구동하기 위한 상술한 데이터 드라이버; 및 상기 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함할 수 있다.
실시 예는 출력 노드의 전압의 슬루 레이트를 향상시킬 수 있고, 소모 전력을 줄일 수 있다.
도 1a는 실시 예에 따른 반전력 버퍼 증폭기의 입력부와 증폭부를 나타낸다.
도 1b는 실시 예에 따른 반전력 버퍼 증폭기의 출력부를 나타낸다.
도 2a는 정극성 동작 시의 제1 프리-드라이빙을 위한 출력부의 동작 상태를 나타낸다.
도 2b는 제1 프리 드라이빙 완료 후의 정극성 동작을 위한 출력부의 동작 상태를 나타낸다.
도 3a는 부극성 동작 시의 제2 프리-드라이빙을 위한 출력부의 동작 상태를 나타낸다.
도 3b는 제2 프리 드라이빙 완료 후의 부극성 동작을 위한 출력부의 동작 상태를 나타낸다.
도 4a는 출력부의 정극성 동작을 위한 극성 제어 신호들, 프리 드라이빙 제어 신호, 출력 노드의 전압, 프리 드라이빙 노드의 전압, 및 입력 신호의 타이밍도를 나타낸다.
도 4b는 출력부의 부극성 동작을 위한 극성 제어 신호들, 프리 드라이빙 제어 신호, 출력 노드의 전압, 프리 드라이빙 노드의 전압, 및 입력 신호의 타이밍도를 나타낸다.
도 5는 실시 예에 따른 데이터 드라이버의 개략적인 블록도를 나타낸다.
도 6은 실시 예에 따른 데이터 드라이버를 포함하는 디스플레이 장치를 나타낸다.
도 7은 일반적인 하프 파워 출력 버퍼를 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
도 1a는 실시 예에 따른 반전력 버퍼 증폭기(100)의 입력부(110)와 증폭부(120)를 나타내고, 도 1b는 실시 예에 따른 반전력 버퍼 증폭기(100)의 출력부(130)를 나타낸다.
즉 반전력 버퍼 증폭기(100)는 입력부(110), 증폭부(120), 출력부(130)를 포함한다. 여기서 입력부(110)와 증폭부(120)를 "제1 출력단"이라 표현할 수 있고, 출력부(130)를 "제2 출력단"이라고 표현할 수 있다.
반전력 버퍼 증폭기는 레일 투 레일(rail to rail) 증폭기로 구현될 수 있다. 예컨대, 반전력 버퍼 증폭기의 "제1 출력단" 및 "제2 출력단"에 의하여 실시 예는 도 4에서 설명한 제1 버퍼(11)와 제2 버퍼(12)의 오프셋들(offsets)의 누적을 완화할 수 있다.
"레일"은 공급 전원의 가장 높은 레벨(예컨대, VDD2) 또는 가장 낮은 레벨(예컨대, VSS2)을 의미할 수 있으며, "레일 투 레일 증폭기"는 풀 레인지(full range, 예컨대, VSS2 ~VDD2) 전원이 공급되는 연산 증폭기일 수 있고, 입력 전압 레벨은 공급 전원의 풀 레인지 내일 수 있다.
액정 표시 장치의 데이터 드라이버는 도 1에 도시된 반전력 버퍼 증폭기를 하나 이상 구비할 수 있다. 반전력 버퍼 증폭기는 데이터 드라이버에 의하여 구동되는 디스플레이 패널의 인접하는 2개의 채널들을 구동하는 출력(OUT)을 발생할 수 있다. 예컨대, "채널"은 디스플레이 패널의 픽셀을 구동하는 위한 데이터 드라이버의 데이터 라인을 의미할 수 있다.
입력부(110)는 상보적인 차동 입력 증폭기(complementary differential amplifier)일 수 있다. 예컨대, 입력부(110)는 폴디드캐스코드(Folded Cascode) 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier: OTA)를 포함할 수 있다.
입력부(110)는 입력 신호들(INP, INN)을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들(I1, I2, I3, I4)을 발생할 수 있다.
입력부(110)는 차동 증폭기를 포함할 수 있다.
예컨대, 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 N형 트랜지스터(Q1), 제2 N형 트랜지스터(Q2), 및 제2 레일(rail2)에 접속되고 제1 바이어스 전압(VBN1)에 응답하여 제1 및 제2 N형 트랜지스터들(Q1, Q2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어하는 제1 바이어스부(Q3)를 포함할 수 있다.
제1 바이어스부(Q3)는 제1 바이어스 전압(VBN1)이 입력되는 게이트, 제2 레일(rail2)과 제1 및 제2 N형 트랜지스터들(Q1, Q2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 N형 트랜지스터로 구현될 수 있다. 제2 레일(rail2)은 제3 전압(예컨대, VSS2)을 공급할 수 있다.
예컨대, 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 P형 트랜지스터(P1), 제2 P형 트랜지스터(P2), 및 제1 레일(rail1)에 접속되고 제2 바이어스 전압(VBP1)에 응답하여 제1 및 제2 P형 트랜지스터들(P1, P2)의 공통 소스로 공급되는 바이어스 전류의 양을 제어하는 제2 바이어스부(P3)를 포함할 수 있다.
제2 바이어스부(P3)는 제2 바이어스 전압(VBP1)이 입력되는 게이트, 제1 레일(rail1)과 제1 및 제2 P형 트랜지스터들(P1, P2)의 공통 소스 사이에 접속되는 소스 및 드레인을 포함하는 P형 트랜지스터로 구현될 수 있다.
제1 레일(rail1)은 제3 전압(VSS2)보다 높은 제1 전압(예컨대, VDD2)을 공급할 수 있다.
제1 N형 트랜지스터(Q1)와 제1 P형 트랜지스터(P1) 각각의 게이트에는 제1 입력 신호(INN)가 함께 제공될 수 있고, 제2 N형 트랜지스터(Q2)와 제2 P형 트랜지스터(P2) 각각의 게이트에는 제2 입력 신호(INP)가 함께 제공될 수 있다.
제1 및 제2 N형 트랜지스터들(Q1, Q2)의 드레인들은 후술하는 제1 전류 미러(122)의 제1 및 제2 입력 노드들(N1, N2) 중 대응하는 어느 하나와 접속될 수 있다.
제1 및 제2 P형 트랜지스터들(P1, P2)의 드레인들은 후술하는 제2 전류 미러(124)의 제3 및 제4 입력 노드들(N3, N4) 중 대응하는 어느 하나와 접속될 수 있다.
예컨대, 제1 차동 전류(I1)는 제1 N형 트랜지스터(Q1)의 드레인과 제1 입력 노드(N1) 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2)는 제2 N형 트랜지스터(Q2)의 드레인과 제2 입력 노드(N2) 사이에 흐르는 전류일 수 있고, 제3 차동 전류(I3)는 제1 P형 트랜지스터(P1)의 드레인과 제3 입력 노드(N3) 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4)는 제2 P형 트랜지스터(P2)의 드레인과 제4 입력 노드(N4) 사이에 흐르는 전류일 수 있다.
증폭부(120)는 제1 전류 미러(122), 제2 전류 미러(124), 제3 바이어스부(126), 제1 오프셋 트랜지스터(MP1), 및 제2 오프셋 트랜지스터(MN1)를 포함할 수 있다. 제1 및 제2 전류 미러들(122,124)은 캐스코드(cascode) 전류 미러(current mirror)로 구현될 수 있다. 또한 증폭부(120)는 제1 출력을 출력하는 제1 노드(NO1) 및 제2 출력을 출력하는 제2 노드(NO2)를 포함할 수 있다.
제1 전류 미러(122)는 제1 차동 전류(I1)가 제공되는 제1 입력 노드(N1)에서 직렬 연결되는 제1 및 제2 트랜지스터들(M1, M2), 및 제2 차동 전류(I2)가 제공되는 제2 입력 노드(N2)에서 직렬 연결되는 제3 및 제4 트랜지스터들(M3, M4)을 포함할 수 있다.
제2 전류 미러(124)는 제3 차동 전류(I3)가 제공되는 제3 입력 노드(N3)에서 직렬 연결되는 제5 및 제6 트랜지스터들(M5, M6), 및 제4 차동 전류(I4)가 제공되는 제4 입력 노드(N4)에서 직렬 연결되는 제7 및 제8 트랜지스터들(M7, M8)을 포함할 수 있다.
제3 바이어스부(126)는 제1 전류 미러(122)와 상기 제2 전류 미러(124) 사이에 접속될 수 있다.
제1 전류 미러(122)는 제1 및 제2 차동 전류들(I1, I2), 바이어스 전압(VBP2)에 기초하여, 제1 노드(NO1)의 전압을 제어한다.
예컨대, 제1 전류 미러(122)는 제1 전압(VDD2)과 제1 중간 노드(NP1) 사이에서 직렬 연결되고 제1 차동 전류(I1)가 제공되는 제1 입력 노드(N1)에서 서로 접속되는 제1 및 제2 트랜지스터들(M1, M2), 제1 전압(VDD2)과 제2 차동 전류(I2)가 제공되는 제2 입력 노드(N2) 사이에 접속되는 제3 트랜지스터(M3), 및 제2 입력 노드(N2)와 제1 노드(NO1) 사이에 접속되는 제4 트랜지스터(M4)를 포함할 수 있다.
제1 및 제3 트랜지스터들(M1, M3)의 게이트들은 서로 접속될 수 있고, 제1 트랜지스터(M1)의 게이트와 제3 트랜지스터(M3)의 게이트의 접속 노드는 제1 중간 노드(NP1)에 접속될 수 있다.
제2 및 제4 트랜지스터들(M2,M4)의 게이트들은 서로 접속될 수 있고, 제2 및 제4 트랜지스터들(M2, M4)의 게이트들의 접속 노드에는 바이어스 전압(VBP2)이 제공될 수도 있다.
예컨대, 제1 전류 미러(122)는 제1 레일(rail1)과 제1 중간 노드(NP1) 사이에 접속되는 직렬 연결되는 제1 및 제2 트랜지스터들(M1, M2), 및 제1 레일(rail1)과 제1 노드(NO1) 사이에 접속되는 직렬 연결되는 제3 및 제4 트랜지스터들(M3, M4)을 포함할 수 있다.
제1 트랜지스터(M1)의 게이트는 제3 트랜지스터(M3)의 게이트와 접속되고, 제2 트랜지스터(M2)의 게이트는 제4 트랜지스터(M4)의 게이트와 접속되며, 제1 트랜지스터(M1)의 게이트는 제2 트랜지스터(M2)의 드레인에 접속될 수 있다.
제2 전류 미러(124)는 제3 및 제4 차동 전류들(I3, I4), 및 바이어스 전압(VBN2)에 기초하여 제2 노드(NO2)의 전압을 제어한다.
예컨대, 제2 전류 미러(124)는 제3 전압(VSS2)과 제2 중간 노드(NP2) 사이에서 직렬 연결되고 제3 차동 전류(I3)가 제공되는 제3 입력 노드(N3)에서 서로 접속되는 제5 및 제6 트랜지스터들(M5, M6), 제4 입력 노드(N4)와 제4 노드(NO4) 사이에 접속되는 제7 트랜지스터(M7), 및 제3 전압(VSS2)과 제4 차동 전류(I4)가 제공되는 제4 입력 노드(N4) 사이에 접속되는 제8 트랜지스터(M8)를 포함할 수 있다.
제5 및 제7 트랜지스터들(M5, M7)의 게이트들은 서로 접속될 수 있고, 제5 및 제7 트랜지스터들(M5, M7)의 게이트들의 접속 노드에는 바이어스 전압(VBN2)이 제공될 수 있다.
제6 및 제8 트랜지스터들(M6, M8)의 게이트들은 서로 접속될 수 있고, 제5 트랜지스터(M5)의 게이트와 제8 트랜지스터(M8)의 게이트의 접속 노드는 제2 중간 노드(NP2)에 접속될 수 있다.
제2 전류 미러(124)는 제2 레일(rail2)과 제2 중간 노드(NP2) 사이에 접속되는 직렬 연결되는 제5 및 제6 트랜지스터들(M5, M6), 및 제2 레일(rail2)과 제4 노드(NO4) 사이에 접속되는 직렬 연결되는 제7 및 제8 트랜지스터들(M7, M8)을 포함할 수 있다.
제5 트랜지스터(M5)의 게이트는 제7 트랜지스터(M7)의 게이트와 접속되고, 제6 트랜지스터(M6)의 게이트는 제8 트랜지스터(M8)의 게이트와 접속되며, 제6 트랜지스터(M6)의 게이트는 제5 트랜지스터(M5)의 드레인에 접속될 수 있다.
제1 중간 노드(NP1)는 제1 전류 미러(122)와 제3 바이어스부(126) 간의 접속 노드이고, 제2 중간 노드(NP2)는 제2 전류 미러(124)와 제3 바이어스부(126) 간의 접속 노드일 수 있다.
예컨대, 제1 중간 노드(NP1)는 제2 트랜지스터(M2)와 제1 바이어스 회로(126a) 간의 접속 노드일 수 있고, 제2 중간 노드(NP2)는 제5 트랜지스터(M5)와 제1 바이어스 회로(126a) 간의 접속 노드일 수 있다.
제1 전류 미러(122)의 제1 입력 노드(N1)는 직렬 연결되는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 접속 노드이고, 제1 전류 미러(122)의 제2 입력 노드(N2)는 직렬 연결되는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)의 접속 노드일 수 있다.
제2 전류 미러(124)의 제3 입력 노드(N3)는 직렬 연결되는 제5 트랜지스터(M5)와 제6 트랜지스터(M6)의 접속 노드이고, 제2 전류 미러(124)의 제4 입력 노드(N4)는 직렬 연결되는 제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 접속 노드일 수 있다.
제3 바이어스부(126)는 플로팅 전류원(floating current source)이라고도 하며, 제1 바이어스 회로(126a), 및 제2 바이어스 회로(126b)를 포함할 수 있다.
제1 바이어스 회로(126a)는 제1 전류 미러(122)의 제2 트랜지스터(M2)와 제2 전류 미러(124)의 제5 트랜지스터(M5) 사이에 접속될 수 있다.
제2 바이어스 회로(126b)는 제1 전류 미러(122)의 제4 트랜지스터(M4)와 제2 전류 미러(124)의 제7 트랜지스터(M7) 사이에 접속될 수 있다.
제1 바이어스 회로(126a)는 병렬적으로 연결되는 P형 트랜지스터(K1)와 N형 트랜지스터(K2)를 포함하며, 제1 바이어스 회로(126a)의 P형 트랜지스터(K1)와 N형 트랜지스터(K2)의 소스들 및 드레인들은 제1 중간 노드(NP1)와 제2 중간 노드(NP2) 사이에 각각 연결될 수 있다.
제1 바이어스 회로(126a)의 P형 트랜지스터(K1)의 게이트에는 바이어스 전압(VBP3)에 제공될 수 있고, N형 트랜지스터(K2)의 게이트에는 바이어스 전압(VBN3)이 제공될 수 있다.
제2 바이어스 회로(126b)는 제1 노드(NO1)과 제2 노드(NO2) 사이에 병렬 연결되는 P형 트랜지스터(K3)와 N형 트랜지스터(K4)를 포함할 수 있다.
제2 바이어스 회로(126b)의 P형 트랜지스터(K3)의 게이트에는 바이어스 전압(BPX)이 제공될 수 있고, 제2 바이어스 회로(126b)의 N형 트랜지스터(K4)의 게이트에는 바이어스 전압(BPN)이 제공될 수 있다.
제1 노드(N01)는 제1 바이어스 회로(126a)의 P형 트랜지스터(K3)(예컨대, K3의 소스)와 N형 트랜지스터(K4)(예컨대, K4의 드레인)의 접속 노드와 제1 오프셋 트랜지스터(MP1)(예컨대, MP1의 드레인) 간의 접속 노드일 수 있다.
제2 노드(NO2)는 제1 바이어스 회로(126a)의 P형 트랜지스터(K3)(예컨대, K3)의 드레인), N형 트랜지스터(K4)(예컨대, K4의 소스)의 접속 노드와 제2 오프셋 트랜지스터(MN1)(예컨대, MN1의 드레인) 간의 접속 노드일 수 있다.
제1 오프셋 트랜지스터(MP1)는 제1 전류 미러(122)와 제2 바이어스 회로(126b) 사이에 접속될 수 있고, 바이어스 전압(BP1)에 기초하여 동작될 수 있으며, 제1 오프셋 트랜지스터(MP1)의 소스와 드레인 간의 전압은 기설정된 일정한 전압을 유지할 수 있다.
제2 오프셋 트랜지스터(MN1)는 제2 전류 미러(124)와 제2 바이어스 회로(126b) 사이에 접속될 수 있고, 바이어스 전압(BN1)에 기초하여 동작될 수 있으며, 제2 오프셋 트랜지스터(MN1)의 소스와 드레인 간의 전압은 기설정된 일정한 전압을 유지할 수 있다.
제1 오프셋 트랜지스터(MP1)와 제2 오프셋 트랜지스터(MN1)는 서로 반대 극성을 갖는 트랜지스터로 구현될 수 있다. 예컨대, 제1 오프셋 트랜지스터(MP1)는 P형 트랜지스터(예컨대, PMOS 트랜지스터)일 수 있고, 제2 오프셋 트랜지스터(MN1)는 N형 트랜지스터(예컨대, NMOS 트랜지스터)일 수 있다.
제1 오프셋 트랜지스터(MP1)는 제1 전류 미러(122)의 트랜지스터들(M1 내지 M4)의 제조 공정상의 원인에 기인하여 제1 전류 미러(122)의 정확도가 나빠지는 것을 방지하는 역할을 할 수 있다.
또한 제2 오프셋 트랜지스터(MN1)는 제2 전류 미러(122)의 트랜지스터들(M5 내지 M8)의 제조 공정상의 원인에 기인하여 제2 전류 미러(124)의 정확도가 나빠지는 것을 방지하는 역할을 할 수 있다.
즉 제조 공정상의 원인에 기인하여 제1 전류 미러(122)를 구성하는 트랜지스터들(M1 내지 M4)의 소스-드레인 간의 전압은 요구도는 타겟 전압과 다를 수 있으며, 이는 제1 전류 미러(122)의 정확도를 떨어드릴 수 있다.
제1 오프셋 트랜지스터(MP1)는 바이어스 전압(BP1)에 기초하여 제어됨으로써, 제1 오프셋 트랜지스터(MP1)의 소스-드레인에 흐르는 전류, 또는 소스-드레인 간의 전압이 제어될 수 있다.
제1 오프셋 트랜지스터(MP1)는 제1 전류 미러(122)의 트랜지스터(M2)의 드레인의 전위와 트랜지스터(M4)의 드레인의 전위를 같게 만들어 주는 역할을 할 수 있다. 이로 인하여 트랜지스터들(M1 내지 M4)의 제조 공정상의 원인에 기인하여 제1 전류 미러(122)의 정확도가 나빠지는 것이 방지될 수 있다.
제2 오프셋 트랜지스터(MN1)는 제2 전류 미러(124)의 트랜지스터(M5)의 드레인의 전위와 트랜지스터(M7)의 드레인의 전위를 같게 만들어 주는 역할을 할 수 있으며, 이로 인하여 트랜지스터들(M5 내지 M8)의 제조 공정상의 원인에 기인하여 제2 전류 미러(124)의 정확도가 나빠지는 것이 방지될 수 있다.
출력부(130)는 제1 출력부(130a), 제2 출력부(130b), 및 출력 노드(OUT)를 포함할 수 있다.
제1 출력부(130a) 및 제2 출력부(130b)에 의하여 디스플레이 장치의 패널에 대하여 극성에 따른 인버전 동작이 수행될 수 있다.
제1 출력부(130a)는 제1 전압 범위(예컨대, VDD2M ~ VDD2)를 갖는 전압을 출력할 수 있으며, "포지티브(positive) 출력부"라고 표현될 수 있다.
제2 출력부(130b)는 제2 전압 범위(VSS2 ~ VDD2M)를 갖는 전압을 출력할 수 있으며, "네거티브(Negative)출력부"라고 표현될 수 있다.
제1 출력부(130a)는 제1 및 제2 연결 스위치들(131a, 137a), 제1 구동 스위치(131b), 제2 구동 스위치(132), 제1 버퍼부(141a), 제2 버퍼부(141b), 및 제1 스위치부(150a)를 포함할 수 있다.
제1 버퍼부(141a)는 제1 전압(VDD2)을 갖는 제1 전원과 제2 전압(VDD2M)을 갖는 제2 전원 사이에 연결되는 트랜지스터(M9)와 트랜지스터(M10)를 포함할 수 있다.
예컨대, 트랜지스터(M9)는 P형 트랜지스터(예컨대, PMOS 트랜지스터)일 수 있고, 트랜지스터(M10)는 N형 트랜지스터(예컨대, NMOS)트랜지스터일 수 있다.
예컨대, 트랜지스터(M9)의 소스는 제1 전원에 접속될 수 있고, 트랜지스터(M10)의 소스는 제2 전원에 접속될 수 있고, 트랜지스터(M9)의 드레인과 트랜지스터(M10)의 드레인은 서로 접속될 수 있다.
제2 버퍼부(141b)는 제1 전압(VDD2)을 갖는 제1 전원과 제2 전압(VDD2M)을 갖는 제2 전원 사이에 연결되는 트랜지스터(M13)와 트랜지스터(M14)를 포함할 수 있다.
예컨대, 트랜지스터(M13)는 P형 트랜지스터(예컨대, PMOS 트랜지스터)일 수 있고, 트랜지스터(M14)는 N형 트랜지스터(예컨대, NMOS)트랜지스터일 수 있다.
예컨대, 트랜지스터(M13)의 소스는 제1 전원에 접속될 수 있고, 트랜지스터(M14)의 소스는 제2 전원에 접속될 수 있고, 트랜지스터(M13)의 드레인과 트랜지스터(M14)의 드레인은 서로 접속될 수 있다.
제1 연결 스위치(131a)는 제1 노드(NO1)와 제1 버퍼부(141a)의 트랜지스터(M9)의 게이트 사이에 연결되고, 제1 극성 제어 신호(POL)에 기초하여 턴 온 또는 턴 오프 될 수 있다.
제2 연결 스위치(137a)는 제2 노드(NO2)와 제1 버퍼부(141a)의 트랜지스터(M10)의 게이트 사이에 연결되고, 제1 극성 제어 신호(POL)에 기초하여 턴 온 또는 턴 오프 될 수 있다.
제1 구동 스위치(131b)는 제1 전원과 트랜지스터(M9)의 게이트 사이에 연결되고, 제1 극성 제어 신호(POL)의 반전 신호인 제2 극성 제어 신호(POLB)에 기초하여 턴 온 또는 턴 오프될 수 있다.
제2 구동 스위치(132)는 제3 전원과 트랜지스터(M10)의 게이트 사이에 연결되고, 제2 극성 제어 신호(POLB)에 기초하여 턴 온 또는 턴 오프될 수 있다.
예컨대, 제1 및 제2 연결 스위치들(131a, 137a), 및 제1 및 제2 구동 스위치들(131b)은 동일한 극성의 트랜지스터, 예컨대, N형 트랜지스터(예컨대, NMOS 트랜지스터)일 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 N형 또는 P형 트랜지스터로 구현될 수도 있다.
제2 출력부(130b)는 제3 및 제4 연결 스위치들(137b, 134a), 제3 구동 스위치(133), 제4 구동 스위치(134b), 제3 버퍼부(142a), 제4 버퍼부(142b), 및 제2 스위치부(150b)를 포함할 수 있다.
제3 버퍼부(142a)는 제2 전압(VDD2M)을 갖는 제2 전원과 제3 전압(VSS2)을 갖는 제3 전원 사이에 연결되는 트랜지스터(M11)와 트랜지스터(M12)를 포함할 수 있다.
예컨대, 트랜지스터(M11)는 P형 트랜지스터(예컨대, PMOS 트랜지스터)일 수 있고, 트랜지스터(M12)는 N형 트랜지스터(예컨대, NMOS)트랜지스터일 수 있다.
예컨대, 트랜지스터(M11)의 소스는 제2 전원에 접속될 수 있고, 트랜지스터(M12)의 소스는 제3 전원에 접속될 수 있고, 트랜지스터(M11)의 드레인과 트랜지스터(M12)의 드레인은 서로 접속될 수 있다.
제4 버퍼부(142b)는 제2 전원과 제3 전원 사이에 연결되는 트랜지스터(M15)와 트랜지스터(M16)를 포함할 수 있다.
예컨대, 트랜지스터(M15)는 P형 트랜지스터(예컨대, PMOS 트랜지스터)일 수 있고, 트랜지스터(M16)는 N형 트랜지스터(예컨대, NMOS)트랜지스터일 수 있다.
예컨대, 트랜지스터(M15)의 소스는 제2 전원에 접속될 수 있고, 트랜지스터(M16)의 소스는 제3 전원에 접속될 수 있고, 트랜지스터(M15)의 드레인과 트랜지스터(M16)의 드레인은 서로 접속될 수 있다.
제3 연결 스위치(137b)는 제1 노드(NO1)와 제3 버퍼부(142a)의 트랜지스터(M11)의 게이트 사이에 연결되고, 제2 극성 제어 신호(POLB)에 기초하여 턴 온 또는 턴 오프될 수 있다.
제4 연결 스위치(134a)는 제2 노드(NO2)와 제3 버퍼부(142a)의 트랜지스터(M12)의 게이트 사이에 연결되고, 제2 극성 제어 신호(POLB)에 기초하여 턴 온 또는 턴 오프 될 수 있다.
제3 구동 스위치(133)는 제1 전원과 제3 버퍼부(142a)의 트랜지스터(M11)의 게이트 사이에 연결되고, 제1 극성 제어 신호(POL)에 기초하여 턴 온 또는 턴 오프될 수 있다.
제4 구동 스위치(134b)는 제3 전원과 제3 버퍼부(142a)의 트랜지스터(M12)의 게이트 사이에 연결되고, 제1 극성 제어 신호(POL)에 기초하여 턴 온 또는 턴 오프될 수 있다.
예컨대, 제3 및 제4 연결 스위치들(137b, 134a), 및 제3 및 제4 구동 스위치들(133, 134b)은 동일한 극성의 트랜지스터, 예컨대, N형 트랜지스터(예컨대, NMOS 트랜지스터)일 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 N형 또는 P형 트랜지스터로 구현될 수도 있다.
제1 버퍼부(141a)의 트랜지스터(M10)와 제3 버퍼부(142a)의 트랜지스터(M11)는 서로 접속될 수 있고, 트랜지스터(M10)와 트랜지스터(M11)의 접속 노드(N5)에 제2 전원이 접속될 수 있다.
또한 제2 버퍼부(141b)의 트랜지스터(M14)와 제4 버퍼부(142b)의 트랜지스터(M15)는 서로 접속될 수 있고, 트랜지스터(M14)와 트랜지스터(M15)의 접속 노드(N10)에 제2 전원이 접속될 수 있다.
제1 내지 제4 연결 스위치들(131a, 137a, 137b, 134a)과 제1 내지 제4 구동 스위치들(131b, 132, 133, 134b)의 선택적인 스위칭 동작에 의하여, 제1 출력부(130a) 및 제2 출력부(130b) 중 어느 하나는 선택적으로 턴 온 될 수 있고, 나머지 다른 하나는 선택적으로 턴 오프 될 수 있다.
예컨대, 제1 및 제2 극성 제어 신호들(POL, POLB)에 기초하여, 제1 내지 제4 연결 스위치들(131a, 137a, 137b, 134a)과 제1 내지 제4 구동 스위치들(131b, 132, 133, 134b)은 선택적으로 턴 온 또는 턴 오프 될 수 있고, 이로 인하여 제1 출력부(130a) 및 제2 출력부(130b) 중 어느 하나가 선택적으로 동작될 수 있다.
제1 스위치부(150a)는 제1 버퍼부(141a)와 제2 버퍼부(141b) 사이에 접속되고, 프리 드라이빙 제어 신호(HIZ)에 기초하여 제1 버퍼부(141a)와 제2 버퍼부(141b)를 선택적으로 연결할 수 있다.
예컨대, 제1 스위치부(150a)는 프리 드라이빙 제어 신호(HIZ)에 기초하여, 제1 버퍼부(141a)의 트랜지스터(M9)의 게이트와 제2 버퍼부(141b)의 트랜지스터(M13)의 게이트를 선택적으로 연결하는 제1 스위치(151)를 포함할 수 있다.
또한 제1 스위치부(150a)는 프리 드라이빙 제어 신호(HIZ)에 기초하여, 제1 버퍼부(141a)의 트랜지스터(M9)와 트랜지스터(M10)의 접속 노드(N6)와 제2 버퍼부(141b)의 트랜지스터(M13)와 트랜지스터(M14)의 접속 노드(N8)를 선택적으로 연결하는 제2 스위치(152)를 포함할 수 있다.
또한 제1 스위치부(150a)는 프리 드라이빙 제어 신호(HIZ)에 기초하여, 제1 버퍼부(141a)의 트랜지스터(M10)의 게이트와 제2 버퍼부(141b)의 트랜지스터(M14)의 게이트를 선택적으로 연결하는 제3 스위치(153)를 포함할 수 있다.
제2 스위치부(150b)는 제3 버퍼부(142a)와 제4 버퍼부(142b) 사이에 접속되고, 프리 드라이빙 제어 신호(HIZ)에 기초하여 제3 버퍼부(142a)와 제4 버퍼부(142b)를 선택적으로 연결할 수 있다.
예컨대, 제2 스위치부(150b)는 프리 드라이빙 제어 신호(HIZ)에 기초하여, 제3 버퍼부(142a)의 트랜지스터(M11)의 게이트와 제4 버퍼부(142b)의 트랜지스터(M15)의 게이트를 선택적으로 연결하는 제4 스위치(154)를 포함할 수 있다.
또한 제2 스위치부(150b)는 프리 드라이빙 제어 신호(HIZ)에 기초하여, 제3 버퍼부(142a)의 트랜지스터(M11)와 트랜지스터(M12)의 접속 노드(N7)와 제2 버퍼부(142b)의 트랜지스터(M15)와 트랜지스터(M16)의 접속 노드(N9)를 선택적으로 연결하는 제5 스위치(155)를 포함할 수 있다.
또한 제2 스위치부(150b)는 프리 드라이빙 제어 신호(HIZ)에 기초하여, 제3 버퍼부(142a)의 트랜지스터(M12)의 게이트와 제4 버퍼부(142b)의 트랜지스터(M16)의 게이트를 선택적으로 연결하는 제6 스위치(156)를 포함할 수 있다.
출력부(130)의 출력 노드(OUT)는 제2 버퍼부(141b)의 접속 노드(N8)와 제4 버퍼부(142b)의 접속 노드(N9)가 서로 연결된 노드일 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 출력부(130)는 서로 분리된 제1 출력 노드(예컨대, N8)와 제2 출력 노드(예컨대, N9)를 가질 수도 있다.
제1 스위치부(150a)와 제2 스위치부(150b)는 프리 드라이빙(pre-driving) 동작을 수행하기 위한 것으로, 프리 드라이빙 동작시에는 제1 및 제2 스위치부들(150a, 150b)의 스위치들(151 내지 156)은 모두 턴 오프될 수 있고, 프리 드라이빙 동작 완료 후 출력 노드(OUT)로 출력 신호를 출력하는 노멀 동작(notmal operation)시에는 제1 및 제2 스위치부들(150a, 150b)의 스위치들(151 내지 156)은 모두 턴 온될 수 있다.
도 2a는 정극성 동작 시의 제1 프리-드라이빙을 위한 출력부의 동작 상태를 나타낸다. 여기서 정극성 동작은 제1 출력부(130a)가 턴 온되고, 제2 출력부(130b)는 턴 오프되는 동작으로, 출력 노드(OUT)는 제1 전압 범위(VDD2M ~ VDD2)를 갖는 전압이 출력될 수 있다.
도 2a를 참조하면, 제1 및 제2 극성 제어 신호들(POL, POLB)에 의하여 제1 및 제2 연결 스위치들(131a, 137a)은 턴 온되고, 제3 및 제4 연결 스위치들(137b, 134a)은 턴 오프될 수 있고, 제3 및 제4 버퍼부들(142a, 142b)은 턴 오프될 수 있다.
따라서 출력부(130)의 접속 노드(FB)의 전압은 제1 노드(NO1)의 전압에 기초하여 제어되는 제1 버퍼부(141a)의 트랜지스터(M9)와 제2 노드(NO2)의 전압에 기초하여 제어되는 제1 버퍼부(141a)의 트랜지스터(M10)에 의하여 제어될 수 있고, 제1 전압 범위(VDD2M ~ VDD2)를 가질 수 있다.
이때 출력부(130)의 접속 노드(FB)는 제1 버퍼부(141a)의 접속 노드(N6)와 제3 버퍼부(142a)의 접속 노드(N7)가 서로 연결된 노드일 수 있으며, "프리-드라이빙 노드(pre-driving node)라고 표현될 수 있다.
프리 드라이빙 제어 신호(HIZ)에 기초하여, 제1 스위치부(150a)와 제2 스위치부(150b)는 모두 턴 오프되고, 제1 버퍼부(141a)와 제2 버퍼부(141b)는 서로 분리되고, 제3 버퍼부(142a)와 제4 버퍼부(142b)는 서로 분리될 수 있다.
제1 버퍼부(141a)와 제2 버퍼부(141b)가 분리되므로, 출력부(130)의 접속 노드(FB)는 출력부(130)의 출력 노드(OUT)와 분리될 수 있고, 이로 인하여 출력부(130)의 접속 노드(FB)의 전압의 슬루 레이트(slew rate)가 증가될 수 있다. 이는 출력부(130)의 출력 노드(OUT)는 디스플레이 패널과 연결되므로, 출력 노드(OUT)의 로드(load), 예컨대, 임피던스는 매우 높기 때문이다.
즉 제1 및 제2 스위치부(150a, 150b)에 의하여 출력부(130)의 접속 노드(FB)는 출력 노드(OUT)와 연결되는 디스플레이 패널의 로드(load)의 영향을 배제할 수 있기 때문에, 출력부(130)의 접속 노드(FB)는 빠른 슬루 레이트를 갖고, 원하는 타겟 전압(예컨대, VDD2 또는 VDD2M)에 도달할 수 있다. 이를 "제1 프리-드라이빙"이라 한다.
도 2b는 제1 프리 드라이빙 완료 후의 정극성 동작을 위한 출력부(130)의 동작 상태를 나타낸다.
도 2b를 참조하면, 정극성 동작을 위하여 프리 드라이빙 제어 신호(HIZ)에 기초하여 제1 및 제2 스위칭부들(150a 150b)의 스위치들(151 내지 156)은 모두 턴 온될 수 있고, 제1 버퍼부(141a)와 제2 버퍼부(141b)는 서로 연결될 수 있고, 출력부(130)의 출력 노드(OUT)는 턴 온된 제2 스위치(152)에 의하여 프리 드라이빙 노드(FB)와 연결될 수 있다. 프리 드라이빙 노드(FB)는 이미 타겟 전압(예컨대, VDD2, 또는 VDD2M)에 도달되어 있기 때문에, 출력부(130)의 출력 노드(OUT)는 타겟 전압으로 빠르게 도달될 수 있다. 즉 출력부(130)의 출력 노드(OUT)의 전압의 슬루 레이트(slew rate)가 향상될 수 있다.
도 3a는 부극성 동작 시의 제2 프리-드라이빙을 위한 출력부(130)의 동작 상태를 나타낸다. 여기서 부극성 동작은 제1 출력부(130a)가 턴 오프되고, 제2 출력부(130b)는 턴 온되는 동작으로, 출력 노드(OUT)는 제2 전압 범위(VSS2 ~ VDD2M)를 갖는 전압이 출력될 수 있다.
도 3a를 참조하면, 제1 및 제2 극성 제어 신호들(POL, POLB)에 의하여 제1 및 제2 연결 스위치들(131a, 137a)은 턴 오프되고, 제3 및 제4 연결 스위치들(137b, 134a)은 턴 온될 수 있고, 제1 및 제2 버퍼부들(141a, 141b)은 턴 오프될 수 있다.
따라서 출력부(130)의 접속 노드(FB)의 전압은 제1 노드(NO1)의 전압에 기초하여 제어되는 제3 버퍼부(142a)의 트랜지스터(M11)와 제2 노드(NO2)의 전압에 기초하여 제어되는 제3 버퍼부(142a)의 트랜지스터(M12)에 의하여 제어될 수 있고, 제2 전압 범위(VSS2 ~ VDD2M)를 가질 수 있다.
프리 드라이빙 제어 신호(HIZ)에 기초하여, 제1 스위치부(150a)와 제2 스위치부(150b)는 모두 턴 오프되고, 출력부(130)의 접속 노드(FB)는 출력부(130)의 출력 노드(OUT)와 분리될 수 있고, 이로 인하여 출력부(130)의 접속 노드(FB)의 전압의 슬루 레이트(slew rate)가 증가될 수 있다.
즉 제1 및 제2 스위치부(150a, 150b)에 의하여 출력부(130)의 접속 노드(FB)는 출력 노드(OUT)와 연결되는 디스플레이 패널의 로드(load)의 영향을 배제할 수 있기 때문에, 출력부(130)의 접속 노드(FB)는 빠른 슬루 레이트를 갖고, 원하는 타겟 전압(예컨대, VSS 또는 VDD2M)에 도달할 수 있다. 이를 "제2 프리-드라이빙"이라 한다.
도 3b는 제2 프리 드라이빙 완료 후의 부극성 동작을 위한 출력부(130)의 동작 상태를 나타낸다.
도 3b를 참조하면, 부극성 동작을 위하여 프리 드라이빙 제어 신호(HIZ)에 기초하여 제1 및 제2 스위칭부들(150a 150b)의 스위치들(151 내지 156)은 모두 턴 온될 수 있고, 제3 버퍼부(142a)와 제4 버퍼부(142b)는 서로 연결될 수 있고, 출력부(130)의 출력 노드(OUT)는 턴 온된 제5 스위치(155)에 의하여 프리 드라이빙 노드(FB)와 연결될 수 있다.
프리 드라이빙 노드(FB)는 이미 타겟 전압(예컨대, VSS2, 또는 VDD2M)에 도달되어 있기 때문에, 출력부(130)의 출력 노드(OUT)는 타겟 전압으로 빠르게 도달될 수 있다. 즉 출력부(130)의 출력 노드(OUT)의 전압의 슬루 레이트(slew rate)가 향상될 수 있다.
도 4a는 출력부(130)의 정극성 동작을 위한 극성 제어 신호들(POL, POLB), 프리 드라이빙 제어 신호(HIZ), 출력 노드(OUT)의 전압, 프리 드라이빙 노드(FB)의 전압, 및 입력 신호(INP)의 타이밍도를 나타낸다.
도 4a를 참조하면, 프리 드라이빙 제어 신호(HIZ)가 제1 레벨(예컨대, "로우 레벨")일 때, "제1 프리 드라이빙 동작"이 수행되고, 프리 드라이빙 노드(FB)의 전압의 슬루 레이트가 증가될 수 있다.
프리 드라이빙 제어 신호(HIZ)가 제2 레벨(예컨대, "하이 레벨")일 때, 노멀 정극성 동작이 수행될 수 있고, 출력 노드(OUT)의 전압은 타겟 전압(VDD2, 또는 VDD2M)으로 빠르게 도달될 수 있어 출력 노드(OUT)의 전압의 슬루 레이트가 향상될 수 있다. 예컨대, 출력 노드(OUT)의 전압의 슬루 레이트는 프리 드라이빙 노드(FB)의 전압의 슬루 레이트보다 클 수 있으나, 이에 한정되는 것은 아니다.
도 4b는 출력부(130)의 부극성 동작을 위한 극성 제어 신호들(POL, POLB), 프리 드라이빙 제어 신호(HIZ), 출력 노드(OUT)의 전압, 프리 드라이빙 노드(FB)의 전압, 및 입력 신호(INP)의 타이밍도를 나타낸다.
도 4b를 참조하면, 프리 드라이빙 제어 신호(HIZ)가 제1 레벨(예컨대, "로우 레벨")일 때, "제2 프리 드라이빙 동작"이 수행되고, 프리 드라이빙 노드(FB)의 전압의 슬루 레이트가 증가될 수 있다.
프리 드라이빙 제어 신호(HIZ)가 제2 레벨(예컨대, "하이 레벨")일 때, 노멀 부극성 동작이 수행될 수 있고, 출력 노드(OUT)의 전압은 타겟 전압(VSS2, 또는 VDD2M)으로 빠르게 도달될 수 있어 출력 노드(OUT)의 전압의 슬루 레이트가 향상될 수 있다.
상술한 바와 같이 실시 예는 반전력을 이용하여 도트 반전이 가능한 구조이다. 또한, 입력부(110), 증폭기(120), 및 제1 및 제2 출력부들(130a, 130b)이 반전력 전원으로 구동될 수 있기 때문에, 실시 예는 반전력을 사용한 저전력 설계가 가능하다.
또한 출력 먹스를 별도로 구비하지 않아도 되기 때문에, 실시 예는 소면적 설계가 가능할 수 있다.
또한 프리 드라이빙 기능을 갖기 때문에, 실시 예는 출력 노드(OUT)의 출력이 높은 슬루율(high slew rate)을 갖도록 설계 가능할 수 있고, 이로 인하여 데이터 드라이버의 발열을 감소시킬 수 있다.
또한 실시 예는 출력부(130)는 풀파워 구조를 적용하여 매칭 페어의 트랜지스터의 사이즈 증가없이 오프셋(offset) 성능을 확보할 수 있다.
또한 실시 예는 제1 및 제2 오프셋 트랜지스터들(MP1,MN1)을 구비함으로써 조직적인 오프셋(systematic offset)을 감소시킬 수 있고, 이로 인하여 제1 및 제2 전류 미러들(122,124)의 정확성을 보장할 수 있고, 오프셋 보정을 위한 별도의 쵸핑 회로(chopping circuit) 또는 이를 제어하기 위한 신호가 필요하지 않다.
도 5는 실시 예에 따른 데이터 드라이버(200)의 개략적인 블록도를 나타낸다.
도 5를 참조하면, 데이터 드라이버(200)는 쉬프트 레지스터(shift register, 210), 제1 래치부(220), 제2 래치부(230), 레벨 쉬프터부(240), 디지털-아날로그 변환부(250), 및 출력부(260)를 포함한다.
쉬프트 레지스터(210)는 데이터, 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치에 저장되는 타이밍을 제어하기 위하여, 인에이블 신호(En)와 클럭 신호(CLK)에 응답하여 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)들을 발생한다.
예컨대, 쉬프트 레지스터(210)는 타이밍 컨트롤러(미도시)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)을 발생할 수 있다. 여기서 수평 시작 신호는 스타트 펄스(Start Pulse)와 혼용될 수 있다.
제1 래치부(220)는 쉬프트 레지스터(210)에 의하여 발생하는 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여, 타이밍 컨트롤러(미도시)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)를 저장한다.
제1 래치부(220)는 복수의 제1 래치들(미도시)을 포함할 수 있으며, 복수의 제1 래치들은 데이터(D1 ~ Dn, n>1인 자연수)를 저장할 수 있다.
예컨대, 타이밍 컨트롤러(205)로부터 수신되는 데이터는 R(Red), G(Green), 및 B(Blue) 데이터일 수 있으며, 제1 래치부(220)의 제1 래치들은 R, G, B 데이터를 저장할 수 있다.
즉 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여 타이밍 컨트롤러(205)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)는 제1 래치부(220)에 포함된 제1 래치들에 순차적으로 저장될 수 있다.
제2 래치부(230)는 타이밍 컨트롤러(205)로부터 제공되는 제어 신호에 응답하여 제1 래치부(220)로부터 출력되는 데이터를 저장한다.
예컨대, 제2 래치부(230)는 제1 래치부(220)로부터 출력되는 데이터를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다.
예컨대, 수평 라인 기간은 디스 플레이 패널의 한 개의 수평 라인(204, 도 12 참조)에 대응하는 데이터를 제1 래치부(130)의 제1 래치들에 모두 저장 완료되는데 필요한 기간일 수 있다.
예컨대, 수평 라인 기간은 제1 시점과 제2 시점 사이의 기간일 수 있다.
제1 시점은 수평 라인 신호에 응답하여 제1 래치부(220)에 저장된 데이터가 제2 래치부(230)로 전달되고, 제2 래치부(230)에 전달된 데이터가 레벨 쉬프터부(240), 디지털-아날로그 변환부(250)에 의하여 제1 아날로그 신호를 출력하는 시점일 수 있다. 또한 제2 시점은 다음 주기의 수평 라인 신호에 응답하여 제1 래치부(220)에 저장된 데이터가 제2 래치부(230)로 전달되고, 제2 래치부(230)에 전달된 데이터가 레벨 쉬프터부(240), 디지털-아날로그 변환부(250)에 의하여 제2 아날로그 신호를 출력하는 시점일 수 있다.
또는 예컨대, 수평 라인 기간은 수평 라인 신호의 한 주기를 의미할 수도 있다.
제2 래치부(230)는 복수의 제2 래치들을 포함할 수 있으며, 제2 래치들의 수는 제1 래치들의 수와 동일할 수 있다.
레벨 쉬프터부(240)는 제2 래치부(230)로부터 제공되는 데이터의 전압 레벨을 변환한다. 예컨대, 레벨 쉬프터부(240)는 제2 래치부(230)로부터 제공되고 제1 레벨의 전압을 갖는 제1 데이터를 제2 레벨의 전압을 갖는 제2 데이터로 변환시킬 수 있다.
예컨대, 레벨 쉬프터부(240)는 복수의 레벨 쉬프터들을 포함할 수 있으며, 레벨 쉬프터들의 수는 제1 래치들의 수, 또는/및 제2 래치들의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다.
디지털-아날로그 변환부(250)는 레벨 쉬프터(140)의 출력, 즉 디지털 데이터를 아날로그 신호로 변환한다. 예컨대, 디지털-아날로그 변환부(250)는 복수의 레벨 쉬프터들에 대응하는 복수의 디지털-아날로그 변환기들을 포함할 수 있다.
예컨대, 전원 공급부(미도시)에 의하여 발생하는 계조 전압들을 공급받아 레벨 쉬프터부(240)의 출력을 아날로그 신호로 변환할 수 있다.
출력부(260)는 디지털-아날로그 변환부(250)로부터 출력되는 아날로그 신호를 증폭(또는 버퍼링)하고, 증폭된(또는 버퍼링된) 아날로그 신호를 출력한다.
출력부(260)는 복수의 디지털-아날로그 변환기들로부터 출력되는 아날로그 신호들을 증폭 또는 버퍼링하기 위한 증폭기들 또는 버퍼들을 포함할 수 있다.
출력부(260)는 상술한 실시 예에 따른 반전력 버퍼 증폭기를 포함할 수 있다. 예컨대, 출력부(260)의 복수의 반전력 버퍼 증폭기들을 포함할 수 있고, 복수의 반전력 버퍼 증폭기들은 디지털-아날로그 변환부(250)로부터 출력되는 아날로그 신호들을 증폭하여 복수의 데이터 라인들 중 대응하는 어느 하나에 제공할 수 있다. 예컨대, 복수의 반전력 버퍼 증폭기들 각각은 도 1a 및 도 1b의 실시 예에 따른 반전력 버퍼 증폭기(100)일 수 있다.
도 6은 실시 예에 따른 데이터 드라이버(200)를 포함하는 디스플레이 장치(300)를 나타낸다.
도 6을 참조하면, 디스플레이 장치(300)는 디스 플레이 패널(201), 컨트롤러(205, 또는 " 타이밍 컨트롤러"), 데이터 드라이버부(210), 및 게이트 드라이버부(220)를 포함한다.
디스 플레이 패널(201)은 행(row)을 이루는 게이트 라인들(221)과, 열(cloumn)을 이루는 데이터 라인들(231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소(pixels, 예컨대, P1)을 포함할 수 있다. 화소(P1)는 복수 개일 수 있으며, 각 화소(P1)는 트랜지스터(Ta), 및 커패시터(Ca)를 포함할 수 있다.
컨트롤러(205)는 클럭 신호(CLK), 데이터(DATA), 데이터 드라이버(210)를 제어하기 위한 데이터 제어 신호(CONT), 및 게이트 드라이버(220)를 제어하기 위한 게이트 제어 신호(G_CONT)를 출력한다.
예컨대, 데이터 제어 신호(CONT)는 데이터 드라이버의 쉬프트 레지스터(110, 도 1 참조)에 입력되는 수평 시작 신호, 제1 제어 신호(LD), 인에이블 신호(En), 및 클럭 신호(CLK)를 포함할 수 있다.
게이트 드라이버부(220)는 게이트 라인들(221)을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 제어 신호를 게이트 라인들로 출력할 수 있다.
데이터 드라이버부(210)는 데이터 라인들(231)을 구동하며, 복수의 데이터 드라이버들(210-1 내지 210-P, P>1인 자연수)을 포함할 수 있다.
데이터 드라이버들(210-1 내지 210-P, P>1인 자연수) 각각은 도 5에 도시된 실시 예(200)일 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. 제1 및 제2 입력 신호들을 차동 증폭하고, 차동 증폭된 결과에 따른 제1 및 제2 출력들을 출력하는 제1 및 제2 노드들을 포함하는 증폭부;
    제1 전압을 갖는 제1 전원과 제2 전압을 갖는 제2 전원 사이에 접속되는 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 버퍼부, 상기 제1 전원과 상기 제2 전원 사이에 접속되는 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 버퍼부, 및 상기 제1 버퍼부와 상기 제2 버퍼부 사이에 접속되는 제1 스위치부를 포함하는 제1 출력부; 및
    상기 제2 전원과 제3 전압을 갖는 제3 전원 사이에 접속되는 제5 트랜지스터와 제6 트랜지스터를 포함하는 제3 버퍼부, 상기 제2 전원과 상기 제3 전원 사이에 접속되는 제7 트랜지스터와 제8 트랜지스터를 포함하는 제4 버퍼부, 및 상기 제3 버퍼부와 상기 제4 버퍼부 사이에 접속되는 제2 스위치부를 포함하는 제2 출력부를 포함하고,
    상기 제1 및 제3 버퍼부들 각각은 상기 제1 및 제2 출력 신호들에 의하여 제어되고,
    상기 제1 스위치부는 상기 제1 트랜지스터의 게이트와 상기 제3 트랜지스터의 게이트 사이에 접속되는 제1 스위치, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속 노드와 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접속 노드 사이에 접속되는 제2 스위치, 및 상기 제2 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트 사이에 접속되는 제3 스위치를 포함하고,
    상기 제1 내지 제3 스위치들 각각은 프리 드라이빙 제어 신호에 기초하여 턴 온 또는 턴 오프되고,
    상기 제1 내지 제3 스위치들 각각이 턴 오프되는 경우, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속 노드는 상기 제1 출력부의 출력 노드와 분리되고,
    상기 제1 내지 제3 스위치들 각각이 턴 온되는 경우, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속 노드는 상기 제1 출력부의 출력 노드와 연결되는 반전력 버퍼 증폭기.
  2. 제1항에 있어서,
    상기 제3 트랜지스터와 상기 제4 트랜지스터의 접속 노드와 상기 제7 트랜지스터와 상기 제8 트랜지스터의 접속 노드에 접속되는 출력 노드를 더 포함하는 반전력 버퍼 증폭기.
  3. 제2항에 있어서,
    상기 제1 출력부는 상기 제1 노드와 상기 제1 트랜지스터의 게이트 사이에 연결되는 제1 연결 스위치, 상기 제2 노드와 상기 제2 트랜지스터의 게이트 사이에 연결되는 제2 연결 스위치, 상기 제1 전원과 상기 제1 트랜지스터의 게이트 사이에 연결되는 제1 구동 스위치, 및 상기 제3 전원과 상기 제2 트랜지스터의 게이트 사이에 연결되는 제2 구동 스위치를 더 포함하는 반전력 버퍼 증폭기.
  4. 제1항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 크고, 상기 제2 전압은 상기 제3 전압보다 큰 반전력 버퍼 증폭기.
  5. 제1항에 있어서,
    상기 제1 노드와 상기 제1 트랜지스터의 게이트 사이에 연결되는 제1 연결 스위치 및 상기 제2 노드와 상기 제2 트랜지스터의 게이트 사이에 연결되는 제2 연결 스위치는, 제1 극성 제어 신호에 의하여 턴 온 또는 턴 오프되고, 상기 제1 및 제2 구동 스위치들은 상기 제1 극성 제어 신호의 반전 신호인 제2 극성 제어 신호에 의하여 턴 온 또는 턴 오프되는 반전력 버퍼 증폭기.
  6. 제2항에 있어서,
    상기 제2 출력부는 상기 제1 노드와 상기 제5 트랜지스터의 게이트 사이에 연결되는 제3 연결 스위치, 상기 제2 노드와 상기 제6 트랜지스터의 게이트 사이에 연결되는 제4 연결 스위치, 상기 제1 전원과 상기 제5 트랜지스터의 게이트 사이에 연결되는 제3 구동 스위치, 및 상기 제3 전원과 상기 제6 트랜지스터의 게이트 사이에 연결되는 제4 구동 스위치를 더 포함하는 반전력 버퍼 증폭기.
  7. 제6항에 있어서,
    상기 제3 및 제4 연결 스위치들은 제2 극성 제어 신호에 의하여 턴 온 또는 턴 오프되고, 상기 제3 및 제4 구동 스위치들은 상기 제2 극성 제어 신호의 반전 신호인 제1 극성 제어 신호에 의하여 턴 온 또는 턴 오프되는 반전력 버퍼 증폭기.
  8. 제2항에 있어서,
    상기 제2 스위치부는 상기 제5 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트 사이에 접속되는 제4 스위치, 상기 제5 트랜지스터와 상기 제6 트랜지스터의 접속 노드와 상기 제7 트랜지스터와 상기 제8 트랜지스터의 접속 노드 사이에 접속되는 제5 스위치, 및 상기 제6 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트 사이에 접속되는 제6 스위치를 포함하고,
    상기 제4 내지 제6 스위치들 각각은 상기 프리 드라이빙 제어 신호에 기초하여 턴 온 또는 턴 오프되는 반전력 버퍼 증폭기.
  9. 제3항에 있어서,
    상기 제1 내지 제3 스위치들이 턴 오프될 때, 프리 드라이빙 노드의 전압은 타겟 전압으로 천이하고,
    상기 제1 내지 제3 스위치들이 턴 온될 때, 상기 출력 노드의 전압은 상기 타겟 전압으로 천이하고,
    상기 프리 드라이빙 노드는 상기 제1 트랜지스터와 상기 제2 트랜지스터의 접속 노드와 접속되는 노드인 반전력 버퍼 증폭기.
  10. 제1항에 있어서,
    상기 증폭부는,
    상기 제1 및 제2 입력 신호들을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 내지 제4 차동 전류들을 발생하는 차동 증폭기;
    상기 제1 및 제2 차동 전류들이 제공되고, 상기 제1 전원에 접속되는 제1 전류 미러;
    상기 제3 및 제4 차동 전류들이 제공되고, 상기 제3 전원에 접속되는 제2 전류 미러; 및
    상기 제1 전류 미러와 상기 제2 전류 미러 사이에 접속되는 바이어스부를 포함하는 반전력 버퍼 증폭기.
  11. 제10항에 있어서,
    상기 증폭부는 상기 제1 전류 미러와 상기 바이어스부 사이에 접속되고, 제1 바이어스 신호에 기초하여 동작되는 제1 오프셋 트랜지스터를 더 포함하는 반전력 버퍼 증폭기.
  12. 제11항에 있어서,
    상기 증폭부는 상기 제2 전류 미러와 상기 바이어스부 사이에 접속되고, 제2 바이어스 신호에 기초하여 동작되는 제2 오프셋 트랜지스터를 더 포함하는 반전력 버퍼 증폭기.
  13. 데이터를 저장하는 래치부;
    상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터부;
    상기 레벨 쉬프터부의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부; 및
    상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며,
    상기 출력 버퍼는 청구항 제1항에 기재된 반전력 버퍼 증폭기를 포함하는 데이터 드라이버.
  14. 게이트 라인들, 데이터 라인들, 상기 게이트 라인들과 상기 데이터 라인들에 연결되고 행과 열을 이루는 매트릭스 형태로 배열되는 화소들을 포함하는 디스플레이 패널;
    상기 데이터 라인들을 구동하기 위한 데이터 드라이버; 및
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버를 포함하고,
    상기 데이터 드라이버는 제13항에 기재된 데이터 드라이버인 디스플레이 장치.
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