KR20090015249A - 차동 증폭기, 및 상기 차동 증폭기의 신호들 증폭 방법, 및상기 차동 증폭기를 포함하는 디스플레이 구동 장치 - Google Patents

차동 증폭기, 및 상기 차동 증폭기의 신호들 증폭 방법, 및상기 차동 증폭기를 포함하는 디스플레이 구동 장치 Download PDF

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Abstract

차동 증폭기가 개시된다. 상기 차동 증폭기는 차동 입력 신호들 사이의 전압 차이에 응답하여 제1차동 전류들과 제2차동 전류들을 발생하는 입력 회로, 제1전압 레일과 출력 단자 사이에 접속된 제1트랜지스터와 상기 출력 단자와 제2전압 레일 사이에 접속된 제2트랜지스터를 포함하는 출력 회로, 상기 제1차동 전류들에 응답하여 상기 제1트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 출력하기 위한 제1제어 노드와 상기 제2차동 전류들에 응답하여 상기 제2트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 출력하기 위한 제2제어 노드를 포함하는 전류 합 회로, 및 제어신호에 응답하여 상기 제1트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속하고 상기 제2트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속하는 스위치 회로를 포함한다.
차동 증폭기, 레일-투-레일 증폭기, 클래스AB

Description

차동 증폭기, 및 상기 차동 증폭기의 신호들 증폭 방법, 및 상기 차동 증폭기를 포함하는 디스플레이 구동 장치{Differential amplifier, method for amplifying signals, and display driving device having the same}
본 발명은 반도체 장치에 관한 것으로, 특히 차동 증폭기, 상기 차동 증폭기의 신호들 증폭 방법, 및 상기 차동 증폭기를 포함하는 디스플레이 구동 장치에 관한 것이다.
소스 드라이버 또는 데이터 라인 드라이버라고도 불리는 디스플레이 구동 장치는 액정 표시 장치(liquid crystal display; LCD)와 같은 평판 디스플레이 장치를 구동하는 장치이다.
도 1은 일반적인 디스플레이 구동 장치의 출력 부를 나타내는 회로도이다. 디스플레이 구동 장치의 출력 부(100)는 디지털-아날로그 변환기(11), 다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n; n은 자연수), 바이어스 전압 발생기(15), 다수의 제1전송 스위치들(17-1, 17-2, 17-3, ..., 17-n), 및 다수의 제2전송 스위치들(19-1, 19-2, 19-3, ..., 19-n)을 포함한다.
디지털-아날로그 변환기(11)는 입력 디지털 영상 데이터(DATA)를 아날로그 신호들(inp1, inp2, inp3, ..., inpn)로 변환한다.
다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각은 디지털-아날로그 변환기(11)로부터 출력되는 다수의 아날로그 신호들(inp1, inp2, inp3, ..., inpn) 중에서 대응되는 신호를 수신하고 증폭한다. 다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각은 연산 증폭기, 예컨대 레일-투-레일(rail-to-rail) 차동 연산 증폭기로 구현될 수 있고, 또한 다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각은 단위 이득 버퍼로 구현될 수 있다.
바이어스 전압 발생기(15)는 다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각이 정상적으로 증폭 동작을 수행할 수 있도록 다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각으로 다수의 바이어스 제어 전압들을 공급한다.
증폭 동작 동안, 예컨대 제어신호(SW)가 하이 레벨을 갖고 상보 제어신호(SWB)가 로우 레벨을 갖는 동안, 다수의 제1전송 스위치들(17-1, 17-2, 17-3, ..., 17-n) 각각은 제어신호들(SW와 SWB)에 응답하여 다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각에 의하여 증폭된 전압을 다수의 데이터 라인들(Y1, Y2, Y3, ..., Yn) 각각으로 공급한다. 이때, 다수의 제2전송 스위치들(19-1, 19-2, 19-3, ..., 19-n) 각각은 다수의 전하 공유 제어 신호들(CS_SW와 CS_SWB)에 응답하여 오프(off) 상태를 유지한다.
전하 공유 동작 동안, 예컨대 전하 공유 제어 신호(CS_SW)가 하이 레벨을 갖고 상보 전하 공유 제어 신호(CS_SWB)가 로우 레벨을 갖는 동안, 다수의 제2전송 스위치들(19-1, 19-2, 19-3, ..., 19-n) 각각은 전하 공유 제어 신호들(CS_SW와 CS_SWB)에 응답하여 다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각의 출력단자를 서로 접속한다. 이때, 다수의 제1전송 스위치들(17-1, 17-2, 17-3, ..., 17-n) 각각은 제어신호들(SW와 SWB)에 응답하여 오프 상태를 유지한다.
다수의 버퍼들(13-1, 13-2, 13-3, ..., 13-n) 각각은 많은 전력을 소비하는 연산 증폭기를 포함하므로, 상기 디스플레이 구동 장치에서 소비되는 전력의 대부분은 출력 부(100)에서 소비된다. 따라서, 출력 부(100)에서 발생하는 전력 낭비(power dissipation)를 줄일 수 있는 새로운 구조를 갖는 디스플레이 구동 장치가 필요하고, 새로운 구조를 갖는 버퍼가 필요하다.
또한, 디스플레이 구동 장치는 다수의 제1전송 스위치들(17-1, 17-2, 17-3, ..., 17-n)을 포함하므로, 상기 디스플레이 구동 장치의 레이아웃(layout) 면적은 증가한다. 따라서, 디스플레이 구동 장치가 구동하는 데이터 라인들의 수가 증가할수록 제1전송 스위치들의 수도 증가한다. 따라서, 레이아웃 면적을 감소시킬 수 있는 새로운 구조를 갖는 디스플레이 구동 장치가 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 전력 낭비와 레이아웃 면적을 줄일 수 있는 새로운 구조를 갖는 디스플레이 구동 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 전력 낭비와 레이아웃 면적을 줄이기 위해 상기 디스플레이 구동 장치에 구현될 수 있는 새로운 구조의 연산 증폭기를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 차동 증폭기는 입력 회로, 출력 회로, 전류 합 회로, 및 스위치 회로를 포함한다.
상기 입력 회로는 차동 입력 신호들 사이의 전압 차이에 응답하여 제1차동 전류들과 제2차동 전류들을 발생한다. 상기 출력 회로는 제1전압 레일과 출력 단자 사이에 접속된 제1트랜지스터, 및 상기 출력 단자와 제2전압 레일 사이에 접속된 제2트랜지스터를 포함한다.
상기 전류 합 회로는 상기 제1차동 전류들에 응답하여 상기 제1트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 출력하기 위한 제1제어 노드와 상기 제2차동 전류들에 응답하여 상기 제2트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 출력하기 위한 제2제어 노드를 포함한다.
상기 스위치 회로는 제어신호에 응답하여 상기 제1트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속하고 상기 제2트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속한다.
상기 스위치 회로는 상기 제어 신호에 응답하여 상기 제1제어 노드와 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제1스위치, 상기 제어신호에 응답하여 상기 제2제어 노드와 상기 제2트랜지스터의 상기 게이트의 접속을 제어하는 제2스위치, 상기 제어신호에 응답하여 상기 제1전압 레일과 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제3스위치, 및 상기 제어신호에 응답하여 상기 제2 전압 레일과 상기 제2트랜지스터의 상기 게이트의 접속을 제어하는 제4스위치를 포함한다.
또는, 상기 스위치 회로는, 증폭 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속한다. 상기 스위치 회로는, 전하 공유 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속한다.
상기 제1스위치와 상기 제2스위치 각각은 전송 게이트로 구현되고, 상기 제3스위치는 PMOSFET로 구현되고 상기 제4스위치는 NMOSFET로 구현된다.
상기 전류 합 회로는 상기 제1전압 레일과 상기 제1제어 노드 사이에 접속된 제1캐스코드 전류 미러; 및 상기 제2전압 레일과 상기 제2제어 노드 사이에 접속된 제2캐스코드 전류 미러를 포함한다.
상기 차동 증폭기는 상기 출력 회로의 상기 출력 노드와 상기 제1차동 전류들 중에서 어느 하나가 공급되는 상기 제1캐스코드 전류 미러의 제1노드와의 사이에 접속된 제1보상 커패시터; 및 상기 출력 회로의 상기 출력 노드와 상기 제2차동 전류들 중에서 어느 하나가 공급되는 상기 제2캐스코드 전류 미러의 제2노드와의 사이에 접속된 제2보상 커패시터를 더 포함한다.
상기 차동 증폭기는 상기 제1제어 노드와 상기 제2제어 노드 사이에 접속되고, 상기 제1트랜지스터와 상기 제2트랜지스터의 정적 전류를 결정하기 위한 바이 어스 회로를 더 포함한다.
상기 기술적 과제를 달성하기 위한 디스플레이 구동 회로는 다수의 단위 이득 증폭기들; 및 각각이 전하 공유 제어신호에 응답하여 상기 다수의 단위 이득 증폭기들의 출력 단자들의 접속을 제어하는 다수의 전하 공유 스위치들을 포함한다.
상기 다수의 단위 이득 증폭기들 각각은 입력 신호들의 전압 차이에 상응하는 제1출력 전류들을 발생하는 제1차동 증폭기와 상기 전압 차이에 상응하는 제2출력 전류들을 발생하는 제2차동 증폭기를 포함하는 입력 회로; 제1전압 레일과 자신의 출력 단자 사이에 접속된 제1트랜지스터, 및 상기 출력 단자와 제2전압 레일 사이에 접속된 제2트랜지스터를 포함하는 출력 회로; 상기 제1출력 전류들에 응답하여 상기 제1트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 출력하기 위한 제1제어 노드와 상기 제2출력 전류들에 응답하여 상기 제2트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 출력하기 위한 제2제어 노드를 포함하는 전류 합 회로, 및 스위치 회로를 포함한다.
상기 스위치 회로는 제어신호에 응답하여 상기 제1트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속시키고 상기 제2트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속시킨다.
상기 스위치 회로는 증폭 동작 동안 상기 제어신호에 응답하여 상기 제1트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속한다. 상기 스위치 회로는 전하 공유 동작 동안 상기 제어신호에 응답하여 상기 제1트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속한다.
상기 기술적 과제를 달성하기 위한 차동 증폭기의 신호 증폭 방법은 입력 신호들 사이의 전압 차이에 응답하여 제1전류들과 제2전류들을 발생하는 단계; 상기 제1전류들에 응답하여 제1전압 레일과 출력 단자 사이에 접속된 클래스 AB출력 회로의 제1트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 제1제어 노드로 출력하고 상기 제2전류들에 응답하여 상기 출력 단자와 제2전압 레일 사이에 접속된 상기 클래스 AB출력 회로의 제2트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 제2제어 노드로 출력하는 단계; 및 제어신호에 응답하여, 상기 제1제어 노드와 상기 제2제어 노드 각각을 상기 제1트랜지스터의 게이트와 상기 제2트랜지스터의 게이트 각각과 접속하거나 상기 제1전압 레일과 상기 제2전압 레일 각각을 상기 제1트랜지스터의 상기 게이트와 상기 제2트랜지스터의 상기 게이트 각각과 접속하는 단계를 포함한다.
상기 접속하는 단계는 증폭 동작 동안 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속하고, 전하 공유 동작 동안 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속한다.
본 발명의 실시 예에 따른 차동 증폭기는 전력 낭비를 감소시킬 수 있는 효 과가 있다.
또한, 본 발명의 실시 예에 따른 차동 증폭기를 포함하는 디스플레이 장치는 전력 낭비를 감소시킬 수 있을 뿐만 아니라 레이아웃 면적을 감소시키는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예에 따른 차동 증폭기(100)의 회로도를 나타낸다. 도 1을 참조하면, 차동 증폭기(또는 연산증폭기 ; 100)는 입력 회로(110), 전류 합 회로(120), 바이어스 회로(125), 스위치 회로(130), 및 출력 회로(140)를 포함한다. 차동 증폭기 (100)는 레일-투-레일 차동 증폭기이다.
입력 스테이지(input stage)라고도 불리는 입력 회로(110)는 제1차동 증폭기와 제2차동 증폭기를 포함한다.
상기 제1차동 증폭기는 제3NMOSFET(N-channel metal oxide semiconductor field effect transistor; N3)를 통하여 제2전압 레일에 접속된 NMOSFET 쌍(N1과 N2)을 포함한다. NMOSFET 쌍(N1과 N2)은 공통 소스 구조(common source configuration)를 갖는다. 전류 원(current source)의 기능을 수행하는 제3NMOSFET (N3)는 제1바이어스 제어 전압(VB1)에 응답하여 상기 제1차동 증폭기로 공급되는 바이어스 전류의 양을 제어한다. NMOSFET 쌍(N1과 N2) 각각의 드레인은 제1전류 미러(121)의 각 노드(N11과 N12)에 접속된다.
제2차동 증폭기는 제3PMOSFET(P-channel metal oxide semiconductor field effect transistor; P3)를 통하여 제1전압 레일에 접속된 PMOSFET 쌍(P1과 P2)을 포함한다. PMOSFET 쌍(P1과 P2)은 공통 소스 구조를 갖는다. 전류 원의 기능을 수행하는 제3PMOSFET(P3)는 제2바이어스 제어 전압(VB2)에 응답하여 상기 제2 차동 증폭기로 공급되는 바이어스 전류의 양을 제어한다. PMOSFET 쌍(P1과 P2) 각각의 드레인은 제2전류 미러(123)의 각 노드(N21과 N22)에 접속된다.
상기 제1전압 레일은 제1전압(VDD)을 공급하고, 상기 제2전압 레일은 제1전압(VDD)보다 낮은 제2전압(VSS), 예컨대 접지 전압을 공급한다.
상기 제1차동 증폭기는 차동 입력 신호들(inp와 inn)의 전압 차이에 응답하여 제1차동 전류들을 발생한다. 상기 제2차동 증폭기는 차동 입력 신호들(inp와 inn)의 전압 차이에 응답하여 제2차동 전류들을 발생한다.
입력 회로(110)는 폴디드 캐스코드(folded cascode) 연산 트랜스컨덕턴스 증폭기(Operational Trans-conductance Amplifier; OTA)이다. 상기 폴디드 캐스코드 OTA는 차동 입력 신호들(inp와 inn)의 전압 차이를 출력 노드(NO)의 출력 전압 (VOUT)을 결정하기 위한 차동 전류들로 변환한다.
전류 합 회로(120)는 제1전류 미러(121)와 제2전류 미러(123)을 포함한다. 제1전류 미러(121)와 제2전류 미러(123) 각각은 캐스코드 전류 미러로 구현될 수도 있다.
제1캐스코드 전류 미러(121)는 제1전압 레일과 바이어스 회로(125) 사이에 접속된다. 제1캐스코드 전류 미러(121)는 다수의 PMOSFET들(P4, P5, P6, 및 P7)을 포함한다. 다수의 PMOSFET들(P4와 P6)은 공통 게이트 증폭기를 구성한다. 제1캐스코드 전류 미러(121)는 제1차동 전류들 또는 제3바이어스 제어 전압(VB3) 중에서 적어도 하나에 응답하여 출력 회로(140)의 제1트랜지스터(P10)에 흐르는 전류를 제어하기 위한 제1제어 전압을 제1제어 노드(PU)로 출력한다. 제1트랜지스터(P10)는 PMOSFET로 구현될 수 있다.
제2캐스코드 전류 미러(123)는 바이어스 회로(125)와 제2전압 레일 사이에 접속된다. 제2캐스코드 전류 미러(123)는 다수의 NMOSFET들(N4, N5, N6, 및 N7)을 포함한다. 다수의 NMOSFET들(N4와 N6)은 공통 게이트 증폭기를 구성한다. 제2캐스코드 전류 미러(123)는 제2차동 전류들 또는 제4바이어스 제어 전압(VB4) 중에서 적어도 하나에 응답하여 출력 회로(140)의 제2트랜지스터(N10)에 흐르는 전류를 제어하기 위한 제2제어 전압을 제2제어 노드(PD)로 출력한다. 제2트랜지스터(N10)는 NMOSFET로 구현될 수 있다.
바이어스 회로(125)는 플로팅 전류 원(floating current source)이라고도 불리는 제1바이어스 회로(126)와 플로팅 클래스 AB 컨트롤(floating class AB control)이라고도 불리는 제2바이어스 회로(128)를 포함한다.
제1캐스코드 전류 미러(121)와 제2캐스코드 전류 미러(123) 사이에 접속되는 제1바이어스 회로(126)는 제5바이어스 제어 전압(VB5)과 제6바이어스 제어 전압 (VB6)에 응답하여 제어된다.
제1제어 노드(PU)와 제2제어 노드(PD) 사이에 접속되는 제2바이어스 회로(128)는 제7바이어스 제어 전압(VB7)과 제8바이어스 제어 전압(VB8)에 응답하여 출력 회로(140)가 클래스 AB 증폭기 출력 스테이지 회로로서 동작할 수 있도록 출력 회로(140)에 흐르는 전류, 예컨대 정적 전류(static current 또는 quiescent current)의 양을 제어한다.
입력 회로(110)와 전류 합 회로(120)는 출력 회로(140)에 흐르는 전류의 레벨을 제어한다. 즉, 입력 회로(110)는 차동 입력 신호들(inp와 inn)의 전압 차이에 응답하여 제1차동 전류들과 제2차동 전류들을 발생한다. 상기 제1차동 전류들과 상기 제2차동 전류들은 전류 합 회로(120)로 전송된다. 전류 합 회로(120)는 제1캐스코드 전류 미러(121)와 제2캐스코드 전류 미러(123)를 사용하여 제1제어 노드(PU)의 전압 레벨과 제2제어 노드(PD)의 전압 레벨을 제어한다.
또한, 전류 합 회로(120)와 바이어스 회로(125)는 차동 증폭기(100)의 제어 유닛을 구성한다. 상기 제어 유닛은 입력 회로(110)에 의하여 발생한 차동 전류들, 예컨대 제1차동 전류들과 제2차동 전류들에 응답하여 출력 회로(140)를 통하여 흐르는 전류의 양을 제어한다.
스위치 회로(130)는, 도 3에 도시된 제어신호(SW) 또는 상기 제어신호(SW)와 상보적인 상보 제어신호(SWB) 중에서 적어도 하나에 응답하여, 출력 회로(140)의 제1트랜지스터(P10)의 게이트를 제1제어 노드(PU)와 제1전압 레일 중에서 어느 하나에 접속하고 출력 회로(140)의 제2트랜지스터(N10)의 게이트를 제2제어 노드(PD) 와 제2전압 레일 중에서 어느 하나에 접속한다.
스위치 회로(130)는 다수의 스위치들(S1 내지 S4)을 포함한다. 제1스위치(S1)는 제어 신호(SW)와 상보 제어신호(SWB)에 응답하여 제1제어 노드(PU)와 제1트랜지스터(P10)의 게이트의 접속을 제어한다. 제2스위치(S2)는 제어 신호(SW)와 상보 제어신호(SWB)에 응답하여 제2제어 노드(PD)와 제2트랜지스터(N10)의 게이트의 접속을 제어한다. 제3스위치(S3)는 제어신호(SW)에 응답하여 제1전압 레일과 제1트랜지스터(P10)의 게이트의 접속하고, 제4스위치(S4)는 상보 제어신호(SWB)에 응답하여 제2전압 레일과 제2트랜지스터(N10)의 게이트의 접속을 제어한다.
본 발명의 실시 예에서 제1스위치(S1)와 제2스위치(S2) 각각은 전송 게이트 (transmission gate)로 구현되고, 제3스위치(S3)는 PMOSFET로 구현되고, 제4스위치(S4)는 NMOSFET로 구현된다. 그러나, 제1스위치(S1)와 제2스위치(S2) 각각이 NMOSFET 또는 PMOSFET로 구현될 수 있다.
증폭 동작 동안, 예컨대 제1레벨(예컨대, 하이 레벨(H))을 갖는 제어신호(SW)와 제2레벨(예컨대, 로우 레벨(L))을 갖는 상보 제어신호(SWB)에 응답하여, 제1스위치(S1)는 제1트랜지스터(P10)의 게이트와 제1제어 노드(PU)를 접속하고, 제2스위치(S2)는 제2트랜지스터(N10)의 게이트와 제2제어 노드(PD)를 접속하고, 제3스위치(S3)는 제1전압 레일과 제1트랜지스터(P10)의 게이트를 분리하고, 제4스위치(S4)는 제2전압 레일과 제2트랜지스터(N10)의 게이트를 분리한다.
그러나, 전하 공유 동작 동안, 예컨대 제2레벨(예컨대, 로우 레벨(L))을 갖는 제어신호(SW)와 제1레벨(예컨대, 하이 레벨(H))을 갖는 상보 제어신호(SWB)에 응답하여, 제1스위치(S1)는 제1트랜지스터(P10)의 게이트와 제1제어 노드(PU)를 분리하고, 제2스위치(S2)는 제2트랜지스터(N10)의 게이트와 제2제어 노드(PD)를 분리하고, 제3스위치(S3)는 제1전압 레일과 제1트랜지스터(P10)의 게이트를 접속하고, 제4스위치(S4)는 제2전압 레일과 제2트랜지스터(N10)의 게이트를 접속한다.
따라서, 제1트랜지스터(P10)와 제2트랜지스터(N10)은 턴-온되므로, 차동 증폭기(100)의 출력 회로(140)의 출력 전압(VOUT)은 제1전압(VDD)과 제2전압(VSS)의 약 절반으로 된다.
제1보상 커패시터(C1)는 출력 노드(N0)와 제1캐스코드 전류 미러(121)의 오른쪽 노드(N12) 사이에 접속되고, 제2보상 커패시터(C2)는 출력 노드(N0)와 제2캐스코드 전류 미러(123)의 오른쪽 노드(N22) 사이에 접속된다. 그러나, 본 발명의 실시 예에 따른 차동 증폭기(100)는 제1보상 커패시터(C1)와 제2보상 커패시터(C2) 없이도 구현될 수 있다.
공통 소스 구조를 갖는 제1트랜지스터(P10)와 제2트랜지스터(N10)을 포함하는 출력 회로(140) 또는 출력 스테이지(140)는 제1전압 레일과 제2전압 레일 사이에 접속된다. 증폭 동작 동안, 제1트랜지스터(P10)의 바이어스 전류는 제1트랜지스터(P10)의 게이트로 공급되는 제1제어 전압(즉, 제1제어 노드(PU)의 전압)에 의하여 결정되고, 제2트랜지스터(N10)의 바이어스 전류는 제2트랜지스터(N10)의 게이트로 공급되는 제2제어 전압(즉, 제2제어 노드(PU)의 전압)에 의하여 결정된다.
따라서, 본 발명의 실시 예에 따른 차동 증폭기(100)는 클래스 AB 레일-투-레일(class AB rail-to-rail amplifier) 연산 증폭기로서의 기능을 수행할 수 있 다.
도 3은 도 2에 도시된 차동 증폭기를 포함하는 디스플레이 구동 장치의 출력 부를 나타내는 회로도이다.
본 발명의 실시 예에 따른 디스플레이 구동 장치(200)는 TFT-LCD, PDP(Plasma Display Panel) 디스플레이, 또는 OLED(Organic Light Emitting Device) 디스플레이와 같은 평판 디스플레이(flat panel display)를 구동할 수 있다.
소스 드라이버 또는 데이터 라인 드라이버라고도 불리는 디스플레이 구동 장치의 출력 부(output unit; 200)는 디지털-아날로그 변환기(11), 바이어스 전압 발생기(15), 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n; n은 자연수), 및 다수의 스위치들(CS1, CS2, CS3, ..., CSn)을 포함한다.
다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각의 구조는 도 2에 도시된 차동 증폭기(100)의 구조와 실질적으로 동일하다. 다만, 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각은 단위 이득 버퍼로서 기능을 수행할 수 있도록, 출력 전압(VOUT1~VOUTn; n은 자연수)이 음((-))의 입력 단자(즉, 전압(inn)이 입력되는 단자)로 피드백된다.
제어신호(SW), 및 제어신호(SW)의 적어도 일부를 이용하여 발생한 상보 제어신호(SWB)는 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각으로 입력된다.
다수의 스위치들(CS1, CS2, CS3, ..., CSn) 중에서 대응되는 스위치는 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 중에서 대응되는 두 개의 버퍼들(예컨 대, 100-1과 100-2, 100-2와 100-3, 등) 사이에 배치된다.
다수의 스위치들(CS1, CS2, CS3, ..., CSn) 각각은 전하 공유 제어 신호(CS_SW)와 상보 전하 공유 제어 신호(CS_SWB)에 응답하여 온(on)/오프(off) 된다. 다수의 스위치들(CS1, CS2, CS3, ..., CSn) 각각은 전송 게이트로 구현될 수 있다. 전하 공유 제어 신호들(CS_SW와 CS_SWB)은 상보적인 신호들 또는 차동 신호들이다.
제어신호(SW)와 전하 공유 제어신호(CS_SW)는 넌-오버랩(non-overlap) 구간을 갖는다.
전하 공유 동작 시, 예컨대 상보 제어신호(SWB)와 전하 공유 제어 신호 (CS_SW)가 하이 레벨(H)을 갖고 제어 신호(SW)와 상보 전하 공유 제어 신호(CS_SWB)가 로우 레벨(L)을 갖는 경우, 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각의 출력 단자는 서로 접속된다. 따라서 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n)의 출력 단자들 사이에서 전하 공유가 일어난다.
이 경우, 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각의 제1스위치(S1)와 제2스위치(S2) 각각은 오프(off)되고 제3스위치(S3)와 제4스위치(S4) 각각은 온(on)된다.
증폭 동작 시, 예컨대 전하 공유 제어 신호(CS_SW)와 상보 제어 신호(SWB)가 로우 레벨(L)을 갖고 제어 신호(SW)와 상보 전하 공유 제어 신호(CS_SWB)가 하이 레벨(H)을 갖는 경우, 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각의 출력 단자는 서로 분리된다.
이 경우, 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각의 제1스위치(S1)와 제2스위치(S2) 각각은 온되고 제3스위치(S3)와 제4스위치(S4) 각각은 오프된다. 따라서, 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각에 의하여 증폭(또는 버퍼링)된 전압은 다수의 데이터 라인들(Y1, Y2, Y3, ..., Yn) 각각으로 공급된다.
도 1과 도 3을 참조하면, 도 3에 도시된 출력 부(200)는 도 1에 도시된 출력 부(100)와 달리 다수의 버퍼들(100-1, 100-2, 100-3, ... 100-n) 각각과 다수의 데이터 라인들(Y1, Y2, Y3, ..., Yn) 각각의 사이에 전송 게이트, 예컨대 도 1의 제1전송 스위치들(17-1, 17-2, 17-3, ..., 17-n)을 포함하지 않는다.
따라서, 본 발명의 실시 예에 따른 출력 부(200)의 레이아웃 면적은 종래 기술에 따른 출력 부(100)의 레이아웃 면적보다 작다. 따라서, 디스플레이 구동 장치의 레이아웃 면적도 감소한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 디스플레이 구동 장치의 출력 부를 나타내는 회로도이다.
도 2는 본 발명의 실시 예에 따른 차동 증폭기의 회로도를 나타낸다.
도 3은 도 2에 도시된 차동 증폭기를 포함하는 디스플레이 구동 장치의 출력 부를 나타내는 회로도이다.

Claims (13)

  1. 차동 입력 신호들 사이의 전압 차이에 응답하여 제1차동 전류들과 제2차동 전류들을 발생하는 입력 회로;
    제1전압 레일과 출력 단자 사이에 접속된 제1트랜지스터, 및 상기 출력 단자와 제2전압 레일 사이에 접속된 제2트랜지스터를 포함하는 출력 회로;
    상기 제1차동 전류들에 응답하여 상기 제1트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 출력하기 위한 제1제어 노드, 및 상기 제2차동 전류들에 응답하여 상기 제2트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 출력하기 위한 제2제어 노드를 포함하는 전류 합 회로(current summing circuit); 및
    제어신호에 응답하여, 상기 제1트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속하고 상기 제2트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속하는 스위치 회로를 포함하는 차동 증폭기.
  2. 제1항에 있어서, 상기 스위치 회로는,
    상기 제어 신호에 응답하여 상기 제1제어 노드와 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제1스위치;
    상기 제어신호에 응답하여 상기 제2제어 노드와 상기 제2트랜지스터의 상기 게이트의 접속을 제어하는 제2스위치;
    상기 제어신호에 응답하여 상기 제1전압 레일과 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제3스위치; 및
    상기 제어신호에 응답하여 상기 제2전압 레일과 상기 제2트랜지스터의 상기 게이트의 접속을 제어하는 제4스위치를 포함하는 차동 증폭기.
  3. 제1항에 있어서, 상기 스위치 회로는,
    증폭 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속하고,
    전하 공유 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속하는 차동 증폭기.
  4. 제2항에 있어서, 상기 제1스위치와 상기 제2스위치 각각은 전송 게이트로 구현되는 차동 증폭기.
  5. 제2항에 있어서, 상기 제3스위치는 PMOSFET로 구현되고 상기 제4스위치는 NMOSFET로 구현되는 차동 증폭기.
  6. 제1항에 있어서, 상기 전류 합 회로는,
    상기 제1전압 레일과 상기 제1제어 노드 사이에 접속된 제1캐스코드 전류 미러; 및
    상기 제2전압 레일과 상기 제2제어 노드 사이에 접속된 제2캐스코드 전류 미러를 포함하는 차동 증폭기.
  7. 제6항에 있어서, 상기 차동 증폭기는,
    상기 출력 회로의 상기 출력 노드와 상기 제1차동 전류들 중에서 어느 하나가 공급되는 상기 제1캐스코드 전류 미러의 제1노드와의 사이에 접속된 제1보상 커패시터; 및
    상기 출력 회로의 상기 출력 노드와 상기 제2차동 전류들 중에서 어느 하나가 공급되는 상기 제2캐스코드 전류 미러의 제2노드와의 사이에 접속된 제2보상 커패시터를 더 포함하는 차동 증폭기.
  8. 제1항에 있어서, 상기 차동 증폭기는,
    상기 제1제어 노드와 상기 제2제어 노드 사이에 접속되고, 상기 제1트랜지스터와 상기 제2트랜지스터의 정적 전류를 결정하기 위한 바이어스 회로를 더 포함하는 차동 증폭기.
  9. 다수의 단위 이득 증폭기들; 및
    각각이 전하 공유 제어신호에 응답하여 상기 다수의 단위 이득 증폭기들의 출력 단자들의 접속을 제어하는 다수의 전하 공유 스위치들을 포함하며,
    상기 다수의 단위 이득 증폭기들 각각은,
    입력 신호들의 전압 차이에 상응하는 제1출력 전류들을 발생하는 제1차동 증폭기와 상기 전압 차이에 상응하는 제2출력 전류들을 발생하는 제2차동 증폭기를 포함하는 입력 회로;
    제1전압 레일과 자신의 출력 단자 사이에 접속된 제1트랜지스터, 및 상기 출력 단자와 제2전압 레일 사이에 접속된 제2트랜지스터를 포함하는 출력 회로;
    상기 제1출력 전류들에 응답하여 상기 제1트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 출력하기 위한 제1제어 노드와 상기 제2출력 전류들에 응답하여 상기 제2트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 출력하기 위한 제2제어 노드를 포함하는 전류 합 회로(current summing circuit); 및
    제어신호에 응답하여, 상기 제1트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속시키고 상기 제2트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속시키는 스위치 회로를 포함하는 디스플레이 구동 회로.
  10. 제9항에 있어서, 상기 스위치 회로는,
    상기 제어 신호에 응답하여 상기 제1제어 노드와 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제1스위치;
    상기 제어신호에 응답하여 상기 제2제어 노드와 상기 제2트랜지스터의 상기 게이트의 접속을 제어하는 제2스위치;
    상기 제어신호에 응답하여 상기 제1전압 레일과 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제3스위치; 및
    상기 제어신호에 응답하여 상기 제2전압 레일과 상기 제2트랜지스터의 상기 게이트의 접속을 제어하는 제4스위치를 포함하는 디스플레이 구동 회로.
  11. 제9항에 있어서, 상기 스위치 회로는,
    증폭 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속하고,
    전하 공유 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속하는 디스플레이 구동 회로.
  12. 입력 신호들 사이의 전압 차이에 응답하여 제1전류들과 제2전류들을 발생하는 단계;
    상기 제1전류들에 응답하여 제1전압 레일과 출력 단자 사이에 접속된 클래스 AB출력 회로의 제1트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 제1제어 노드로 출력하고 상기 제2전류들에 응답하여 상기 출력 단자와 제2전압 레일 사이에 접속된 상기 클래스 AB출력 회로의 제2트랜지스터에 흐르는 전류를 제어하 기 위한 제2제어 전압을 제2제어 노드로 출력하는 단계; 및
    제어신호에 응답하여, 상기 제1제어 노드와 상기 제2제어 노드 각각을 상기 제1트랜지스터의 게이트와 상기 제2트랜지스터의 게이트 각각과 접속하거나 상기 제1전압 레일과 상기 제2전압 레일 각각을 상기 제1트랜지스터의 상기 게이트와 상기 제2트랜지스터의 상기 게이트 각각과 접속하는 단계를 포함하는 차동 증폭기의 신호 증폭 방법.
  13. 제12항에 있어서, 상기 접속하는 단계는,
    증폭 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속하고,
    전하 공유 동작 동안, 상기 제어신호에 응답하여, 상기 제1트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속하는 차동 증폭기의 신호 증폭 방법.
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