KR20220125036A - 슬루율이 향상되고 출력단의 쇼트 전류를 최소로 하는 증폭기 - Google Patents

슬루율이 향상되고 출력단의 쇼트 전류를 최소로 하는 증폭기 Download PDF

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Abstract

본 발명은 소비전력을 증가함 없이 높은 슬루율을 가지며 출력 전압의 천이(transition) 시 발생하는 버퍼 출력단의 쇼트 전류를 최소로 하는 증폭기를 제안한다. 상기 증폭기는 입력부, 변환부, 증폭부, 주파수 보상 회로 및 쇼트 전류 최소화 회로를 포함하거나, 입력부, 변환부, 증폭부, 주파수 보상 회로, 쇼트 전류 최소화 회로 및 슬루율 보강회로를 포함한다.

Description

슬루율이 향상되고 출력단의 쇼트 전류를 최소로 하는 증폭기 {An amplifier of improving the slew rate and minimizing the short current of output stage}
본 발명은 증폭기에 관한 것으로, 특히, 소비전력은 증가시키지 않으면서 슬루율의 향상 및 출력단 쇼트 전류를 최소로 하는 증폭기에 관한 것이다.
디스플레이 패널(Display Panel)을 구성하는 액정표시장치는 로우(Row) 및 칼럼(Column)으로 이루어지는 매트릭스 형태의 복수의 픽셀(Pixel; Picture Element)을 포함하며, 각 픽셀의 동작은 박막 트랜지스터에 의해 제어된다.
동일한 로우 열의 박막 트랜지스터들은 게이트 라인으로 공통연결되고, 동일한 칼럼 열의 박막 트랜지스터들은 데이터 라인으로 공통연결되는데, 게이트 라인 및 데이터 라인은, 예를 들면 디스플레이 구동 칩(Display Drive IC; DDI)에 의해 제어된다.
DDI는 디스플레이 패널을 짧은 시간에 충전하도록 하기 위하여 적용하는 버퍼(buffer)의 슬루율 (Slew rate)을 향상할 필요가 있다. 슬루율은 증폭기로 구현한 버퍼의 출력이 입력을 얼마나 빨리 따라가는지를 알려 주는 지표이다.
버퍼로 사용하는 증폭기의 슬루율을 향상시키기 위해서는 증폭기의 전류 특히 증폭기를 구성하는 출력단의 소비전류를 증가시키는 방식이 가능하다. 그러나 저전력 고해상도의 디스플레이 장치에 대한 수요가 급증함에 따라 버퍼에서의 소비전류의 증가는 배터리(Battery)를 사용하는 휴대용 전자장치에 적용할 수 없으므로, 소비전력의 증가는 없지만 슬루율이 향상된 증폭기 또는 버퍼가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 소비전력을 증가함 없이 높은 슬루율을 가지며 출력 전압의 천이(transition) 시 발생하는 버퍼 출력단의 쇼트 전류를 최소로 하는 증폭기를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(one aspect)에 따른 증폭기는, 입력부, 변환부, 증폭부, 주파수 보상 회로 및 쇼트 전류 최소화 회로를 포함한다. 상기 입력부는 포지티브 입력단자 및 네거티브 입력단자를 통해 22개의 입력전압을 수신한다. 상기 변환부는 제1 전류 결정부와 상기 제1 전류 결정부에서 생성되는 제1 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제1 전류 미러, 제2 전류 결정부와 상기 제2 전류 결정부에서 생성되는 제2 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제2 전류 미러, 상기 제1 전류 결정부와 상기 제2 전류 결정부를 스위칭하는 제1 전송 게이트 및 상기 제1 전류 추종부와 상기 제2 전류 추종부를 스위칭하는 제2 전송 게이트를 구비하며, 상기 입력부에 입력된 2개의 입력전압의 차이 값에 대응하여 변하는 제1 변환전압 및 제2 변환전압을 생성한다. 상기 증폭부는 상기 제1 변환전압 및 상기 제2 변환전압에 응답하여 출력전압을 생성한다. 상기 주파수 보상 회로는 상기 출력전압을 생성하는 출력단자와 상기 제1 전류 추종부 사이에 설치되는 제1 보상 커패시터 및 상기 출력단자와 상기 제2 전류 추종부 사이에 설치되는 제2 보상 커패시터를 포함한다. 상기 쇼트 전류 최소화 회로는 상기 출력단자를 상기 제1 전류결정 전압생성 노드 사이에 설치되는 제1 쇼트 보상 커패시터 및 상기 출력단자를 상기 제2 전류결정 전압생성 노드 사이에 설치되는 제2 쇼트 보상 커패시터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 면(another aspect)에 따른 증폭기는, 입력부, 변환부, 증폭부, 주파수 보상 회로, 쇼트 전류 최소화 회로 및 슬루율 보강회로를 포함한다. 상기 입력부는 포지티브 입력단자 및 네거티브 입력단자를 통해 2개의 입력전압을 수신한다. 상기 변환부는 제1 전류 결정부와 상기 제1 전류 결정부에서 생성되는 제1 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제1 전류 미러, 제2 전류 결정부와 상기 제2 전류 결정부에서 생성되는 제2 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제2 전류 미러, 상기 제1 전류 결정부와 상기 제2 전류 결정부를 스위칭하는 제1 전송 게이트 및 상기 제1 전류 추종부와 상기 제2 전류 추종부를 스위칭하는 제2 전송 게이트를 구비하며, 상기 입력부에 입력된 2개의 입력전압의 차이 값에 대응하여 변하는 제1 변환전압 및 제2 변환전압을 생성한다. 상기 증폭부는 상기 제1 변환전압 및 상기 제2 변환전압에 응답하여 출력전압을 생성한다. 상기 주파수 보상 회로는 상기 출력전압을 생성하는 출력단자와 상기 제1 전류 추종부 사이에 설치되는 제1 보상 커패시터 및 상기 출력단자와 상기 제2 전류 추종부 사이에 설치되는 제2 보상 커패시터를 포함한다. 상기 쇼트 전류 최소화 회로는 상기 출력단자를 상기 제1 전류결정 전압생성 노드 사이에 설치되는 제1 쇼트 보상 커패시터 및 상기 출력단자를 상기 제2 전류결정 전압생성 노드 사이에 설치되는 제2 쇼트 보상 커패시터를 포함한다. 상기 슬루율 보강회로는 상기 포지티브 입력단자에 인가되는 전압에 응답하여 상기 증폭부의 출력단자와 상기 증폭부의 입력단자를 스위칭한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 증폭기는, 최소한의 소자를 사용하면서도 소비전력을 증가함 없이 슬루율을 향상시킬 수 있으며, 출력부를 구성하며 제1 공급 전원과 제2 공급 전원 사이에 직렬로 설치된 2개의 트랜지스터의 쇼트 전류를 최소화할 수 있는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 따른 증폭기의 일 실시 예이다.
도 2는 도 1에 도시된 증폭기의 구체적인 회로이다.
도 3은 본 발명에 따른 증폭기의 다른 일 실시 예이다.
도 4는 도 3에 도시된 증폭기의 구체적인 회로이다.
도 5는 종래의 버퍼와 본 발명의 버퍼의 전기적 특성을 비교한 결과이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 증폭기의 일 실시 예이다.
도 1을 참조하면, 본 발명에 따른 슬루율이 향상되고 출력단의 쇼트 전류를 최소로 하는 증폭기(100, 이하 증폭기)는 입력부(110), 변환부(120), 증폭부(130), 주파수 보상 회로(140) 및 쇼트 전류 최소화 회로(150)를 포함한다.
입력부(110)는 포지티브 입력단자(IN+) 및 네거티브 입력단자(IN-)를 통해 2개의 입력전압(IN-, IN+)을 수신한다.
변환부(120)는 입력부(110)에 입력된 2개의 입력전압(IN-, IN+)의 차이에 대응하여 변하는 제1 변환전압(PU) 및 제2 변환전압(PD)을 생성하며, 제1 전류 미러(121), 제2 전류 미러(124), 제1 트랜스미션 게이트(TG1, transmission gate, 이하 전송 게이트) 및 제2 전송 게이트(TG2)를 포함한다. 제1 전류 미러(121)는 제1 전류 결정부(122) 및 제1 전류 추종부(123)를 포함하며, 제1 전류 추종부(123)는 제1 전류 결정부(122)에서 결정된 전류결정 전압생성 노드인 제3 노드(N3)의 전압 준위에 응답하여 동작한다. 제2 전류 미러(124)는 제2 전류 결정부(125) 및 제2 전류 추종부(126)을 포함하며, 제2 전류 추종부(126)는 제2 전류 결정부(125)에서 결정된 전류결정 전압생성 노드인 제6 노드(N6)의 전압 준위에 응답하여 동작한다. 제1 전송 게이트(TG1)는 제1 전류 결정부(122)와 제2 전류 결정부(125)를 스위칭하고, 제2 전송 게이트(TG2)는 제1 전류 추종부(123)와 제2 전류 추종부(126)를 스위칭한다.
증폭부(130)는 변환부(120)로부터 출력되는 2개의 변환전압(PU, PD)에 응답하여 출력전압(OUT)을 생성한다.
주파수 보상 회로(140)는 출력전압(OUT)을 생성하는 출력단자(OUT)와 변환부(120)를 구성하는 입력부(110)와 변환부(120)의 공통노드인 제2 노드(N2) 사이에 설치하는 제1 보상 커패시터(cc1) 및 출력전압(OUT)을 생성하는 출력단자(OUT)와 입력부(110)와 변환부(120)의 공통노드인 제5 노드(N5) 사이에 설치하는 제2 보상 커패시터(cc2)를 이용하여, 출력전압(OUT)의 주파수 특성을 향상시킨다. 여기서는 표시를 간단하게 하기 위하여 주파수 보상 회로(140)라고 기재하였지만, 2개의 보상 커패시터(cc1, cc2)는 증폭기(100)의 주파수 특성을 향상시키는 기능 이외에 출력전압(OUT)의 슬루율을 향상시키는 기능도 수행한다.
쇼트 전류 최소화 회로(150)는 출력전압(OUT)을 생성하는 출력단자(OUT)와 전류결정 전압생성 노드인 제3 노드(N3) 사이에 설치하는 제3 보상 커패시터(cs1) 및 출력단자(OUT)와 전류결정 전압생성 노드인 제6 노드(N6) 사이에 설치하는 제4 보상 커패시터(cs2)를 이용하여 주파수 보상 회로(140)를 구성하는 2개의 보상 커패시터(cc1, cc2)에 의해 출력전압(OUT)의 전압준위가 천이(transition) 될 때 증폭부(130)의 소비전력이 증가하는 것을 방지하거나 최소화한다.
도 1의 상부에 도시된 일 점 쇄선 화살표는, 도 1에서 네거티브 입력단(IN-)과 출력단(OUT)을 결합함으로써 포지티브 입력단(IN+)에 응답하여 동작하는 버퍼가 된다는 것을 의미한다.
도 2는 도 1에 도시된 증폭기의 구체적인 회로이다.
도 2를 참조하면, 본 발명에 따른 증폭기(100)는, 입력부(110), 변환부(120), 증폭부(130), 주파수 보상 회로(140) 및 쇼트 전류 최소화 회로(150)를 포함한다.
도 2에 도시된 트랜지스터(Transistor)는 게이트 단자(이하 게이트), 드레인 단자(이하 드레인) 및 소스 단자(이하 소스)로 구성되는 MOS(Metal Oxide Silicon) 박막 트랜지스터(이하 트랜지스터)로 구현할 수 있다. 이하의 설명에서는 P형 트랜지스터 및 N형 트랜지스터를 구분하지 않고, 드레인 및 소스를 일 단자 및 다른 일 단자로 정의하고 설명한다.
도 2 및 후술하는 도 4에 도시된 예에서는, P형 트랜지스터와 N형 트랜지스터를 혼합하는 회로로 구현되어 있지만, 도 2 및 도 4에 도시된 회로를 이용하면 P형 트랜지스터 또는 N형 트랜지스터 한 종류의 트랜지스터를 이용하여 회로는 물론 바이폴라 트랜지스터를 이용하는 회로로의 변환을 쉽게 할 수 있으므로, 여기서는 자세하게 설명하지 않는다.
입력부(110)는 6개의 트랜지스터(M1~M6)로 구현할 수 있다.
제1 트랜지스터(M1)는 일 단자가 제1 공급 전원(VDD)에 연결되고, 게이트에 제1P 바이어스 전압(VBP1)을 인가한다. 제5 트랜지스터(M5)는 일 단자가 제1 트랜지스터(M1)의 다른 일 단자에 연결되고, 다른 일 단자는 제4 노드(N4)에 연결되며, 게이트에는 네거티브 입력단자(IN-)가 연결된다. 제6 트랜지스터(M6)는 일 단자가 제1 트랜지스터(M1)의 다른 일 단자에 연결되고, 다른 일 단자는 제5 노드(N5)에 연결되며, 게이트에는 포지티브 입력단자(IN+)가 연결된다. 제4 트랜지스터(M4)는 일 단자가 제2 공급 전원(VSS)에 연결되고, 게이트에 제1N 바이어스 전압(VBN1)을 인가한다. 제2 트랜지스터(M2)는 일 단자가 제1 노드(N1)에 연결되고, 게이트에는 네거티브 입력단자(IN-)가 연결되며, 다른 일 단자는 제4 트랜지스터(M4)의 다른 일 단자에 연결된다. 제3 트랜지스터(M3)는 일 단자가 제2 노드(N2)에 연결되고 게이트에는 포지티브 입력단자(IN+)가 연결되며 다른 일 단자는 제4 트랜지스터(M4)의 다른 일 단자에 연결된다.
제1 전원 전압(VDD)의 전압준위는 제2 전원 전압(VSS)의 전압준위에 비해 높다. 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)가 2개의 바이어스 전압(VBP1, VBPN1)에 의해 각각 입력부(110)에 흐르는 전류의 크기를 결정한다는 의미로 전류원(current source) 이라고도 한다. 여기서 2개의 바이어스 전압은 DC 전압이다.
변환부(120)는 제1 전류 미러(121), 제2 전류 미러(124), 제1 트랜스미션 게이트(TG1) 및 제2 트랜스미션 게이트(TG2)로 구현한다.
제1 전류 미러(121)는 4개의 트랜지스터(M7~M10)를 이용하여 구현한다.
제7 트랜지스터(M7)는 일 단자가 제1 공급 전원(VDD)에 연결되고 다른 일 단자는 제1 노드(N1)에 연결된다. 제8 트랜지스터(M8)는 일 단자가 제1 공급 전원(VDD)에 연결되고 다른 일 단자가 제2 노드(N2)에 연결된다. 제9 트랜지스터(M9)는 일 단자가 제1 노드(N1)에 연결되고 다른 일 단자는 제3 노드(N3)에 연결되며, 게이트는 제2P 바이어스(VBP2)에 연결된다. 제3 노드(N3)는 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)의 게이트에도 연결된다. 제10 트랜지스터(M10)는 일 단자가 제2 노드(N2)에 연결되고 다른 일 단자는 PU 단자(PU)에 연결되며 게이트에 제2P 바이어스(VBP2)에 연결된다. 제3 노드(N3)가 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)의 게이트에 공통으로 연결되어 있으므로, 제1 공급 전원(VDD)으로부터 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 흐르는 각각의 전류는 제3 노드(N3)의 전압준위에 의해 결정될 것이다. 이러한 의미로, 제3 노드를 전류결정 전압생성 노드라고 명명하고 설명한다.
제2 전류 미러(124)는 4개의 트랜지스터(M11~M14)를 이용하여 구현할 수 있다. 제11 트랜지스터(M11)는 일 단자가 제6 노드(N6)에 연결되고, 다른 일 단자는 제4 노드(N4)에 연결되며 게이트는 제2N 바이어스(VBN2)에 연결된다. 제12 트랜지스터(M12)는 일 단자가 PD 단자(PD)에 연결되고 다른 일 단자는 제5 노드(N5)에 연결되며, 게이트는 제2N 바이어스(VBN2)에 연결된다. 제13 트랜지스터(M13)는 일 단자가 제4 노드(N4)에 연결되고 다른 일 단자가 제2 공급 전원(VSS)에 연결되며, 게이트는 제6 노드(N6)에 연결된다. 제14 트랜지스터(M14)는 일 단자가 제5 노드(N5)에 연결되고 다른 일 단자가 제2 공급 전원(VSS)에 연결되며, 게이트는 제6 노드(N6)에 연결된다. 제1 전류 미러(121)의 설명과 동일한 의미로, 제6 노드(N6)도 전류결정 전압생성 노드가 될 것이다.
제1 전송 게이트(TG1)는 제3P 바이어스(VBP3) 및 제3N 바이어스(VBN3)에 응답하여 제3 노드(N3)와 제6 노드(N6)를 스위칭한다. 제2 전송 게이트(TG2)는 제3P 바이어스(VBP3) 및 제3N 바이어스(VBN3)에 응답하여 PU 노드(PU)와 PD 노드(PD)를 스위칭한다. 전송 게이트는 P형 트랜지스터 및 N형 트랜지스터의 2개의 단자가 서로 결합한 형태로 구성되므로, 제3P 바이어스(VBP3)는 P형 트랜지스터의 게이트에 그리고 제3N 바이어스(VBN3)는 N형 트랜지스터의 게이트에 각각 연결된다.
제2 전송 게이트(TG2)가 단락(turn On)되어 PU 노드(PU)와 PD 노드(PD)를 연결되는 경우, 제2 전송 게이트(TG2)의 스위칭 저항에 의해, PU 노드(PU)와 PD 노드(PD) 사이에 일정한 크기의 저항이 직렬로 연결되는 효과가 있다. 따라서, 제2 전송 게이트(TG2)가 턴 온(turn on) 되더라도 PU 노드(PU)와 PD 노드(PD)의 전압준위는 차이가 발생하게 된다.
이하에서는 입력부(110)와 변환부(120)의 동작에 대해서 설명한다.
도 2를 참조하면, 입력부(110)를 구성하는 제1 트랜지스터(M1)에서 공급하는 전류는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 거쳐 변환부(120)를 구성하는 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)로 흐른다는 것을 알 수 있다. 변환부(120)를 구성하는 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 흐르는 전류는 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)를 경유하여 제4 트랜지스터(M4)로 흐른다. 상기와 같은 의미로, 제1 트랜지스터(M1)를 전류 소스(current source)라고 하며, 제4 트랜지스터(M4)를 전류 싱크(current sink)라고도 한다.
변환부(120)는 기능적으로 구분할 때, 입력부(110)를 구성하는 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)와 결합하여 제1 변환전압(PU)을 생성하는 제1 전류 미러(121)과 입력부(110)를 구성하는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)와 결합하여 제2 변환전압(PD)을 생성하는 제2 전류 미러(124)로 구분할 수 있다. 제1 전류 미러(121)는 제7 트랜지스터(M7) ~ 제10 트랜지스터(M10)로 구현할 수 있고, 제2 전류 미러(124)는 제11 트랜지스터(M11) ~ 제14 트랜지스터(M14)로 구분할 수 있다.
제1 전류 미러(121)에서, 서로 마주보는 제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 게이트가 제3 노드(N3)에 공통으로 연결되므로, 제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 사이즈 즉 게이트의 길이(Gate Length)와 폭(Gate Width)의 비가 서로 동일하다며, 다른 외부 요인이 작용하지 않는다면 제1 노드(N1) 및 제2 노드(N2)를 흐르는 전류는 동일하게 될 것이다.
제2 전류 미러(124)에서, 제9 트랜지스터(M9)가 제7 트랜지스터(M7)와 직렬로 배열되고, 제10 트랜지스터(M10)가 제8 트랜지스터(M8)와 직렬로 배열되며, 제9 트랜지스터(M9)의 다른 일 단자가 제3 노드(N3)이고 제10 트랜지스터(M10)의 다른 일 단자가 PU 단자(PU)이므로, 다른 외부 요인이 작용하지 않는다면 제1 노드(N1) 및 제2 노드(N2)를 흐르는 전류가 각각 제9 트랜지스터(M9) 및 제10 트랜지스터(M10)에 흐르게 될 것이다.
도 2를 참조하면 제1 노드(N1) 및 제2 노드(N2)는, 입력부(110)를 구성하며 각각 네거티브 입력단자(IN-)와 포지티브 입력단자(IN+)를 구성하는 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 일 단자에 각각 연결된다. 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 게이트에 동일한 전압이 인가되는 경우에는 각각 제1 노드(N1) 및 제2 노드(N2)를 통해 동일한 양의 전류가 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 일 단자로 유입될 것이다.
제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 게이트에 인가되는 전압에 차이가 발생한다면, 입력전압의 차이에 대응하는 것과 비례하여 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)에 유입되는 전류의 양은 서로 다르게 되며, 이에 따라 제1 노드(N1)와 제2 노드(N2)의 전압준위는 차이가 발생하게 된다.
만일 포지티브 입력단자(IN+)에 해당하는 제3 트랜지스터(M3)의 게이트에 인가되는 전압이 네거티브 입력단자(IN-)에 해당하는 제2 트랜지스터(M2)의 게이트에 인가되는 전압보다 크다면, 제3 트랜지스터(M3)에 흐르는 전류의 양은 제2 트랜지스터(M2)에 흐르는 전류의 양보다 많아야 한다. 즉, 제1 노드(N1)를 통해 제2 트랜지스터(M2)에 공급되는 전류의 양이 제2 노드(N2)를 통해 제3 트랜지스터(M3)에 공급되는 전류의 양보다 작아지게 된다. 이때, 제7 트랜지스터(M7)의 게이트 및 제8 트랜지스터(M8)의 게이트에 인가되는 제3 노드(N3)의 전압준위는 상승하게 되므로, 결국 제8 트랜지스터(M8)를 통해 제2 노드(N2)에 흐르는 전류의 양을 증가시키기 위해 제2 노드(N2)의 전압준위가 낮아지게 되고, 더불어 제10 트랜지스터(M10)의 다른 일 단자인 PU 단자(PU)의 전압준위도 낮아지게 된다. 즉, 포지티브 입력단자(IN+)에 인가되는 전압과 네거티브 입력단자(IN-)에 인가되는 전압에 차이가 발생할 경우, 제3 노드(N3)의 전압준위와 제2 노드(N2)의 전압준위는 서로 반대 방향으로 변동한다는 것을 알 수 있다.
제2 전류 미러(124)는 4개의 트랜지스터(M11 ~ M14)를 이용하여 구현한 전류 미러 로 표현할 수 있으며, 이들의 동작은 상술한 제1 전류 미러(121)의 동작 설명으로 갈음한다.
제7 트랜지스터(M7), 제8 트랜지스터(M8) 및 제9 트랜지스터(M9)는 전류 미러 (current mirror)라 하여 제1 노드(N1)와 제2 노드(N2)에 흐르는 전류를 동일하게 하는 기능을 수행한다.
마찬가지로, 제11 트랜지스터(M11), 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)도 전류 미러 회로를 이루어, 제4 노드(N4)와 제5 노드(N5)에 흐르는 전류를 동일하게 하는 기능을 수행한다.
입력부(110)를 구성하는 제2 트랜지스터(M2)와 제 트랜지스터(M5)의 게이트에 인가되는 전압(OUT)과 제3 트랜지스터(M3)와 제6 트랜지스터(M6)에 인가되는 전압(IN+)의 전압 차이에 응답하여 PU 단자(PU) 및 PD 단자(PD)의 전압 준위는 변하게 된다. 이러한 의미로, PU 단자(PU) 및 PD 단자(PD)에서 생성되는 전압을 변환전압이라고 하고, 8개의 트랜지스터(M7~M14)와 2개의 전송 게이트(transmission gate)로 구현한 회로를 변환부(120)라고 명명하였다.
도 2에서 제7 트랜지스터(M7) ~ 제10 트랜지스터(M10)는 P형 트랜지스터이고, 제11 트랜지스터(M11) ~ 제14 트랜지스터(M14)는 N형 트랜지스터도 도시되어 있다.
입력부(110) 및 변환부(120)에서 사용되는 바이어스 전압(VBP1, VBN1, VBP2, VBN2, VBP3, VBN3)은, 도 2에 도시된 회로의 외부에서 생성되어 인가되는 전압준위가 고정된 전압이며, 후술하는 도 4의 설명에서도 동일하게 적용된다.
증폭부(130)는 PU 단자(PU)의 제1 변환전압(PU) 및 PD 단자(PD)의 제2 변환전압(PD)에 응답하여 출력전압(OUT)을 생성하는 2개의 트랜지스터(M15, M16)로 구현할 수 있다.
제15 트랜지스터(M15)는 일 단자가 제1 공급 전원(VDD)에 연결되고, 게이트는 PU 단자(PU)에 연결된다. 제16 트랜지스터(M16)는 일 단자가 제15 트랜지스터(M15)의 다른 일 단자에 연결되고 다른 일 단자가 제2 공급 전원(VSS)에 연결되며, 게이트는 PD 단자(PD)에 연결된다. 2개의 트랜지스터(M15, M16)의 공통 단자(이하 출력단자)로부터 출력되는 전압이 출력전압(OUT)이 된다.
도 2에서 제15 트랜지스터(M15)는 P형 트랜지스터로 구현되며, 제16 트랜지스터(M16)는 N형 트랜지스터로 구현되었다.
주파수 보상 회로(140)는 2개의 단자가 제2 노드(N2)와 출력단자(OUT)에 각각 연결된 제1 보상 커패시터(cc1) 및 2개의 단자가 제5 노드(N5)와 출력단자(OUT)에 각각 연결된 제2 보상 커패시터(cc2)로 구현할 수 있다.
쇼트 전류 최소화 회로(150)는 2개의 단자가 제3 노드(N3)와 출력단자(OUT)에 각각 연결된 제1 쇼트 보상 커패시터(cs1) 및 2개의 단자가 제6 노드(N6)와 출력단자(OUT)에 각각 연결된 제2 쇼트 보상 커패시터(cs2)로 구현할 수 있다.
이하에서는 도 2에 도시된 증폭기의 전체 동작에 대해 설명한다.
입력부(100), 변환부(120) 및 출력부(130)를 구성하는 소자들의 전기적인 특성 및 동작은 이 분야의 통상의 기술자라면 모두 알고 있으므로, 여기서는 본 발명의 핵심 아이디어가 되는 주파수 보상 회로(140) 및 쇼트 전류 최소화 회로(150)의 동작 위주로 설명할 것이다. 이하에서는 부재번호를 간소화하고 설명의 편의를 위해 특정 노드(Node) 또는 단자의 명칭과 해당 노드의 전압을 공통으로 사용할 것이다. 예를 들면, 출력단자의 부재명을 OUT라 할 때, 출력단자의 전압명도 OUT라 표시할 것이다.
출력단자(OUT)가 네거티브 입력단자(IN-)와 연결되지 않은 상태 즉 오픈 루프(open loop) 상태일 때, 2개의 입력 단자(IN_, IN+)에서의 전압의 차이에 의해 출력단자(OUT)의 전압은, 출력전압이 천이 되는 구간을 제외한 나머지 구간에서는 제1 공급 전원(VSS)의 전압준위 및 제2 공급 전원(VDD)의 전압준위 중 하나의 전압준위를 가지게 된다.
출력단자(OUT)를 네거티브 입력단자(IN-)와 연결함으로써 도 2의 증폭기를 버퍼로 변환시킨다면, 출력단자(OUT)의 전압 준위는 포지티브 입력단자(IN+)의 전압준위를 따라가게 될 것이다. 이하의 설명에서는 도 2에 도시된 증폭기가 버퍼로 동작하는 것을 전제로 한다.
제2 공급 전원(VSS)의 전압 준위에 있던 출력단자(OUT)의 전압이 제2 공급 전원(VDD) 수준의 전압 준위로 상승하도록 하기 위해서는 포지티브 입력단자(IN+)에 인가되는 전압의 준위가 출력단자(OUT)의 현재 상태의 전압준위보다 높아야 할 것이고, 이에 따라 제1 변환전압(PU)의 전압준위가 낮아져, 제1 변환전압(PU)과 제1 공급 전원(VDD)과의 전압차이가 커지도록 변화된다.
출력단자(OUT)의 전압준위가 제2 공급 전원(VSS)의 전압준위를 가지는 상태라면, 제16 트랜지스터(M16)는 턴 온 되어 있고 제15 트랜지스터(M15)는 턴 오프(turn Off) 되어 있는 상태일 것이다. 이 상태에서 출력단자(OUT)의 전압준위가 서서히 상승하게 된다는 것은, 턴 오프 되어 있던 제15 트랜지스터(M15)가 턴 온 되기 시작하여 제15 트랜지스터(M15)로부터 출력단자(OUT)로 흐르는 전류가 증가하여야 한다는 것을 의미한다. 이와 동시에, 출력단자(OUT)로부터 제16 트랜지스터(M16)를 경유하여 제2 공급 전원(VSS) 단자로 흐르는 전류는 감소해야 한다.
제15 트랜지스터(M15)가 턴 온 되어 출력단자(OUT)로 전류를 공급하는 양을 증가한다는 것은 제5 트랜지스터(M15)의 게이트에 공급하는 제1 변환전압(PU)의 전압준위와 제1 공급 전원(VDD)의 전압차이가 증가하여야 한다는 것을 의미한다. 예를 들어, 제1 공급 전원(VDD)의 전압준위가 5V라고 가정할 때, 제1 변환전압(PU)의 전압준위는 4.3V(Volts)로부터 4.2V, 4.1V 등으로 감소함으로써 두 단자(VDD, PU)의 전압준위의 차이가 증가하여야 한다. 여기서, 제1 변환전압(PU)의 전압준위가 감소한다고 기재하였지만, 실제 증폭기(100)의 슬루율을 향상시키기 위해서는 제1 변환전압(PU)의 전압준위가 순식간에 감소하도록 설계한다.
도 2를 참조하면, 출력단자(OUT)의 전압 준위가 낮은 곳에서 높은 곳으로 상승시키고자 할 때(rising edge), 제3 노드(N3)의 전압준위가 높아지게 됨에 따라 결국 PU 단자(PU)의 전압이 강하되며, 제15 트랜지스터(M15)의 Vgs (게이트와 소스 사이의 전압차이)가 증가하도록 설계되어 있다.
제1 변환전압(PU)의 전압준위는 제3 노드(N3)의 전압준위와 무관하지 않는데, 제3 노드(N3)의 전압준위가 높아진다는 것은 제8 트랜지스터(M8)의 Vgs가 작아진다는 것을 의미하며, 이는 제1 공급 전원(VDD)에서 제8 트랜지스터(M8)에 흐르는 전류의 양이 감소하게 된다는 것을 의미하며, 따라서 제8 트랜지스터(M8)에 흐르는 전류의 양을 증가시키기 위해서는 제8 트랜지스터(M8)의 Vds(드레인과 소스 사이의 전압)가 커져야 한다. 따라서 제3 노드(N3)의 전압준위가 높아진다는 것은 제1 변환전압(PU)의 준위가 낮아지도록 한다는 것을 의미한다.
다시 회로의 동작의 설명을 계속한다.
출력단자(OUT)의 전압 준위가 낮은 곳에서 높은 곳으로 상승할 때, 도 2에 도시된 회로는, 제2 노드(N2)의 전압준위는 낮아지는 방향으로 변한다는 것에 대해서는 이미 설명하였다. 제2 노드(N2)의 전압준위가 낮아짐에 따라 제1 변환전압(PU)의 전압준위도 더불어 낮아지게 되고, 제1 변환전압(PU)에 의해 동작하는 제15 트랜지스터(M15)에 흐르는 전류도 증가하게 된다.
한편, 출력단자(OUT)의 전압 준위가 낮은 곳에서 높은 곳으로 상승할 때, 제4 노드(N4)의 전압 준위도 낮아진다. 제4 노드(N4)의 전압준위가 낮아진다는 것은, 제2 변환전압(PD)의 전압준위도 낮아져, 제2 변환전압(PD)에 의해 동작하는 제16 트랜지스터(M16)에 흐르는 전류가 감소하게 된다.
제15 트랜지스터(M15)에 흐르는 전류는 증가하는데 제16 트랜지스터(M16)에 흐르는 전류가 감소한다는 것은 결국, 출력단자(OUT)의 전압준위는 상승하게 된다는 것으로 이해할 수 있다.
출력단자(OUT)의 전압준위가 제2 공급 전원(VSS)의 준위에서 제1 공급 전원(VDD)의 준위로 천이 하기 위해서는 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)가 동시에 턴 온 되는 순간이 필연적이다. 다만, 2개의 트랜지스터(M15, M16)가 동시에 턴 온 되는 순간은 출력단자(OUT)의 전압준위가 천이구간 전체가 아니고 천이구간의 일부이다. 그러나 후술하겠지만, 2개의 보상 커패시터(cc1, cc2)가 쇼트(short) 되는 기간은 출력단자(OUT)의 전압이 천이구간 전체이다. 2개의 보상 커패시터(cc1, cc2)의 쇼트에 의해 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)가 동시에 턴 온 되는 순간이 길어진다면, 이는 증폭기(100)의 소비전력을 추가로 상승하게 하는 원인이 되므로, 이를 제거하는 것이 바람직하다.
슬루율을 높이고 주파수 특성을 향상시키기 위해 적용한 2개의 보상 커패시터(cc1, cc2)는 출력단자(OUT)의 전압준위가 천이(transition)하는 전체 구간 동안 증폭부(130)를 구성하는 2개의 트랜지스터(M15, M16)를 흐르는 전류를 증가하는 원인이 되고 있다.
슬루율이 높은 증폭기(100)의 경우 출력단자(OUT) 전압의 상승 에지(rising edge)에서 제1 변환전압(PU)의 준위가 급속하게 강하되는데, 제1 변환전압(PU)의 준위의 급속한 강하는 결국 제1 보상 커패시터(cc1)가 순간적으로 쇼트(short) 되어 제2 노드(N2)의 전압준위가 출력단자(OUT)의 전압준위의 영향을 받도록 한다.
마찬가지로, 슬루율이 높은 증폭기(100)의 경우 출력단자(OUT)의 전압 신호의 상승 에지에서 제2 변환전압(PD)의 준위가 급속하게 강하되는데, 제2 변환전압(PD) 준위의 급속한 강하는 제2 보상 커패시터(cc2)가 순간적으로 쇼트 되어 제5 노드(N5)의 전압준위가 출력단자(OUT)의 전압준위의 영향을 받도록 한다.
상술한 바와 같이, 출력단자(OUT) 전압의 천이구간 중 일부가 아니고 천이구간 전체에서 보상 커패시터(cc1, cc2)가 쇼트 되는데, 천이구간 전체에서 제1 변환전압(PU)의 준위는 강하하는 방향으로 영향을 끼치고 제2 변화전압(PD)의 준위를 상승하도록 영향을 끼침에 따라 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)를 관통하는 전류는 증가하게 되며 결국 증폭기(100)의 소비전력이 증가하게 된다.
쇼트 전류 최소화 회로(150)는 2개의 보상 커패시터(cc1, cc2)의 쇼트에 의해 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)가 동시에 턴 온 되는 순간이 길어지는 시간을 최소로 하는 기능을 수행한다. 여기서 쇼트 전류는 보상 커패시터(cc1, cc2)가 쇼트 되었을 때, 2개의 트랜지스터(M15, M16)가 동시에 턴 온 되어 2개의 트랜지스터(M15, M16) 사이를 흐르는 전류를 의미한다.
2개의 보상 커패시터(cc1, cc2)가 출력단자(OUT)를 각각 제2 노드(N2)와 제5 노드(N5)에 연결하였는데, 쇼트 전류 최소화 회로(150)를 구성하는 2개의 쇼트 보상 커패시터(cs1, cs2)가 출력단자(OUT)를 제3 노드(N3)와 제6 노드(N6)에 연결하였다.
2개의 보상 커패시터(cc1, cc2)와 2개의 쇼트 보상 커패시터(cs1, cs2)에 의해, 출력단자(OUT)가 제3 노드(N3)와 제2 노드(N2)에 공통으로 연결되었으므로, 출력단자(OUT)의 전압준위의 변동이 제3 노드(N3)와 제2 노드(N2)에 동시에 영향을 미치게 될 것이다. 제3 노드(N3)의 전압준위의 증감방향과 제2 노드(N2)의 전압준위의 증감방향은 서로 반대된다는 것에 대해서는 이미 설명하였다. 따라서, 제1 보상 커패시터(cc1)에 의해 하강하는 PU 단자(PU)의 전압준위는 제2 쇼트 보상 커패시터(cs1)에 의해 상승하도록 하는 성분에 의해 상쇄되거나 감소하게 될 것은 쉽게 예상할 수 있을 것이다.
도 2에서 출력단자(OUT)의 전압준위가 높은 곳에서 낮은 곳으로 하강할 때(falling edge, 하강 에지)의 동작 특성은, 출력단자(OUT)의 전압준위가 낮은 곳에서 높은 곳으로 상승할 때의 설명에 갈음한다.
도 3은 본 발명에 따른 증폭기의 다른 일 실시 예이다.
도 3을 참조하면, 본 발명에 따른 증폭기(200)는 입력부(110), 변환부(120), 증폭부(130), 주파수 보상 회로(140), 쇼트 전류 최소화 회로(150) 및 슬루율 보강회로(160)를 포함한다.
입력부(110), 변환부(120), 증폭부(130), 주파수 보상 회로(140), 및 쇼트 전류 최소화 회로(150)는 도 2에 도시된 회로와 동일하므로 여기서는 설명을 생략한다.
슬루율 보강회로(160)는 포지티브 입력단자(IN+)에 인가되는 포지티브 입력전압(IN+)에 응답하여 증폭부(230) 출력전압의 슬루율 (slew rate)을 향상시킨다.
도 3의 상부에 도시된 일 점 쇄선 화살표는, 도 3에서 네거티브 입력단(IN-)과 출력단(OUT)을 결합함으로써 도 3의 증폭기가 버퍼가 된다는 것을 의미한다.
도 4는 도 3에 도시된 증폭기의 구체적인 회로이다.
도 4를 참조하면, 본 발명에 따른 증폭기(200)는, 입력부(110), 변환부(120), 증폭부(130), 주파수 보상 회로(140), 쇼트 전류 최소화 회로(150) 및 슬루율 보강회로(160)를 포함한다.
상술한 바와 같이, 입력부(110), 변환부(120), 증폭부(130), 주파수 보상 회로(140), 및 쇼트 전류 최소화 회로(150)의 구성은 도 2에 도시된 회로와 동일하므로, 여기서는 슬루율 보강회로(160)의 구성에 대해서만 기재한다.
슬루율 보강회로(160)는 포지티브 입력전압(IN+)에 응답하여 출력단자(OUT)를 PU 단자(PU)의 및 PD 단자(PD)에 각각 스위칭하는 2개의 트랜지스터(M17, M18)로 구현할 수 있다.
제17 트랜지스터(M17)는 일 단이 PU 단자(PU)에 연결되고 다른 일 단이 출력단자(OUT)에 연결되며, 게이트에 포지티브 입력전압(IN+)이 인가된다. 제18 트랜지스터(M18)는 일 단이 PD 단자(PD)에 연결되고 다른 일 단이 출력단자(OUT)에 연결되며, 게이트에 포지티브 입력전압(IN+)이 인가된다.
도 4를 참조하면, 슬루율 보강회로(160)를 구성하는 2개의 트랜지스터(M17, M18)는 모두 포지티브 입력전압(IN+)에 응답하여 동작하는데, 포지티브 입력전압(IN+)과 출력단자(OUT)의 전압차이가 2개의 트랜지스터(M17, M18)의 Vth(Threshold voltage) 이상의 전위차가 있을 때에 턴 온 되어 출력단자(OUT)와 PU 단자(PU) 및 출력단자(OUT)와 PD 단자(PD)를 연결함으로써 출력단자(OUT)의 슬루율을 향상시킨다.
포지티브 입력전압(IN+)과 출력단자(OUT)의 전압차이가 2개의 트랜지스터(M17, M18)의 Vth(Threshold voltage) 이상의 전위차가 있는 구간에서의 슬루율 향상 과정이 수행된 후, 포지티브 입력전압(IN+)과 출력단자(OUT)의 전압차이가 2개의 트랜지스터(M17, M18)의 Vth(Threshold voltage) 이하가 되면 2개의 트랜지스터(M17, M18)는 턴 오프 된다.
도 5는 종래의 버퍼와 본 발명의 버퍼의 전기적 특성을 비교한 결과이다.
도 5에 기재된 종래 1은 슬루율을 향상을 위해 특별한 조치를 취하지 않은 회로의 예이고, 종래 2는 슬루율을 향상을 위해 조치를 취한 회로의 예이다. 종래 2의 구체적인 회로는 기재하지 않았지만, 본 발명의 도 2 및 도 4에 도시된 보상 커패시터(cc1, cc2)의 일 단자를 2개의 서로 다른 노드에 연결하는 스위치를 구비하는 회로로써, 회로가 복잡하고 소비전력이 본 발명에 비해 높은 예이다.
도 5에 도시된 2가지 색의 화살표를 참조하면, 종래 2에 비해 본 발명의 상승 에지 및 하강 에지의 종단 부분의 전기적 특성(OUT)이 향상되었다는 것을 확인할 수 있다.
출력부(130, 230)에 흐르는 전류의 크기(I_AMP)도 본 발명이 종래 1에 비해서는 월등하게 우수하고, 종래 2에 비해서는 거의 유사하다고 할 수 있다. 도 5를 참조하면 출력부(130, 230)의 전류는 종래 2와 본 발명이 유사하지만, 버퍼 전체의 소비전력은 종래 2에 비해 본 발명이 우수한 특성을 나타냈고, 이 부분은 도 5에 도시하지 않았다.
도 1 ~ 도 4에 도시된 증폭기는 출력단자(OUT)와 네거티브 입력단자(IN-)를 결합하면 버퍼로 사용될 수 있다는 점에 대해서는 이미 언급하였다. 버퍼로 변형된 본 발명에 따른 증폭기는 액정 표시 장치의 소스 드라이버 회로에 사용될 수 있다. 액정 표시장치의 소스 드라이버 회로는 데이터를 저장하는 래치 회로, 래치 회로에 저장된 데이터의 전압 준위를 변환하는 레벨 쉬프터, 디지털 형태의 레벨 쉬프터의 출력을 아날로그 형태의 신호로 변환하고, 변환된 아날로그 신호를 버퍼를 이용하여 데이터 라인에 공급한다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 기술자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
110, 210: 입력부
120, 220: 변환부
130, 230: 증폭부
140, 240: 주파수 보상 회로
150, 250: 쇼트 전류 최소화 회로
260: 슬루율 보강회로

Claims (16)

  1. 포지티브 입력단자 및 네거티브 입력단자를 통해 2개의 입력전압을 수신하는 입력부;
    제1 전류 결정부와 상기 제1 전류 결정부에서 생성되는 제1 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제1 전류 미러, 제2 전류 결정부와 상기 제2 전류 결정부에서 생성되는 제2 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제2 전류 미러, 상기 제1 전류 결정부와 상기 제2 전류 결정부를 스위칭하는 제1 전송 게이트 및 상기 제1 전류 추종부와 상기 제2 전류 추종부를 스위칭하는 제2 전송 게이트를 구비하며, 상기 입력부에 입력된 2개의 입력전압의 차이 값에 대응하여 변하는 제1 변환전압 및 제2 변환전압을 생성하는 변환부;
    상기 제1 변환전압 및 상기 제2 변환전압에 응답하여 출력전압을 생성하는 증폭부;
    상기 출력전압을 생성하는 출력단자와 상기 제1 전류 추종부 사이에 설치되는 제1 보상 커패시터 및 상기 출력단자와 상기 제2 전류 추종부 사이에 설치되는 제2 보상 커패시터를 포함하는 주파수 보상 회로; 및
    상기 출력단자를 상기 제1 전류결정 전압생성 노드 사이에 설치되는 제1 쇼트 보상 커패시터 및 상기 출력단자를 상기 제2 전류결정 전압생성 노드 사이에 설치되는 제2 쇼트 보상 커패시터를 포함하는 쇼트 전류 최소화 회로를 포함하는 증폭기.
  2. 제1항에서,
    상기 제1 전류결정 전압생성 노드와 상기 제1 보상 커패시터의 일 단자가 연결되는 상기 제1 전류 추종부의 노드는, 상기 출력전압의 천이 시 서로 반대 방향으로 전압의 크기가 변하고,
    상기 제2 전류결정 전압생성 노드와 상기 제2 보상 커패시터의 일 단자가 연결되는 상기 제2 전류 추종부의 노드는, 상기 출력전압의 천이 시 서로 반대 방향으로 전압의 크기가 변하는 증폭기.
  3. 제2항에서,
    상기 출력전압의 상승 에지 구간에서, 상기 제1 전류결정 전압생성 노드의 전압준위는 강하하고 상기 제1 전류 추종부의 노드의 전압준위를 상승하며,
    상기 출력전압의 하강 에지 구간에서, 상기 제1 전류결정 전압생성 노드의 전압준위는 상승하고 상기 제1 전류 추종부의 노드의 전압준위는 강하하는 증폭기.
  4. 제2항에서,
    상기 출력전압의 상승 에지 구간에서, 상기 제2 전류결정 전압생성 노드의 전압준위는 강하하고 상기 제2 전류 추종부의 노드의 전압준위는 상승하며,
    상기 출력전압의 하강 에지 구간에서, 상기 제2 전류결정 전압생성 노드의 전압준위는 상승하고 상기 제2 전류 추종부의 노드의 전압준위를 강하하는 증폭기.
  5. 제1항에서,
    상기 제1 전류 결정부는,
    일 단자가 제1 공급 전원에 연결되는 제7 트랜지스터; 및
    일 단자가 상기 제7 트랜지스터의 다른 일 단자에 연결되고, 게이트에 제2P 바이어스 전압이 인가되며, 다른 일 단자인 상기 제1 전류결정 전압생성 노드가 상기 제7 트랜지스터의 게이트 및 상기 제1 전송 게이트의 일 단자에 연결되는 제9 트랜지스터를 포함하며,
    상기 제1 전류 추종부는,
    일 단자가 상기 제1 공급 전원에 연결되고, 다른 일 단자가 상기 제1 보상 커패시터의 일 단자에 연결되며, 게이트가 상기 제1 전류결정 전압생성 노드가 연결되는 제8 트랜지스터; 및
    일 단자가 상기 제8 트랜지스터의 다른 일 단자에 연결되고, 게이트에 상기 제2P 바이어스 전압이 인가되며, 상기 제1 변환전압을 생성하는 다른 일 단자가 상기 제2 전송 게이트의 일 단자에 연결되는 제10 트랜지스터를 포함하는 증폭기.
  6. 제1항에서,
    상기 제2 전류 결정부는,
    일 단자인 상기 제2 전류결정 전압생성 노드가 상기 제1 전송 게이트의 다른 일 단자에 연결되고, 게이트에 제2N 바이어스 전압이 인가되는 제11 트랜지스터; 및
    일 단자가 상기 제11 트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급 전원에 연결되며, 게이트가 상기 제2 전류결정 전압생성 노드에 연결되는 제13 트랜지스터를 포함하고,
    상기 제2 전류 추종부는,
    상기 제2 변환전압을 생성하는 일 단자는 상기 제2 전송 게이트의 다른 일 단자에 연결되고, 게이트에 상기 제2N 바이어스 전압이 인가되는 제12 트랜지스터; 및
    일 단자가 상기 제12 트랜지스터의 다른 일 단자에 연결되고, 게이트에 상기 제2 전류결정 전압생성 노드가 연결되며, 다른 일 단자가 제2 공급 전원에 연결되는 제14 트랜지스터를 포함하는 증폭기.
  7. 제1항에서,
    상기 제1 전류 결정부 및 상기 제1 전류 추종부는 P형 트랜지스터로 구현하고,
    상기 제2 전류 결정부 및 상기 제2 전류 추종부는 N형 트랜지스터로 구현하는 증폭기.
  8. 포지티브 입력단자 및 네거티브 입력단자를 통해 2개의 입력전압을 수신하는 입력부;
    제1 전류 결정부와 상기 제1 전류 결정부에서 생성되는 제1 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제1 전류 미러, 제2 전류 결정부와 상기 제2 전류 결정부에서 생성되는 제2 전류결정 전압생성 노드의 전압에 응답하여 동작하는 제2 전류 추종부를 구비하는 제2 전류 미러, 상기 제1 전류 결정부와 상기 제2 전류 결정부를 스위칭하는 제1 전송 게이트 및 상기 제1 전류 추종부와 상기 제2 전류 추종부를 스위칭하는 제2 전송 게이트를 구비하며, 상기 입력부에 입력된 2개의 입력전압의 차이 값에 대응하여 변하는 제1 변환전압 및 제2 변환전압을 생성하는 변환부;
    상기 제1 변환전압 및 상기 제2 변환전압에 응답하여 출력전압을 생성하는 증폭부;
    상기 출력전압을 생성하는 출력단자와 상기 제1 전류 추종부 사이에 설치되는 제1 보상 커패시터 및 상기 출력단자와 상기 제2 전류 추종부 사이에 설치되는 제2 보상 커패시터를 포함하는 주파수 보상 회로;
    상기 출력단자를 상기 제1 전류결정 전압생성 노드 사이에 설치되는 제1 쇼트 보상 커패시터 및 상기 출력단자를 상기 제2 전류결정 전압생성 노드 사이에 설치되는 제2 쇼트 보상 커패시터를 포함하는 쇼트 전류 최소화 회로; 및
    상기 포지티브 입력단자에 인가되는 전압에 응답하여 상기 증폭부의 출력단자와 상기 증폭부의 입력단자를 스위칭하는 슬루율 보강회로를 포함하는 증폭기.
  9. 제8항에서,
    상기 제1 전류결정 전압생성 노드와 상기 제1 보상 커패시터의 일 단자가 연결되는 상기 제1 전류 추종부의 노드는, 상기 출력전압의 천이 시 서로 반대 방향으로 전압의 크기가 변하고,
    상기 제2 전류결정 전압생성 노드와 상기 제2 보상 커패시터의 일 단자가 연결되는 상기 제2 전류 추종부의 노드는, 상기 출력전압의 천이 시 서로 반대 방향으로 전압의 크기가 변하는 증폭기.
  10. 제9항에서,
    상기 출력전압의 상승 에지 구간에서, 상기 제1 전류결정 전압생성 노드의 전압준위는 강하하고 상기 제1 전류 추종부의 노드의 전압준위를 상승하며,
    상기 출력전압의 하강 에지 구간에서, 상기 제1 전류결정 전압생성 노드의 전압준위는 상승하고 상기 제1 전류 추종부의 노드의 전압준위는 강하하는 증폭기.
  11. 제9항에서,
    상기 출력전압의 상승 에지 구간에서, 상기 제2 전류결정 전압생성 노드의 전압준위는 강하하고 상기 제2 전류 추종부의 노드의 전압준위는 상승하며,
    상기 출력전압의 하강 에지 구간에서, 상기 제2 전류결정 전압생성 노드의 전압준위는 상승하고 상기 제2 전류 추종부의 노드의 전압준위를 강하하는 증폭기.
  12. 제8항에서,
    상기 제1 전류 결정부는,
    일 단자가 제1 공급 전원에 연결되는 제7 트랜지스터; 및
    일 단자가 상기 제7 트랜지스터의 다른 일 단자에 연결되고, 게이트에 제2P 바이어스 전압이 인가되며, 다른 일 단자인 상기 제1 전류결정 전압생성 노드가 상기 제7 트랜지스터의 게이트 및 상기 제1 전송 게이트의 일 단자에 연결되는 제9 트랜지스터를 포함하며,
    상기 제1 전류 추종부는,
    일 단자가 상기 제1 공급 전원에 연결되고, 다른 일 단자가 상기 제1 보상 커패시터의 일 단자에 연결되며, 게이트가 상기 제1 전류결정 전압생성 노드가 연결되는 제8 트랜지스터; 및
    일 단자가 상기 제8 트랜지스터의 다른 일 단자에 연결되고, 게이트에 상기 제2P 바이어스 전압이 인가되며, 상기 제1 변환전압을 생성하는 다른 일 단자가 상기 제2 전송 게이트의 일 단자에 연결되는 제10 트랜지스터를 포함하고,
    상기 제2 전류 결정부는,
    일 단자인 상기 제2 전류결정 전압생성 노드가 상기 제1 전송 게이트의 다른 일 단자에 연결되고, 게이트에 제2N 바이어스 전압이 인가되는 제11 트랜지스터; 및
    일 단자가 상기 제11 트랜지스터의 다른 일 단자에 연결되고, 다른 일 단자가 제2 공급 전원에 연결되며, 게이트가 상기 제2 전류결정 전압생성 노드에 연결되는 제13 트랜지스터를 포함하고,
    상기 제2 전류 추종부는,
    상기 제2 변환전압을 생성하는 일 단자는 상기 제2 전송 게이트의 다른 일 단자에 연결되고, 게이트에 상기 제2N 바이어스 전압이 인가되는 제12 트랜지스터; 및
    일 단자가 상기 제12 트랜지스터의 다른 일 단자에 연결되고, 게이트에 상기 제2 전류결정 전압생성 노드가 연결되며, 다른 일 단자가 제2 공급 전원에 연결되는 제14 트랜지스터를 포함하는 증폭기.
  13. 제8항에서,
    상기 제1 전류 결정부 및 상기 제1 전류 추종부는 P형 트랜지스터로 구현하고,
    상기 제2 전류 결정부 및 상기 제2 전류 추종부는 N형 트랜지스터로 구현하는 증폭기.
  14. 제8항에서, 상기 슬루율 보강회로는,
    게이트에 인가되는 상기 포지티브 입력전압에 응답하여 일 단에 연결된 상기 제1 변환전압을 상기 출력단자로 스위칭하는 제17 트랜지스터; 및
    게이트에 인가되는 상기 포지티브 입력전압에 응답하여 일 단에 연결된 상기 제2 변환전압을 상기 출력단자로 스위칭하는 제18 트랜지스터를 포함하는 증폭기.
  15. 제14항에서,
    상기 제17 트랜지스터는 P형 트랜지스터이고, 상기 제18 트랜지스터는 N형 트랜지스터인 증폭기.
  16. 제1항 또는 제8항에 기재된 상기 증폭기의 상기 출력단자를 상기 네거티브 입력단자에 연결하여 구현한 버퍼를 사용하는 소스 드라이버 회로.
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