KR102624919B1 - 출력 증폭기, 및 이를 포함하는 디스플레이 드라이버 집적 회로 - Google Patents

출력 증폭기, 및 이를 포함하는 디스플레이 드라이버 집적 회로 Download PDF

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Abstract

실시 예는 제1 입력 신호가 입력되는 제1 게이트를 포함하는 제1 입력 트랜지스터, 제2 입력 신호가 입력되는 제2 게이트를 포함하는 제2 입력 트랜지스터, 및 제1 입력 트랜지스터의 소스와 제2 입력 트랜지스터의 소스의 접속 노드와 제1 전원 사이에 접속되는 제1 바이어스 트랜지스터를 포함하는 입력부, 제1 접속 노드에서 직렬 연결되고 제2 전원과 제2 접속 노드 사이에 접속되는 제1 및 제2 트랜지스터들, 및 제3 접속 노드에서 직렬 연결되고 제2 전원과 제4 접속 노드 사이에 접속되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러, 제5 노드와 제1 전원 사이에 접속되고 제6 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 제7 노드와 상기 제1 전원 사이에 접속되고 제8 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러, 및 제1 바이어스 트랜지스터의 게이트와 제7 노드 사이에 접속되는 커플링 커패시터를 포함한다.

Description

출력 증폭기, 및 이를 포함하는 디스플레이 드라이버 집적 회로{AN OUTPUT AMPLIFIER AND A DISPLAY DRIVER INTEGRATED CIRCUIT INCLUDING THE SAME}
실시 예는 출력 증폭기 및 이를 포함하는 디스플레이 드라이버 집적 회로에 관한 것이다.
액정 표시 장치는 일반적으로 로우 및 칼럼으로 이루어지는 매트릭스 형태의 픽셀들을 포함한다. 각 픽셀은 박막 트랜지스터, 및 기판 상에 형성되는 픽셀 전극을 포함할 수 있다. 동일한 로우(row)의 박막 트랜지스터들의 게이트들은 게이트 라인을 통하여 함께 연결될 수 있고, 게이트 드라이버에 의하여 제어될 수 있다.
또한 동일한 칼럼의 박막 트랜지스터들의 소스들은 데이퍼 라인을 통하여 함께 연결될 수 있고, 데이터 드라이버부에 의하여 제어될 수 있다.
저전력 고해상도의 디스플레이 장치에 대한 수요가 급증함에 따라, DDI(Display Driver IC)는 디스플레이 패널을 짧은 시간 내에 충전시키기 위한 높은 슬루율(slew rate)을 필요로 한다.
실시 예는 출력 신호의 상승 슬루율 및 하강 슬루율을 향상시킬 수 있는 출력 증폭기 및 이를 포함하는 디스플레이 드라이버 집적 회로를 제공한다.
실시 예에 따른 출력 증폭기는 제1 입력 신호가 입력되는 제1 게이트를 포함하는 제1 입력 트랜지스터, 제2 입력 신호가 입력되는 제2 게이트를 포함하는 제2 입력 트랜지스터, 및 상기 제1 입력 트랜지스터의 소스와 상기 제2 입력 트랜지스터의 소스의 접속 노드와 제1 전원 사이에 접속되는 제1 바이어스 트랜지스터를 포함하는 입력부; 제1 접속 노드에서 직렬 연결되고 제2 전원과 제2 접속 노드 사이에 접속되는 제1 및 제2 트랜지스터들, 및 제3 접속 노드에서 직렬 연결되고 상기 제2 전원과 제4 접속 노드 사이에 접속되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러; 제5 노드와 상기 제1 전원 사이에 접속되고 제6 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 제7 노드와 상기 제1 전원 사이에 접속되고 제8 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러; 및 상기 제1 바이어스 트랜지스터의 게이트와 상기 제7 노드 사이에 접속되는 커플링 커패시터(coupling capacitor)를 포함할 수 있다.
상기 출력 증폭기는 상기 제4 접속 노드의 전압과 상기 제7 접속 노드의 전압에 기초하여 상기 제1 전원의 제1 전압과 상기 제2 전원의 제2 전압 사이를 풀업 또는 풀 다운하는 출력 드라이버를 더 포함할 수 있다.
또는 상기 출력 증폭기는 상기 제4 접속 노드와 연결되는 게이트 및 상기 제2 전원과 출력 노드 사이에 접속되는 소스와 드레인을 포함하는 제9 트랜지스터; 및 상기 제7 접속 노드와 연결되는 게이트 및 상기 제1 전원과 상기 출력 노드 사이에 접속되는 소스와 드레인을 포함하는 제10 트랜지스터를 더 포함할 수 있다.
상기 제1 입력 트랜지스터의 드레인은 상기 제1 접속 노드에 접속되고, 상기 제2 입력 트랜지스터의 드레인은 상기 제3 접속 노드에 접속될 수 있다.
상기 출력 증폭기는 상기 제2 접속 노드와 상기 제5 접속 노드 사이에 접속되는 제1 바이어스 회로; 및 상기 제4 접속 노드와 상기 제7 접속 노드 사이에 접속되는 제2 바이어스 회로를 더 포함할 수 있다.
상기 출력 증폭기는 상기 제3 접속 노드와 상기 출력 노드 사이에 접속되는 제1 커패시터; 및 상기 제8 접속 노드와 상기 출력 노드 사이에 접속되는 제2 커패시터를 더 포함할 수 있다.
상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 작을 수 있고, 상기 제1 및 제2 입력 트랜지스터들과 상기 제1 바이어스 트랜지스터 각각은 N형 트랜지스터일 수 있고, 상기 제1 내지 제4 트랜지스터들 각각은 P형 트랜지스터일 수 있고, 상기 제5 내지 제8 트랜지스터들 각각은 N형 트랜지스터일 수 있고, 상기 제9 트랜지스터는 P형 트랜지스터이고, 상기 제10 트랜지스터는 N형 트랜지스터일 수 있다.
또는 상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 클 수 있고, 상기 제1 및 제2 입력 트랜지스터들과 상기 제1 바이어스 트랜지스터 각각은 P형 트랜지스터일 수 있고, 상기 제1 내지 제4 트랜지스터들 각각은 N형 트랜지스터일 수 있고, 상기 제5 내지 제8 트랜지스터들 각각은 P형 트랜지스터일 수 있고, 상기 제9 트랜지스터는 N형 트랜지스터일 수 있고, 상기 제10 트랜지스터는 P형 트랜지스터일 수 있다.
다른 실시 예에 따른 출력 증폭기는 제1 입력 신호가 입력되는 제1 게이트를 포함하는 제1 입력 트랜지스터, 제2 입력 신호가 입력되는 제2 게이트를 포함하는 제2 입력 트랜지스터, 및 상기 제1 입력 트랜지스터의 소스와 상기 제2 입력 트랜지스터의 소스의 접속 노드와 제1 전원 사이에 접속되는 제1 바이어스 트랜지스터를 포함하는 제1 입력부; 상기 제1 입력 신호가 입력되는 제3 게이트를 포함하는 제3 입력 트랜지스터, 상기 제2 입력 신호가 입력되는 제4 게이트를 포함하는 제4 입력 트랜지스터, 및 상기 제3 입력 트랜지스터의 소스와 상기 제4 입력 트랜지스터의 소스의 접속 노드와 제2 전원 사이에 접속되는 제2 바이어스 트랜지스터를 포함하는 제2 입력부; 상기 제1 입력 트랜지스터의 드레인이 접속되는 제1 접속 노드에서 직렬 연결되고 제2 전원과 제2 접속 노드 사이에 접속되는 제1 및 제2 트랜지스터들, 및 상기 제2 입력 트랜지스터의 드레인이 접속되는 제3 접속 노드에서 직렬 연결되고 상기 제2 전원과 제4 접속 노드 사이에 접속되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러; 제5 노드와 상기 제1 전원 사이에 접속되고 상기 제3 입력 트랜지스터의 드레인이 접속되는 제6 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 제7 노드와 상기 제1 전원 사이에 접속되고 상기 제4 입력 트랜지스터이 드레인이 접속되는 제8 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러; 상기 제1 바이어스 트랜지스터의 게이트와 상기 제7 노드 사이에 접속되는 제1 커플링 커패시터; 및 상기 제2 바이어스 트랜지스터의 게이트와 상기 제4 접속 노드 사이에 접속되는 제2 커플링 커패시터를 포함할 수 있다.
상기 출력 증폭기는 상기 제4 접속 노드의 전압과 상기 제7 접속 노드의 전압에 기초하여 상기 제1 전원의 제1 전압과 상기 제2 전원의 제2 전압 사이를 풀업 또는 풀 다운하는 출력 드라이버를 더 포함할 수 있다.
또는 상기 출력 증폭기는 상기 제4 접속 노드와 연결되는 게이트 및 상기 제2 전원과 출력 노드 사이에 접속되는 소스와 드레인을 포함하는 제9 트랜지스터; 및 상기 제7 접속 노드와 연결되는 게이트 및 상기 제1 전원과 상기 출력 노드 사이에 접속되는 소스와 드레인을 포함하는 제10 트랜지스터를 더 포함할 수 있다.
상기 제2 전원의 전압은 상기 제1 전원의 전압보다 클 수 있다.
상기 출력 증폭기는 상기 제2 접속 노드와 상기 제5 접속 노드 사이에 접속되는 제1 바이어스 회로; 및 상기 제4 접속 노드와 상기 제7 접속 노드 사이에 접속되는 제2 바이어스 회로를 더 포함할 수 있다.
상기 출력 증폭기는 상기 제3 접속 노드와 상기 출력 노드 사이에 접속되는 제1 커패시터; 및 상기 제8 접속 노드와 상기 출력 노드 사이에 접속되는 제2 커패시터를 더 포함할 수 있다.
상기 제1 및 제2 입력 트랜지스터들과 상기 제1 바이어스 트랜지스터 각각은 N형 트랜지스터이고, 상기 제3 및 제4 입력 트랜지스터들과 상기 제2 바이어스 트랜지스터 각각은 P형 트랜지스터이고, 상기 제1 내지 제4 트랜지스터들 각각은 P형 트랜지스터이고, 상기 제5 내지 제8 트랜지스터들 각각은 N형 트랜지스터이고, 상기 제9 트랜지스터는 P형 트랜지스터이고, 상기 제10 트랜지스터는 N형 트랜지스터일 수 있다.
상기 제1 트랜지스터의 게이트와 상기 제3 트랜지스터의 게이트는 서로 접속되고, 상기 제2 트랜지스터의 게이트와 상기 제4 트랜지스터의 게이트는 서로 접속되고, 상기 제1 트랜지스터의 상기 게이트는 상기 제2 접속 노드에 접속될 수 있다.
상기 제5 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 서로 접속되고, 상기 제6 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 서로 접속되고, 상기 제6 트랜지스터의 게이트는 상기 제5 접속 노드에 접속될 수 있다.
상기 제1 바이어스 회로는 상기 제2 접속 노드에 접속되는 제1 단자, 상기 제5 접속 노드에 접속되는 제2 단자, 제1 바이어스 전압에 의하여 제어되는 제1 제어 단자, 및 제2 바이어스 전압에 의하여 제어되는 제2 제어 단자를 포함하는 제1 트랜스미션 게이트(transmission gate)를 포함할 수 있고, 상기 제2 바이어스 회로는 상기 제4 접속 노드에 접속되는 제3 단자, 상기 제7 접속 노드에 접속되는 제4 단자, 상기 제1 바이어스 전압에 의하여 제어되는 제3 제어 단자, 및 상기 제2 바이어스 전압에 의하여 제어되는 제4 제어 단자를 포함하는 제2 트랜스미션 게이트를 포함할 수 있다.
상기 출력 노드의 전압은 상기 제1 입력 트랜지스터의 상기 제1 게이트와 상기 제3 입력 트랜지스터의 상기 제3 게이트로 피드백되어 제공될 수 있다.
실시 예에 따른 디스플레이 드라이버 집적 회로는 데이터를 저장하는 래치부; 상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터부; 상기 레벨 쉬프터부의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부; 및 상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며, 상기 출력 버퍼는 실시 예에 따른 출력 증폭기를 포함할 수 있다.
실시 예는 출력 신호의 상승 슬루율 및 하강 슬루율을 향상시킬 수 있다.
도 1은 실시 예에 따른 출력 증폭기를 나타낸다.
도 2는 도 1의 출력 증폭기의 입력과 출력의 타밍도를 나타낸다.
도 3은 다른 실시 예에 따른 출력 증폭기를 나타낸다.
도 4는 도 3의 출력 증폭기의 입력과 출력의 타이밍도를 나타낸다.
도 5는 또 다른 실시 예에 따른 출력 증폭기를 나타낸다.
도 6은 도 5의 출력 증폭기의 입력과 출력의 타이밍도를 나타낸다.
도 7은 실시 예에 따른 디스플레이 드라이버 집적 회로의 개략적인 블록도를 나타낸다.
도 8은 실시 예에 따른 디스플레이 드라이버 집적 회로를 포함하는 디스플레이 장치를 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
도 1은 실시 예에 따른 출력 증폭기(100)를 나타내고, 도 2는 도 1의 출력 증폭기(100)의 입력과 출력의 타밍도를 나타낸다.
도 1을 참조하면, 출력 증폭기(100)는 입력부(110A), 증폭부(120A), 출력부(130), 및 커패시터(15)를 포함한다. 여기서 입력부(110A)와 증폭부(120A)를 "제1 출력단"이라 표현할 수 있고, 출력부(130)를 "제2 출력단"이라고 표현할 수도 있다.
액정 표시 장치의 디스플레이 드라이버 집적회로(Integrated Circuit, IC)는 출력 증폭기(100)를 하나 이상 구비할 수 있다. 출력 증폭기는 디스플레이 드라이버 집적 회로에 의하여 구동되는 디스플레이 패널의 채널을 구동하는 출력 전압(VOUT)을 발생할 수 있다. 예컨대, 채널은 디스플레이 패널의 픽셀에 연결되는 데이터 라인을 의미할 수 있다.
입력부(110A)는 차동 증폭기를 포함할 수 있다.
입력부(110A)는 입력 신호들(IN1, IN2)을 차동 증폭하고, 차동 증폭한 결과에 따른 제1 및 제2 차동 전류들(I1, I2)을 발생할 수 있다. 제1 입력 신호(IN1)와 제2 입력 신호(IN2)은 위상이 서로 반대일 수 있다. 예컨대, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반전된 신호일 수 있다.
예컨대, 입력부(110A)의 차동 증폭기는 공통 소스 구조(common source configuration)를 갖는 제1 입력 트랜지스터(예컨대, 제1 N형 트랜지스터(11))과 제2 입력 트랜지스터(예컨대, 제2 N형 트랜지스터(12)), 및 제1 바이어스부(13)를 포함할 수 있다.
제1 바이어스부(13)는 제1 노드(N)와 제1 전원 사이에 접속되고 제1 바이어스 전압(VBN1)에 응답하여 제1 및 제2 N형 트랜지스터들(11, 12)의 공통 소스로 공급되는 바이어스 전류의 양을 제어할 수 있다. 제1 노드(N1)는 제1 N형 트랜지스터(11)의 소스와 제2 N형 트랜지스터(12)의 소스의 접속 노드일 수 있다. 제1 전원의 전압은 제1 전압(VSS)일 수 있다.
예컨대, 제1 바이어스부(13)는 제1 바이어스 전압(VBN1)이 입력되는 게이트, 제1 전원과 제1 노드(N1) 사이에 접속되는 소스 및 드레인을 포함하는 트랜지스터로 구현될 수 있다. 예컨대, 제1 바이어스부(13)는 N형 트랜지스터, 예컨대, NMOS 트랜지스터일 수 있다.
제1 N형 트랜지스터(11)의 게이트에는 제1 입력 신호(IN1)가 제공될 수 있고, 제2 N형 트랜지스터(12)의 게이트에는 제2 입력 신호(IN2)가 제공될 수 있다.
제1 및 제2 N형 트랜지스터들(11, 12)의 드레인들은 후술하는 제1 전류 미러(122A)의 접속 노드들(P1, P3) 중 대응하는 어느 하나와 접속될 수 있다.
예컨대, 제1 차동 전류(I1)는 제1 N형 트랜지스터(11)의 드레인과 제1 접속 노드(P1) 사이에 흐르는 전류일 수 있고, 제2 차동 전류(I2)는 제2 N형 트랜지스터(12)의 드레인과 제3 접속 노드(P3) 사이에 흐르는 전류일 수 있다.
증폭부(120A)는 제1 전류 미러(122A), 제2 전류 미러(124A), 및 바이어스부(126)를 포함할 수 있다.
예컨대, 제1 및 제2 전류 미러들(122A,124A)은 캐스코드(cascode) 전류 미러(current mirror)로 구현될 수 있으나, 이에 한정되는 것은 아니다.
또한 증폭부(120A)는 제1 출력 전압을 출력하는 제1 출력 노드(P3), 제2 출력 전압을 출력하는 제2 출력 노드(P8), 제3 출력 전압(VOP)을 출력하는 제3 출력 노드(P4), 및 제4 출력 전압(VON)을 출력하는 제4 출력 노드(P7)를 포함할 수 있다.
제1 전류 미러(122A)는 제1 차동 전류(I1)가 제공되는 노드(P1)에서 직렬 연결되는 제1 및 제2 트랜지스터들(M1, M2), 및 제2 차동 전류(I2)가 제공되는 노드(P2)에서 직렬 연결되는 제3 및 제4 트랜지스터들(M3, M4)을 포함할 수 있다.
제1 전류 미러(122A)는 제1 및 제2 차동 전류들(I1, I2) 또는 제1 바이어스 제어 전압(VBP2) 중 적어도 하나에 응답하여, 출력부(130)의 P형 트랜지스터(M9)를 제어하는 증폭부(120A)의 제3 출력 노드의 제3 출력 전압(VOP)을 제어한다.
예컨대, 제1 전류 미러(122A)는 제1 내지 제4 트랜지스터들(M1 내지 M4)을 포함할 수 있다.
제1 트랜지스터(M1)는 게이트 및 제2 전원과 제1 접속 노드(P1) 사이에 연결되는 소스와 드레인을 포함할 수 있다. 제2 트랜지스터(M2)는 게이트 및 제1 접속 노드(P1)와 제2 접속 노드(P2) 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제1 접속 노드(P1)는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)가 접속되는 노드일 수 있고, 제1 접속 노드(P1)에서 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 직렬 연결될 수 있다.
제2 접속 노드(P2)는 제2 트랜지스터(M2)의 소스(또는 드레인)과 제1 트랜지스터(M1)의 게이트와 제2 트랜지스터(M2)의 게이트의 접속 노드일 수 있다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 게이트와 연결되는 게이트, 및 제2 전원과 제3 접속 노드(P3) 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제4 트랜지스터(M4)는 제2 트랜지스터(M2)의 게이트와 연결되는 게이트, 및 제3 접속 노드(P3)와 제4 접속 노드(P4) 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제3 접속 노드(P3)는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)가 접속되는 노드일 수 있고, 제3 접속 노드(P3)에서 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 직렬 연결될 수 있다.
제4 접속 노드(P4)는 제4 트랜지스터(M4)의 소스(또는 드레인)과 바이어스부(126)의 제2 바이어스 회로(22)의 접속 노드일 수 있다.
제2 트랜지스터(M2)의 게이트와 제4 트랜지스터(M4)의 게이트에는 제1 바이어스 제어 전압(VBP2)이 제공될 수 있다.
바이어스부(126)는 제1 전류 미러(122A)와 제2 전류 미러(124A) 사이에 접속될 수 있다.
제1 및 제3 트랜지스터들(M1, M3)의 게이트들은 서로 접속될 수 있고, 제2 및 제4 트랜지스터들(M2,M4)의 게이트들은 서로 접속될 수 있고, 제1 트랜지스터(M1)의 게이트는 제2 접속 노드(P2)에 접속될 수 있다.
제2 전류 미러(124A)는 제2 바이어스 제어 전압(VBN2)에 응답하여, 출력부(130)의 N형 트랜지스터(M10)를 제어하는 증폭부(120A)의 제4 출력 노드의 제4 출력 전압(VON)을 제어한다.
예컨대, 제2 전류 미러(124A)는 제5 내지 제8 트랜지스터들(M5 내지 M8)을 포함할 수 있다.
제5 트랜지스터(M5)는 게이트 및 제5 접속 노드(P5)와 제6 접속 노드(P6) 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제6 트랜지스터(M6)는 제5 접속 노드(P5)에 연결되는 게이트 및 제6 접속 노드(P6)와 제1 전원 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제5 접속 노드(P5)는 제5 트랜지스터(M5)와 바이어스부(126)의 제1 바이어스 회로(21)의 접속 노드일 수 있다. 예컨대, 제5 접속 노드(P5)는 제6 트랜지스터(M6)의 게이트와 제5 트랜지스터(M5)의 드레인(또는 소스)의 접속 노드일 수 있다.
제6 접속 노드(P6)는 제5 트랜지스터(M5)와 제6 트랜지스터(M6)의 접속 노드일 수 있고, 제6 접속 노드(P6)에서 제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 직렬 연결될 수 있다.
제7 트랜지스터(M7)는 제5 트랜지스터(M5)의 게이트와 연결되는 게이트, 및 제7 접속 노드(P7)와 제8 접속 노드(P8) 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제8 트랜지스터(P8)은 제6 트랜지스터(M6)의 게이트와 연결되는 게이트, 및 제8 접속 노드(P8)와 제1 전원 사이에 연결되는 소스와 드레인을 포함할 수 있다.
제7 접속 노드(P7)는 제7 트랜지스터(M7)와 바이어스부(126)의 제2 바이어스 회로(22)의 접속 노드일 수 있다.
제8 접속 노드(P8)는 제7 트랜지스터(M7)와 제8 트랜지스터(M8)의 접속 노드일 수 있고, 제8 접속 노드(P8)에서 제7 트랜지스터(M7)와 제8 트랜지스터(M8)는 직렬 연결될 수 있다.
제5 트랜지스터(M5)의 게이트와 제7 트랜지스터(M7)의 게이트에는 제2 바이어스 제어 전압(VBN2)이 제공될 수 있다.
제5 및 제7 트랜지스터들(M5, M7)의 게이트들은 서로 접속될 수 있고, 제6 및 제8 트랜지스터들(M2,M4)의 게이트들은 서로 접속될 수 있고, 제6 트랜지스터(M6)의 게이트는 제5 접속 노드(P5)에 접속될 수 있다.
바이어스부(126)는 제1 바이어스 회로(21) 및 제2 바이어스 회로(22)를 포함할 수 있다.
제1 바이어스 회로(21)는 제1 전류 미러(122A)의 제2 트랜지스터(M2)와 제2 전류 미러(124A)의 제5 트랜지스터(M5) 사이에 접속될 수 있다.
제2 바이어스 회로(22)는 제1 전류 미러(122A)의 제4 트랜지스터(M4)와 제2 전류 미러(124A)의 제7 트랜지스터(M7) 사이에 접속될 수 있다.
예컨대, 제1 바이어스 회로(21)는 제2 접속 노드(P2)에 접속되는 제1 단자, 제5 접속 노드(P5)에 접속되는 제2 단자, 제1 바이어스 전압(VBN3)에 의하여 제어되는 제1 제어 단자, 및 제2 바이어스 전압(VBP3)에 의하여 제어되는 제2 제어 단자를 포함하는 트랜스미션 게이트(transmission gate)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 예컨대, 제2 바이어스 회로(22)는 제4 접속 노드(P4)에 접속되는 제3 단자, 제7 접속 노드(P7)에 접속되는 제4 단자, 제1 바이어스 전압(VBN3)에 의하여 제어되는 제3 제어 단자, 및 제2 바이어스 전압(VBP3)에 의하여 제어되는 제4 제어 단자를 포함하는 트랜스미션 게이트(transmission gate)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제1 바이어스 회로(21)는 병렬적으로 연결되는 N형 트랜지스터와 P형 트랜지스터를 포함할 수 있고, 제1 바이어스 회로(21)의 N형 트랜지스터와 P형 트랜지스터의 소스들 및 드레인들은 제2 접속 노드(P2)와 제5 접속 노드(P5) 사이에 연결될 수 있다.
제1 바이어스 회로(21)의 N형 트랜지스터와 P형 트랜지스터의 게이트들 각각에는 제1 및 제2 바이어스 전압들(VBN3, VBP3) 중 대응하는 어느 하나가 제공될 수 있다.
제2 바이어스 회로(22)의 N형 트랜지스터와 P형 트랜지스터의 게이트들 각각에는 제1 및 제2 바이어스 전압들(VBN3, VBP3) 중 대응하는 어느 하나가 제공될 수 있다.
예컨대, 제1 및 제2 바이어스 회로들(21,22) 각각의 N형 트랜지스터의 게이트에는 제1 바이어스 전압(VBN3)이 제공될 수 있고, 제1 및 제2 바이어스 회로들(21,22) 각각의 P형 트랜지스터의 게이트에는 제2 바이어스 전압(VBP3)이 제공될 수 있다. 예컨대, 제1 바이어스 전압(VBN3)과 제2 바이어스 전압(VBP3)은 서로 반전된 전압일 수 있으나, 이에 한정되는 것은 아니다.
증폭부(120A)의 제1 출력 노드는 증폭부(120A)의 제3 접속 노드(P3)일 수 있고, 증폭부(120A)의 제2 출력 노드는 증폭부(120A)의 제8 접속 노드(P8)일 수 있고, 증폭부(120A)의 제3 출력 노드는 증폭부(120A)의 제4 접속 노드(P4)일 수 있고, 증폭부(120A)의 제4 출력 노드는 증폭부(120A)의 제7 출력 노드(P7)일 수 있다.
증폭부(120A)의 제1 및 제2 출력 노드들(P3, P8)은 출력부(130)의 출력 노드(PO)에 연결 또는 접속될 수 있다.
증폭부(120A)의 제3 및 제4 출력 노드들 각각은 출력부(130)의 제9 및 제10 트랜지스터들(M9, M10) 중 대응하는 어느 하나의 게이트에 접속될 수 있다.
출력부(130)는 증폭부(120A)의 제3 출력 노드의 제3 출력 전압(VOP)과 증폭부(120A)의 제4 출력 노드의 제4 출력 전압(VON)에 기초하여 제1 전원의 제1 전압(VSS)과 제2 전원의 제2 전압(VDD) 사이를 풀 업 또는 풀 다운하는 출력 전압(VOUT)을 출력하는 출력 드라이버를 포함할 수 있다.
예컨대, 출력부(130)의 출력 드라이버는 P형 트랜지스터인 제9 트랜지스터(M9) 및 N형 트랜지스터(M10)인 제10 트랜지스터(M10)를 포함할 수 있다.
제9 트랜지스터(M9)는 증폭부(120A)의 제3 출력 노드(또는 제4 접속 노드(P4)에 접속되는 게이트, 및 제2 전원과 출력 노드(PO) 사이에 접속되는 소스와 드레인을 포함할 수 있다.
제10 트랜지스터(M10)는 증폭부(120A)의 제4 출력 노드(또는 제7 접속 노드(P7))에 접속되는 게이트, 및 제1 전원과 출력 노드(PO) 사이에 접속되는 소스와 드레인을 포함할 수 있다.
출력부(130)의 출력 노드(PO)는 제9 트랜지스터(M9)와 제10 트랜지스터(M10)가 직렬 접속되는 노드일 수 있다. 예컨대, 출력 노드(PO)는 제9 트랜지스터(M9)의 드레인과 제10 트랜지스터(M10)의 드레인의 접속 노드일 수 있다.
증폭부(120A)의 제1 출력 노드(또는 제3 접속 노드(P3)) 및 증폭부(120A)의 제2 출력 노드(또는 제8 접속 노드(P8))는 출력부(130)의 출력 노드(PO)에 접속 또는 연결될 수 있다.
증폭부(120A)는 제1 출력 노드(또는 제3 접속 노드(P3))와 출력부(130)의 출력 노드(PO) 사이에 접속되는 제1 커패시터(25)를 더 포함할 수 있다.
또한 증폭부(120A)는 제2 출력 노드(또는 제8 접속 노드(P8))와 출력부(130)의 출력 노드(PO) 사이에 접속되는 제2 커패시터(26)를 더 포함할 수 있다.
예컨대, 출력부(130)의 출력 노드(PO)의 출력 전압(VOUT)은 제1 입력 신호(IN1)가 제공되는 제1 입력 트랜지스터(11)의 게이트로 피드백되어 제공될 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 피드백되지 않을 수도 있다.
커패시터(15)는 제1 바이어스부(13)의 게이트와 증폭부(120A)의 제4 출력 노드(또는 제7 접속 노드(P7)) 사이에 접속된다.
커패시터(15)는 부가적인 추가 회로 또는 입력없이 셀프(self) 방식을 이용하여 출력부(130)의 출력 노드(PO)로부터 출력되는 출력 전압(VOUT)의 슬루율(slew rate)을 향상시킬 수 있다.
커패시터(15)에 의한 커플링 효과에 의하여 제1 바이어스부(13)에 흐르는 바이어스 전류를 향상 또는 증가시킴으로써, 출력부(130)의 출력 노드(PO)로부터 출력되는 출력 전압(VOUT)의 하강 슬루율(slew rate)을 향상시킬 수 있다.
커패시터(15)는 셀프-부스팅 커플링 커패시터 또는 커플링 커패시터로 대체하여 표현될 수 있다.
도 2의 CASE 1은 도 1의 실시 예에 따른 출력 증폭기(100)의 제2 입력 신호(IN2), 출력부(130)의 출력 전압(VOUT), 제4 출력 전압(VON), 및 제1 바이어스 전압(VBN1)의 타이밍도이다.
도 2의 CASE 2는 도 1의 출력 증폭기에서 커패시터(15)가 생략된 경우의 제2 입력 신호, 출력부(130)의 출력 전압, 제4 출력 전압, 및 제1 바이어스 전압의 타이밍도이다.
제2 입력 신호(IN2)의 폴링(falling) 구간(또는 폴링 에지(falling edge))에 응답하여, 제4 출력 전압(VON)은 상승 또는 증가할 수 있다. 커패시터(15)는 제4 출력 전압(VON)이 상승 또는 증가함에 따라, 제1 바이어스부(13)의 게이트에 인가되는 전압을 상승 또는 증가시킬 수 있고, 이로 인하여 제1 바이어스부(13)에 흐르는 전류, 예컨대, 테일 전류(tail current)를 증가시킬 수 있다. 그리고 제1 바이어스부(13)에 흐르는 테일 전류가 증가함에 따라 출력부(130)의 출력 전압(VOUT)의 하강 슬루율이 향상될 수 있다.
도 2에 도시된 바와 같이, CASE2의 출력부의 출력 전압의 하강 슬루율과 비교할 때, CASE1의 출력부(130)의 출력 전압(VOUT)의 하강 슬루율이 향상됨을 알 수 있다.
CASE2와 같은 N형 싱글 입력(single input) 증폭기에서는 바이어스부의 게이트와 드레인 간의 기생커패시터에 의하여 증폭기의 출력 전압의 상승 슬루율이 향상되지만, 증폭기의 출력 전압의 하강 슬루율은 감소될 수 있고, 이로 인하여 상승 슬루율과 하강 슬루율 간의 미스매치가 발생될 수 있다.
제1 바이어스부(13)의 바이어스 전압이 커패시터(15)에 의하여 제4 출력 노드(또는 제7 접속 노드(P7)의 전압의 변화에 따른 바이어스 커플링 영향을 받기 때문에, 도 1의 실시 예는 증폭기의 출력 전압의 하강 슬루율을 향상시킬 수 있고, 이로 인하여 상승 슬루율과 하강 슬루율 간의 미스매치의 발생을 억제하거나 미스매치의 정도를 감소시킬 수 있다.
도 3은 다른 실시 예에 따른 출력 증폭기(100A)를 나타내고, 도 4는 도 3의 출력 증폭기(100A)의 입력과 출력의 타이밍도를 나타낸다. 도 3에서 도 1과 동일한 도면 부호는 동일한 구성을 나타내고, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 3을 참조하면, 출력 증폭기(100A)는 입력부(110B), 증폭부(120B), 출력부(130), 및 커패시터(35)를 포함한다.
입력부(110B)는 차동 증폭기를 포함할 수 있다.
입력부(110)는 입력 신호들(IN1, IN2)을 차동 증폭하고, 차동 증폭한 결과에 따른 제3 및 제4 차동 전류들(I3, I4)을 발생할 수 있다. 제1 입력 신호(IN1)와 제2 입력 신호(IN2)은 위상이 서로 반대일 수 있다. 예컨대, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반전된 신호일 수 있다.
예컨대, 입력부(110B)의 차동 증폭기는 제1 P형 트랜지스터(31)과 제2 P형 트랜지스터(32), 및 제2 제2 바이어스부(33)를 포함할 수 있다.
예컨대, 제2 바이어스부(33)는 제2 노드(N2)와 제2 전원 사이에 접속되고 제2 바이어스 전압(VBP1)에 응답하여 제1 및 제2 P형 트랜지스터들(31, 32)의 공통 소스로 공급되는 바이어스 전류의 양을 제어할 수 있다. 제2 노드(N2)는 제1 P형 트랜지스터(31)의 소스와 제2 P형 트랜지스터(32)의 소스의 접속 노드일 수 있다. 제2 전원의 전압은 제1 전압(VSS)보다 큰 제2 전압(VDD)일 수 있다.
예컨대, 제2 바이어스부(33)는 제2 바이어스 전압(VBP1)이 입력되는 게이트, 제2 전원과 제2 노드(N2) 사이에 접속되는 소스 및 드레인을 포함하는 트랜지스터로 구현될 수 있다. 예컨대, 제2 바이어스부(33)는 P형 트랜지스터, 예컨대, PMOS 트랜지스터일 수 있다.
제1 P형 트랜지스터(31)의 게이트에는 제1 입력 신호(IN1)가 제공될 수 있고, 제2 P형 트랜지스터(32)의 게이트에는 제2 입력 신호(IN2)가 제공될 수 있다.
제1 및 제2 P형 트랜지스터들(31, 32)의 드레인들은 후술하는 제2 전류 미러(124A)의 접속 노드들(P6, P8) 중 대응하는 어느 하나와 접속될 수 있다.
예컨대, 제3 차동 전류(I3)는 제1 P형 트랜지스터(31)의 드레인과 제6 접속 노드(P6) 사이에 흐르는 전류일 수 있고, 제4 차동 전류(I4)는 제2 P형 트랜지스터(12)의 드레인과 제8 접속 노드(P8) 사이에 흐르는 전류일 수 있다.
증폭부(120B)는 제1 전류 미러(122A), 제2 전류 미러(124A), 및 바이어스부(126)를 포함할 수 있다.
도 3의 증폭부(120B)와 도 1의 증폭부(120A)와 다른 점은 다음과 같다.
제1 P형 트랜지스터(31)의 드레인은 제2 전류 미러(124A)의 제6 접속 노드(P6)와 접속되고, 제2 P형 트랜지스터(32)의 드레인은 제2 전류 미러(124A)의 제8 접속 노드(P8)와 접속될 수 있다.
도 1의 제1 전류 미러(122A), 제2 전류 미러(124A), 및 바이어스부(126)에 대한 설명은 도 3의 증폭부(120B)에 적용되거나 또는 유추 적용될 수 있다.
예컨대, 출력부(130)의 출력 노드(PO)의 출력 전압(VOUT)은 제1 입력 신호(IN1)가 제공되는 제1 입력 트랜지스터(31)의 게이트로 피드백되어 제공될 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 피드백되지 않을 수도 있다.
커패시터(35)는 제2 바이어스부(33)의 게이트와 증폭부(120B)의 제3 출력 노드(또는 제4 접속 노드(P4)) 사이에 접속된다.
커패시터(35)는 부가적인 추가 회로 또는 입력없이 셀프(self) 방식을 이용하여 출력부(130)의 출력 노드(PO)로부터 출력되는 출력 전압(VOUT)의 슬루율(slew rate)을 향상시킬 수 있다.
커패시터(35)에 의한 커플링 효과에 의하여 제2 바이어스부(33)에 흐르는 바이어스 전류를 향상 또는 증가시킴으로써, 출력부(130)의 출력 노드(PO)로부터 출력되는 출력 전압(VOUT)의 상승 슬루율(slew rate)을 향상시킬 수 있다.
커패시터(35)는 셀프-부스팅 커플링 커패시터 또는 커플링 커패시터로 대체하여 표현될 수 있다.
도 4의 CASE 3은 도 3의 실시 예에 따른 출력 증폭기(100A)의 제2 입력 신호(IN2), 출력부(130)의 출력 전압(VOUT), 제3 출력 전압(VOP), 및 제2 바이어스 전압(VBP1)의 타이밍도이다.
도 4의 CASE 4는 도 3의 출력 증폭기(100A)에서 커패시터(35)가 생략된 경우의 제2 입력 신호, 출력부(130)의 출력 전압, 제3 출력 전압, 및 제2 바이어스 전압의 타이밍도이다.
제2 입력 신호(IN2)의 상승(rising) 구간(또는 상승 에지(rising edge)에 응답하여, 제3 출력 전압(VOP)은 하강 또는 감소할 수 있다. 커패시터(35)는 제3 출력 전압(VOP)이 하강 또는 감소함에 따라, 제2 바이어스부(33)의 게이트에 인가되는 전압을 하강 또는 감소시킬 수 있고, 이로 인하여 제2 바이어스부(33)에 흐르는 전류, 예컨대, 테일 전류(tail current)를 증가시킬 수 있다. 그리고 제2 바이어스부(33)에 흐르는 테일 전류가 증가함에 따라 출력부(130)의 출력 전압(VOUT)의 상승 슬루율이 향상될 수 있다.
도 4에 도시된 바와 같이, CASE4의 출력부의 출력 전압의 하강 슬루율과 비교할 때, CASE3의 출력부(130)의 출력 전압(VOUT)의 상승 슬루율이 향상됨을 알 수 있다.
CASE4와 같은 P형 싱글 입력(single input) 증폭기에서는 제2 바이어스부의 게이트와 드레인 간의 기생커패시터에 의하여 증폭기의 출력 전압의 하강 슬루율이 향상되지만, 증폭기의 출력 전압의 상승 슬루율은 감소될 수 있고, 이로 인하여 상승 슬루율과 하강 슬루율 간의 미스매치가 발생될 수 있다.
제2 바이어스부(33)의 바이어스 전압이 커패시터(35)에 의하여 제3 출력 노드(또는 제4 접속 노드(P4))의 전압의 변화에 따른 바이어스 커플링 영향을 받기 때문에, 도 3의 실시 예는 출력 증폭기(100A)의 출력 전압(VOUT)의 상승 슬루율을 향상시킬 수 있고, 이로 인하여 상승 슬루율과 하강 슬루율 간의 미스매치의 발생을 억제하거나 미스매치의 정도를 감소시킬 수 있다.
도 5는 또 다른 실시 예에 따른 출력 증폭기(100B)를 나타내고, 도 6은 도 5의 출력 증폭기(100B)의 입력과 출력의 타이밍도를 나타낸다. 도 5에서 도 1과 동일한 도면 부호는 동일한 구성을 나타내고, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 5를 참조하면, 출력 증폭기(100B)는 입력부(110C), 증폭부(120C), 출력부(130), 및 커패시터들(15, 35)을 포함한다. 도 5에서 커패시터(15)는 "제1 커플링 커패시터"라 표현될 수 있고, 커패시터(35)는 "제2 커플링 커패시터"로 표현될 수 있다.
입력부(110C)는 도 1의 입력부(110A)와 도 3의 입력부(110B)가 병합된 형태일 수 있다. 도 1의 입력부(110A)와 도 3의 입력부(110B)에 대한 설명은 도 5의 입력부(110C)에 적용되거나 유추 적용될 수 있다.
도 1의 증폭부(120A)와 도 3의 증폭부(120B)에 대한 설명은 도 5의 증폭부(120C)에 적용되거나 유추 적용될 수 있다.
예컨대, 입력부(110C)는 제1 입력 트랜지스터(11)와 제2 입력 트랜지스터(12), 제1 바이어스 트랜지스터(13)를 포함하는 제1 입력부, 및 제3 입력 트랜지스터(31), 제4 입력 트랜지스터(32), 및 제2 바이어스 트랜지스터(33)를 포함하는 제2 입력부를 포함할 수 있다.
제1 입력 트랜지스터(11) 및 제3 입력 트랜지스터(31) 각각의 게이트에는 제1 입력 신호(IN1)가 입력될 수 있다. 제2 입력 트랜지스터(12) 및 제4 입력 트랜지스터(32) 각각의 게이트에는 제2 입력 신호(IN2)가 입력될 수 있다.
제1 바이어스 트랜지스터(13)는 제1 바이어스 전압(VBN1)이 입력되는 게이트를 포함할 수 있고, 제1 입력 트랜지스터(11)의 소스와 제2 입력 트랜지스터(12)의 소스의 접속 노드(N1)와 제1 전원 사이에 접속될 수 있다.
제2 바이어스 트랜지스터(33)는 제2 바이어스 전압(VBP1)이 입력되는 게이트를 포함할 수 있고, 제3 입력 트랜지스터(31)의 소스와 제4 입력 트랜지스터(32)의 소스의 접속 노드(N2)와 제2 전원 사이에 접속될 수 있다.
제1 전류 미러(122A)는 제1 내지 제4 트랜지스터들(M1 내지 M4)을 포함할 수 있다.
제1 및 제2 트랜지스터들(M1,M2)은 제1 입력 트랜지스터(11)의 드레인이 접속되는 제1 접속 노드(P1)에서 직렬 연결될 수 있고 제2 전원과 제2 접속 노드(P2) 사이에 접속될 수 있다.
제3 및 제4 트랜지스터들(M3,M4)는 제2 입력 트랜지스터(12)의 드레인이 접속되는 제3 접속 노드(P3)에서 직렬 연결될 수 있고 제2 전원과 제4 접속 노드(P4) 사이에 접속될 수 있다.
제2 전류 미러(124A)는 제5 내지 제8 트랜지스터들(M5 내지 M8)을 포함할 수 있다.
제5 및 제6 트랜지스터들(M5,M6)은 제5 노드(P5)와 제1 전원 사이에 접속되고 제3 입력 트랜지스터(31)의 드레인이 접속되는 제6 노드(P6)에서 직렬 연결될 수 있다.
제7 및 제8 트랜지스터들(M7,M8)은 제7 노드(P7)와 제1 전원 사이에 접속되고 제4 입력 트랜지스터(32)이 드레인이 접속되는 제8 노드(P8)에서 직렬 연결될 수 있다.
제1 커플링 커패시터(15)는 제1 바이어스 트랜지스터(13)의 게이트와 제7 노드(P7) 사이에 접속될 수 있다.
제2 커플링 커패시터(35)는 제2 바이어스 트랜지스터(33)의 게이트와 제4 접속 노드(P4) 사이에 접속될 수 있다.
예컨대, 제1 및 제2 입력 트랜지스터들(11,12)과 제1 바이어스 트랜지스터(13) 각각은 N형 트랜지스터(예컨대, NMOS 트랜지스터)일 수 있고, 제3 및 제4 입력 트랜지스터들(31,32)과 제2 바이어스 트랜지스터(33) 각각은 P형 트랜지스터(예컨대, PMOS 트랜지스터)일 수 있다. 또한 예컨대, 제1 내지 제4 트랜지스터들(M1 내지 M4) 각각은 P형 트랜지스터일 수 있고, 제5 내지 제8 트랜지스터들(M5 내지M8) 각각은 N형 트랜지스터일 수 있다. 또한 예컨대, 제9 트랜지스터(M9)는 P형 트랜지스터이고, 제10 트랜지스터(M10)는 N형 트랜지스터일 수 있다.
출력 노드(PO)의 전압(VOUT)은 제1 입력 트랜지스터(11)의 게이트와 제3 입력 트랜지스터(31)의 게이트로 피드백되어 제공될 수 있다.
도 6의 CASE 5는 도 5의 실시 예에 따른 출력 증폭기(100B)의 제2 입력 신호(IN2), 출력부(130)의 출력 전압(VOUT), 제3 출력 전압(VOP), 제2 바이어스 전압(VBP1), 제4 출력 전압(VON), 및 제1 바이어스 전압(VBN1)의 타이밍도이다.
도 6의 CASE 6은 도 5의 출력 증폭기(100C)에서 제1 및 제2 커패시터들(15, 35)가 생략된 경우의 제2 입력 신호, 출력부(130)의 출력 전압, 제3 출력 전압, 제2 바이어스 전압, 제4 출력 전압, 및 제1 바이어스 전압의 타이밍도이다.
도 6을 참조하면, CASE6과 비교할 때, 실시 예에 따른 출력 증폭기(100C)의 출력 노드(PO)의 출력 전압(VOUT)의 상승 슬루율 및 하강 슬루율이 모두 향상됨을 알 수 있다.
상술한 바와 같이, 실시 예는 출력 증폭기에 포함된 트랜지스터의 게이트의 폴리(poly) 면적의 증가 및 소비 전류의 증가없이 출력 증폭기의 출력 전압의 슬루율을 향상시킬 수 있다.
또한 도 1과 도 3의 실시 예에서는 출력 증폭기의 출력 전압의 상승 슬루율과 하강 슬루율 간의 미스매치를 억제하거나 감소시킬 수 있다.
또한 실시 예에 따른 출력 증폭기는 추가적인 회로없이 출력 전압의 슬루율을 향상시킬 수 있으므로, 소면적 구현이 가능하다.
도 7은 실시 예에 따른 디스플레이 드라이버 집적 회로(200)의 개략적인 블록도를 나타낸다.
도 7을 참조하면, 디스플레이 드라이버 집적 회로(200)는 쉬프트 레지스터(shift register, 110), 제1 래치부(120), 제2 래치부(130), 레벨 쉬프터부(140), 디지털-아날로그 변환부(150), 및 출력부(160)를 포함한다.
쉬프트 레지스터(110)는 데이터, 예컨대, 디지털 화상 데이터가 순차적으로 제1 래치에 저장되는 타이밍을 제어하기 위하여, 인에이블 신호(En)와 클럭 신호(CLK)에 응답하여 쉬프트 신호(SR1 내지 SRm, m>1인 자연수)들을 발생한다.
예컨대, 쉬프트 레지스터(110)는 타이밍 컨트롤러(미도시)로부터 수평 시작 신호를 수신하고, 클럭 신호(CLK)에 응답하여 수신되는 수평 시작 신호를 쉬프트시킴으로써 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)을 발생할 수 있다. 여기서 수평 시작 신호는 스타트 펄스(Start Pulse)와 혼용될 수 있다.
제1 래치부(120)는 쉬프트 레지스터(210)에 의하여 발생하는 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여, 타이밍 컨트롤러(미도시)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)를 저장한다.
제1 래치부(120)는 복수의 제1 래치들(미도시)을 포함할 수 있으며, 복수의 제1 래치들은 데이터(D1 ~ Dn, n>1인 자연수)를 저장할 수 있다.
예컨대, 타이밍 컨트롤러(205)로부터 수신되는 데이터는 R(Red), G(Green), 및 B(Blue) 데이터일 수 있으며, 제1 래치부(120)의 제1 래치들은 R, G, B 데이터를 저장할 수 있다.
즉 쉬프트 신호들(SR1 내지 SRm, m>1인 자연수)에 응답하여 타이밍 컨트롤러(205)로부터 수신되는 데이터(D1 ~ Dn, n>1인 자연수)는 제1 래치부(120)에 포함된 제1 래치들에 순차적으로 저장될 수 있다.
제1 래치부(130)는 타이밍 컨트롤러(205)로부터 제공되는 제어 신호에 응답하여 제1 래치부(120)로부터 출력되는 데이터를 저장한다.
예컨대, 제2 래치부(130)는 제1 래치부(120)로부터 출력되는 데이터를 수평 라인(Horizontal Line) 기간 단위로 저장할 수 있다.
예컨대, 수평 라인 기간은 디스 플레이 패널의 한 개의 수평 라인(204)에 대응하는 데이터를 제1 래치부(130)의 제1 래치들에 모두 저장 완료되는데 필요한 기간일 수 있다. 예컨대, 수평 라인 기간은 수평 라인 신호의 한 주기를 의미할 수도 있다.
제2 래치부(130)는 복수의 제2 래치들을 포함할 수 있으며, 제2 래치들의 수는 제1 래치들의 수와 동일할 수 있다.
레벨 쉬프터부(140)는 제2 래치부(130)로부터 제공되는 데이터의 전압 레벨을 변환한다. 예컨대, 레벨 쉬프터부(140)는 제2 래치부(130)로부터 제공되고 제1 레벨의 전압을 갖는 제1 데이터를 제2 레벨의 전압을 갖는 제2 데이터로 변환시킬 수 있다.
예컨대, 레벨 쉬프터부(140)는 복수의 레벨 쉬프터들을 포함할 수 있으며, 레벨 쉬프터들의 수는 제1 래치들의 수, 또는/및 제2 래치들의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다.
디지털-아날로그 변환부(150)는 레벨 쉬프터부(140)의 출력, 즉 디지털 데이터를 아날로그 신호로 변환한다. 예컨대, 디지털-아날로그 변환부(150)는 복수의 레벨 쉬프터들에 대응하는 복수의 디지털-아날로그 변환기들을 포함할 수 있다.
출력부(160)는 디지털-아날로그 변환부(150)로부터 출력되는 아날로그 신호를 증폭(또는 버퍼링)하고, 증폭된(또는 버퍼링된) 아날로그 신호를 출력한다.
출력부(160)는 복수의 디지털-아날로그 변환기들로부터 출력되는 아날로그 신호들을 증폭 또는 버퍼링하기 위한 출력 증폭기들 또는 출력 버퍼들을 포함할 수 있다.
출력부(160)는 상술한 실시 예에 따른 출력 증폭기를 포함할 수 있다.
예컨대, 출력부(160)의 복수의 출력 증폭기들을 포함할 수 있고, 복수의 출력 증폭기들은 디지털-아날로그 변환부(150)로부터 출력되는 아날로그 신호들을 증폭하여 복수의 데이터 라인들 중 대응하는 어느 하나에 제공할 수 있다. 예컨대, 복수의 출력 증폭기들 각각은 도 1, 도 3, 또는 도 5의 실시 예에 따른 출력 증폭기일 수 있다.
도 8은 실시 예에 따른 디스플레이 드라이버 집적 회로(200)를 포함하는 디스플레이 장치(300)를 나타낸다.
도 8을 참조하면, 디스플레이 장치(300)는 디스 플레이 패널(201), 컨트롤러(205, 또는 " 타이밍 컨트롤러"), 데이터 드라이버부(210), 및 게이트 드라이버부(220)를 포함한다.
디스 플레이 패널(201)은 행(row)을 이루는 게이트 라인들(221)과, 열(cloumn)을 이루는 데이터 라인들(231)이 서로 교차하여 매트릭스 형태를 이루며, 교차되는 게이트 라인과 데이터 라인 각각에 연결되는 화소(pixels, 예컨대, P1)을 포함할 수 있다. 화소(P1)는 복수 개일 수 있으며, 각 화소(P1)는 트랜지스터(Ta), 및 커패시터(Ca)를 포함할 수 있다.
컨트롤러(205)는 클럭 신호(CLK), 데이터(DATA), 데이터 드라이버부(210)를 제어하기 위한 데이터 제어 신호(CONT), 및 게이트 드라이버(220)를 제어하기 위한 게이트 제어 신호(G_CONT)를 출력한다.
예컨대, 데이터 제어 신호(CONT)는 데이터 드라이버 집적 회로의 쉬프트 레지스터(110)에 입력되는 수평 시작 신호, 제1 제어 신호(LD), 인에이블 신호(En), 및 클럭 신호(CLK)를 포함할 수 있다.
게이트 드라이버부(220)는 게이트 라인들(221)을 구동하며, 복수의 게이트 드라이버들을 포함할 수 있으며, 화소의 트랜지스터(Ta)를 제어하기 위한 게이트 제어 신호를 게이트 라인들로 출력할 수 있다.
데이터 드라이버부(210)는 데이터 라인들(231)을 구동하며, 복수의 디스플레이 드라이버 집적 회로(210-1 내지 210-P, P>1인 자연수)를 포함할 수 있다.
디스플레이 드라이버 집적 회로들(210-1 내지 210-P, P>1인 자연수) 각각은 도 7에 도시된 실시 예(200)일 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 입력 신호가 입력되는 제1 게이트를 포함하는 제1 입력 트랜지스터, 제2 입력 신호가 입력되는 제2 게이트를 포함하는 제2 입력 트랜지스터, 및 상기 제1 입력 트랜지스터의 소스와 상기 제2 입력 트랜지스터의 소스의 접속 노드와 제1 전원 사이에 접속되는 제1 바이어스 트랜지스터를 포함하는 입력부;
    제1 접속 노드에서 직렬 연결되고 제2 전원과 제2 접속 노드 사이에 접속되는 제1 및 제2 트랜지스터들, 및 제3 접속 노드에서 직렬 연결되고 상기 제2 전원과 제4 접속 노드 사이에 접속되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러;
    제5 접속 노드와 상기 제1 전원 사이에 접속되고 제6 접속 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 제7 접속 노드와 상기 제1 전원 사이에 접속되고 제8 접속 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러;
    상기 제1 바이어스 트랜지스터의 게이트와 상기 제7 접속 노드 사이에 접속되는 커플링 커패시터(coupling capacitor); 및
    상기 제1 전원과 상기 제2 전원 사이에 접속되고, 출력 노드에서 직렬 연결되는 제9 및 제10 트랜지스터들을 포함하는 출력부를 포함하고,
    상기 제9 트랜지스터의 게이트는 상기 제4 접속 노드에 연결되고, 상기 제10 트랜지스터의 게이트는 상기 제7 접속 노드에 연결되는 출력 증폭기.
  2. 제1항에 있어서,
    상기 제4 접속 노드의 전압과 상기 제7 접속 노드의 전압에 기초하여 상기 제1 전원의 제1 전압과 상기 제2 전원의 제2 전압 사이를 풀업 또는 풀 다운하는 출력 드라이버를 더 포함하는 출력 증폭기.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 입력 트랜지스터의 드레인은 상기 제1 접속 노드에 접속되고,
    상기 제2 입력 트랜지스터의 드레인은 상기 제3 접속 노드에 접속되는 출력 증폭기.
  5. 제1항에 있어서,
    상기 제2 접속 노드와 상기 제5 접속 노드 사이에 접속되는 제1 바이어스 회로; 및
    상기 제4 접속 노드와 상기 제7 접속 노드 사이에 접속되는 제2 바이어스 회로를 더 포함하는 출력 증폭기.
  6. 제5항에 있어서,
    상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 작고,
    상기 제1 및 제2 입력 트랜지스터들과 상기 제1 바이어스 트랜지스터 각각은 N형 트랜지스터이고,
    상기 제1 내지 제4 트랜지스터들 각각은 P형 트랜지스터이고,
    상기 제5 내지 제8 트랜지스터들 각각은 N형 트랜지스터이고,
    상기 제9 트랜지스터는 P형 트랜지스터이고, 상기 제10 트랜지스터는 N형 트랜지스터인 출력 증폭기.
  7. 제5항에 있어서,
    상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 크고,
    상기 제1 및 제2 입력 트랜지스터들과 상기 제1 바이어스 트랜지스터 각각은 P형 트랜지스터이고,
    상기 제1 내지 제4 트랜지스터들 각각은 N형 트랜지스터이고,
    상기 제5 내지 제8 트랜지스터들 각각은 P형 트랜지스터이고,
    상기 제9 트랜지스터는 N형 트랜지스터이고, 상기 제10 트랜지스터는 P형 트랜지스터인 출력 증폭기.
  8. 제1항에 있어서,
    상기 제3 접속 노드와 상기 출력 노드 사이에 접속되는 제1 커패시터; 및
    상기 제8 접속 노드와 상기 출력 노드 사이에 접속되는 제2 커패시터를 더 포함하는 출력 증폭기.
  9. 제1 입력 신호가 입력되는 제1 게이트를 포함하는 제1 입력 트랜지스터, 제2 입력 신호가 입력되는 제2 게이트를 포함하는 제2 입력 트랜지스터, 및 상기 제1 입력 트랜지스터의 소스와 상기 제2 입력 트랜지스터의 소스의 접속 노드와 제1 전원 사이에 접속되는 제1 바이어스 트랜지스터를 포함하는 제1 입력부;
    상기 제1 입력 신호가 입력되는 제3 게이트를 포함하는 제3 입력 트랜지스터, 상기 제2 입력 신호가 입력되는 제4 게이트를 포함하는 제4 입력 트랜지스터, 및 상기 제3 입력 트랜지스터의 소스와 상기 제4 입력 트랜지스터의 소스의 접속 노드와 제2 전원 사이에 접속되는 제2 바이어스 트랜지스터를 포함하는 제2 입력부;
    상기 제1 입력 트랜지스터의 드레인이 접속되는 제1 접속 노드에서 직렬 연결되고 제2 전원과 제2 접속 노드 사이에 접속되는 제1 및 제2 트랜지스터들, 및 상기 제2 입력 트랜지스터의 드레인이 접속되는 제3 접속 노드에서 직렬 연결되고 상기 제2 전원과 제4 접속 노드 사이에 접속되는 제3 및 제4 트랜지스터들을 포함하는 제1 전류 미러;
    제5 접속 노드와 상기 제1 전원 사이에 접속되고 상기 제3 입력 트랜지스터의 드레인이 접속되는 제6 접속 노드에서 직렬 연결되는 제5 및 제6 트랜지스터들, 및 제7 접속 노드와 상기 제1 전원 사이에 접속되고 상기 제4 입력 트랜지스터의 드레인이 접속되는 제8 접속 노드에서 직렬 연결되는 제7 및 제8 트랜지스터들을 포함하는 제2 전류 미러;
    상기 제1 바이어스 트랜지스터의 게이트와 상기 제7 접속 노드 사이에 접속되는 제1 커플링 커패시터;
    상기 제2 바이어스 트랜지스터의 게이트와 상기 제4 접속 노드 사이에 접속되는 제2 커플링 커패시터; 및
    상기 제1 전원과 상기 제2 전원 사이에 접속되고, 출력 노드에서 직렬 연결되는 제9 및 제10 트랜지스터들을 포함하는 출력부를 포함하고,
    상기 제9 트랜지스터의 게이트는 상기 제4 접속 노드에 연결되고, 상기 제10 트랜지스터의 게이트는 상기 제7 접속 노드에 연결되는 출력 증폭기.
  10. 제9항에 있어서,
    상기 제4 접속 노드의 전압과 상기 제7 접속 노드의 전압에 기초하여 상기 제1 전원의 제1 전압과 상기 제2 전원의 제2 전압 사이를 풀업 또는 풀 다운하는 출력 드라이버를 더 포함하는 출력 증폭기.
  11. 삭제
  12. 제9항에 있어서,
    상기 제2 전원의 전압은 상기 제1 전원의 전압보다 큰 출력 증폭기.
  13. 제9항에 있어서,
    상기 제2 접속 노드와 상기 제5 접속 노드 사이에 접속되는 제1 바이어스 회로; 및
    상기 제4 접속 노드와 상기 제7 접속 노드 사이에 접속되는 제2 바이어스 회로를 더 포함하는 출력 증폭기.
  14. 제13항에 있어서,
    상기 제1 및 제2 입력 트랜지스터들과 상기 제1 바이어스 트랜지스터 각각은 N형 트랜지스터이고,
    상기 제3 및 제4 입력 트랜지스터들과 상기 제2 바이어스 트랜지스터 각각은 P형 트랜지스터이고,
    상기 제1 내지 제4 트랜지스터들 각각은 P형 트랜지스터이고,
    상기 제5 내지 제8 트랜지스터들 각각은 N형 트랜지스터이고,
    상기 제9 트랜지스터는 P형 트랜지스터이고, 상기 제10 트랜지스터는 N형 트랜지스터인 출력 증폭기.
  15. 제13항에 있어서,
    상기 제1 바이어스 회로는 상기 제2 접속 노드에 접속되는 제1 단자, 상기 제5 접속 노드에 접속되는 제2 단자, 제1 바이어스 전압에 의하여 제어되는 제1 제어 단자, 및 제2 바이어스 전압에 의하여 제어되는 제2 제어 단자를 포함하는 제1 트랜스미션 게이트(transmission gate)를 포함하고,
    상기 제2 바이어스 회로는 상기 제4 접속 노드에 접속되는 제3 단자, 상기 제7 접속 노드에 접속되는 제4 단자, 상기 제1 바이어스 전압에 의하여 제어되는 제3 제어 단자, 및 상기 제2 바이어스 전압에 의하여 제어되는 제4 제어 단자를 포함하는 제2 트랜스미션 게이트를 포함하는 출력 증폭기.
  16. 제9항에 있어서,
    상기 제3 접속 노드와 상기 출력 노드 사이에 접속되는 제1 커패시터; 및
    상기 제8 접속 노드와 상기 출력 노드 사이에 접속되는 제2 커패시터를 더 포함하는 출력 증폭기.
  17. 제9항에 있어서,
    상기 제5 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 서로 접속되고, 상기 제6 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 서로 접속되고,
    상기 제6 트랜지스터의 게이트는 상기 제5 접속 노드에 접속되는 출력 증폭기.
  18. 제9항에 있어서,
    상기 제5 트랜지스터의 게이트와 상기 제7 트랜지스터의 게이트는 서로 접속되고, 상기 제6 트랜지스터의 게이트와 상기 제8 트랜지스터의 게이트는 서로 접속되고,
    상기 제6 트랜지스터의 게이트는 상기 제5 접속 노드에 접속되는 출력 증폭기.
  19. 제9항에 있어서,
    상기 출력 노드의 전압은 상기 제1 입력 트랜지스터의 상기 제1 게이트와 상기 제3 입력 트랜지스터의 상기 제3 게이트로 피드백되어 제공되는 출력 증폭기.
  20. 데이터를 저장하는 래치부;
    상기 래치부로부터 제공되는 데이터의 전압 레벨을 변환하는 레벨 쉬프터부;
    상기 레벨 쉬프터부의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환부; 및
    상기 아날로그 신호를 증폭하여 출력하는 출력 버퍼를 포함하며,
    상기 출력 버퍼는 청구항 제1항 내지 제19항 중 어느 한 항에 기재된 출력 증폭기를 포함하는 디스플레이 드라이버 집적 회로.
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