JP5296612B2 - 積分回路および光検出装置 - Google Patents

積分回路および光検出装置 Download PDF

Info

Publication number
JP5296612B2
JP5296612B2 JP2009147620A JP2009147620A JP5296612B2 JP 5296612 B2 JP5296612 B2 JP 5296612B2 JP 2009147620 A JP2009147620 A JP 2009147620A JP 2009147620 A JP2009147620 A JP 2009147620A JP 5296612 B2 JP5296612 B2 JP 5296612B2
Authority
JP
Japan
Prior art keywords
switch
terminal
pmos transistor
input terminal
amplifier circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009147620A
Other languages
English (en)
Other versions
JP2011004326A (ja
Inventor
晴寛 舩越
真也 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2009147620A priority Critical patent/JP5296612B2/ja
Application filed by Hamamatsu Photonics KK filed Critical Hamamatsu Photonics KK
Priority to PCT/JP2010/059838 priority patent/WO2010150658A1/ja
Priority to US13/379,126 priority patent/US8717105B2/en
Priority to KR1020117022670A priority patent/KR101721271B1/ko
Priority to EP10791976.3A priority patent/EP2448116B1/en
Priority to CN201080027821.4A priority patent/CN102460963B/zh
Priority to TW099119738A priority patent/TWI521863B/zh
Publication of JP2011004326A publication Critical patent/JP2011004326A/ja
Application granted granted Critical
Publication of JP5296612B2 publication Critical patent/JP5296612B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
    • H03F3/082—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light with FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J1/46—Electric circuits using a capacitor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
    • H03F3/087—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light with IC amplifier blocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
    • H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
    • H03F3/45977—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/264—An operational amplifier based integrator or transistor based integrator being used in an amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45166—Only one input of the dif amp being used for an input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45174—Indexing scheme relating to differential amplifiers the application of the differential amplifier being in an integrator circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45514—Indexing scheme relating to differential amplifiers the FBC comprising one or more switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45536—Indexing scheme relating to differential amplifiers the FBC comprising a switch and being coupled between the LC and the IC

Description

本発明は、入力した電荷を蓄積して蓄積電荷量に応じた電圧値を出力する積分回路、および、この積分回路とフォトダイオードとを含む光検出装置に関するものである。
光検出装置として、フォトダイオードと積分回路とを含むものが知られている（例えば特許文献１を参照）。この積分回路は、第１入力端子と第２入力端子と出力端子とを有する増幅回路と、この増幅回路の第１入力端子と出力端子との間に設けられ互いに並列的に接続された容量素子およびスイッチと、を有している。この光検出装置では、積分回路のスイッチが閉じることにより、積分回路の容量素子が放電されて、積分回路から出力される電圧値が初期化される。積分回路のスイッチが開いているときには、フォトダイオードで発生した電荷が積分回路の容量素子に蓄積されて、その蓄積電荷量に応じた電圧値が積分回路から出力される。また、光検出装置は、複数のフォトダイオードが１次元状または２次元状に配列された構成とされることで、１次元状または２次元状の光像を取得することができる。
特開平０６−１０５０６７号公報
光検出装置は、配列されるフォトダイオードの個数の増大が要求され、また、これに伴い高速化および低消費電力化も要求されている。しかし、光検出装置に含まれる積分回路の消費電力を低減しようとすると、増幅回路の駆動能力が低下するので、積分回路のスイッチが閉じることにより積分回路の出力電圧値が初期化されるのに要する時間が長くなる。すなわち、従来では低消費電力化と高速化との両立は困難であった。
本発明は、上記問題点を解消する為になされたものであり、低消費電力化および高速化の双方が可能な積分回路および光検出装置を提供することを目的とする。
本発明に係る積分回路が備える増幅回路は、第１入力端子，第２入力端子および出力端子を有する増幅回路であって、(1) ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのドレイン端子が互いに接続されてなり、当該接続点が出力端子に接続される駆動部と、(2) 第１基準電位が入力される第１基準電位入力端子とＰＭＯＳトランジスタのゲート端子との間に設けられ、ＰＭＯＳトランジスタのゲート端子に第１基準電位を印加することでＰＭＯＳトランジスタをオフ状態とする第１スイッチと、を備えることを特徴とする。なお、増幅回路の第１入力端子および第２入力端子のうち、一方は反転入力端子であり、他方は非反転入力端子である。
本発明に係る積分回路は、(1) 上記の増幅回路と、(2) 増幅回路の第１入力端子と出力端子との間に設けられた容量素子と、(3) 増幅回路の第１入力端子と出力端子との間に容量素子に対して並列的に設けられた第２スイッチと、を備えることを特徴とする。更に、本発明に係る積分回路は、第２スイッチを閉じて容量素子を放電する際に第１スイッチをも閉じることを特徴とする。本発明に係る積分回路は、第２基準電位が入力される第２基準電位入力端子と容量素子の一端との間に設けられ、容量素子の一端に第２基準電位を印加する第３スイッチを更に備えるのが好適である。
本発明に係る光検出装置は、(1) 上記の本発明に係る積分回路と、(2) 入射光量に応じた量の電荷を発生し、その発生した電荷を積分回路の増幅回路の第１入力端子に入力させるフォトダイオードと、を備えることを特徴とする。
本発明では、積分回路において第２スイッチが閉じて容量素子が放電され積分回路の出力電圧値が初期化される際に、増幅回路に含まれる第１スイッチも閉じて、増幅回路の駆動部を構成するＰＭＯＳトランジスタに第１基準電位が印加され、そのＰＭＯＳトランジスタがオフ状態とされる。また、第３スイッチも閉じて、増幅回路の第１入力端子に第２基準電位が印加される。これにより、積分回路の容量素子が早く放電される。
本発明によれば、低消費電力化および高速化の双方が可能となる。
第１実施形態に係る光検出装置１の構成を示す図である。 第１実施形態に係る光検出装置１の動作を説明する図である。 第２実施形態に係る光検出装置２の構成を示す図である。 第２実施形態に係る光検出装置２の動作を説明する図である。 第２実施形態の変形例に係る光検出装置２Ａの構成を示す図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る光検出装置１の構成を示す図である。この図に示される光検出装置１は、フォトダイオードＰＤおよび積分回路１１を備える。積分回路１１は、増幅回路２０，容量素子Ｃ２および第２スイッチＳＷ２を含む。
増幅回路２０は、反転入力端子Ｐ１，非反転入力端子Ｐ２および出力端子ＰＯを有する。容量素子Ｃ２は、増幅回路２０の反転入力端子Ｐ１と出力端子ＰＯとの間に設けられている。第２スイッチＳＷ２は、増幅回路２０の反転入力端子Ｐ１と出力端子ＰＯとの間に容量素子Ｃ２に対して並列的に設けられていて、第２リセット信号Reset２のレベルに応じて開閉動作する。増幅回路２０の非反転入力端子Ｐ２は接地電位に接続される。なお、増幅回路２０の非反転入力端子Ｐ２は、固定された電位に接続されていれば、接地電位に限らず、例えば０.１Ｖ等でもかまわない。
フォトダイオードＰＤは、カソード端子およびアノード端子を有し、入射光量に応じた量の電荷を発生する。フォトダイオードＰＤのカソード端子は増幅回路２０の反転入力端子Ｐ１に接続される。フォトダイオードＰＤのアノード端子は接地電位に接続される。
増幅回路２０は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２それぞれのドレイン端子が互いに接続されてなる駆動部を有し、当該接続点が出力端子ＰＯに接続されている。ＰＭＯＳトランジスタＴ１のソース端子は電源電位ＶDDに接続される。ＮＭＯＳトランジスタＴ２のソース端子は接地電位に接続される。ＮＭＯＳトランジスタＴ２のゲート端子は所定のＤＣ電圧値ＶＤが入力される。
さらに、増幅回路２０は、ＰＭＯＳトランジスタＴ１０〜Ｔ１５、ＮＭＯＳトランジスタＴ１６〜Ｔ１９および容量素子Ｃ１を有している。
ＰＭＯＳトランジスタＴ１１のソース端子は、電源電位ＶDDに接続される。ＰＭＯＳトランジスタＴ１１のゲート端子は、所定のＤＣ電圧値ＶＡが入力される。ＰＭＯＳトランジスタＴ１１のドレイン端子は、ＰＭＯＳトランジスタＴ１４およびＴ１５それぞれのソース端子に接続されている。
ＰＭＯＳトランジスタＴ１２のソース端子は、電源電位ＶDDに接続される。ＰＭＯＳトランジスタＴ１２のゲート端子は、ＰＭＯＳトランジスタＴ１３のゲート端子および自己のドレイン端子に接続されている。ＰＭＯＳトランジスタＴ１２のドレイン端子は、ＮＭＯＳトランジスタＴ１６のドレイン端子に接続されている。
ＰＭＯＳトランジスタＴ１３のソース端子は、電源電位ＶDDに接続される。ＰＭＯＳトランジスタＴ１３のドレイン端子は、ＰＭＯＳトランジスタＴ１のゲート端子およびＮＭＯＳトランジスタＴ１７のドレイン端子に接続されている。
ＰＭＯＳトランジスタＴ１４およびＰＭＯＳトランジスタＴ１５は、増幅回路２０における差動対入力部を構成している。
ＰＭＯＳトランジスタＴ１４のゲート端子は、増幅回路２０の反転入力端子Ｐ１に接続されている。ＰＭＯＳトランジスタＴ１４のドレイン端子は、ＮＭＯＳトランジスタＴ１６のソース端子およびＮＭＯＳトランジスタＴ１８のドレイン端子に接続されている。
ＰＭＯＳトランジスタＴ１５のゲート端子は、増幅回路２０の非反転入力端子Ｐ２に接続されている。ＰＭＯＳトランジスタＴ１５のドレイン端子は、ＮＭＯＳトランジスタＴ１７のソース端子およびＮＭＯＳトランジスタＴ１９のドレイン端子に接続され、また、容量素子Ｃ１を介して出力端子ＰＯに接続されている。
ＮＭＯＳトランジスタＴ１６のソース端子は、ＮＭＯＳトランジスタＴ１８のドレイン端子に接続されている。ＮＭＯＳトランジスタＴ１７のソース端子は、ＮＭＯＳトランジスタＴ１９のドレイン端子に接続されている。ＮＭＯＳトランジスタＴ１６およびＮＭＯＳトランジスタＴ１７それぞれのゲート端子は、所定のＤＣ電圧値ＶＢが入力される。
ＮＭＯＳトランジスタＴ１８およびＮＭＯＳトランジスタＴ１９それぞれのソース端子は、接地電位に接続される。ＮＭＯＳトランジスタＴ１８およびＮＭＯＳトランジスタＴ１９それぞれのゲート端子は、所定のＤＣ電圧値ＶＣが入力される。
ＰＭＯＳトランジスタＴ１０は、ＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDを印加することでＰＭＯＳトランジスタＴ１をオフ状態とすることができる第１スイッチＳＷ１として作用するものである。ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は、電源電位ＶDDが入力される電源電位入力端子とＰＭＯＳトランジスタＴ１のゲート端子との間に設けられている。
ＰＭＯＳトランジスタＴ１０のソース端子は、電源電位ＶDDが入力される電源電位入力端子に接続される。ＰＭＯＳトランジスタＴ１０のドレイン端子は、ＰＭＯＳトランジスタＴ１のゲート端子に接続されている。また、ＰＭＯＳトランジスタＴ１０のゲート端子には第１リセット信号Reset１が入力される。
ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は、ゲート端子に入力される第１リセット信号Reset１のレベルに応じて開閉動作する。すなわち、第１リセット信号Reset１がハイレベルであるときには、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開状態となる。第１リセット信号Reset１がローレベルであるときには、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は、閉状態となって、ＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDを印加し、これによりＰＭＯＳトランジスタＴ１をオフ状態とする。
第１実施形態に係る光検出装置１は、第１スイッチＳＷ１および第２スイッチＳＷ２それぞれの開閉動作を制御する制御部を備えており、この制御部による制御により以下のように動作をする。図２は、第１実施形態に係る光検出装置１の動作を説明する図である。この図には、上から順に、第１スイッチＳＷ１の開閉状態，第２スイッチＳＷ２の開閉状態および光検出装置１の出力電圧値Ｖoutが示されている。
時刻ｔ１前には、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開いている。また、時刻ｔ１前には、第２スイッチＳＷ２は閉じており、容量素子Ｃ２は放電され、光検出装置１の出力電圧値Ｖoutは初期値とされている。時刻ｔ１に、第２スイッチＳＷ２は閉状態から開状態に転じる。
時刻ｔ１から時刻ｔ２まで期間、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開いており、また、第２スイッチＳＷ２も開いている。この期間、積分回路１１は、フォトダイオードＰＤで発生した電荷を反転入力端子Ｐ１に入力し、その入力した電荷を容量素子Ｃ２に蓄積して、その蓄積電荷量に応じた電圧値Ｖoutを出力する。したがって、時間の経過とともに光検出装置１の出力電圧値Ｖoutは漸増する。
時刻ｔ２に、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開状態から閉状態に転じ、また、第２スイッチＳＷ２も開状態から閉状態に転じる。時刻ｔ２以降、容量素子Ｃ２は放電されていき、光検出装置１の出力電圧値Ｖoutは初期値とされる。その後の時刻ｔ３に、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開状態に転じる。
図２中で、時刻ｔ２以降の光検出装置１の出力電圧値Ｖoutは、本実施形態については実線で示され、比較例については破線で示されている。比較例では、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１が設けられていない。
シミュレーションによると、第１スイッチＳＷ１が設けられていない比較例では、時刻ｔ２以降の光検出装置の出力電圧値Ｖoutが初期値に達するまでに要する時間は約３.８μsecであった。これに対して、第１スイッチＳＷ１が設けられている本実施形態では、時刻ｔ２以降の光検出装置１の出力電圧値Ｖoutが初期値に達するまでに要する時間は約２.１μsecであった。
このように、本実施形態では、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１も閉状態に転じることにより、出力電圧値Ｖoutが初期値に達するまでに要する時間が短縮され、高速化が可能となる。
本実施形態において初期化が高速となるのは以下の理由による。すなわち、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１も閉状態に転じると、駆動部を構成するＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDが印加され、ＰＭＯＳトランジスタＴ１がオフ状態とされ、ＭＯＳトランジスタＴ１のソース端子とドレイン端子との間に電流が流れなくなる。一方、駆動部を構成するＮＭＯＳトランジスタＴ２に流れる電流は変わらない。
したがって、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は効率よくＮＭＯＳトランジスタＴ２を経て流れ、容量素子Ｃ２が早く放電される。一般に低消費電力化を図ろうとすると高速化が困難であるが、本実施形態では、第１スイッチＳＷ１を設けたことにより、低消費電力化および高速化の双方が可能となる。
（第２実施形態）
図３は、第２実施形態に係る光検出装置２の構成を示す図である。この図に示される光検出装置２は、フォトダイオードＰＤおよび積分回路１２を備える。積分回路１２は、増幅回路２０、容量素子Ｃ２、第２スイッチＳＷ２および第３スイッチＳＷ３を含む。なお、この図３では、増幅回路２０は１つのシンボルで示されている。
図１に示された第１実施形態に係る光検出装置１の構成と比較すると、この図３に示される第２実施形態に係る光検出装置２は、第３スイッチＳＷ３を更に備える点で相違する。第３スイッチＳＷ３は、基準電位Ｖrefが入力される基準電位入力端子と容量素子Ｃ２の一端（増幅回路２０の反転入力端子Ｐ１側の端子）の間に設けられ、第３リセット信号Reset３のレベルに応じて開閉動作し、容量素子Ｃ２の一端に基準電位Ｖrefを印加することができる。この基準電位Ｖrefは接地電位でもよい。
第２実施形態に係る光検出装置２は、第１スイッチＳＷ１，第２スイッチＳＷ２および第３スイッチＳＷ３それぞれの開閉動作を制御する制御部を備えており、この制御部による制御により以下のように動作をする。図４は、第２実施形態に係る光検出装置２の動作を説明する図である。この図には、上から順に、第１スイッチＳＷ１および第３スイッチＳＷ３の開閉状態，第２スイッチＳＷ２の開閉状態および光検出装置２の出力電圧値Ｖoutが示されている。
時刻ｔ１前には、第１スイッチＳＷ１および第３スイッチＳＷ３は開いている。また、時刻ｔ１前には、第２スイッチＳＷ２は閉じており、容量素子Ｃ２は放電され、光検出装置２の出力電圧値Ｖoutは初期値とされている。時刻ｔ１に、第２スイッチＳＷ２は閉状態から開状態に転じる。
時刻ｔ１から時刻ｔ２まで期間、第１スイッチＳＷ１，第２スイッチＳＷ２および第３スイッチＳＷ３それぞれは開いている。この期間、積分回路１２は、フォトダイオードＰＤで発生した電荷を反転入力端子Ｐ１に入力し、その入力した電荷を容量素子Ｃ２に蓄積して、その蓄積電荷量に応じた電圧値Ｖoutを出力する。したがって、時間の経過とともに光検出装置２の出力電圧値Ｖoutは漸増する。
時刻ｔ２に、第１スイッチＳＷ１，第２スイッチＳＷ２および第３スイッチＳＷ３それぞれは開状態から閉状態に転じる。時刻ｔ２以降、容量素子Ｃ２は放電されていき、光検出装置２の出力電圧値Ｖoutは初期値とされる。その後の時刻ｔ３に、第１スイッチＳＷ１および第３スイッチＳＷ３は開状態に転じる。
図４中で、時刻ｔ２以降の光検出装置２の出力電圧値Ｖoutは、第２実施形態については実線で示され、第１実施形態については一点鎖線で示され、比較例については破線で示されている。比較例では、第１スイッチＳＷ１および第３スイッチＳＷ３の何れも設けられていない。
シミュレーションによると、第１スイッチＳＷ１および第３スイッチＳＷ３の何れも設けられていない比較例では、時刻ｔ２以降の光検出装置の出力電圧値Ｖoutが初期値に達するまでに要する時間は約３.８μsecであった。また、第１スイッチＳＷ１のみが設けられている第１実施形態では、時刻ｔ２以降の光検出装置１の出力電圧値Ｖoutが初期値に達するまでに要する時間は約２.１μsecであった。これに対して、第１スイッチＳＷ１および第３スイッチＳＷ３の双方が設けられている第２実施形態では、時刻ｔ２以降の光検出装置２の出力電圧値Ｖoutが初期値に達するまでに要する時間は約０.１μsecであった。
このように、第２実施形態では、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１および第３スイッチＳＷ３も閉状態に転じることにより、出力電圧値Ｖoutが初期値に達するまでに要する時間が更に短縮され、更なる高速化が可能となる。
第２実施形態において初期化が更に高速となるのは以下の理由による。すなわち、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１も閉状態に転じると、駆動部を構成するＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDが印加され、ＰＭＯＳトランジスタＴ１がオフ状態とされ、ＭＯＳトランジスタＴ１のソース端子とドレイン端子との間に電流が流れなくなる。一方、駆動部を構成するＮＭＯＳトランジスタＴ２に流れる電流は変わらない。したがって、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は、効率よくＮＭＯＳトランジスタＴ２を経て流れる。また、第２実施形態では、時刻ｔ２に第３スイッチＳＷ３も閉状態に転じる。したがって、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は、第３スイッチＳＷ３を経ても流れる。
このように、第２実施形態では、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は、効率よくＮＭＯＳトランジスタＴ２を経て流れるだけでなく、第３スイッチＳＷ３を経ても流れるので、容量素子Ｃ２が更に早く放電される。一般に低消費電力化を図ろうとすると高速化が困難であるが、第２実施形態では、第１スイッチＳＷ１および第３スイッチＳＷ３を設けたことにより、低消費電力化および更なる高速化の双方が可能となる。
なお、第２実施形態に係る光検出装置２では、第３スイッチＳＷ３は、基準電位Ｖrefが入力される基準電位入力端子と増幅回路２０の反転入力端子側の容量素子Ｃ２の一端の間に設けられるが、図５に示される光検出装置２Ａのように、第３スイッチＳＷ３は、基準電位Ｖrefが入力される基準電位入力端子と増幅回路２０の出力端子側の容量素子Ｃ２の一端の間に設けられてもよい。この光検出装置２Ａも、光検出装置２と同様に動作し同様の効果を奏することができる。
１，２，２Ａ…光検出装置、１１，１２…積分回路、２０…増幅回路、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、Ｃ１，Ｃ２…容量素子、ＰＤ…フォトダイオード、Ｔ１，Ｔ１０〜Ｔ１５…ＰＭＯＳトランジスタ、Ｔ２，Ｔ１６〜Ｔ１９…ＮＭＯＳトランジスタ。

Claims (3)

  1. 第１入力端子，第２入力端子および出力端子を有する増幅回路であって、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのドレイン端子が互いに接続されてなり当該接続点が前記出力端子に接続される駆動部と、第１基準電位が入力される第１基準電位入力端子と前記ＰＭＯＳトランジスタのゲート端子との間に設けられ前記ＰＭＯＳトランジスタのゲート端子に前記第１基準電位を印加することで前記ＰＭＯＳトランジスタをオフ状態とする第１スイッチと、を含む増幅回路と、
    前記増幅回路の前記第１入力端子と前記出力端子との間に設けられた容量素子と、
    前記増幅回路の前記第１入力端子と前記出力端子との間に前記容量素子に対して並列的に設けられた第２スイッチと、
    を備え、
    前記第２スイッチを閉じて前記容量素子を放電する際に前記第１スイッチをも閉じる、
    ことを特徴とする積分回路。
  2. 第２基準電位が入力される第２基準電位入力端子と前記容量素子の一端との間に設けられ、前記容量素子の一端に前記第２基準電位を印加する第３スイッチを更に備えることを特徴とする請求項１に記載の積分回路。
  3. 請求項１または２に記載の積分回路と、
    入射光量に応じた量の電荷を発生し、その発生した電荷を前記積分回路の前記増幅回路の前記第１入力端子に入力させるフォトダイオードと、
    を備えることを特徴とする光検出装置。
JP2009147620A 2009-06-22 2009-06-22 積分回路および光検出装置 Active JP5296612B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2009147620A JP5296612B2 (ja) 2009-06-22 2009-06-22 積分回路および光検出装置
US13/379,126 US8717105B2 (en) 2009-06-22 2010-06-10 Amplifier circuit, integrating circuit, and light-detection device
KR1020117022670A KR101721271B1 (ko) 2009-06-22 2010-06-10 증폭 회로, 적분 회로, 및 광 검출 장치
EP10791976.3A EP2448116B1 (en) 2009-06-22 2010-06-10 Amplifier circuit, integrating circuit, and light-detection device
PCT/JP2010/059838 WO2010150658A1 (ja) 2009-06-22 2010-06-10 増幅回路、積分回路および光検出装置
CN201080027821.4A CN102460963B (zh) 2009-06-22 2010-06-10 放大电路、积分电路及光检测装置
TW099119738A TWI521863B (zh) 2009-06-22 2010-06-17 Integral circuit and light detection device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009147620A JP5296612B2 (ja) 2009-06-22 2009-06-22 積分回路および光検出装置

Publications (2)

Publication Number Publication Date
JP2011004326A JP2011004326A (ja) 2011-01-06
JP5296612B2 true JP5296612B2 (ja) 2013-09-25

Family

ID=43386430

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009147620A Active JP5296612B2 (ja) 2009-06-22 2009-06-22 積分回路および光検出装置

Country Status (7)

Country Link
US (1) US8717105B2 (ja)
EP (1) EP2448116B1 (ja)
JP (1) JP5296612B2 (ja)
KR (1) KR101721271B1 (ja)
CN (1) CN102460963B (ja)
TW (1) TWI521863B (ja)
WO (1) WO2010150658A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011004327A (ja) * 2009-06-22 2011-01-06 Hamamatsu Photonics Kk 積分回路および光検出装置
JP5973832B2 (ja) 2012-08-02 2016-08-23 株式会社堀場製作所 増幅器及び放射線検出器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4988954A (en) * 1989-04-28 1991-01-29 Crystal Semiconductor Corporation Low power output stage circuitry in an amplifier
JP3302030B2 (ja) * 1990-10-09 2002-07-15 株式会社東芝 バッファ回路
JP2728832B2 (ja) * 1992-09-18 1998-03-18 浜松ホトニクス株式会社 画像読取装置
US5363059A (en) * 1993-06-17 1994-11-08 Texas Instruments Incorporated Transconductance amplifier
US6107883A (en) * 1998-09-10 2000-08-22 Seiko Epson Corporation High gain, high speed rail-to-rail amplifier
CN1194469C (zh) * 2001-12-28 2005-03-23 北京六合万通微电子技术有限公司 低功耗的模拟信号采样保持电路
JP4526949B2 (ja) 2002-11-07 2010-08-18 キセニクス・ナムローゼ・フェンノートシャップ 赤外検出器用読出し回路
JP4356816B2 (ja) 2005-03-09 2009-11-04 三菱農機株式会社 移植機
JP2007036653A (ja) * 2005-07-27 2007-02-08 Oki Electric Ind Co Ltd 演算増幅器及びそれを用いた定電流発生回路
JP2007104358A (ja) * 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd Ｃｍｏｓ増幅装置
JP2008029098A (ja) * 2006-07-20 2008-02-07 Oki Electric Ind Co Ltd 昇圧回路
JP2008092272A (ja) * 2006-10-02 2008-04-17 New Japan Radio Co Ltd 増幅回路
KR20090015249A (ko) * 2007-08-08 2009-02-12 삼성전자주식회사 차동 증폭기, 및 상기 차동 증폭기의 신호들 증폭 방법, 및상기 차동 증폭기를 포함하는 디스플레이 구동 장치
JP4661876B2 (ja) * 2008-01-18 2011-03-30 ソニー株式会社 固体撮像素子、およびカメラシステム

Also Published As

Publication number Publication date
JP2011004326A (ja) 2011-01-06
US20130038393A1 (en) 2013-02-14
CN102460963B (zh) 2015-03-25
WO2010150658A1 (ja) 2010-12-29
TWI521863B (zh) 2016-02-11
KR20120036798A (ko) 2012-04-18
EP2448116A1 (en) 2012-05-02
TW201123712A (en) 2011-07-01
KR101721271B1 (ko) 2017-03-29
CN102460963A (zh) 2012-05-16
US8717105B2 (en) 2014-05-06
EP2448116B1 (en) 2019-01-16
EP2448116A4 (en) 2012-12-26

Similar Documents

Publication Publication Date Title
JP4683436B2 (ja) 光検出装置
US7391004B2 (en) Photo detecting apparatus
US8537259B2 (en) Photoelectric conversion circuit and solid state imaging device including same
US9270905B2 (en) Readout circuit, solid-state imaging apparatus, and method for driving readout circuit
WO2010150657A1 (ja) 積分回路および光検出装置
JP2018117350A (ja) イメージセンサー
JP2000310561A5 (ja)
JP4781985B2 (ja) 固体撮像装置
JP5296612B2 (ja) 積分回路および光検出装置
JP5157466B2 (ja) 固体撮像装置、及び、電子カメラ
JP4262020B2 (ja) 光検出装置
JP2008245057A (ja) アバランシェフォトダイオードの増倍率制御回路
JP7292054B2 (ja) 画素信号読み出し回路および積層型固体撮像装置
JP2005244506A (ja) 増幅回路、積分回路および光検出装置
JP7096390B2 (ja) リニアイメージセンサ
JP6205763B2 (ja) 光電変換装置及び画像生成装置
JP4499442B2 (ja) 積分回路および光検出装置
RU2356177C1 (ru) Схема считывания сигналов из ячеек матрицы фотодетекторов

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130613

R150 Certificate of patent or registration of utility model

Ref document number: 5296612

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150