JP2728832B2 - 画像読取装置 - Google Patents
画像読取装置Info
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- JP2728832B2 JP2728832B2 JP4249422A JP24942292A JP2728832B2 JP 2728832 B2 JP2728832 B2 JP 2728832B2 JP 4249422 A JP4249422 A JP 4249422A JP 24942292 A JP24942292 A JP 24942292A JP 2728832 B2 JP2728832 B2 JP 2728832B2
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Description
【０００１】
【産業上の利用分野】本発明は、原稿等の記録媒体に記
載された文字・記号等や各種被写体のイメージ情報をピ
クセル毎の２値化データとして読取るための画像読取装
置に関し、特に、読取り速度の向上を図った画像読取装
置に関する。
載された文字・記号等や各種被写体のイメージ情報をピ
クセル毎の２値化データとして読取るための画像読取装
置に関し、特に、読取り速度の向上を図った画像読取装
置に関する。
【０００２】
【従来の技術】近年、ファクシミリやコンピュータシス
テムにおけるＯＣＲ等の画像読取装置は、電荷転送デバ
イス（ＣＣＤ）やＭＯＳ型固体撮像素子等の固体イメー
ジセンサが広く使用されている。例えば、文字や記号等
のイメージ情報を含む原稿をＣＣＤが読取り、それによ
り得られたピクセル毎のピクセル信号を比較器が所定の
閾値と比較することによって２値化データに変換して、
半導体メモリ等に記憶させる構成となっている。又、不
鮮明なイメージ情報を鮮明化して読取るために、ディザ
処理等の信号処理を行うことが一般的となっている。
テムにおけるＯＣＲ等の画像読取装置は、電荷転送デバ
イス（ＣＣＤ）やＭＯＳ型固体撮像素子等の固体イメー
ジセンサが広く使用されている。例えば、文字や記号等
のイメージ情報を含む原稿をＣＣＤが読取り、それによ
り得られたピクセル毎のピクセル信号を比較器が所定の
閾値と比較することによって２値化データに変換して、
半導体メモリ等に記憶させる構成となっている。又、不
鮮明なイメージ情報を鮮明化して読取るために、ディザ
処理等の信号処理を行うことが一般的となっている。
【０００３】
【発明が解決しようとする課題】ところで、上記ファク
シミリやＯＣＲ等の画像読取装置では、高速通信や迅速
な信号処理を実現するために高速読取りが要求される
が、画像読取りの際には、ＣＣＤ等のイメージセンサが
イメージ情報の内容や種類に関わらず多数のピクセルを
順次にスキャンすると共に、順次に出力される読取信号
を比較器が論理“Ｈ”と“Ｌ”の２値化データに変換し
てメモリに書込むという処理を全てのピクセルに対応付
けて行うので、処理時間が長くなることが避けられなか
った。又、画像読取装置は、ＣＣＤ等のイメージセンサ
と２値化データを記憶するメモリ及び周辺回路等は各々
別個にシステム構成されて相互配線されていたので、装
置全体として大型になったりコスト高を招来するという
問題があった。
シミリやＯＣＲ等の画像読取装置では、高速通信や迅速
な信号処理を実現するために高速読取りが要求される
が、画像読取りの際には、ＣＣＤ等のイメージセンサが
イメージ情報の内容や種類に関わらず多数のピクセルを
順次にスキャンすると共に、順次に出力される読取信号
を比較器が論理“Ｈ”と“Ｌ”の２値化データに変換し
てメモリに書込むという処理を全てのピクセルに対応付
けて行うので、処理時間が長くなることが避けられなか
った。又、画像読取装置は、ＣＣＤ等のイメージセンサ
と２値化データを記憶するメモリ及び周辺回路等は各々
別個にシステム構成されて相互配線されていたので、装
置全体として大型になったりコスト高を招来するという
問題があった。
【０００４】本発明は、このような従来の課題に鑑みて
成されたものであり、固体イメージセンサによるイメー
ジ情報の読取りとその読取りで得られるデータを記憶部
に格納するという一連の処理を高速化することができる
画像読取装置を提供することを目的とする。
成されたものであり、固体イメージセンサによるイメー
ジ情報の読取りとその読取りで得られるデータを記憶部
に格納するという一連の処理を高速化することができる
画像読取装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、被写体像を光電変換する複数の受光
素子から成るピクセル群を有する受光領域と、該ピクセ
ル群の配列に対応する記憶領域を有する記憶部と、ピク
セル群に発生した各々のピクセル信号を順次に読出して
該記憶部の記憶領域にピクセル配列に対応させて記憶さ
せる読取制御部とを有する画像読取装置において、読取
制御部は、各々のピクセル信号を所定閾値と比較するこ
とにより２値化データに変換する比較器と、読取制御開
始前に前記記憶部の全ての記憶領域の内部データを所定
論理値にプリセットし、読取制御開始後は、比較器から
出力される２値化データが上記記憶部にプリセットされ
た論理値と等しいときは該記憶部への記憶処理を省略さ
せ、比較器から出力される２値化データが該記憶部にプ
リセットされた論理値と異なるときは該記憶部への記憶
処理を行わせると共に、これらの記憶処理に同期して上
記ピクセル群からの各々のピクセル信号の読出しタイミ
ングを制御するタイミングジェネレータとを具備する構
成とした。又、受光領域と記憶部及び読取制御部は同一
の半導体チップに一体に形成することとした。
るために本発明は、被写体像を光電変換する複数の受光
素子から成るピクセル群を有する受光領域と、該ピクセ
ル群の配列に対応する記憶領域を有する記憶部と、ピク
セル群に発生した各々のピクセル信号を順次に読出して
該記憶部の記憶領域にピクセル配列に対応させて記憶さ
せる読取制御部とを有する画像読取装置において、読取
制御部は、各々のピクセル信号を所定閾値と比較するこ
とにより２値化データに変換する比較器と、読取制御開
始前に前記記憶部の全ての記憶領域の内部データを所定
論理値にプリセットし、読取制御開始後は、比較器から
出力される２値化データが上記記憶部にプリセットされ
た論理値と等しいときは該記憶部への記憶処理を省略さ
せ、比較器から出力される２値化データが該記憶部にプ
リセットされた論理値と異なるときは該記憶部への記憶
処理を行わせると共に、これらの記憶処理に同期して上
記ピクセル群からの各々のピクセル信号の読出しタイミ
ングを制御するタイミングジェネレータとを具備する構
成とした。又、受光領域と記憶部及び読取制御部は同一
の半導体チップに一体に形成することとした。
【０００６】
【作用】このような構成を有する本発明によれば、予め
記憶部の全ての記憶領域に所定の論理値を記憶させてお
く初期化処理を行っておき、該論理値と同じ論理の２値
化データを読出したときは記憶部への書込みを省略して
次のピクセル信号の読出しを行うので、書込みを行わな
い分だけ読取り処理の速度を速くすることが可能とな
る。
記憶部の全ての記憶領域に所定の論理値を記憶させてお
く初期化処理を行っておき、該論理値と同じ論理の２値
化データを読出したときは記憶部への書込みを省略して
次のピクセル信号の読出しを行うので、書込みを行わな
い分だけ読取り処理の速度を速くすることが可能とな
る。
【０００７】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。まず、ファクシミリやＯＣＲ等に用られるＭＯＳ型
一次元ラインセンサを適用する実施例を説明する。かか
る一次元ラインセンサは、図１（ａ）に示すように、各
々がピクセル（画素）に相当する多数個ｎのフォトダイ
オードＰＤ1 〜ＰＤn とスイッチング素子としてのＭＯ
ＳＦＥＴ ｍ1 〜ｍn とを有する受光領域１と、ＭＯＳ
ＦＥＴ ｍ1 〜ｍnと同数の出力接点を有するシフトレ
ジスタ２を具備しており、各々のＭＯＳＦＥＴ ｍ1 〜
ｍn の一方のノードにフォトダイオードＰＤ1 〜ＰＤn
が接続されると共に他方のノードに信号出力線Ｌが共通
接続され、更に各々のゲートにシフトレジスタ２のスキ
ャニング制御信号ｂ1 〜ｂn が供給される構成となって
いる。
る。まず、ファクシミリやＯＣＲ等に用られるＭＯＳ型
一次元ラインセンサを適用する実施例を説明する。かか
る一次元ラインセンサは、図１（ａ）に示すように、各
々がピクセル（画素）に相当する多数個ｎのフォトダイ
オードＰＤ1 〜ＰＤn とスイッチング素子としてのＭＯ
ＳＦＥＴ ｍ1 〜ｍn とを有する受光領域１と、ＭＯＳ
ＦＥＴ ｍ1 〜ｍnと同数の出力接点を有するシフトレ
ジスタ２を具備しており、各々のＭＯＳＦＥＴ ｍ1 〜
ｍn の一方のノードにフォトダイオードＰＤ1 〜ＰＤn
が接続されると共に他方のノードに信号出力線Ｌが共通
接続され、更に各々のゲートにシフトレジスタ２のスキ
ャニング制御信号ｂ1 〜ｂn が供給される構成となって
いる。
【０００８】シフトレジスタ２は、スタートパルス信号
ＳＴを所定周波数の同期クロック信号φに同期してシフ
ト動作することにより、順次に論理“Ｈ”のスキャニン
グ制御信号ｂ1 〜ｂn を出力する。そして、論理“Ｈ”
となったスキャニング制御信号に対応するピクセルのＭ
ＯＳＦＥＴが導通状態となることにより、各ピクセルの
フォトダイオードのピクセル信号δが時系列的に読み出
される。
ＳＴを所定周波数の同期クロック信号φに同期してシフ
ト動作することにより、順次に論理“Ｈ”のスキャニン
グ制御信号ｂ1 〜ｂn を出力する。そして、論理“Ｈ”
となったスキャニング制御信号に対応するピクセルのＭ
ＯＳＦＥＴが導通状態となることにより、各ピクセルの
フォトダイオードのピクセル信号δが時系列的に読み出
される。
【０００９】更に、かかる受光領域１とシフトレジスタ
２を有する一次元ラインセンサは、図２（ａ）に示す読
出制御回路によって制御されている。即ち、タイミング
ジェネレータ３は、シフトレジスタ２に供給するスター
トパルス信号ＳＴと同期クロック信号φと、後述するリ
セット信号ＲＳ及びメモリ制御信号ＷＥとプリセット信
号ＰＳを、高周波の基本クロック信号ＣＫに基いて発生
する。
２を有する一次元ラインセンサは、図２（ａ）に示す読
出制御回路によって制御されている。即ち、タイミング
ジェネレータ３は、シフトレジスタ２に供給するスター
トパルス信号ＳＴと同期クロック信号φと、後述するリ
セット信号ＲＳ及びメモリ制御信号ＷＥとプリセット信
号ＰＳを、高周波の基本クロック信号ＣＫに基いて発生
する。
【００１０】出力増幅回路４は、例えばソースフォロワ
形の増幅器５の入出力接点間に容量素子ＣとＭＯＳＦＥ
Ｔ６とが並列接続し、ＭＯＳＦＥＴ６は同期クロック信
号φに同期したリセット信号ＲＳに同期して導通・非導
通状態を繰返す。よって、同期クロック信号φに同期し
て信号出力線Ｌに発生するピクセル信号δはインピーダ
ンス変換されて容量素子Ｃに一旦保持され、電圧値のピ
クセル信号ｅとなって出力される。又、リセット信号Ｒ
Ｓに同期してＭＯＳＦＥＴ６が導通状態となることによ
り容量素子Ｃの蓄積電荷が放電されてリセット状態が設
定されるので、ピクセル毎のピクセル信号ｅが時系列的
に発生する。
形の増幅器５の入出力接点間に容量素子ＣとＭＯＳＦＥ
Ｔ６とが並列接続し、ＭＯＳＦＥＴ６は同期クロック信
号φに同期したリセット信号ＲＳに同期して導通・非導
通状態を繰返す。よって、同期クロック信号φに同期し
て信号出力線Ｌに発生するピクセル信号δはインピーダ
ンス変換されて容量素子Ｃに一旦保持され、電圧値のピ
クセル信号ｅとなって出力される。又、リセット信号Ｒ
Ｓに同期してＭＯＳＦＥＴ６が導通状態となることによ
り容量素子Ｃの蓄積電荷が放電されてリセット状態が設
定されるので、ピクセル毎のピクセル信号ｅが時系列的
に発生する。
【００１１】比較器７は、非反転入力接点に所定の閾値
電圧Ｖref 、反転入力接点にピクセル信号ｅが夫々印加
され、ピクセル信号ｅが閾値電圧Ｖref より小さな値
（即ち、ｅ＜Ｖref ）のときは論理“Ｈ”、逆にピクセ
ル信号ｅが閾値電圧Ｖref より大きな値（即ち、ｅ≧Ｖ
ref ）のときは論理“Ｌ”となる２値化データＥを出力
してタイミングジェネレータ３に供給する。
電圧Ｖref 、反転入力接点にピクセル信号ｅが夫々印加
され、ピクセル信号ｅが閾値電圧Ｖref より小さな値
（即ち、ｅ＜Ｖref ）のときは論理“Ｈ”、逆にピクセ
ル信号ｅが閾値電圧Ｖref より大きな値（即ち、ｅ≧Ｖ
ref ）のときは論理“Ｌ”となる２値化データＥを出力
してタイミングジェネレータ３に供給する。
【００１２】半導体メモリ（ＳＲＡＭ等）から成る記憶
部８は、シフトレジスタ２のスキャニング制御信号ｂ1
〜ｂn によってアドレス指定されるピクセル数ｎと同数
の記憶領域を備え、メモリ制御信号ＷＥが論理“Ｈ”と
なったとき、論理“Ｈ”のスキャニング制御信号で指定
された記憶領域に２値化データＥを記憶する。又、タイ
ミングジェネレータ３から供給されるプリセット信号Ｐ
Ｓに同期して全ての記憶領域の内容を論理“Ｈ”にプリ
セットする。尚、図示しないが、記憶部８に記憶された
データは他のデータ読出回路によって読出されるように
なっている。
部８は、シフトレジスタ２のスキャニング制御信号ｂ1
〜ｂn によってアドレス指定されるピクセル数ｎと同数
の記憶領域を備え、メモリ制御信号ＷＥが論理“Ｈ”と
なったとき、論理“Ｈ”のスキャニング制御信号で指定
された記憶領域に２値化データＥを記憶する。又、タイ
ミングジェネレータ３から供給されるプリセット信号Ｐ
Ｓに同期して全ての記憶領域の内容を論理“Ｈ”にプリ
セットする。尚、図示しないが、記憶部８に記憶された
データは他のデータ読出回路によって読出されるように
なっている。
【００１３】更にタイミングジェネレータ３中、同期ク
ロック信号φとメモリ制御信号ＷＥを形成するための回
路を図２（ｂ）に基いて詳述すると、基本クロック信号
ＣＫがクロック入力接点に供給されて１／２分周器を構
成する第１のＤ型フリップフロップ回路３ａと、フリッ
プフロップ回路３ａの１／２分周出力とインバータ３ｂ
を介して入力される２値化データＥの反転信号との論理
積処理を行うＡＮＤゲート３ｃと、基本クロック信号Ｃ
Ｋと２値化データＥとの論理積処理を行うＡＮＤゲート
３ｄと、ＡＮＤゲート３ｃ，３ｄの出力の反転論理和を
出力するＮＯＲゲート３ｅと、ＮＯＲゲート３ｅの出力
がクロック入力接点に供給されて１／２分周器を構成す
る第２のＤ型フリップフロップ回路３ｆを備えている。
そして、インバータ３ｂの出力、即ち２値化データＥの
反転信号がメモリ制御信号ＷＥとなり、第２のＤ型フリ
ップフロップ回路３ｆの非反転出力接点に発生する信号
が同期クロック信号φとなっている。
ロック信号φとメモリ制御信号ＷＥを形成するための回
路を図２（ｂ）に基いて詳述すると、基本クロック信号
ＣＫがクロック入力接点に供給されて１／２分周器を構
成する第１のＤ型フリップフロップ回路３ａと、フリッ
プフロップ回路３ａの１／２分周出力とインバータ３ｂ
を介して入力される２値化データＥの反転信号との論理
積処理を行うＡＮＤゲート３ｃと、基本クロック信号Ｃ
Ｋと２値化データＥとの論理積処理を行うＡＮＤゲート
３ｄと、ＡＮＤゲート３ｃ，３ｄの出力の反転論理和を
出力するＮＯＲゲート３ｅと、ＮＯＲゲート３ｅの出力
がクロック入力接点に供給されて１／２分周器を構成す
る第２のＤ型フリップフロップ回路３ｆを備えている。
そして、インバータ３ｂの出力、即ち２値化データＥの
反転信号がメモリ制御信号ＷＥとなり、第２のＤ型フリ
ップフロップ回路３ｆの非反転出力接点に発生する信号
が同期クロック信号φとなっている。
【００１４】ここで、２値化データＥが論理“Ｌ”とな
るときは、ＡＮＤゲート３ｄの出力論理が“Ｌ”とな
り、一方のＡＮＤゲート３ｃが第１のＤ型フリップフロ
ップ回路３ａの出力信号Ｑ１をＮＯＲゲート３ｅを介し
て第２のＤ型フリップフロップ回路３ｆに転送するの
で、同期クロック信号φは基本クロック信号ＣＫを１／
４分周した周期となり、更にメモリ制御信号ＷＥが論理
“Ｈ”となる。逆に、２値化データＥが論理“Ｈ”とな
るときは、ＡＮＤゲート３ｃの出力論理が“Ｌ”とな
り、一方のＡＮＤゲート３ｄが基本クロック信号ＣＫを
ＮＯＲゲート３ｅを介して第２のＤ型フリップフロップ
回路３ｆに転送するので、同期クロック信号φは基本ク
ロック信号ＣＫを１／２分周した周期となり、更に、メ
モリ制御信号ＷＥが論理“Ｌ”となる。
るときは、ＡＮＤゲート３ｄの出力論理が“Ｌ”とな
り、一方のＡＮＤゲート３ｃが第１のＤ型フリップフロ
ップ回路３ａの出力信号Ｑ１をＮＯＲゲート３ｅを介し
て第２のＤ型フリップフロップ回路３ｆに転送するの
で、同期クロック信号φは基本クロック信号ＣＫを１／
４分周した周期となり、更にメモリ制御信号ＷＥが論理
“Ｈ”となる。逆に、２値化データＥが論理“Ｈ”とな
るときは、ＡＮＤゲート３ｃの出力論理が“Ｌ”とな
り、一方のＡＮＤゲート３ｄが基本クロック信号ＣＫを
ＮＯＲゲート３ｅを介して第２のＤ型フリップフロップ
回路３ｆに転送するので、同期クロック信号φは基本ク
ロック信号ＣＫを１／２分周した周期となり、更に、メ
モリ制御信号ＷＥが論理“Ｌ”となる。
【００１５】このように、２値化データＥの論理に応じ
て、メモリ制御信号ＷＥと同期クロック信号φを変化さ
せるようにしたのは次の理由による。例えば、ファクシ
ミリやＯＣＲ等の原稿読取り用の画像読取装置にこの読
出制御回路を適用した場合に、例えば、白地や白部分を
読取ったときの論理“Ｌ”となる２値化データＥを記憶
部８に記憶させないようにするために、メモリ制御信号
ＷＥを論理“Ｌ”に設定すると共に、このときは記憶部
８が書込み動作しないのであるから、アドレス指定して
から２値化データＥを書込むまでの所要時間（アドレス
アクセスタイム）τAWよりも短い周期の同期クロック信
号φを設定して、シフトレジスタ２のシフト動作のみを
行わせるようにしている。一方、文字や記号等の記憶す
べき情報を読取ったときの論理“Ｈ”となる２値化デー
タＥを記憶部８に記憶させるためには、メモリ制御信号
ＷＥを論理“Ｈ”に設定すると共に、書込みに必要なア
ドレスアクセスタイムτAWに等しいか僅かに長い周期の
同期クロック信号φを設定して、書込みを実現すると同
時に、シフトレジスタ２のシフト動作を行わせるように
している。但し、この実施例では、基本クロック信号Ｃ
Ｋの４倍周期を書込み可能な時間τAWに設定する構成と
しているが、この手段を適用する場合に限らず、他の回
路構成によって時間τAWのメモリ制御信号ＷＥを設定す
るようにしてもよい。又、記憶部８が記憶を行わないと
きは、シフトレジスタ２のシフト動作に必要な最小時
間、及び容量素子Ｃの充放電動作に必要な最小時間等、
読出制御回路の動作にとって必要な最小時間が確保され
得る最小限度の周期のメモリ制御信号ＷＥを適用するこ
とが望ましい。
て、メモリ制御信号ＷＥと同期クロック信号φを変化さ
せるようにしたのは次の理由による。例えば、ファクシ
ミリやＯＣＲ等の原稿読取り用の画像読取装置にこの読
出制御回路を適用した場合に、例えば、白地や白部分を
読取ったときの論理“Ｌ”となる２値化データＥを記憶
部８に記憶させないようにするために、メモリ制御信号
ＷＥを論理“Ｌ”に設定すると共に、このときは記憶部
８が書込み動作しないのであるから、アドレス指定して
から２値化データＥを書込むまでの所要時間（アドレス
アクセスタイム）τAWよりも短い周期の同期クロック信
号φを設定して、シフトレジスタ２のシフト動作のみを
行わせるようにしている。一方、文字や記号等の記憶す
べき情報を読取ったときの論理“Ｈ”となる２値化デー
タＥを記憶部８に記憶させるためには、メモリ制御信号
ＷＥを論理“Ｈ”に設定すると共に、書込みに必要なア
ドレスアクセスタイムτAWに等しいか僅かに長い周期の
同期クロック信号φを設定して、書込みを実現すると同
時に、シフトレジスタ２のシフト動作を行わせるように
している。但し、この実施例では、基本クロック信号Ｃ
Ｋの４倍周期を書込み可能な時間τAWに設定する構成と
しているが、この手段を適用する場合に限らず、他の回
路構成によって時間τAWのメモリ制御信号ＷＥを設定す
るようにしてもよい。又、記憶部８が記憶を行わないと
きは、シフトレジスタ２のシフト動作に必要な最小時
間、及び容量素子Ｃの充放電動作に必要な最小時間等、
読出制御回路の動作にとって必要な最小時間が確保され
得る最小限度の周期のメモリ制御信号ＷＥを適用するこ
とが望ましい。
【００１６】次に、かかる構成の一次元ラインセンサと
読取制御回路の動作を図３のタイミングチャートに基い
て説明する。尚、同図において、周期ＴH は、一次元ラ
インセンサの全フォトダイオードＰＤ1 〜ＰＤn からピ
クセル信号δを読出して記憶部８に記憶させるまでの１
周期分の処理期間を示し、周期τR は記憶部８の全ての
記憶内容を論理“Ｈ”にプリセットするための初期化期
間である。
読取制御回路の動作を図３のタイミングチャートに基い
て説明する。尚、同図において、周期ＴH は、一次元ラ
インセンサの全フォトダイオードＰＤ1 〜ＰＤn からピ
クセル信号δを読出して記憶部８に記憶させるまでの１
周期分の処理期間を示し、周期τR は記憶部８の全ての
記憶内容を論理“Ｈ”にプリセットするための初期化期
間である。
【００１７】まず、初期化期間τR において、タイミン
グジェネレータ３から論理“Ｈ”のプリセット信号ＰＳ
及びメモリ制御信号ＷＥにより記憶部８の全内部データ
が論理“Ｈ”にプリセットされ、更に、論理“Ｈ”のリ
セット信号ＲＳに同期してＭＯＳＦＥＴ６が導通状態と
なることにより容量素子Ｃの不要電荷が放電される。
グジェネレータ３から論理“Ｈ”のプリセット信号ＰＳ
及びメモリ制御信号ＷＥにより記憶部８の全内部データ
が論理“Ｈ”にプリセットされ、更に、論理“Ｈ”のリ
セット信号ＲＳに同期してＭＯＳＦＥＴ６が導通状態と
なることにより容量素子Ｃの不要電荷が放電される。
【００１８】次に、周期ＴH の開始時点で論理“Ｈ”の
スタートパルス信号ＳＴがシフトレジスタ２に供給さ
れ、更に基本クロック信号ＣＫに同期した同期クロック
信号φに同期してシフトレジスタ２がスタートパルス信
号ＳＴを順次にシフトし、スキャニング制御信号ｂ1 〜
ｂn を発生する。そして、ＭＯＳＦＥＴ ｍ1 〜ｍn の
内、論理“Ｈ”となるスキャニング制御信号に対応する
ＭＯＳＦＥＴのみが導通状態となることにより、各々の
フォトダイオードＰＤ1 〜ＰＤn に発生したピクセル信
号δが時系列的に信号出力線Ｌを介して出力増幅回路４
へ出力される。
スタートパルス信号ＳＴがシフトレジスタ２に供給さ
れ、更に基本クロック信号ＣＫに同期した同期クロック
信号φに同期してシフトレジスタ２がスタートパルス信
号ＳＴを順次にシフトし、スキャニング制御信号ｂ1 〜
ｂn を発生する。そして、ＭＯＳＦＥＴ ｍ1 〜ｍn の
内、論理“Ｈ”となるスキャニング制御信号に対応する
ＭＯＳＦＥＴのみが導通状態となることにより、各々の
フォトダイオードＰＤ1 〜ＰＤn に発生したピクセル信
号δが時系列的に信号出力線Ｌを介して出力増幅回路４
へ出力される。
【００１９】ここで、例えばファクシミリやＯＣＲに適
用されて、原稿に記載された文字や記号等を読取る場合
には、白地や白部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τW に示すように高くなり、文字
や記号等の黒の部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τB に示すように低くなる。比較
器７は、閾値電圧Ｖref とこれらのピクセル信号ｅとを
比較し、ｅ＜Ｖref のときは論理“Ｈ”、逆にｅ≧Ｖ
ref のときは論理“Ｌ”となる２値化データＥを出力す
る。そして、２値化データＥが論理“Ｈ”のときはメモ
リ制御信号ＷＥが論理“Ｌ”となるので２値化データＥ
は記憶部８に記憶されず、更に、同期クロック信号φの
周期が短くなるのでシフトレジスタ２による各々のピク
セルのスキャニング速度が速くなる。一方、２値化デー
タＥが論理“Ｌ”のときはメモリ制御信号ＷＥが論理
“Ｈ”となるので、書込みに必要な周期τAWの同期クロ
ック信号φが設定されて、シフトレジスタ２のスキャニ
ング制御信号で指定される記憶領域に論理“Ｌ”の２値
化データＥが記憶される。
用されて、原稿に記載された文字や記号等を読取る場合
には、白地や白部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τW に示すように高くなり、文字
や記号等の黒の部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τB に示すように低くなる。比較
器７は、閾値電圧Ｖref とこれらのピクセル信号ｅとを
比較し、ｅ＜Ｖref のときは論理“Ｈ”、逆にｅ≧Ｖ
ref のときは論理“Ｌ”となる２値化データＥを出力す
る。そして、２値化データＥが論理“Ｈ”のときはメモ
リ制御信号ＷＥが論理“Ｌ”となるので２値化データＥ
は記憶部８に記憶されず、更に、同期クロック信号φの
周期が短くなるのでシフトレジスタ２による各々のピク
セルのスキャニング速度が速くなる。一方、２値化デー
タＥが論理“Ｌ”のときはメモリ制御信号ＷＥが論理
“Ｈ”となるので、書込みに必要な周期τAWの同期クロ
ック信号φが設定されて、シフトレジスタ２のスキャニ
ング制御信号で指定される記憶領域に論理“Ｌ”の２値
化データＥが記憶される。
【００２０】全てのフォトダイオードＰＤ1 〜ＰＤn に
対してスキャニングして１列分のピクセル信号δの読取
りが完了すると、記憶部８の記憶データを読出し各種の
信号処理回路（図示せず）に供給される。そして、次の
ラインの画像読取りを行うときは、図３に示す周期τR
とＴH の処理が繰返される。
対してスキャニングして１列分のピクセル信号δの読取
りが完了すると、記憶部８の記憶データを読出し各種の
信号処理回路（図示せず）に供給される。そして、次の
ラインの画像読取りを行うときは、図３に示す周期τR
とＴH の処理が繰返される。
【００２１】このように、この実施例によれば、予め記
憶部８の全ての記憶領域に所定の論理データを記憶させ
ておく初期化処理を行っておき、該論理データと同じ論
理の２値化データを読出したときは記憶部８への書込み
を行わずにシフトレジスタ２のスキャニング速度を速
め、一方、該論理データとは反転論理の関係にあるピク
セル信号を読出したときは記憶部８への書込みを行うよ
うにしたので、上記の書込みを行わない分だけ読取り処
理の速度が速くなる。特に、原稿に記載されている文字
や記号、画像等の情報のみを読取るためのファクシミリ
やＯＣＲ等に適用されると、読取る必要の無い白地部分
の情報量に対して読取るべき文字等の情報量の方が少な
い場合が頻出することから、読取り速度が大幅に向上す
る。
憶部８の全ての記憶領域に所定の論理データを記憶させ
ておく初期化処理を行っておき、該論理データと同じ論
理の２値化データを読出したときは記憶部８への書込み
を行わずにシフトレジスタ２のスキャニング速度を速
め、一方、該論理データとは反転論理の関係にあるピク
セル信号を読出したときは記憶部８への書込みを行うよ
うにしたので、上記の書込みを行わない分だけ読取り処
理の速度が速くなる。特に、原稿に記載されている文字
や記号、画像等の情報のみを読取るためのファクシミリ
やＯＣＲ等に適用されると、読取る必要の無い白地部分
の情報量に対して読取るべき文字等の情報量の方が少な
い場合が頻出することから、読取り速度が大幅に向上す
る。
【００２２】尚、この実施例では、図１（ａ）に示す極
めて典型的な一次元ラインセンサを適用する場合を述べ
たがこれに限定されるものではない。例えば、図１
（ｂ）に示すように、各々のフォトダイオードＰＤ1 〜
ＰＤn に、更に容量素子ＣP1〜ＣPnとＭＯＳＦＥＴ ｑ
1 〜ｑn が備えられて、シフトレジスタ２からのスキャ
ニング制御信号ｂ1 〜ｂn によって導通・非導通の制御
が行われるＭＯＳＦＥＴｍ1 〜ｍn を介して信号出力線
Ｌに接続される構成の一次元ラインセンサについても同
様の制御を行うことによって高速の読取り処理を実現す
ることができる。但し、図１（ｂ）に示す一次元ライン
センサにあっては、タイミングジェネレータ３からＭＯ
ＳＦＥＴ ｑ1 〜ｑn を同時に導通・非導通の制御を行
うことにより、導通時には各々のフォトダイオードＰＤ
1 〜ＰＤn のピクセル信号を各々の容量素子ＣP1〜ＣPn
に同時転送させ、非導通時にはかかる転送を行わせるこ
となくフォトダイオードＰＤ1 〜ＰＤn に対して露光を
行わせる転送同期信号Ｍt を発生させるようにする。
尚、その導通タイミングは、例えば、図３中の初期化期
間τR 内か、各々のスキャニング制御信号ｂ1 〜ｂn が
論理“Ｈ”となる直前に設定される。このように図１
（ｂ）の一次元ラインセンサに適用されると、各フォト
ダイオードＰＤ1 〜ＰＤn の露光時間を制御することが
できると同時に、容量素子ＣP1〜ＣPnへのピクセル信号
の電荷蓄積容量が向上してダイナミックレンジの向上を
図ることができるという効果も得られる。
めて典型的な一次元ラインセンサを適用する場合を述べ
たがこれに限定されるものではない。例えば、図１
（ｂ）に示すように、各々のフォトダイオードＰＤ1 〜
ＰＤn に、更に容量素子ＣP1〜ＣPnとＭＯＳＦＥＴ ｑ
1 〜ｑn が備えられて、シフトレジスタ２からのスキャ
ニング制御信号ｂ1 〜ｂn によって導通・非導通の制御
が行われるＭＯＳＦＥＴｍ1 〜ｍn を介して信号出力線
Ｌに接続される構成の一次元ラインセンサについても同
様の制御を行うことによって高速の読取り処理を実現す
ることができる。但し、図１（ｂ）に示す一次元ライン
センサにあっては、タイミングジェネレータ３からＭＯ
ＳＦＥＴ ｑ1 〜ｑn を同時に導通・非導通の制御を行
うことにより、導通時には各々のフォトダイオードＰＤ
1 〜ＰＤn のピクセル信号を各々の容量素子ＣP1〜ＣPn
に同時転送させ、非導通時にはかかる転送を行わせるこ
となくフォトダイオードＰＤ1 〜ＰＤn に対して露光を
行わせる転送同期信号Ｍt を発生させるようにする。
尚、その導通タイミングは、例えば、図３中の初期化期
間τR 内か、各々のスキャニング制御信号ｂ1 〜ｂn が
論理“Ｈ”となる直前に設定される。このように図１
（ｂ）の一次元ラインセンサに適用されると、各フォト
ダイオードＰＤ1 〜ＰＤn の露光時間を制御することが
できると同時に、容量素子ＣP1〜ＣPnへのピクセル信号
の電荷蓄積容量が向上してダイナミックレンジの向上を
図ることができるという効果も得られる。
【００２３】次に、ＣＣＤ一次元ラインセンサを適用し
た実施例を図４及び図５に基いて説明する。尚、図４に
おいて図２と同一又は相当する部分を同一符号にて示
す。
た実施例を図４及び図５に基いて説明する。尚、図４に
おいて図２と同一又は相当する部分を同一符号にて示
す。
【００２４】この一次元ラインセンサは、各々がピクセ
ルに相当する多数個ｎのフォトダイオードＰＤ1 〜ＰＤ
n がトランスファゲートＴｇ1 〜Ｔｇn を介して水平転
送路１０に接続されると共に、水平転送路１０にはポリ
シリコン層から成る転送ゲート電極群が電荷転送方向に
沿って配列・形成された構造を有している。更に、各々
の転送ゲート電極の内、各々のトランスファゲートＴｇ
1 〜Ｔｇn に対応して設けられている転送ゲート電極に
は第２の転送パルス信号φ2 が印加され、残余の転送ゲ
ート電極には第１の転送パルス信号φ1 が印加され、駆
動回路１１がタイミングジェネレータ３から出力される
同期クロック信号φに同期して夫々の転送パルス信号φ
1 ，φ2 を形成するようになっており、この一次元ライ
ンセンサは所謂２相駆動方式が適用されている。尚、同
期クロック信号φは、タイミングジェネレータ３に内蔵
されている図２（ｂ）の回路によって発生される。又、
水平転送路１０の終端にはフローティングディフージョ
ン１０ａ等が形成され、電荷転送されてきたピクセル信
号δを、ＭＯＳＦＥＴ ＭＱ１と定電流源から成り且つ
リセット機能を有するソースフォロワ回路ＩＱへ出力す
るようになっている。アドレスカウンタ１２は、記憶部
８の記憶領域をアドレス制御するための同期クロック信
号φに同期したアドレスデータＡＤを発生する。又、Ｍ
ＯＳＦＥＴＭＱ２へのリセット信号ＲＳは、転送パルス
信号φ1 ，φ2 に同期して発生するようになっている。
ルに相当する多数個ｎのフォトダイオードＰＤ1 〜ＰＤ
n がトランスファゲートＴｇ1 〜Ｔｇn を介して水平転
送路１０に接続されると共に、水平転送路１０にはポリ
シリコン層から成る転送ゲート電極群が電荷転送方向に
沿って配列・形成された構造を有している。更に、各々
の転送ゲート電極の内、各々のトランスファゲートＴｇ
1 〜Ｔｇn に対応して設けられている転送ゲート電極に
は第２の転送パルス信号φ2 が印加され、残余の転送ゲ
ート電極には第１の転送パルス信号φ1 が印加され、駆
動回路１１がタイミングジェネレータ３から出力される
同期クロック信号φに同期して夫々の転送パルス信号φ
1 ，φ2 を形成するようになっており、この一次元ライ
ンセンサは所謂２相駆動方式が適用されている。尚、同
期クロック信号φは、タイミングジェネレータ３に内蔵
されている図２（ｂ）の回路によって発生される。又、
水平転送路１０の終端にはフローティングディフージョ
ン１０ａ等が形成され、電荷転送されてきたピクセル信
号δを、ＭＯＳＦＥＴ ＭＱ１と定電流源から成り且つ
リセット機能を有するソースフォロワ回路ＩＱへ出力す
るようになっている。アドレスカウンタ１２は、記憶部
８の記憶領域をアドレス制御するための同期クロック信
号φに同期したアドレスデータＡＤを発生する。又、Ｍ
ＯＳＦＥＴＭＱ２へのリセット信号ＲＳは、転送パルス
信号φ1 ，φ2 に同期して発生するようになっている。
【００２５】次に、かかるＣＣＤ一次元ラインセンサを
適用した画像読取装置の動作を図５に基いて説明する。
尚、同図において、周期ＴH は、一次元ラインセンサの
全フォトダイオードＰＤ1 〜ＰＤn からピクセル信号δ
を読出して記憶部８に記憶させるまでの１周期分の処理
期間を示し、周期τR は記憶部８の全ての記憶内容を論
理“Ｈ”にプリセットするための初期化期間である。
適用した画像読取装置の動作を図５に基いて説明する。
尚、同図において、周期ＴH は、一次元ラインセンサの
全フォトダイオードＰＤ1 〜ＰＤn からピクセル信号δ
を読出して記憶部８に記憶させるまでの１周期分の処理
期間を示し、周期τR は記憶部８の全ての記憶内容を論
理“Ｈ”にプリセットするための初期化期間である。
【００２６】まず、初期化期間τR において、タイミン
グジェネレータ３から出力される論理“Ｈ”のプリセッ
ト信号ＰＳ及びメモリ制御信号ＷＥによって記憶部８の
全内部データが論理“Ｈ”にプリセットされると共に、
論理“Ｈ”のリセット信号ＲＳに同期してＭＯＳＦＥＴ
ＭＱ２が導通状態となることによりフローティングディ
フュージョン１０ａがリセットされる。更に、転送パル
ス信号φ2 は所定の高電圧となることにより全てのトラ
ンスファゲートＴｇ1 〜Ｔｇn が導通状態となり、フォ
トダイオードＰＤ1 〜ＰＤn の全ピクセル信号（電荷）
がトランスファゲートＴｇ1 〜Ｔｇn を介して水平転送
路１０に並列転送される。
グジェネレータ３から出力される論理“Ｈ”のプリセッ
ト信号ＰＳ及びメモリ制御信号ＷＥによって記憶部８の
全内部データが論理“Ｈ”にプリセットされると共に、
論理“Ｈ”のリセット信号ＲＳに同期してＭＯＳＦＥＴ
ＭＱ２が導通状態となることによりフローティングディ
フュージョン１０ａがリセットされる。更に、転送パル
ス信号φ2 は所定の高電圧となることにより全てのトラ
ンスファゲートＴｇ1 〜Ｔｇn が導通状態となり、フォ
トダイオードＰＤ1 〜ＰＤn の全ピクセル信号（電荷）
がトランスファゲートＴｇ1 〜Ｔｇn を介して水平転送
路１０に並列転送される。
【００２７】次に、周期ＴH において、タイミングジェ
ネレータ３が図２（ｂ）の回路により、基本クロック信
号ＣＫに同期した同期クロック信号φを発生させ、駆動
回路１１が、同期クロック信号φと同位相の転送パルス
信号φ1 及び、位相が反転した転送パルス信号φ2 を発
生する。これにより、水平転送路１０には転送パルス信
号φ1 ，φ2 に同期して電荷転送用のポテンシャル井戸
が発生するので、ピクセル信号が終端側へ順次に転送さ
れる。
ネレータ３が図２（ｂ）の回路により、基本クロック信
号ＣＫに同期した同期クロック信号φを発生させ、駆動
回路１１が、同期クロック信号φと同位相の転送パルス
信号φ1 及び、位相が反転した転送パルス信号φ2 を発
生する。これにより、水平転送路１０には転送パルス信
号φ1 ，φ2 に同期して電荷転送用のポテンシャル井戸
が発生するので、ピクセル信号が終端側へ順次に転送さ
れる。
【００２８】ここで、例えばファクシミリやＯＣＲに適
用されて、原稿に記載された文字や記号等を読取る場合
には、白地や白部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τW に示すように高くなり、文字
や記号等の黒の部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τB に示すように低くなる。比較
器７は、閾値電圧Ｖref とこれらのピクセル信号ｅとを
比較し、ｅ＜Ｖref のときは論理“Ｈ”、逆にｅ≧Ｖ
ref のときは論理“Ｌ”となる２値化データＥを出力す
る。そして、２値化データＥが論理“Ｈ”のときはメモ
リ制御信号ＷＥが論理“Ｌ”となるので、記憶部８がア
ドレスカウンタ１２からのアドレスデータＡＤによって
指定されても、その指定記憶領域には２値化データＥが
記憶されず、更に、転送パルス信号φ1 ，φ2 の周期が
短くなるので、水平転送路１０の電荷転送速度が速くな
る。換言すれば、ピクセル信号δの読出し速度が速くな
る。一方、２値化データＥが論理“Ｌ”のときはメモリ
制御信号ＷＥが論理“Ｈ”となるので、書込みに必要な
周期τAWの同期クロック信号φが設定されて、アドレス
カウンタ１２からのアドレスデータＡＤによって指定さ
れる記憶領域に論理“Ｌ”の２値化データＥが記憶され
る。
用されて、原稿に記載された文字や記号等を読取る場合
には、白地や白部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τW に示すように高くなり、文字
や記号等の黒の部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τB に示すように低くなる。比較
器７は、閾値電圧Ｖref とこれらのピクセル信号ｅとを
比較し、ｅ＜Ｖref のときは論理“Ｈ”、逆にｅ≧Ｖ
ref のときは論理“Ｌ”となる２値化データＥを出力す
る。そして、２値化データＥが論理“Ｈ”のときはメモ
リ制御信号ＷＥが論理“Ｌ”となるので、記憶部８がア
ドレスカウンタ１２からのアドレスデータＡＤによって
指定されても、その指定記憶領域には２値化データＥが
記憶されず、更に、転送パルス信号φ1 ，φ2 の周期が
短くなるので、水平転送路１０の電荷転送速度が速くな
る。換言すれば、ピクセル信号δの読出し速度が速くな
る。一方、２値化データＥが論理“Ｌ”のときはメモリ
制御信号ＷＥが論理“Ｈ”となるので、書込みに必要な
周期τAWの同期クロック信号φが設定されて、アドレス
カウンタ１２からのアドレスデータＡＤによって指定さ
れる記憶領域に論理“Ｌ”の２値化データＥが記憶され
る。
【００２９】水平転送路１０が１ライン分の全てのピク
セル信号についての転送を完了すると、記憶部８の記憶
データを読出し各種の信号処理回路（図示せず）に供給
される。そして、次のラインの画像読取りを行うとき
は、図５に示す周期τR とＴHの処理が繰返される。
セル信号についての転送を完了すると、記憶部８の記憶
データを読出し各種の信号処理回路（図示せず）に供給
される。そして、次のラインの画像読取りを行うとき
は、図５に示す周期τR とＴHの処理が繰返される。
【００３０】このように、このＣＣＤ一次元ラインセン
サを適用した実施例によれば、予め記憶部８の全ての記
憶領域に所定の論理データを記憶させておく初期化処理
を行っておき、該論理データと同じ論理の２値化データ
を読出したときは記憶部８への書込みを行わず、一方、
該論理データとは反転論理の関係にある２値化データを
読出したときは記憶部８への書込みを行うようにしたの
で、上記の書込みを行わない分だけ読取り処理の速度を
高速化することができる。
サを適用した実施例によれば、予め記憶部８の全ての記
憶領域に所定の論理データを記憶させておく初期化処理
を行っておき、該論理データと同じ論理の２値化データ
を読出したときは記憶部８への書込みを行わず、一方、
該論理データとは反転論理の関係にある２値化データを
読出したときは記憶部８への書込みを行うようにしたの
で、上記の書込みを行わない分だけ読取り処理の速度を
高速化することができる。
【００３１】尚、この実施例では、２相駆動方式のＣＣ
Ｄについて説明したが、４相駆動方式等の他の駆動方式
を適用したものや、ＢＢＤ等の他の構造のものについて
も適用することができる。
Ｄについて説明したが、４相駆動方式等の他の駆動方式
を適用したものや、ＢＢＤ等の他の構造のものについて
も適用することができる。
【００３２】次に、ＭＯＳ型二次元固体撮像デバイスを
適用した実施例を図６〜図８に基いて説明する。まず、
かかる固体撮像デバイスの構成を説明すると、図６に示
すように、フォトダイオードと電荷転送用のＭＯＳＦＥ
Ｔとの対から成るピクセル群が所定配列に基いてマトリ
クス状に形成され、インタレース回路１５から延設され
た制御信号線Ｌa1，Ｌb1〜Ｌan，Ｌbnに各々のＭＯＳＦ
ＥＴのゲートが接続され、更に、各々のＭＯＳＦＥＴの
出力側ノードが接続される垂直信号線Ｖa1，Ｖb1，
Ｖa2，Ｖb2〜Ｖan，Ｖbnが、ＭＯＳＦＥＴ ｍa1，
ｍb1，ｍa2，ｍb2〜ｍan，ｍbnを介して信号出力線Ｌ
ａ，Ｌｂに接続されている。水平走査回路１６はスター
トパルス信号ＳH を所定周波数の同期クロック信号φH
に同期してシフト動作するシフトレジスタから成り、各
々のスキャニング制御信号ｈ1 〜ｈn をＭＯＳＦＥＴ
ｍa1，ｍb1，ｍa2，ｍb2〜ｍan，ｍbnに供給するように
配線されている。垂直走査回路１７は、スタートパルス
信号ＳV を所定周波数の同期クロック信号φV に同期し
てシフト動作するシフトレジスタから成り、各々のスキ
ャニング制御信号ｖ1 〜ｖn をインタレース回路１５に
供給する。そして、インタレース回路１５がフィールド
切換制御信号ＣＨに同期して切換え動作することによ
り、奇数フィールド走査読出期間Ｔａではスキャニング
制御信号ｖ1 〜ｖn を垂直信号線Ｖa1，Ｖa2〜Ｖanへ転
送し、偶数フィールド走査読出期間Ｔｂではスキャニン
グ制御信号ｖ1 〜ｖn を垂直信号線Ｖb1，Ｖb2〜Ｖbnへ
転送することにより、２回のフィールド走査読出によっ
て１フレーム画分のピクセル信号を読み出すようになっ
ている。
適用した実施例を図６〜図８に基いて説明する。まず、
かかる固体撮像デバイスの構成を説明すると、図６に示
すように、フォトダイオードと電荷転送用のＭＯＳＦＥ
Ｔとの対から成るピクセル群が所定配列に基いてマトリ
クス状に形成され、インタレース回路１５から延設され
た制御信号線Ｌa1，Ｌb1〜Ｌan，Ｌbnに各々のＭＯＳＦ
ＥＴのゲートが接続され、更に、各々のＭＯＳＦＥＴの
出力側ノードが接続される垂直信号線Ｖa1，Ｖb1，
Ｖa2，Ｖb2〜Ｖan，Ｖbnが、ＭＯＳＦＥＴ ｍa1，
ｍb1，ｍa2，ｍb2〜ｍan，ｍbnを介して信号出力線Ｌ
ａ，Ｌｂに接続されている。水平走査回路１６はスター
トパルス信号ＳH を所定周波数の同期クロック信号φH
に同期してシフト動作するシフトレジスタから成り、各
々のスキャニング制御信号ｈ1 〜ｈn をＭＯＳＦＥＴ
ｍa1，ｍb1，ｍa2，ｍb2〜ｍan，ｍbnに供給するように
配線されている。垂直走査回路１７は、スタートパルス
信号ＳV を所定周波数の同期クロック信号φV に同期し
てシフト動作するシフトレジスタから成り、各々のスキ
ャニング制御信号ｖ1 〜ｖn をインタレース回路１５に
供給する。そして、インタレース回路１５がフィールド
切換制御信号ＣＨに同期して切換え動作することによ
り、奇数フィールド走査読出期間Ｔａではスキャニング
制御信号ｖ1 〜ｖn を垂直信号線Ｖa1，Ｖa2〜Ｖanへ転
送し、偶数フィールド走査読出期間Ｔｂではスキャニン
グ制御信号ｖ1 〜ｖn を垂直信号線Ｖb1，Ｖb2〜Ｖbnへ
転送することにより、２回のフィールド走査読出によっ
て１フレーム画分のピクセル信号を読み出すようになっ
ている。
【００３３】更に、かかる固体撮像デバイスは図７に示
す読出制御回路によって読出し制御が成される。尚、同
図において図２と同一又は相当する部分を同一符号で示
している。即ち、信号出力線Ｌａ，Ｌｂの夫々に、図２
中の出力増幅器４と同一構成の出力増幅器４ａ，４ｂが
接続され、更に出力増幅器４ａ，４ｂの出力接点がマル
チプレクサ１８を介して比較器７の反転入力接点に接続
されている。マルチプレクサ１８はフィールド切換制御
信号ＣＨに同期して切換え動作を行い、出力増幅器４
ａ，４ｂに接続されている各々のＭＯＳＦＥＴはリセッ
ト信号ＲＳに同期して導通・非導通状態となる。比較器
７は非反転出力接点に印加されている閾値電圧Ｖref と
マルチプレクサ１８から転送されるピクセル信号ｅとを
比較して２値化データＥを発生してタイミングジェネレ
ータ３及び記憶部８に供給する。タイミングジェネレー
タ３は、水平走査回路１６の動作を制御するための信号
ＳH，φH と垂直走査回路１７の動作を制御するための
信号ＳV ，φV と、インタレース回路１５を制御する等
のための信号ＣＨと、記憶部８を制御するためのプリセ
ット信号ＰＳ及びメモリ制御信号ＷＥ及びアドレスカウ
ンタ１２の同期を取るための同期クロック信号φ、及び
リセット信号ＲＳを、２値化データＥ及び基本クロック
信号ＣＫに同期して形成する。
す読出制御回路によって読出し制御が成される。尚、同
図において図２と同一又は相当する部分を同一符号で示
している。即ち、信号出力線Ｌａ，Ｌｂの夫々に、図２
中の出力増幅器４と同一構成の出力増幅器４ａ，４ｂが
接続され、更に出力増幅器４ａ，４ｂの出力接点がマル
チプレクサ１８を介して比較器７の反転入力接点に接続
されている。マルチプレクサ１８はフィールド切換制御
信号ＣＨに同期して切換え動作を行い、出力増幅器４
ａ，４ｂに接続されている各々のＭＯＳＦＥＴはリセッ
ト信号ＲＳに同期して導通・非導通状態となる。比較器
７は非反転出力接点に印加されている閾値電圧Ｖref と
マルチプレクサ１８から転送されるピクセル信号ｅとを
比較して２値化データＥを発生してタイミングジェネレ
ータ３及び記憶部８に供給する。タイミングジェネレー
タ３は、水平走査回路１６の動作を制御するための信号
ＳH，φH と垂直走査回路１７の動作を制御するための
信号ＳV ，φV と、インタレース回路１５を制御する等
のための信号ＣＨと、記憶部８を制御するためのプリセ
ット信号ＰＳ及びメモリ制御信号ＷＥ及びアドレスカウ
ンタ１２の同期を取るための同期クロック信号φ、及び
リセット信号ＲＳを、２値化データＥ及び基本クロック
信号ＣＫに同期して形成する。
【００３４】次に、かかる２次元固体撮像デバイスを適
用した画像読取装置の動作を図８に基いて説明する。
尚、同図において、周期ＴH は１水平走査期間における
読出し動作を示し、周期τR は記憶部８の全ての記憶内
容を論理“Ｈ”にプリセットするための初期化期間であ
る。更に、奇数フィールド走査における２水平走査期間
の動作を代表して示している。
用した画像読取装置の動作を図８に基いて説明する。
尚、同図において、周期ＴH は１水平走査期間における
読出し動作を示し、周期τR は記憶部８の全ての記憶内
容を論理“Ｈ”にプリセットするための初期化期間であ
る。更に、奇数フィールド走査における２水平走査期間
の動作を代表して示している。
【００３５】まず、初期化期間τR において、タイミン
グジェネレータ３から出力される論理“Ｈ”のプリセッ
ト信号ＰＳ及びメモリ制御信号ＷＥによって記憶部８の
全内部データが論理“Ｈ”にプリセットされると共に、
論理“Ｈ”のリセット信号ＲＳに同期して出力増幅器４
ａ，４ｂ内のＭＯＳＦＥＴが導通状態となることにより
不要電荷が放電される。
グジェネレータ３から出力される論理“Ｈ”のプリセッ
ト信号ＰＳ及びメモリ制御信号ＷＥによって記憶部８の
全内部データが論理“Ｈ”にプリセットされると共に、
論理“Ｈ”のリセット信号ＲＳに同期して出力増幅器４
ａ，４ｂ内のＭＯＳＦＥＴが導通状態となることにより
不要電荷が放電される。
【００３６】次に、周期ＴH において、フィールド切換
え制御信号ＣＨが所定の論理値となることによりインタ
レース回路１５とマルチプレクサ１８が所定のフィール
ド設定を行う。更に、タイミングジェネレータ３が図２
（ｂ）の回路により、基本クロック信号ＣＫに同期し且
つ２値化データＥの論理に応じて周期が変化する同期ク
ロック信号φを発生させ、水平走査回路１６及び垂直走
査回路１７が各々のスタートパルス信号ＳH ，ＳV をシ
フトすることによって、水平走査のためのスキャニング
制御信号ｈ1 〜ｈn と垂直走査のためのスキャニング制
御信号ｖ1 〜ｖn を発生して、各々のピクセルのフォト
ダイオードに発生したピクセル信号δを、出力増幅器４
ａへ出力させる。尚、同期クロック信号φV は、水平走
査回路１６が１水平ライン分の全ピクセル信号をスキャ
ンする毎に反転する矩形波であるので、上記フィールド
走査読出しが実現される。
え制御信号ＣＨが所定の論理値となることによりインタ
レース回路１５とマルチプレクサ１８が所定のフィール
ド設定を行う。更に、タイミングジェネレータ３が図２
（ｂ）の回路により、基本クロック信号ＣＫに同期し且
つ２値化データＥの論理に応じて周期が変化する同期ク
ロック信号φを発生させ、水平走査回路１６及び垂直走
査回路１７が各々のスタートパルス信号ＳH ，ＳV をシ
フトすることによって、水平走査のためのスキャニング
制御信号ｈ1 〜ｈn と垂直走査のためのスキャニング制
御信号ｖ1 〜ｖn を発生して、各々のピクセルのフォト
ダイオードに発生したピクセル信号δを、出力増幅器４
ａへ出力させる。尚、同期クロック信号φV は、水平走
査回路１６が１水平ライン分の全ピクセル信号をスキャ
ンする毎に反転する矩形波であるので、上記フィールド
走査読出しが実現される。
【００３７】ここで、例えばファクシミリやＯＣＲに適
用されて、原稿に記載された文字や記号等を二次元的に
撮像して読取る場合には、白地や白部分を読取ったとき
のピクセル信号ｅの電圧は、同図中の期間τW に示すよ
うに高くなり、文字や記号等の黒の部分を読取ったとき
のピクセル信号ｅの電圧は、同図中の期間τB に示すよ
うに低くなる。比較器７は、閾値電圧Ｖref とこれらの
ピクセル信号ｅとを比較し、ｅ＜Ｖref のときは論理
“Ｈ”、逆にｅ≧Ｖref のときは論理“Ｌ”となる２値
化データＥを出力する。そして、２値化データＥが論理
“Ｈ”のときはメモリ制御信号ＷＥが論理“Ｌ”となる
ので、記憶部８がアドレスカウンタ１２からのアドレス
データＡＤによって指定されてもその指定記憶領域には
２値化データＥが記憶されず、更に、同期クロック信号
φH の周期が短くなるので、１水平ラインの読出し速度
が速くなる。一方、２値化データＥが論理“Ｌ”のとき
はメモリ制御信号ＷＥが論理“Ｈ”となるので、書込み
に必要な周期τAWの同期クロック信号φが設定されて、
アドレスカウンタ１２からのアドレスデータＡＤによっ
て指定される記憶領域に論理“Ｌ”の２値化データＥが
記憶される。
用されて、原稿に記載された文字や記号等を二次元的に
撮像して読取る場合には、白地や白部分を読取ったとき
のピクセル信号ｅの電圧は、同図中の期間τW に示すよ
うに高くなり、文字や記号等の黒の部分を読取ったとき
のピクセル信号ｅの電圧は、同図中の期間τB に示すよ
うに低くなる。比較器７は、閾値電圧Ｖref とこれらの
ピクセル信号ｅとを比較し、ｅ＜Ｖref のときは論理
“Ｈ”、逆にｅ≧Ｖref のときは論理“Ｌ”となる２値
化データＥを出力する。そして、２値化データＥが論理
“Ｈ”のときはメモリ制御信号ＷＥが論理“Ｌ”となる
ので、記憶部８がアドレスカウンタ１２からのアドレス
データＡＤによって指定されてもその指定記憶領域には
２値化データＥが記憶されず、更に、同期クロック信号
φH の周期が短くなるので、１水平ラインの読出し速度
が速くなる。一方、２値化データＥが論理“Ｌ”のとき
はメモリ制御信号ＷＥが論理“Ｈ”となるので、書込み
に必要な周期τAWの同期クロック信号φが設定されて、
アドレスカウンタ１２からのアドレスデータＡＤによっ
て指定される記憶領域に論理“Ｌ”の２値化データＥが
記憶される。
【００３８】このようにして奇数フィールドのピクセル
信号の読出しが完了すると、フィールド切換え制御信号
ＣＨが反転して偶数フィールドの読出しが設定され、マ
ルチプレクサ１８は出力増幅器４ｂ側へ切換わる。そし
て、奇数フィールドの読出しと同様の読出し動作が行わ
れる。
信号の読出しが完了すると、フィールド切換え制御信号
ＣＨが反転して偶数フィールドの読出しが設定され、マ
ルチプレクサ１８は出力増幅器４ｂ側へ切換わる。そし
て、奇数フィールドの読出しと同様の読出し動作が行わ
れる。
【００３９】次に、奇数及び偶数フィールドの読出しに
よって１フレーム画相当のピクセルデータが記憶部８に
格納されると、記憶部８の記憶データを読出し各種の信
号処理回路（図示せず）に供給される。そして、次の画
像読取りを行うときは、図８に示す周期τR とＴH の処
理が繰返される。
よって１フレーム画相当のピクセルデータが記憶部８に
格納されると、記憶部８の記憶データを読出し各種の信
号処理回路（図示せず）に供給される。そして、次の画
像読取りを行うときは、図８に示す周期τR とＴH の処
理が繰返される。
【００４０】このように、この二次元固体撮像デバイス
を適用した実施例によれば、予め記憶部８の全ての記憶
領域に所定の論理データを記憶させておく初期化処理を
行っておき、該論理データと同じ論理のピクセル信号を
読出したときは記憶部８への書込みを行わず、一方、該
論理データとは反転論理の関係にあるピクセル信号を読
出したときは記憶部８への書込みを行うようにしたの
で、上記の書込みを行わない分だけ読取り処理の速度を
高速化することができる。
を適用した実施例によれば、予め記憶部８の全ての記憶
領域に所定の論理データを記憶させておく初期化処理を
行っておき、該論理データと同じ論理のピクセル信号を
読出したときは記憶部８への書込みを行わず、一方、該
論理データとは反転論理の関係にあるピクセル信号を読
出したときは記憶部８への書込みを行うようにしたの
で、上記の書込みを行わない分だけ読取り処理の速度を
高速化することができる。
【００４１】尚、図６及び図７に構成を示したこの実施
例では、インターレースを行って、２本の信号出力線Ｌ
ａ，Ｌｂを介して信号続出しを行うようにしたので、夫
々の信号続出線Ｌａ，Ｌｂ毎に出力増幅器４ａ，４ｂを
接続してマルチプレクサ１８で交互に切換える構造とな
っているが、かかる構成に限定されるものではない。即
ち、インターレースを行わない場合には、信号出力線は
１本でよく、更にかかる信号出力線に対して１個の出力
増幅器を接続し、マルチプレクサ１８を省略して直接に
出力増幅器の出力を比較器７に供給するようにしてもよ
い。又、インターレースを行う場合にあっても、周知技
術によって、信号出力線を１本とすると共に、マルチプ
レクサ１８を省略して直接に出力増幅器の出力を比較器
７に供給するようにしてもよい。
例では、インターレースを行って、２本の信号出力線Ｌ
ａ，Ｌｂを介して信号続出しを行うようにしたので、夫
々の信号続出線Ｌａ，Ｌｂ毎に出力増幅器４ａ，４ｂを
接続してマルチプレクサ１８で交互に切換える構造とな
っているが、かかる構成に限定されるものではない。即
ち、インターレースを行わない場合には、信号出力線は
１本でよく、更にかかる信号出力線に対して１個の出力
増幅器を接続し、マルチプレクサ１８を省略して直接に
出力増幅器の出力を比較器７に供給するようにしてもよ
い。又、インターレースを行う場合にあっても、周知技
術によって、信号出力線を１本とすると共に、マルチプ
レクサ１８を省略して直接に出力増幅器の出力を比較器
７に供給するようにしてもよい。
【００４２】次に、ＣＣＤ型二次元固体撮像デバイスを
適用した画像読取装置の実施例を図９及び図１０に基い
て説明する。尚、この実施例はフレーム走査読出し方式
を適用したものであり、図９において図２及び図４と同
一又は相当する部分を同一符号で示すものとする。ま
ず、かかる２次元固体撮像デバイスの構成を説明する
と、図９において、各々がピクセルに相当する多数個の
フォトダイオードＰＤ11〜ＰＤmnがトランスファゲート
を介して垂直転送路ｙ1 〜ｙn に接続されると共に、垂
直転送路ｙ1 〜ｙn には２相駆動方式に準拠した垂直転
送パルス信号φV1，φV2に同期して電荷転送を行うため
のポテンシャル井戸を発生させる転送ゲート電極群が形
成されている。更に、垂直転送路ｙ1 〜ｙn の終端部に
は、ゲート信号φG の電圧に応じて導通・非導通となる
転送ゲート２０を介して水平転送路ｘが接続し、水平転
送路ｘは、２相駆動方式に準拠した水平転送パルス信号
φH1，φH2に同期して電荷転送を行い、ピクセル信号δ
を出力端からリセット機能付ソースフォロワ回路ＩＱへ
出力するように構成されている。各種の信号φV1，
φV2，φG ，φH1，φH2は、駆動回路１１がタイミング
ジェネレータ３から発生された同期クロック信号φに同
期して形成され、又、同期クロック信号φはタイミング
ジェネレータ３に内蔵されている図２（ｂ）に示す回路
によって形成される。
適用した画像読取装置の実施例を図９及び図１０に基い
て説明する。尚、この実施例はフレーム走査読出し方式
を適用したものであり、図９において図２及び図４と同
一又は相当する部分を同一符号で示すものとする。ま
ず、かかる２次元固体撮像デバイスの構成を説明する
と、図９において、各々がピクセルに相当する多数個の
フォトダイオードＰＤ11〜ＰＤmnがトランスファゲート
を介して垂直転送路ｙ1 〜ｙn に接続されると共に、垂
直転送路ｙ1 〜ｙn には２相駆動方式に準拠した垂直転
送パルス信号φV1，φV2に同期して電荷転送を行うため
のポテンシャル井戸を発生させる転送ゲート電極群が形
成されている。更に、垂直転送路ｙ1 〜ｙn の終端部に
は、ゲート信号φG の電圧に応じて導通・非導通となる
転送ゲート２０を介して水平転送路ｘが接続し、水平転
送路ｘは、２相駆動方式に準拠した水平転送パルス信号
φH1，φH2に同期して電荷転送を行い、ピクセル信号δ
を出力端からリセット機能付ソースフォロワ回路ＩＱへ
出力するように構成されている。各種の信号φV1，
φV2，φG ，φH1，φH2は、駆動回路１１がタイミング
ジェネレータ３から発生された同期クロック信号φに同
期して形成され、又、同期クロック信号φはタイミング
ジェネレータ３に内蔵されている図２（ｂ）に示す回路
によって形成される。
【００４３】次に、かかる実施例の動作を図１０に基い
て説明する。尚、同図において、周期ＴV は、フォトダ
イオードＰＤ11〜ＰＤmnに集積された全ピクセル信号を
垂直転送路ｙ1 〜ｙn へ並列転送する転送期間であり、
周期ＴH は、水平転送路ｘが１ライン分のピクセル信号
δを読出して記憶部８に記憶させるまでの１周期分の処
理期間を示し、周期τR は記憶部８の全ての記憶内容を
論理“Ｈ”にプリセットするための初期化期間である。
て説明する。尚、同図において、周期ＴV は、フォトダ
イオードＰＤ11〜ＰＤmnに集積された全ピクセル信号を
垂直転送路ｙ1 〜ｙn へ並列転送する転送期間であり、
周期ＴH は、水平転送路ｘが１ライン分のピクセル信号
δを読出して記憶部８に記憶させるまでの１周期分の処
理期間を示し、周期τR は記憶部８の全ての記憶内容を
論理“Ｈ”にプリセットするための初期化期間である。
【００４４】まず、初期化期間τR において、タイミン
グジェネレータ３から出力される論理“Ｈ”のプリセッ
ト信号ＰＳ及びメモリ制御信号ＷＥによって記憶部８の
全内部データが論理“Ｈ”にプリセットされると共に、
論理“Ｈ”のリセット信号ＲＳに同期して水平転送路ｘ
の出力部分（フローティングディフュージョン）がリセ
ットされる。次に、期間ＴV において、垂直転送パルス
信号φV1が所定の高電圧となることにより全てのトラン
スファゲートが導通状態となり、フォトダイオードＰＤ
11〜ＰＤmnの全ピクセル信号（電荷）がトランスファゲ
ートを介して垂直転送路ｙ1 〜ｙn に並列転送され、更
に、所定タイミングでゲート信号φG が論理“Ｈ”とな
ることにより転送ゲート２０が導通状態となると同時
に、垂直転送路ｙ1 〜ｙn が垂直転送パルス信号φV1，
φV2に同期して全体的に１水平ライン分だけ転送動作す
るので、水平転送路ｘに１水平ライン分のピクセル信号
δが転送される。
グジェネレータ３から出力される論理“Ｈ”のプリセッ
ト信号ＰＳ及びメモリ制御信号ＷＥによって記憶部８の
全内部データが論理“Ｈ”にプリセットされると共に、
論理“Ｈ”のリセット信号ＲＳに同期して水平転送路ｘ
の出力部分（フローティングディフュージョン）がリセ
ットされる。次に、期間ＴV において、垂直転送パルス
信号φV1が所定の高電圧となることにより全てのトラン
スファゲートが導通状態となり、フォトダイオードＰＤ
11〜ＰＤmnの全ピクセル信号（電荷）がトランスファゲ
ートを介して垂直転送路ｙ1 〜ｙn に並列転送され、更
に、所定タイミングでゲート信号φG が論理“Ｈ”とな
ることにより転送ゲート２０が導通状態となると同時
に、垂直転送路ｙ1 〜ｙn が垂直転送パルス信号φV1，
φV2に同期して全体的に１水平ライン分だけ転送動作す
るので、水平転送路ｘに１水平ライン分のピクセル信号
δが転送される。
【００４５】次に、周期ＴH において、タイミングジェ
ネレータ３が図２（ｂ）の回路により、基本クロック信
号ＣＫに同期した同期クロック信号φを発生させ、駆動
回路１１が、同期クロック信号φと同位相の転送パルス
信号φH1及び、位相が反転した転送パルス信号φH2を発
生する。これにより、水平転送路ｘには転送パルス信号
φH1，φH2に同期して電荷転送用のポテンシャル井戸が
発生するので、ピクセル信号が終端側へ順次に転送され
る。
ネレータ３が図２（ｂ）の回路により、基本クロック信
号ＣＫに同期した同期クロック信号φを発生させ、駆動
回路１１が、同期クロック信号φと同位相の転送パルス
信号φH1及び、位相が反転した転送パルス信号φH2を発
生する。これにより、水平転送路ｘには転送パルス信号
φH1，φH2に同期して電荷転送用のポテンシャル井戸が
発生するので、ピクセル信号が終端側へ順次に転送され
る。
【００４６】ここで、例えばファクシミリやＯＣＲに適
用されて、原稿に記載された文字や記号等を読取る場合
には、白地や白部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τW に示すように高くなり、文字
や記号等の黒の部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τB に示すように低くなる。比較
器７は、閾値電圧Ｖref とこれらのピクセル信号ｅとを
比較し、ｅ＜Ｖref のときは論理“Ｈ”、逆にｅ≧Ｖ
ref のときは論理“Ｌ”となる２値化データＥを出力す
る。そして、２値化データＥが論理“Ｈ”のときはメモ
リ制御信号ＷＥが論理“Ｌ”となるので、記憶部８がア
ドレスカウンタ１２からのアドレスデータＡＤによって
指定されても、その指定記憶領域には２値化データＥが
記憶されず、更に、転送パルス信号φH1，φH2の周期が
短くなるので、水平転送路ｘの電荷転送速度が速くな
る。換言すれば、ピクセル信号δの読出し速度が速くな
る。一方、２値化データＥが論理“Ｌ”のときはメモリ
制御信号ＷＥが論理“Ｈ”となるので、書込みに必要な
周期τAWの同期クロック信号φが設定されて、アドレス
カウンタ１２からのアドレスデータＡＤによって指定さ
れる記憶領域に論理“Ｌ”の２値化データＥが記憶され
る。
用されて、原稿に記載された文字や記号等を読取る場合
には、白地や白部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τW に示すように高くなり、文字
や記号等の黒の部分を読取ったときのピクセル信号ｅの
電圧は、同図中の期間τB に示すように低くなる。比較
器７は、閾値電圧Ｖref とこれらのピクセル信号ｅとを
比較し、ｅ＜Ｖref のときは論理“Ｈ”、逆にｅ≧Ｖ
ref のときは論理“Ｌ”となる２値化データＥを出力す
る。そして、２値化データＥが論理“Ｈ”のときはメモ
リ制御信号ＷＥが論理“Ｌ”となるので、記憶部８がア
ドレスカウンタ１２からのアドレスデータＡＤによって
指定されても、その指定記憶領域には２値化データＥが
記憶されず、更に、転送パルス信号φH1，φH2の周期が
短くなるので、水平転送路ｘの電荷転送速度が速くな
る。換言すれば、ピクセル信号δの読出し速度が速くな
る。一方、２値化データＥが論理“Ｌ”のときはメモリ
制御信号ＷＥが論理“Ｈ”となるので、書込みに必要な
周期τAWの同期クロック信号φが設定されて、アドレス
カウンタ１２からのアドレスデータＡＤによって指定さ
れる記憶領域に論理“Ｌ”の２値化データＥが記憶され
る。
【００４７】水平転送路ｘが１ライン分の全てのピクセ
ル信号についての転送を完了すると、次の垂直電荷転送
期間ＴV において、上記同様に１水平ライン分のピクセ
ル信号が水平転送路ｘへ転送され、更に次の水平電荷転
送期間ＴH において上記同様のピクセル信号の読出しが
行われる。尚、最初の垂直電荷転送期間ＴV においての
みトランスファゲートが導通となるので、それ以降の垂
直電荷転送期間ＴV では、転送パルス信号φH1がその導
通を行わせるための高電圧とならないようになってい
る。このように、周期ＴV ，ＴH の処理を繰り返すこと
によって１フレーム画相当の全ピクセル信号の読出しを
行う。
ル信号についての転送を完了すると、次の垂直電荷転送
期間ＴV において、上記同様に１水平ライン分のピクセ
ル信号が水平転送路ｘへ転送され、更に次の水平電荷転
送期間ＴH において上記同様のピクセル信号の読出しが
行われる。尚、最初の垂直電荷転送期間ＴV においての
みトランスファゲートが導通となるので、それ以降の垂
直電荷転送期間ＴV では、転送パルス信号φH1がその導
通を行わせるための高電圧とならないようになってい
る。このように、周期ＴV ，ＴH の処理を繰り返すこと
によって１フレーム画相当の全ピクセル信号の読出しを
行う。
【００４８】このように、この２次元固体撮像デバイス
を適用した実施例によれば、予め記憶部８の全ての記憶
領域に所定の論理データを記憶させておく初期化処理を
行っておき、該論理データと同じ論理の２値化データを
読出したときは記憶部８への書込みを行わず、一方、該
論理データとは反転論理の関係にある二値化データを読
出したときは記憶部８への書込みを行うようにしたの
で、上記の書込みを行わない分だけ読取り処理の速度を
高速化することができる。又、この実施例のＣＣＤに限
らず、ＦＴＣＣＤやＩＬＣＣＤ等の他のＣＣＤにも適用
することができる。 尚、以上に説明したこれらの実施
例では、ピクセルを含む受光領域とこの受光領域に発生
したピクセル信号を読み取るための読出制御回路が、同
一の半導体チップに一体に形成されており、装置の小形
化を可能にしている。
を適用した実施例によれば、予め記憶部８の全ての記憶
領域に所定の論理データを記憶させておく初期化処理を
行っておき、該論理データと同じ論理の２値化データを
読出したときは記憶部８への書込みを行わず、一方、該
論理データとは反転論理の関係にある二値化データを読
出したときは記憶部８への書込みを行うようにしたの
で、上記の書込みを行わない分だけ読取り処理の速度を
高速化することができる。又、この実施例のＣＣＤに限
らず、ＦＴＣＣＤやＩＬＣＣＤ等の他のＣＣＤにも適用
することができる。 尚、以上に説明したこれらの実施
例では、ピクセルを含む受光領域とこの受光領域に発生
したピクセル信号を読み取るための読出制御回路が、同
一の半導体チップに一体に形成されており、装置の小形
化を可能にしている。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
予め記憶部の全ての記憶領域に所定の論理値を記憶させ
ておく初期化処理を行っておき、該論理値と同じ論理の
２値化データを読出したときは記憶部への書込みを省略
して次のピクセル信号の読出しを行うので、書込みを行
わない分だけ読取り処理の速度を速くすることが可能と
なり、固体イメージセンサによるイメージ情報の読取り
とその読取りで得られるデータを記憶部に格納するとい
う一連の処理を高速化することができる。又、受光領域
と記憶部及び読取制御部を同一の半導体チップに一体に
形成したので、装置の小形化等を実現することができ
る。
予め記憶部の全ての記憶領域に所定の論理値を記憶させ
ておく初期化処理を行っておき、該論理値と同じ論理の
２値化データを読出したときは記憶部への書込みを省略
して次のピクセル信号の読出しを行うので、書込みを行
わない分だけ読取り処理の速度を速くすることが可能と
なり、固体イメージセンサによるイメージ情報の読取り
とその読取りで得られるデータを記憶部に格納するとい
う一連の処理を高速化することができる。又、受光領域
と記憶部及び読取制御部を同一の半導体チップに一体に
形成したので、装置の小形化等を実現することができ
る。
【図１】本発明の一実施例に適用される固体イメージセ
ンサの構成説明図である。
ンサの構成説明図である。
【図２】一実施例に用いられる読出制御回路の構成説明
図である。
図である。
【図３】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図４】本発明の他の実施例の構成を示す構成説明図で
ある。
ある。
【図５】他の実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図６】更に他の実施例に適用される固体イメージセン
サの構成説明図である。
サの構成説明図である。
【図７】更に他の実施例に適用される読出制御回路の構
成説明図である。
成説明図である。
【図８】更に他の実施例の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図９】更に他の実施例の構成を示す構成説明図であ
る。
る。
【図１０】図９の更に他の実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
１…受光領域、２…シフトレジスタ、３…タイミングジ
ェネレータ、４，４ａ，４ｂ…出力増幅回路、５…増幅
器、６…ＭＯＳＦＥＴ、Ｃ…容量素子、７…比較器、８
…記憶部、１１…駆動回路、１２…アドレスカウンタ、
１５…インタレース回路、１６…水平走査回路、１７…
垂直走査回路、１８…マルチプレクサ、２０…転送ゲー
ト、ＰＤ1 〜ＰＤn ，ＰＤ11〜ＰＤmn…フォトダイオー
ド、３ａ，３ｆ…Ｄ型フリップフロップ回路、３ｂ…イ
ンバータ、３ｃ，３ｄ…ＡＮＤゲート、３ｅ…ＮＯＲゲ
ート、ＩＱ…ソースフォロワ回路、ＭＱ１，ＭＱ２…Ｍ
ＯＳＦＥＴ。
ェネレータ、４，４ａ，４ｂ…出力増幅回路、５…増幅
器、６…ＭＯＳＦＥＴ、Ｃ…容量素子、７…比較器、８
…記憶部、１１…駆動回路、１２…アドレスカウンタ、
１５…インタレース回路、１６…水平走査回路、１７…
垂直走査回路、１８…マルチプレクサ、２０…転送ゲー
ト、ＰＤ1 〜ＰＤn ，ＰＤ11〜ＰＤmn…フォトダイオー
ド、３ａ，３ｆ…Ｄ型フリップフロップ回路、３ｂ…イ
ンバータ、３ｃ，３ｄ…ＡＮＤゲート、３ｅ…ＮＯＲゲ
ート、ＩＱ…ソースフォロワ回路、ＭＱ１，ＭＱ２…Ｍ
ＯＳＦＥＴ。
Claims (5)
- 【請求項１】 被写体像を光電変換する複数の受光素子
から成るピクセル群を有する受光領域と、該ピクセル群
の配列に対応する記憶領域を有する記憶部と、ピクセル
群に発生した各々のピクセル信号を順次に読出して該記
憶部の記憶領域にピクセル配列に対応させて記憶させる
読取制御部とを有する画像読取装置において、 前記読取制御部は、 前記各々のピクセル信号を所定閾値と比較することによ
り２値化データに変換する比較器と、 読取制御開始前に前記記憶部の全ての記憶領域の内部デ
ータを所定論理値にプリセットし、読取制御開始後は、
比較器から出力される２値化データが上記記憶部にプリ
セットされた論理値と等しいときは該記憶部への記憶処
理を省略させ、比較器から出力される２値化データが該
記憶部にプリセットされた論理値と異なるときは該記憶
部への記憶処理を行わせると共に、これらの記憶処理に
同期して上記ピクセル群からの各々のピクセル信号の読
出しタイミングを制御するタイミングジェネレータと、
を具備することを特徴とする画像読取装置。 - 【請求項２】 前記タイミングジェネレータは、前記比
較器から出力される２値化データが前記記憶部に予めプ
リセットされた論理値と等しいときは、該記憶部のアド
レスアクセスタイムより短い時間で次のピクセル信号の
読出処理へ移行することにより前記記憶処理を省略させ
ることを特徴とする請求項１記載の画像読取装置。 - 【請求項３】前記受光領域は、ピクセル群が一列に配列
されたＭＯＳ型又はＣＣＤ型の一次元固体イメージセン
サから成ることを特徴とする請求項１記載の画像読取装
置。 - 【請求項４】前記受光領域は、ピクセル群がマトリクス
状に二次元配列されたＭＯＳ型又はＣＣＤ型の二次元固
体イメージセンサから成ることを特徴とする請求項１記
載の画像読取装置。 - 【請求項５】 前記受光領域と記憶部及び読取制御部は
同一の半導体チップに一体に形成されることを特徴とす
る請求項１記載の画像読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249422A JP2728832B2 (ja) | 1992-09-18 | 1992-09-18 | 画像読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249422A JP2728832B2 (ja) | 1992-09-18 | 1992-09-18 | 画像読取装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06105067A JPH06105067A (ja) | 1994-04-15 |
| JP2728832B2 true JP2728832B2 (ja) | 1998-03-18 |
Family
ID=17192743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249422A Expired - Fee Related JP2728832B2 (ja) | 1992-09-18 | 1992-09-18 | 画像読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728832B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5296612B2 (ja) * | 2009-06-22 | 2013-09-25 | 浜松ホトニクス株式会社 | 積分回路および光検出装置 |
| JP2011004327A (ja) | 2009-06-22 | 2011-01-06 | Hamamatsu Photonics Kk | 積分回路および光検出装置 |
-
1992
- 1992-09-18 JP JP4249422A patent/JP2728832B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105067A (ja) | 1994-04-15 |
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