JP3947634B2

JP3947634B2 - 高速ｃｍｏｓ画像列相関二重サンプリング回路

Info

Publication number: JP3947634B2
Application number: JP10129299A
Authority: JP
Inventors: スーウェイズ
Original assignee: イーストマンコダックカンパニー
Priority date: 1998-04-14
Filing date: 1999-04-08
Publication date: 2007-07-25
Anticipated expiration: 2019-04-08
Also published as: EP0951178A2; JPH11355669A; EP0951178A3; TW466762B; US6421085B1; KR19990083112A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＳ画像に関し、特にＣＭＳ画像において用いられる相関二重サンプリング回路に関する。
【０００２】
【従来の技術】
現在、固体画像センサは、自己走査ダイオードアレイ、電荷注入デバイス（ＩＤ）アレイ、電荷結合デバイス（ＣＣＤ）アレイの実質的に３つの異なる技術から形成される。これらの３つの技術はどれも半導体プロセスによるのであるが、これには集積度の向上を制限するような固有の制限がある。固体画像センサの技術は、その製造にＣＭＳ処理を使用できるところまで発展している。ＣＭＳ技術を使用することによって集積度を高くでき、アナログおよびデジタル回路の双方を同じシリコンチップ内にセンサアレイとして組み込むことができる。さらに、集積度が高くなることにより、解像度を高くでき、高速化できる。通常の使用中は、個々のチャネルを表す何百という異なる信号がセンサアレイの出力に同時に存在する。これらの信号は処理を行ってデジタル信号に変換する必要がある。しかし、プロセスのばらつき（これらのデバイスの製造に使用するどのプロセスにも存在し、排除することができない）により、各列専用の種々の回路間でオフセットが生じ、「列パターンノイズ」や「固定パターンノイズ」といわれるものが生じてしまう。
【０００３】
【発明が解決しようとする課題】
１０ビット解像度、毎秒２４フレームといった高解像度および高速度が望まれる撮像システムでは、どの大型画像アレイについてもアナログ−デジタル変換を行う前に「固定パターンノイズ」を除去する必要がある。一般に、従来の装置では、固定パターンノイズを除去するのにセンサ内の各列について二重サンプリング回路を使用する。これらの従来の相関二重サンプリング回路では、すべての列について二重サンプリング回路を割当てるため、電力の損失が大きくなり、速度は遅く、固定パターンノイズは部分的にしか除去されず、各列について二重サンプリングを与えるために必要なシリコン面積が大きくなり、付加的な回路を形成するのにプロセスが複雑になり、コストが高くなるといった欠点がある。
【０００４】
上述のことより、シリコンおよび電力を大量に必要とすることなく、ＣＭＳ環境においてＣＤＳを行うのに使用できる方法および装置が当該分野で必要とされていることが明らかであろう。以下に説明するように、本発明によってこれらのおよび他の問題が解決される。
【０００５】
【課題を解決するための手段】
本発明は、新規な列相関二重サンプリング（ＣＤＳ）回路であって、第１のサンプリング回路を各列に配置して第２のサンプリング回路は種々の列間で共有することにより二重サンプリングを行い、それによって従来の装置に比べて、必要なシリコン空間がはるかに小さく、製造が安価で、電力の損失が小さく、高速で動作し、固定パターンノイズの除去を向上し、必要な製造工程が少ない回路に関する。
【０００６】
本発明のＣＤＳ回路は、従来の装置と比べて、種々の設計パラメータ、例えば、小型、７０％の速度上昇、電力損失の低減、そしてより重要なことには固定パターンノイズの大幅な除去といった設計パラメータを満足させることを意図したものである。リセットクロック、信号クロック、および列選択クロックを含む標準制御クロック以外の制御クロックは必要としない。これらの標準クロックは、半導体ベースの撮像素子を使用するどの撮像アレイの応用でも一般に必要とされるものであり、比較的単純なデジタル制御回路で供給できる。本発明で実現するＣＤＳ回路は、毎秒３０００万サンプルと速い速度で動作でき、電力の損失は（１２００列アレイで）１３ｍＷ未満である。本発明は、固定パターンノイズをほぼ１００％まで除去する能力を備える。
【０００７】
本発明のこれらのおよび他の特徴および利点は、以下を備える相関二重サンプリングユニットによって提供される。すなわち、前記ユニットは、一連の行および列に配置された複数の光検出器を有する画像センサと、行アドレス回路と、列アドレス回路と、前記列に電気的に接続される第１サンプルホールド回路であって、基準値を示す入力基準信号と前記列が出力する信号とを合成した検出信号を出力する確定段階で動作した後に、前記入力基準信号を出力する出力段階で動作する第１サンプルホールド回路と、前記各列を各列に対する前記第１サンプルホールド回路に作用するように接続する転送回路と、複数の前記第１サンプルホールド回路のうち指定された１つに電気的に接続される第２サンプルホールド回路であって、当該指定された第１サンプルホールド回路が出力する前記検出信号と基準値を示す出力基準信号との差である差信号を求めて保持し、当該指定された第１サンプルホールド回路が出力する前記入力基準信号と当該保持した差信号とを合成し撮像信号として出力する第２サンプルホールド回路と、を備える。また、本発明に係るＣＭＯＳ撮像素子においては、複数の前記第１サンプルホールド回路の各々に備えられる線形利得増幅器と、接続される前記第１サンプルホールド回路が前記出力段階で動作することによって現在信号が読み出されている列についての前記線形利得増幅器、および現在信号が読み出されている当該列の次に信号が読み出され、接続される前記第１サンプルホールド回路が前記確定段階で動作する列についての前記線形利得増幅器を、信号伝達が可能な状態にするイネーブル回路と、をさらに備え、前記イネーブル回路は、前記線形利得増幅器を信号伝達が可能な状態にすることで、当該線形利得増幅器を備える前記第１サンプルホールド回路を指定し、指定した前記第１サンプルホールド回路を前記第２サンプルホールド回路に電気的に接続する構成とすることが好適である。
【０００８】
【発明の実施の形態】
図１は、信号シリコンチップ上のＣＭＯＳベースの画像センサ５である本発明の好適な実施形態を示している。画像センサ５は、複数の行および列に配置された画素アレイ１を有し、その行および列は行選択回路２および列選択回路３によって個々に選択可能である。各列の画素は、相関二重サンプリング回路（ＣＤＳ）１０によって二重サンプリングされる。包括的に、第１サンプリング回路６および第２サンプリング回路７が相関二重サンプリングユニット１０を構成する。列の画素は、まず、各列について第１サンプリング回路が１つという割合で配置された複数の第１サンプリング回路によってサンプリングされる。第１サンプリング回路によって初期サンプリングが行われてから、第２サンプリング回路によって各列出力の第２サンプリングが行われる。
【０００９】
図２は、相関二重サンプリング回路（以下、ＣＤＳとする）１０の概略図であり、各奇数および偶数列のための第１サンプリング回路６及び第２サンプリング回路７の１つを示す。奇数列用第１クランプ回路１１および偶数列用第１クランプ回路１２は同一のものであり、それぞれ奇数列用第２クランプ回路２１および偶数列用第２クランプ回路２２と動作する。図２は、図示の目的のために奇数および偶数第１クランプ回路１１，１２を１つずつしか示していない。第１サンプリング回路６は、各列について第１クランプ回路１１が１つの割合で設けられる。好適な実施形態では、奇数列に対して第２クランプ回路２１を１つだけ、偶数列に対して第２クランプ回路２２を１つだけ使用しているが、第１クランプ回路と第２クランプ回路の数の組合わせは数多く可能であり、図２は好適な実施形態を図示するのにすぎないことに留意されたい。奇数および偶数列に対して第２クランプ回路２１，２２をこのように選択する理由についてはさらに後述する。
【００１０】
ここで図１と図２を合わせて参照して、アドレスされた各列の行を行選択回路２により特定すると、画像センサ１からの信号がＣＤＳ１０に供給される。アドレス指定された画素行全体が、その蓄積された光発生電荷を第１サンプリング回路６に転送させ、ここでそのそれぞれの電荷に対して列ごとにアドレスできる。各列は第１クランプ回路を有しており、第１クランプ回路が１，２，３，…，ｎ−１，ｎ個（ｎは画像センサ１における列の数）あるように、第１クランプ回路と関連付けされている。図２の第１クランプ回路１１，１２は第１サンプリング回路６を表しており、第１クランプ回路１１，１２のみが図示されているが、上述のように、列の数と同じ数の第１クランプ回路が存在する。画素に蓄積された電荷を表す電気信号が、選択された行からＣＤＳ１０の第１クランプ回路１１，１２内のノードＶｉｎ_nおよびＶｉｎ_n-1に出力され、これらの信号をサンプリングして保持（サンプルホールド）する。
【００１１】
ここで図３のタイミング図を参照すると、図２に示されるＣＤＳ１０と関連して使用されるクロック信号が示される。これらのクロック信号は、ノードＶｉｎ_nおよびＶｉｎ_n-1にある信号に対して約３ボルトのＣＭＯＳクロックレベルを使用してＣＤＳ１０に対するサンプリング基準を与える。ＣＤＳ１０で使用する基準とは、（１）その画素の基準値となる各画素のリセット値と、（２）その同じ画素の実際の信号レベル、である。第１クランプ回路１１，１２の各々にはコンデンサＣ_sが設けられて、それぞれノードＶｉｎ_nおよびＶｉｎ_n-1の信号を表す電荷を蓄積する。リセット値は、サンプルホールドリセット信号Φ_shrがその行のすべての画素に与えられた後、各画素の基準として得られる。サンプルホールドリセット信号Φ_shrはまた、アクティブハイクロックとしてスイッチＳ１，Ｓ２の各々に与えられて、スイッチＳ１，Ｓ２を閉じる。ｎ個の第１クランプ回路（２つの第１クランプユニット１１，１２のみが図示されている）の各々でスイッチＳ１を閉じると、現在Ｖｉｎノードにある信号がコンデンサＣ_sのＶｉｎノードに隣接した側に与えられる。スイッチＳ２を閉じると、コンデンサＣ_sの反対側がそれに印加される基準電圧Ｖｒｅｆを有することとなり、コンデンサＣ_sにかかる電圧が、任意の画素のリセット後、Ｖ_ref‐Ｖ_inに等しくなる。図２において、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４，ＳａおよびＳｂは従来のトランジスタの構成であることを理解されたい。
【００１２】
引き続き図２と図３をあわせて参照すると、第１クランプ回路１１，１２の各々に対してスイッチＳ３が設けられる。Ｓ３は、そのそれぞれの列が選択されたときのみに閉じるものである。例えば、Φ_{col_n}（好適な実施形態においてはアクティブハイクロック信号）がＳ３に与えられると、ｎ番目の列のＳ３スイッチが閉じ、ｎ番目の列が選択されたことを示す。その列が選択されていなければ、Ｓ３は開いたままであって、基準信号Ｖ_refが線形利得増幅器４１の入力に達することがないようにする。第１クランプ回路１１，１２は、それぞれ信号Ｖｉｎ_n，Ｖｉｎ_n-1の初期サンプリングを行う。信号Ｖｉｎ_n，Ｖｉｎ_n-1は、サンプリングされてから、ＰＭＯＳソースフォロワを含む線形利得回路の第１段の入力に供給される。線形利得増幅器の第２段は、ＮＭＯＳソースフォロワである。
【００１３】
どの画素のリセット電圧レベルも以下のようにしてまずコンデンサＣ_sに蓄積される。すなわち、リセット信号、クロックΦ_shrをスイッチＳ１およびＳ２に与えて、これらのスイッチを閉じ、リセット電圧レベルがコンデンサＣ_sの一方側に与えられ、コンデンサＣ_sのＰＭＯＳソースフォロワ入力と同じノードの側をＶｒｅｆの直流電圧にクランプする。すると、Ｃ_sにかかる電圧はＶ_ref−Ｖ_shrとなる。クロックΦ_shrはローとなり、スイッチＳ１およびＳ２が開き、コンデンサＣ_sは、それにかかる電圧はＶ_ref−Ｖ_shrのままで、フローティング（浮動）状態となる。信号クロックΦ_shsがスイッチＳ４に与えられて（図３参照）スイッチＳ４を閉じ、その画素の信号電圧レベルがコンデンサＣ_sの入力ノードに与えられる。
【００１４】
通常の動作においては、列Ｎ−１が読み出されているとき、第１クランプユニット１２は、いわゆる「出力」段階とされ、第１クランプユニット１２と関連する第２クランプユニット２２に出力する。列Ｎ−１が出力段階にあるとき、スイッチＳ３を閉じることによって、Ｖ_refがＰＭＯＳソースフォロワ５２の入力に与えられる。また、第２クランプ回路２２の出力側のスイッチＳ_dを開くことにより、Ｖ_refが出力バッファ７５に与えられるのを阻止する。これにより、すでに第２クランプ回路に蓄積されている電荷を出力バッファ７５に与えることが可能となる。
【００１５】
次に読み出すべき列は列Ｎであり、いわゆる「確定」段階に入る。確定段階では、第１クランプ回路１１のＳ₂は開いたままとされ、第１クランプ回路１１のコンデンサＣ_sの出力がその蓄積した電荷をＰＭＯＳソースフォロワ５１の入力に与えることが可能となる。列Ｎの線形利得増幅器４１におけるＮＭＯＳソースフォロワ６１は、列バス６０、即ち出力１で使用される金属線をプリチャージして、金属線に固有の寄生容量Ｃ_pを克服する。本発明においてより重要なのは、確定段階においてスイッチＳ_aは開いたままとされ、第２クランプ回路２１を出力バッファ７５から分離し、スイッチＳ_cは閉じられて、Ｖ_refを第２クランプ回路２１の出力側に与えることである。このように、線形利得増幅器４１のＮＭＯＳソースフォロワ６１が出力バス出力７０１をプリチャージするとき、第２クランプ回路２１のコンデンサはその出力側においてＶ_refに関してプリチャージされる。これらの設計パラメータを簡単にするために、デジタル論理回路３１，３２は現在読み出している列および次に読み出す列の両方の線形利得増幅器を可能化（イネーブル）する。したがって、列Ｎ−１が出力段階にあり、列Ｎが確定段階にあるとき、ＮＯＲゲート３１，３２を介して（列Ｎ−１およびＮの）列選択信号Φ_{col_n-1}，Φ_{col_n}をデコードすることにより、列Ｎ−１およびＮの線形利得増幅器４１，４２が可能化される。デジタル論理回路は、現在読み出されている列と次に読み出すべき列の状態を使用して、現在読み出されている列と次に読み出されるべき列の線形利得増幅器がイネーブルされている状態にする。各列についてこの基本機構を繰り返し、ＣＤＳのスループットを増大する。
【００１６】
上述のように、Φ_shrクロックが発生した後、コンデンサＣ_sにかかる電圧はＶ_ref−Ｖ_shrである。スイッチＳ１，Ｓ２，Ｓ３，およびＳ４は開いたままであり、コンデンサＣ_sはフローティング状態、つまり、コンデンサに蓄積された電荷には損失経路がないため、Ｑ₁＝Ｃ_s ^*（Ｖ_ref−Ｖ_shr）と変化のない状態である。従って、クロックΦ_shsがスイッチＳ４に与えられた後、コンデンサＣ_sの出力側での電圧の値をＶ_xで表すとし、Ｖｉｎノードで受ける信号電位がＶ_sigとすると、電荷Ｑ₂＝Ｃ_s*（Ｖ_x−Ｖ_sig）は、Ｑ₁＝Ｃ_s ^*（Ｖ_ref−Ｖ_shr）の電荷と等しくなる。これは、フローティングコンデンサＣ_sに蓄積された電荷が、コンデンサＣ_sのＰＭＯＳ入力側のノードがフローティング状態であるために、一定のままであるからである。したがって、各ＰＭＯＳソースフォロワの入力に存在する電位レベルは、Ｖ_x＝Ｖ_ref−Ｖ_shr＋Ｖ_sigまたはＶ_ref−（Ｖ_shr−Ｖ_sig）である。
【００１７】
線形利得回路４１，４２は、少なくとも１つのＰＭＯＳソースフォロワ回路５１，５２と、少なくとも１つのＮＭＯＳソースフォロワ６１，６２を備え、レベルシフトおよび電圧利得補償を与える。好適な実施形態では、線形利得増幅器４１，４２が使用するＰＭＯＳソースフォロワ５１，５２は、トランジスタゲート容量によって起こる信号エラーを低減する小型Ｐ型トランジスタを備え、ＮＭＯＳソースフォロワ６１，６２は、大型Ｎ型トランジスタを備えて、列出力７０，７１の大きな容量性負荷を駆動するバッファとして機能し、これらの出力７０，７１と第２クランプ回路２１，２２をプリチャージ、駆動する。ＣＤＳ１０の構成を変える場合には、設計パラメータが様々であるため、これとは異なる設計を使用してもよいことを理解されたい。例えば、本発明の好適な実施形態では、奇数および偶数列に対してそれぞれ第２クランプ回路２１，２２を１つずつしか使用していないが、第２クランプ回路の数を多くするような構成とした場合には、駆動する必要のある容量性負荷が小さくなり、設計上考慮すべき点も異なる。このような設計上の変更等は当業者には明らかであろう。本発明では線形利得増幅器を使用しているが、線形利得増幅器だけでなく、別の増幅器の使用も考えられ、好適な実施形態の一部はその不可欠な要素ではないことを理解されたい。
【００１８】
上述のように、Φ_col(N-1)がハイである間、列Ｎ−１が出力段階にあり、列Ｎは確定段階にあって、列Ｎ−１および列Ｎの双方の線形利得増幅器４１，４２が可能化される。しかし、スイッチＳ３は、出力段階にある列である列Ｎ−１のみについて可能化され、ＰＭＯＳソースフォロワ５２の入力をＶ_ref電位レベルとし、出力６２バスへの電圧出力が以下の式のようになる。
【００１９】
【数１】
Ｖ（出力６２）＝β・γ・Ｖ_ref＋γ・Δｐ＋△Ｎ・・・（１）
ここで、βはＰＭＯＳソースフォロワの電圧利得、γはＮＭＯＳソースフォロワの電圧利得、ΔｐおよびΔＮは、それぞれＰＭＯＳおよびＮＭＯＳソースフォロワに関するオフセットである。オフセットΔｐおよびΔＮは、プロセスに依存するＤＣ値であって、トランジスタによって最大２０％変動し、このことが、コンデンサＣ_Sを用いてリセット値に対する電圧差を蓄積する主な理由である。
【００２０】
Φ_col(N-1)がハイであり、列Ｎ−１が出力段階にあって、上記（１）式で表される電位が出力６２バスに与えられる間、スイッチＳ_bは、列アドレスバスの最下位ビットであるＤｅｃ＿０によって閉じられ、第２クランプ回路２２で蓄積された電荷が、第２クランプ回路２２内のコンデンサから出力バッファ７５に読み出されており、以下の式によって表される出力をもたらす。
【００２１】
【数２】
Ｖ（出力）＝Ｖ_ref＋β・γ・［Ｖ_shr（Ｎ−１）−Ｖ_sig（Ｎ−１）］・・・（２）
列Ｎ−１が上式（１）及び（２）における関係によって表されるような出力段階にある時、同時に、列Ｎは確定段階にあって、列出力６２バスのバスラインにおける固有寄生容量Ｃ_Pをプリチャージするとともに、選択される準備のできているＮ−１列画素信号で蓄積された電荷を表す、コンデンサＣ_Sに蓄積された初期クランプ信号で容量性第２クランプ回路２１をプリチャージする。第２クランプ回路２１内のクランプコンデンサに蓄積された電荷は次式によって表される。
【００２２】
【数３】
Ｑ＝Ｃ・｛Ｖ_ref−β・γ・Ｖ_ref＋β・γ・［Ｖ_shr（Ｎ）−Ｖ_sig（Ｎ）］−γ・△ｐ−△Ｎ｝・・・（３）
確定段階において、列Ｎの第１クランプ回路１１のスイッチＳ２およびＳ３は開いたままであり、ＰＭＯＳソースフォロワ５１の入力ノードがコンデンサＣ_Sにかかる電圧降下のレベルでフローティングする状態とする。これは、Ｖ_ref−Ｖ_shr＋Ｖ_sigであって、上述のように、これはクロックΦ_shrおよびΦ_shsの発生後にセットされる電位レベルである。ＮＭＯＳソースフォロワ６１は、チャネル出力７０バスを次式で表される電圧レベルに駆動する。
【００２３】
【数４】
Ｖ（出力）＝βγ・［Ｖ_refー（Ｖ_rst（Ｎ）−Ｖ_sig（Ｎ）］＋γ・△ｐ＋△Ｎ・・・（４）
ここで、上述の列Ｎの場合と同様に、βおよびγはＮＭＯＳおよびＰＭＯＳソースフォロワの電圧利得、Δｐ，ΔＮは、ＮＭＯＳおよびＰＭＯＳソースフォロワのオフセットである。
【００２４】
次のサイクルで、列Ｎが出力段階となり、Φ_{col_N}が「ハイ」となって、列Ｎおよび列(Ｎ＋１)が選択される。Ｎ番目の列が出力段階となり、（Ｎ＋１）番目の列が確定段階となる。Ｓ_aスイッチが第２クランプ回路２１を選択し、第２クランプ回路２１内の内部コンデンサに蓄積された電荷を出力バッファ７５に与え、次式によって表されるＣＤＳ１０の出力電圧を生成する。
【００２５】
【数５】
Ｖ（出力）＝Ｖ_ref＋β・γ・［Ｖ_shr（Ｎ）−Ｖ_sig（Ｎ）］・・・（５）
上記（５）式によって表される出力を与えるのと同時に、列Ｎ＋１の第２クランプ回路２２のコンデンサは、次式に従って充電される。
【００２６】
【数６】
Ｑ＝Ｃ・｛Ｖ_ref−β・γ・［Ｖ_shr（Ｎ＋１）−Ｖ_sig（Ｎ＋１）］−γ・△ｐ−△Ｎ｝・・・（６）
上述のように、各列の各画素が出力バッファ７５を介して単一のアナログ−デジタルコンバータに出力する。従来のＣＭＯＳベースの画像形成装置は、アナログ−デジタルコンバータに大きなシリコン空間を使用していた。従来装置では、一般に各列ごとに設けられる第２クランプ回路に対してさらに空間が必要であった。本発明は第２クランプ回路の数を大きく減らすだけでなく、設けられるアナログ−デジタルコンバータを１つだけにすることを可能にする。ある行のすべての列の画素が出力されると、次の行が選択され、その列の画素が上述のように出力される。
【００２７】
上述のように、好適な実施形態では線形利得増幅器４１，４２は大型トランジスタＮＭＯＳソースフォロワ６１，６２と小型トランジスタベースのＰＭＯＳソースフォロワ５１，５２を使用する。好適な実施形態では出力バッファ７５もまた、大型トランジスタＮＭＯＳソースフォロワであって、第２クランプ回路２１，２２内で蓄積された電荷から生成された電圧で１ｍＡの電流を発生することができる。ＣＤＳ１０のタイミングは、ＰＭＯＳソースフォロワ５１，５２の入力に与えられる初期クランプ電荷がそのそれぞれの第２クランプ回路２１，２２に２０ナノ秒以内に達するようにされる。第２クランプ回路２１，２２内に保持される電荷は、(出力段階において)５ナノ秒以内に出力バッファの出力に達する。出力バッファ７５で得られる信号ベースの電流は、好適な実施形態では２５ナノ秒の間有効である。この結果、選択された第２クランプ回路(２１または２２）から出力バッファ７５を介した合計遅延が３０ナノ秒となり、好適な実施形態で考慮している３０００万サンプルのサンプリング周波数と一致する。コンデンサＣ_Sおよび容量性第２クランプ回路２１，２２には、漏れ電流をのぞいて放電経路がなく、これらの回路に蓄積された電荷はすべて、基準電圧Ｖ_refが与えられてコンデンサにかかる電圧をリセットしない限り、保持されることが当業者には理解されるであろう。従って、好適な実施形態では上述のようなタイミングとしているが、当業者には数多くのタイミング構成が容易に明らかになるであろう。
【００２８】
ここで詳細に説明した好適な実施形態では、ＣＭＯＳ電源電圧は３−３．３ボルトのオーダであり、Ｖ_refは、約１．８ボルトとしている。Ｖ_refのこの値は、ここで開示したように、線形利得増幅器内のＰＭＯＳソースフォロワの入力に適切な量のレベルシフトを与えるように考えられている。従来の他のＣＭＯＳ装置は５ボルトの電源を備え、将来のＣＭＯＳ装置の電源電圧は１．５−１．６ボルトのオーダであり、本発明の実施形態によるとＣＭＯＳ装置においてＶ_refは０．８−０．９ボルトであって、ＰＭＯＳソースフォロワを構成するのに使用するトランジスタのサイズはそれによって変動することが容易に理解されるであろう。
【００２９】
これまで、発明者がもっとも好適と考える実施形態を詳細に説明してきたが、当業者には数々の変形が明らかであり、本発明の範囲は前掲の特許請求の範囲によるものである。
【図面の簡単な説明】
【図１】本発明の好適な実施形態による画像センサの図である。
【図２】本発明のＣＤＳの概略図である。
【図３】本発明で使用する制御クロックの図である。
【図４】本発明による出力波形の図である。
【符号の説明】
１画素、２行選択回路、３列選択回路、５画像センサ、６第１サンプリング回路、７第２サンプリング回路、１０相関二重サンプリング回路（ＣＤＳ）、１１，１２第１クランプ回路、２１，２２第２クランプ回路、３１，３２デジタル論理回路、４１，４２線形利得増幅器、５１，５２ＰＭＯＳソースフォロワ、６０列バス、６１，６２ＮＭＯＳソースフォロワ、７５出力バッファ。

Claims

相関二重サンプリングユニットを有するＣＭＯＳ撮像素子であって、
一連の行および列に配置された複数の光検出器を有する画像センサと、
行アドレス回路と、
列アドレス回路と、
前記列に電気的に接続される第１サンプルホールド回路であって、基準値を示す入力基準信号と前記列が出力する信号とを合成した検出信号を出力する確定段階で動作した後に、前記入力基準信号を出力する出力段階で動作する第１サンプルホールド回路と、
前記各列を各列に対する前記第１サンプルホールド回路に作用するように接続する転送回路と、
複数の前記第１サンプルホールド回路のうち指定された１つに電気的に接続される第２サンプルホールド回路であって、当該指定された第１サンプルホールド回路が出力する前記検出信号と基準値を示す出力基準信号との差である差信号を求めて保持し、当該指定された第１サンプルホールド回路が出力する前記入力基準信号と当該保持した差信号とを合成し撮像信号として出力する第２サンプルホールド回路と、
を備えることを特徴とするＣＭＯＳ撮像素子。
請求項１に記載のＣＭＯＳ撮像素子であって、
複数の前記第１サンプルホールド回路の各々に備えられる線形利得増幅器と、
接続される前記第１サンプルホールド回路が前記出力段階で動作することによって現在信号が読み出されている列についての前記線形利得増幅器、および現在信号が読み出されている当該列の次に信号が読み出され、接続される前記第１サンプルホールド回路が前記確定段階で動作する列についての前記線形利得増幅器を、信号伝達が可能な状態にするイネーブル回路と、
をさらに備え、
前記イネーブル回路は、前記線形利得増幅器を信号伝達が可能な状態にすることで、当該線形利得増幅器を備える前記第１サンプルホールド回路を指定し、指定した前記第１サンプルホールド回路を前記第２サンプルホールド回路に電気的に接続することを特徴とするＣＭＯＳ撮像素子。