KR19990083112A

KR19990083112A - 코릴레이트된 이중 샘플링 유닛을 구비하는 씨모스 이미저 및 그 제조 방법

Info

Publication number: KR19990083112A
Application number: KR1019990012649A
Authority: KR
Inventors: 주웨이즈
Original assignee: 로버트 디. 크루그; 이스트맨 코닥 캄파니
Priority date: 1998-04-14
Filing date: 1999-04-10
Publication date: 1999-11-25
Also published as: EP0951178A2; JPH11355669A; EP0951178A3; TW466762B; US6421085B1; JP3947634B2

Abstract

본 발명은, CMOS 이미저 내의 코릴레이트된 이중 샘플링 유닛에 관한 것으로서, 이중 샘플링 유닛은 로우 어드레싱 회로를 가지며 일련의 로우와 칼럼으로 배열된 다수의 광검출기를 구비한 이미지 센서, 칼럼 어드레싱 회로, 각각의 칼럼에 할당된 제 1 샘플 앤 홀드 회로, 각각의 칼럼을 각각의 칼럼에 대한 제 1 샘플 앤 홀드 회로에 동작 가능하게 접속하는 전송 회로, 각각이 제 1 샘플 앤 홀드 회로의 서브세트에 동작 가능하게 접속되는 다수의 제 2 샘플 앤 홀드 회로를 구비한다.

Description

코릴레이트된 이중 샘플링 유닛을 구비하는 씨모스 이미저 및 그 제조 방법{HIGH SPEED CMOS IMAGE COLUMN CDS CIRCUIT}

본 발명은 CMS 이미저리(imagery)에 관한 것으로서, 보다 상세하게는 CMS 이미저리에 사용되는 코릴레이트된 이중 샘플링 회로에 관한 것이다.

근래의 고체 이미지 센서(solid-state image sensor)는 본질적으로 세 개의 상이한 기술로부터 만들어진다. 이 세가지는 자기-주사된(self-scanned) 다이오드 어레이, 전하 주입 소자(ID) 어레이, 전하 결합 소자(CCD) 어레이이다. 이러한 세 가지 각각의 기술은 보다 높은 집적의 성취를 제한하는 필연적 한계를 갖는 반도체 공정으로 생성될 것이다. CMS 공정이 고체 이미지 센서의 생산에 이용될 수 있을 정도로 고체 이미지 센서의 기술 분야는 발전되었다. CMS 기술을 이용하면 보다 높은 집적이 가능하게 되어, 센서 어레이처럼, 동일한 실리콘 칩 내에 아날로그 및 디지털 회로 모두가 포함된다. 또한, 집적도가 높아지면, 보다 높은 해상도와 보다 빠른 속도의 성취가 가능하다. 정규 사용 중에, 개별 채널을 나타내는 수 백개의 상이한 신호가 센서 어레이의 출력으로 동시에 나타난다. 이러한 신호는 처리되어 디지털 신호로 변환되어야 한다. 하지만, (이러한 소자를 제조하는데 사용된 모든 공정에서 존재하며 제거될 수 없는) 공정 변화는, "칼럼 패턴 노이즈(column pattern noise)" 또는 "고정 패턴 노이즈(fixed pattern noise)"로 지칭되는 것을 발생하는 개별 칼럼에 전용으로 사용되는 다양한 회로 사이에 오프셋을 생성한다.

임의의 대형 이미지 어레이에 대하여 A/D(analog to digital) 변환이 수행되기 전에, 10-비트의 분해능, 초당 24 프레임과 같은 높은 해상도와 빠른 속도를 요구하는 이미징 시스템에서는 "고정 패턴 노이즈"가 제거될 필요가 있다. 전형적으로, 종래의 소자는 센서 내의 각 칼럼마다 이중 샘플링 회로를 장착하여 "고정 패턴 노이즈"를 제거한다. 이러한 종래의 코릴레이트된 이중 샘플링 회로는 각 칼럼마다 이중 샘플링 회로를 할당하기 때문에, 높은 전력 손실, 저속, 고정 패턴 노이즈의 일부만의 제거, 각 칼럼마다 이중 샘플링을 제공하는데 필요한 많은 실리콘 면적, 부가 회로를 생성하는데 수반되는 복잡한 공정, 고비용 등과 같은 단점을 갖는다.

전술한 관점에서 보면, 넓은 실리콘 면적과 대량의 전원이 없이도 CMS를 수행하기 위해 CMS 환경 내에서 이용될 수 있는 방법 및 장치에 대한 요구가 본 기술 분야에 남아있는 것은 명확하다. 이러한 문제점과 또 다른 문제점들은 이하에 논의될 본 발명에 의하여 해결될 것이다.

따라서, 본 발명은 칼럼 그 자체에 제 1 샘플링 회로를 배치하고 제 2 샘플링 회로가 여러 칼럼 사이에 공유되도록 하여, 칼럼마다 이중 샘플링을 제공하여, 종래 기술의 소자에 비하여, 적은 실리콘 면적이 소요되며, 생산 비용이 저렴하며, 전력 손실이 적고, 빠른 속도로 동작하며, 고정 패턴 노이즈를 더 잘 제거하며, 생성하는데 적은 공정 단계를 요구하는 새로운 칼럼 코릴레이트된 이중 샘플링(correlated double sampling: CDS) 회로에 관한 것이다.

본 발명에 따른 CDS 회로의 목적은, 종래의 소자에 비하여 매우 작은 크기, 70%의 속도 증가, 적은 전력 손실, 그리고 더욱 중요한 것은, 고정 패턴 노이즈의 현격한 감소를 포함하는 다양한 설계 파라미터를 만족하는데 있다. 리셋 클럭, 신호 클럭, 칼럼 선택 클럭을 포함하는 표준 제어 클럭을 제외하고는 다른 어떠한 제어 클럭도 요구되지 않는다. 이러한 표준 클럭은 반도체를 사용하는 모든 이미저 어레이(imager array) 응용 분야에서 전형적으로 요구되는 것이며, 상대적으로 간단한 디지털 제어 회로로 제공할 수 있다. 본 발명에 따른 CDS 회로는 (1200 칼럼 어레이에 대하여) 13 ㎽ 미만의 전력으로 3천만 샘플의 속도로 동작할 수 있다. 본 발명은 고정 패턴 노이즈를 최대 100%까지 제거할 수 있는 능력을 가지고 있다.

이들을 위시한 본 발명의 또 다른 특징과 장점은, 일련의 로우와 칼럼으로 배열된 다수의 광검출기를 구비한 이미지 센서, 로우 어드레싱 회로, 칼럼 어드레싱 회로, 각각의 칼럼에 할당된 제 1 샘플 앤 홀드 회로, 상기 칼럼에 할당된 샘플 앤 홀드 회로에 각각의 칼럼을 동작 측면에서 접속한 전송 회로, 각각이 제 1 샘플 앤 홀드 회로의 서브세트에 동작 측면에서 접속되는 다수의 제 2 샘플 앤 홀드 회로를 포함하는 코릴레이트된 이중 샘플링 유닛에 의하여 제공된다.

도 1은 본 발명의 바람직한 실시예를 구현하는 이미지 센서 다이아그램,

도 2는 본 발명의 코릴레이트된 이중 샘플링 유닛의 개략도,

도 3은 본 발명에서 사용하는 제어 클럭을 도시한 도면,

도 4는 본 발명에 따른 출력 파형을 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 화소 2 : 로우 선택 회로

3 : 칼럼 선택 회로 5 : 이미지 센서

6, 11, 12 : 제 1 클램핑 회로 7, 21, 22 : 제 2 클램핑 회로

10 : 코릴레이트된 이중 샘플링(CDS) 31, 32 : 디지털 로직

41, 42 : 선형 이득 증폭기 51, 52 : PMOS 소스 팔로워

60 : 칼럼 버스 61, 62 : NMOS 소스 팔로워

75 : 출력 버퍼 C_s: 샘플링 캐패시터

C_p: 기생 캐패시턴스

S1, S2, S3, S4, Sa, Sb, Sc, Sd : 스위치

V_in: 입력 전압 Vin_n, Vin_n-1: 입력 노드

V_ref: 기준 전압 V_shr: 샘플 홀드 리셋 전압 레벨

Ф_sig: 신호 클럭 Ф_shr: 샘플 홀드 리셋 신호

Ф_{col_n}: 칼럼 N 클럭 Ф_{col_n-1}: 칼럼 N-1 클럭

도 1은 본 발명의 바람직한 실시예를 나타내는데, 이는 단일 실리콘 칩 상의 CMOS(complementary metal-oxide semiconductor) 기반의 이미지 센서(5)이다. 센서(5)는 로우 선택 회로(2) 및 칼럼 선택 회로(3)에 의하여 개별적으로 선택될 수 있는 다수의 로우와 칼럼으로 배열된 화소 어레이(1)를 구비한다. 코릴레이트된 이중 샘플링 회로(10)(correlated double sampling: CDS)로 각 칼럼의 화소가 이중 샘플링된다. 제 1 샘플링 회로(6)와 제 2 샘플링 회로(7)는 서로 합하여 코릴레이트된 이중 샘플링 회로(10)를 형성한다. 칼럼은 다수의 제 1 샘플링 회로(6)에 의하여 초기에 샘플링되는 화소를 갖는데, 하나의 칼럼에 대하여 하나의 제 1 샘플링 회로가 배열된다. 제 1 샘플링 회로(6)에 의하여 초기 샘플링이 수행된 후, 제 2 샘플링 회로(7)는 각각의 칼럼 출력에 대하여 제 2 샘플링을 수행하게 된다.

도 2는, 기수 및 우수 칼럼 각각에 대한 제 1 클램핑 회로 중의 하나를 도시한 코릴레이트된 이중 샘플링 회로(10)의 개략도이다. 기수 칼럼 제 1 클램핑 회로(11) 및 우수 칼럼 제 1 클램핑 회로(12)는 동일하며, 각각이 기수 칼럼 제 2 클램핑 회로(21) 및 우수 칼럼 제 2 클램핑 회로(22)와 함께 동작한다. 도 2는 도시의 편의상 하나의 기수 및 우수 제 1 클램핑 회로(11, 12) 만을 도시한다. 각 칼럼에 대하여 하나의 제 1 클램핑 회로가 있도록 제 1 클램핑 회로(6)가 제공된다. 바람직한 실시예에서는 기수 칼럼에 대하여 하나의 제 2 클램핑 회로(21)와 우수 칼럼에 대하여 하나의 제 2 클램핑 회로(22) 만이 구비된다. 하지만, 제 1 클램핑 회로(6)에 대하여 제 2 클램핑 회로(7)의 갯수에는 다수의 조합이 사용될 수 있으며, 도 2는 바람직한 실시예 만을 도시하였다는 것에 주목해야만 한다. 기수 및 우수 칼럼 각각에 대하여 제 2 클램핑 회로(21, 22)를 선택한 이유는 이하에서 더욱 상세하게 논의될 것이다.

이제 도 2와 함께 도 1을 참조하면, 일단 로우 선택 회로(2)가 어드레싱된 칼럼의 로우를 식별하면 이미지 센서(1)로부터의 신호가 CDS(10)로 제공된다. 화소의 어드레싱된 로우 전체는 광에 의하여 발생되어 저장된 전하를 칼럼 단위(column by column basis)로 각각의 전하가 어드레싱될 수 있는 제 1 샘플링 회로(6)로 전송한다. 각 칼럼은 각각의 칼럼에 연결된 제 1 클램핑 회로를 갖으므로 1, 2, 3... n-1, n 제 1 클램핑 회로(6)를 갖게 되며, 여기서 n은 이미지 센서(1) 내에의 칼럼의 개수이다. 도 2의 제 1 클램핑 회로(11, 12)는 제 1 클램핑 회로를 나타내며, 제 1 클램핑 회로(11, 12)만을 도시하였지만 전술하였듯이 칼럼수와 동일한 n 개의 제 1 클램핑 회로가 있다. 화소 내에 저장된 전하를 나타내는 전기 신호는, 이러한 신호를 샘플 앤 홀드하기 위하여 코릴레이트된 이중 샘플링 유닛(10)의 제 1 클램핑 회로(11, 12) 내에서, 선택된 로우로부터 노드 Vin_n과 Vin_n-1으로 출력될 것이다.

이제 도 2에 도시된 코릴레이트된 이중 샘플링 유닛(10)과 관련하여 사용되는 클럭킹 신호를 도시한 도 3에서의 타이밍 도면을 참조하면, 노드 Vin_n과 Vin_n-1에 존재하는 신호에 대하여 3 볼트 부근의 CMOS 클럭킹 레벨을 사용하여 CDS(10)에 대한 샘플링 기준을 제공한다. 코릴레이트된 이중 샘플링 유닛(10)에 사용된 기준은 (1) 각 화소에 제공한 기준 값을 제공하는 해당 화소의 리셋 값과 (2) 이러한 동일 화소의 실제 신호 레벨이다. 각각의 제 1 클램핑 회로(11, 12) 내에서의 캐패시터 C_s는 노드 Vin_n과 Vin_n-1상의 신호를 나타내는 전하를 저장하기 위하여 각각 제공된다. 주어진 로우 내의 모든 화소로 샘플 홀드 리셋 신호, Ф_shr가 인가된 후, 각 화소에 대한 기준으로서 리셋 값이 얻어진다. 샘플 홀드 리셋 신호, Ф_shr가 액티브 하이 클럭으로서 스위치S1, S2 각각에 또한 인가되어 스위치 S1, S2를 닫는다. n 개의 제 1 클램핑 회로(6) (단지 2 개만의 제 1 클램핑 유닛(11, 12)이 도시됨) 각각에서 스위치 S1이 닫히면 현재 Vin노드에 있는 신호가 캐패시터 C_s의 Vin 노드에 인접한 측면에 인가된다. 스위치 S2가 닫히면, 캐패시터 C_s의 반대 측면에 기준 전압 V_ref가 인가되어 임의의 주어진 화소를 리셋팅한 후의 캐패시터 양단에 걸리는 전압이 V_ref-V_in과 동일하게 된다. 도 2에서 스위치 S1, S2, S3, S4, Sa, Sb가 통상적인 트랜지스터 형태임을 이해하여야 한다.

여전히 도 3과 함께 도 2를 참조하면, 스위치 S3이 제 1 클램핑 회로(11, 12) 각각에 대하여 제공된다. 해당 칼럼이 선택되었을 때 S3은 닫혀질 것이다. 예를들어, (바람직한 실시예에서 액티브 하이 레벨 클럭킹 신호인) Ф_{col_n}이 S3으로 인가되었을 때, n 번째 칼럼이 선택된 것을 나타내기 위하여 n 번째 칼럼에 대한 스위치 S3이 닫힌다. 해당 칼럼이 선택되지 않으면, S3은 개방되어서 기준 신호 V_ref가 선형 이득 회로(41)의 입력단에 인가되는 것을 방지한다. 제 1 클램핑 회로(11, 12)는 초기 샘플링 신호 Vin_n과 Vin_n-1을 각각 제공한다. 일단 신호 Vin_n과 Vin_n-1이 샘플링되면, 이들은 PMOS 소스 팔로워(source follower)를 포함하는 선형 이득 회로의 첫째단의 입력단에 입력된다. 선형 이득 증폭기의 둘째단은 NMOS 소스 팔로워이다.

스위치 S1, S2를 닫는 리셋 신호인 클럭 Ф_shr을 이들 스위치에 인가하여 임의 화소의 리셋 전압 레벨이 캐패시터 C_s내에 최초로 저장되어, 리셋 전압 레벨이 캐패시터 C_s의 일측면에 인가되고, PMOS 소스 팔로워 입력과 동일한 노드 상의 캐패시터 C_s의 일측면을 V_ref의 직류 전압으로 클램핑하게 된다. 이어서, C_s양단의 전압은 V_ref-V_shr이 된다. 이어서, 클럭 Ф_shr이 로우가 되어 스위치 S1과 S2가 개방되고 캐패시터 C_s가 양단의 전압으로 플로팅됨으로써, V_ref-V_shr로 유지된다. 이어서, (도 3에 도시된 바와 같이) 신호 클럭 Ф_shr가 스위치 S4에 인가되고 스위치 S4가 닫히면 화소의 신호 전압 레벨이 캐패시터 C_s의 입력 노드로 인가된다.

통상적인 동작 중에, 칼럼 N-1이 판독되어지는 동안, 제 1 클램핑 유닛(12)은 소위 출력 단계(output phase)로 지칭되는 위치에 있게 되며, 이는 제 1 클램핑 유닛(12)과 관련된 제 2 클램핑 유닛(22)으로 출력될 것이다. 칼럼 N-1이 출력 단계 에 있는 동안, 스위치 Sb를 닫음으로써 V_ref가 PMOS 소스 팔로워(52)의 입력으로 인가된다. 또한 제 2 클램핑 회로(22)의 출력단에서 스위치 S_d를 개방하여 V_ref가 출력 버퍼(75)로 인가되는 것을 방지하며, 이는 제 2 클램핑 회로 내에 이미 저장된 전하가 출력 버퍼(75)로 인가되도록 한다.

판독될 후속 칼럼은 칼럼 N이며, 이는 조정 단계(settling phase)로 칭하여지는 위치에 있다. 조정 단계 내에서, 제 1 클램핑 회로(11)에 대한 S₂가 개방 상태로 유지되어 제 1 클램핑 회로(11)에 대한 캐패시터 C_s의 출력이 그것에 저장된 전하를 PMOS 소스 팔로워(51)의 입력단으로 인가되도록 한다. 칼럼 N에 대한 선형 이득 증폭기(41) 내의 NMOS 소스 팔로워(61)는 칼럼 버스(60)인, OUT_1에 사용된 금속 배선(metal line)을 사전 충전하게 되어 금속 배선 내에 필연적인 기생 캐패시턴스 C_p를 극복한다. 본 발명에 있어서 보다 중요한 것은, 조정 단계 내에서, 스위치 S_a가 개방된 채로 유지되어 제 2 클램핑 회로(21)를 출력 버퍼(75)로부터 고립시키고, 스위치 S_c가 닫혀서 V_ref가 제 2 클램핑 회로(21)의 출력단으로 인가되는 것이다. 따라서, 선형 이득 증폭기(41)에 대한 NMOS 소스 팔로워(61)가 출력 버스 OUT_1을 사전 충전하면, 제 2 클램핑 회로(21) 내의 캐패시터는 그 출력단에서 V_ref에 대하여 사전 충전된다. 이러한 디자인 파라미터를 용이하게 하기 위하여, 디지털 로직(31, 32)은 판독될 현재 및 후속 칼럼 모두에 대한 선형 이득 증폭기(41, 42)를 인에이블링시킨다. 따라서, 칼럼 N-1이 출력 단계이고 칼럼 N이 조정 단계일 때, NOR 게이트(31)를 경유한 (칼럼 N-1 및 N에 대한) 칼럼 선택 신호 Ф_{col_n-1}, Ф_{col_n}를 디코딩함으로써 칼럼 N-1 및 N 모두에 대하여 선형 이득 증폭기(41, 42)는 인에이블링될 수 있다. 디지털 로직은, 판독되는 현재 칼럼 및 판독되어질 후속 칼럼의 스테이터스(status)를 사용하여, 여기서 판독되고 있는 현재 칼럼 및 판독될 후속 칼럼 모두에 대한 선형 이득 증폭기가 인에이블링되는 상태로 만든다. 이러한 기본 구조가 모든 칼럼에 대하여 반복되므로 CDS(10)의 처리량은 증대된다.

전술한 바와 같이, 클럭 Ф_shr이 발생한 후, 캐패시터 C_s양단에 걸린 전압은 V_ref-V_shr이다. 스위치 S1, S2, S3, S4가 모두 개방되어 캐패시터 C_s가 플로팅되고, 이는 캐패시터 내에 축적된 전하가 방전 경로가 없어서, Q₁=C_s ^*(V_ref-V_shr)인 상태로 유지되게 된다. 따라서, V_x가 캐패시터 C_s의 출력단에서 전압 값을 나타낸다고 하면, 클럭 Ф_shr가 스위치 S4에 인가되고 V_sig가 Vin 노드에서 수신된 신호 전위라고 하면, 캐패시터 C_s의 PMOS 입력단 측의 노드가 플로팅하기 때문에 플로팅 캐패시터 C_s내에 저장된 전하가 변하지 않아서 전하 Q₂=C_s ^*(V_x-V_sig)는 Q₁=C_s ^*(V_ref-V_shr)인 전하와 동일하게 된다. 따라서, V_x=V_ref-V_shr+V_sig또는 V_ref-(V_shr-V_sig)가 PMOS 소스 팔로워 각각의 입력단에 나타나는 전위 레벨이다.

선형 이득 증폭기(41, 42)는 적어도 하나의 PMOS 소스 팔로워 회로(51, 52)와 적어도 하나의 NMOS 소스 팔로워 회로(61, 62)를 구비하여 레벨 쉬프트 및 전압 이득 보상을 한다. 바람직한 실시예에서, 선형 이득 증폭기(41, 42)는 트랜지스터 게이트 캐패시턴스 때문에 발생하는 신호 에러를 감소시키는 소형의 p 타입 트랜지스터를 구비한 PMOS 소스 팔로워 회로(51, 52) 및 칼럼 출력 회로 out₁, out₂에 큰 용량성 부하(capacitive load)를 구동하고, 사전 충전하여 이러한 출력 회로 out₁, out₂와 제 2 클램핑 회로(21, 22)를 구동하는 버퍼로 작용하는 대형 N-형 트랜지스터를 갖는 PMOS 소스 팔로워 회로(51, 52)를 구비한다. 상이한 디자인 파라미터 때문에 CDS(10)의 다른 형태는 상이한 디자인으로 구현될 수 있음도 이해되어야 한다. 예를 들어, 본 발명의 바람직한 실시예는 기수 및 우수 칼럼 각각에 대하여 오직 하나의 제 2 클램핑 회로(21, 22)를 사용하였다. 보다 많은 수의 제 2 클램핑 회로를 사용한 다른 형태에서는 구동하는데 필요한 용량성 부하를 더 적게 갖게 되며, 디자인 고려 사항이 달라진다. 이러한 디자인의 변형 및 다른 변형은 당업자에게 있어서 명확하다. 또한, 비록 선형 이득 증폭기 자체가 본 발명의 중요한 구성 요소가 아니라 할지라도, 본 발명에서는 선형 이득 증폭기를 사용하였지만, 이와 다른 증폭기가 사용될 수 있음을 이해해야 한다.

전술한 바와 같이, Ф_col(N-1)가 하이인 기간 동안, 칼럼 N-1은 출력 단계 내에 있고 칼럼 N은 조정 단계에 있어서, 칼럼 N-1과 N 모두에 대하여 선형 이득 증폭기(41, 42)가 인에이블링된다. 그러나, 스위치 S3은 출력 단계 내에 있는 칼럼 N-1에 대해서만 인에이블링되어, PMOS 소스 팔로워(52)의 입력단에 V_ref전위 레벨을 인가하고, 결국 out_2 버스에는,

에 의하여 나타내어진 전압 출력이 된다.

여기서, β는 PMOS 소스 팔로워의 전압 이득이며, γ는 NMOS 소스 팔로워의 전압 이득이며, △p와 △N은 PMOS와 NMOS 소스 팔로워 각각에 대한 오프셋이다. 오프셋 △p와 △N은 공정에 따라 달라지고 트랜지스터에 따라서 20%까지 폭 넓게 변하는 직류값이며, 이 오프셋 때문에 리셋 값에 대한 전압 차이를 저장하기 위하여 캐패시터 Cs를 사용한다.

Ф_col(N-1)이 하이인 기간 동안 칼럼 N-1은 출력 단계에 있어, 수학식 1로 표현된 전위가 Out_2 버스 상에 나타나며, 스위치 S_B는 칼럼 어드레스 버스의 최하위 비트인 Dec_0에 의하여 닫히고, 제 2 클램핑 회로(22) 내에 저장된 전하는 제 2 클램핑 회로(22) 내의 캐패시터에서 출력 버퍼(75)로 판독되어

로 표현된 출력을 얻는다.

이와 동시에, 칼럼 N-1이 수학식 1 및 수학식 2에서의 관계에 의하여 나타내어진 바와 같이 출력 단계에 있으면, 칼럼 N은 조정 단계 내에 있게 되어 칼럼 OUT_2 버스에 대한 버스 라인 내의 필연적 기생 캐패시턴스 C_P를 사전 충전하고, 선택될 준비가 된 N-1 칼럼 화소 신호 내에 저장된 전하를 나타내는 캐패시터 C_S내에 저장되어 초기에 클램핑된 신호로 용량성 제 2 클램핑 회로(21)를 또한 사전 충전한다. 제 2 클램프 회로(21) 내의 클램프 캐패시터 내에 저장된 전하는

과 같다.

조정 단계에서, 칼럼 N에 대한 제 1 클램핑 회로(11)의 스위치 S2 및 S3은 개방되어, PMOS 소스 팔로워(51)의 입력 노드가 V_ref-V_shr+V_sig로 설정되는 캐패시터 C_s양단간의 전압 강하의 레벨로 플로팅되며, 전술한 바와 같이 이는 클럭 Ф_shr및 Ф_sig이 발생한 이후의 전위 레벨 세트이다. 이어서, NMOS 소스 팔로워(61)는 채널 OUT_1 버스를

로 표현된 전압 레벨로 구동한다. 여기서, β 및 γ는 NMOS 및 PMOS 소스 팔로워의 전압 이득이고, △p와 △_N은 상기 칼럼 N에 대한 경우와 유사한 PMOS와 NMOS 소스 팔로워의 오프셋이다.

다음 싸이클에서, 칼럼 N은 출력 단계에 있게 될 것이며, Ф_{col_N}이 하이이면 칼럼 N과 칼럼 (N+1) 모두가 선택된다. N 번째 칼럼은 출력 단계에 있고 N+1 칼럼은 조정 단계에 있다. 스위치 S_a는 제 2 클램핑 회로(21)를 선택하고, 이는 제 2 클램핑 회로(21) 내의 내부 캐패시터 내에 저장된 전하를 출력 버퍼(75)로 옮겨서

로 표현된 바와 같이 CDS(10)에 대한 출력 전압을 발생한다.

수학식 5에 의하여 나타내어진 출력과 동시에, 칼럼 N+1에 대한 제 2 클램핑 회로(22) 내의 캐패시터는

에 따라서 충전된다.

도 4를 참조하면, 상기에서 논의된 방식으로, 각 칼럼에 대한 각 화소는 출력 버퍼(75)를 통하여 하나의 A/D 변환기로 출력될 것이다. CMOS 기반의 이미저는, A/D 변환기가 통상적으로 큰 실리콘 공간을 차지한다. 각 칼럼에 전형적으로 제공되는 제 2 클램핑 회로에 대한 통상적인 소자에는 추가적인 공간이 요구된다. 본 발명은 제 2 클램핑 회로의 개수를 크게 줄일 뿐만 아니라 단지 하나만의 A/D 변환기의 설치로도 가능하다. 소정의 로우에서 모든 칼럼에 대한 화소가 출력된 후, 다음 로우가 선택되고, 이러한 칼럼에 대한 화소는 전술한 바와 같이 출력이 된다.

전술한 바와 같이, 바람직한 실시예에 의한 선형 이득 증폭기(41 42)는 대형 트랜지스터 NMOS 소스 팔로워(61, 62) 및 소형 트랜지스터 기반의 PMOS 소스 팔로워(51, 52)를 사용한다. 바람직한 실시예의 출력 버퍼(75)는 또한 대형 트랜지스터 NMOS 소스 팔로워이며, 이는 제 2 클램핑 회로(21, 22) 내에 저장된 전하로부터 발생되는 전압으로 1㎃ 전류를 발생한다. CDS의 타이밍은, 초기에 클램핑되고 PMOS 소스 팔로워(51, 52)의 입력단에 제공되는 전하가 20 나노초 이내에 해당 제 2 클램핑 회로(21, 22)에 도달하도록 되는 것이다. 제 2 클램핑 회로(21, 22) 내에 유지된 전하는 (출력 단계 내에서) 5 나노초 이내에 출력 버퍼의 출력단에 도달한다. 출력 버퍼(75)에서 이용 가능한 신호가 되는 전류는, 바람직한 실시예에서, 25 나노초 동안 유효하다. 이렇게 하면, 선택된 제 2 클램핑 회로(21 또는 22)로부터 출력 버퍼(75)에 걸쳐 전체적으로 30 나노초의 지연을 얻게 되는데, 이러한 것은 본 발명의 바람직한 실시예로 구현되는 3천만개 샘플의 샘플링 주파수에 따른 것이다. 캐패시터 C_s와 용량성 제 2 클램핑 회로(21, 22)가 누설 전류를 제외하고는 방전 경로를 갖지 않아서, 캐패시터의 양단간의 전압을 리셋하기 위해 기준 전압 V_ref가 인가되지만 않는다면, 이러한 회로 내에 저장된 모든 전하는 유지된다. 따라서, 이전에 논의된 타이밍은 바람직한 실시예에 대한 것이지만, 수 많은 타이밍 형태가 적용될 수 있는 것은 당업자에게 있어서 명확하다.

명세서에서 상세하게 기술한 바람직한 실시예에서, CMOS 전원 전압은 3-3.3 볼트 정도이며 V_ref는 대략 1.8 볼트로 구현된다. 이 정도의 V_ref값이면 명세서에서 개시된 선형 이득 증폭기 내의 PMOS 소스 팔로워에 대한 입력단으로 적절한 양의 레벨 쉬프트를 제공한다고 여겨진다. 종래 기술에 따른 다른 CMOS 소자가 5 볼트 전원 공급을 갖고 미래의 CMOS 소자가 1.5-1.6 정도의 전원 전압을 갖게되는 것과 이러한 CMOS 소자 내에서 본 발명의 실시예가 0.8-0.9 볼트에 상당하는 V_ref를 가지며 이에 따라 PMOS 소스 팔로워를 제조하는데 사용된 트랜지스터의 크기가 변한다는 것은 명확하다.

이전의 논의는 발명자가 최선으로 여기는 실시예를 상세하게 기술하였다. 그러나, 수 많은 변화는 당업자에게 있어서 명확하며, 이에 따라서, 본 발명의 범위는 부속된 청구항에 의하여 가려져야만 할 것이다.

본 발명은, CMOS 이미저에 이중 샘플링을 할 수 있는 이중 샘플링 유닛을 사용함으로써 간단한 공정과 적은 실리콘 면적으로도 보다 빠른 속도로 동작함과 동시에, 고정 패턴 노이즈를 제거할 수 있는 장점이 있다.

Claims

일련의 로우와 칼럼으로 배열된 다수의 광검출기를 갖는 이미지 센서와,

로우 어드레싱 회로와,

칼럼 어드레싱 회로와,

상기 칼럼의 각각에 대하여 할당된 제 1 샘플 앤 홀드(sample and hold) 회로와,

상기 칼럼 각각을 상기 칼럼 각각에 대한 상기 제 1 샘플 앤 홀드 회로에 동작적 측면에서 접속하는 전송 회로와,

상기 제 1 샘플 앤 홀드 회로의 서브세트에 동작적 측면에서 각각이 접속되는 되는 다수의 제 2 샘플 앤 홀드 회로

를 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 1 항에 있어서,

상기 제 2 샘플링 회로 중 오직 하나로부터 출력될 수 있는 선택 회로로 구성된 출력 드라이버를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 1 항에 있어서,

상기 칼럼 중의 오직 하나만이 소정의 시간에 판독되어지는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 1 항에 있어서,

상기 제 1 샘플 앤 홀드 회로 각각의 내부에 포함된 선형 이득 증폭기를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 4 항에 있어서,

현재 판독되고 있는 상기 칼럼 및 현재 판독되는 상기 칼럼에 후속하여 판독될 후속 칼럼에 대하여 상기 선형 이득 증폭기를 인에이블링하도록 하는 인에이블링 회로를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 5 항에 있어서,

상기 인에이블링 회로는, 상기 제 2 샘플 앤 홀드 회로에 후속하여 판독될 상기 후속 칼럼에 대한 상기 제 1 샘플 앤 홀드 회로에 접속하는 전도성 배선을 사전 충전하게 하기 위하여, 현재 판독되는 상기 칼럼에 후속하여 판독될 상기 칼럼에 대하여 상기 선형 이득 증폭기를 인에이블링하게 하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 1 항에 있어서,

각각이 상기 제 1 샘플 앤 홀드 회로의 절반과 본질적으로 관련하는 두 개의 제 2 샘플 앤 홀드 회로가 있는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 7 항에 있어서,

상기 두 개의 제 2 샘플 앤 홀드 회로가 상기 제 2 샘플 앤 홀드 회로의 각각이 교번적인(alternating) 칼럼과 결합되도록 정렬되는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 1 항에 있어서,

상기 제 2 클램핑 회로를 사전 충전하는 사전 충전 회로를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
제 9 항에 있어서,

상기 제 2 클램핑 회로 내에 전하를 위치하는 상기 사전 충전 회로를 동반하는 상기 제 2 클램핑 회로 내에 저장된 전하를 판독하는 판독 회로를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저.
일련의 로우와 칼럼으로 배열된 다수의 광검출기와,

로우 어드레싱 회로와,

칼럼 어드레싱 회로와,

상기 각각의 칼럼에 대하여 할당된 제 1 샘플 앤 홀드 회로와,

상기 각각의 광검출기 내의 감지 노드에 접속된 게이트를 구비하는 소스 팔로워 회로와,

상기 각각의 칼럼에 대한 제 1 샘플 앤 홀드 회로에 동작 가능하게 접속된 상기 소스 팔로워 회로로부터의 출력과,

각각이 상기 제 1 샘플 앤 홀드 회로의 서브세트에 동작 가능하게 접속되는 다수의 제 2 샘플 앤 홀드 회로

를 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미지 센서.
제 11 항에 있어서,

상기 제 2 샘플링 회로 중의 오직 하나로부터 출력되는 선택 회로로 구성된 출력 드라이버를 더 포함하는 CMOS 이미지 센서.
제 11 항에 있어서,

상기 칼럼의 적어도 하나가, 그 칼럼과 관련된 제 2 클램핑 회로로부터 판독된 전하를 저장했던 출력을 선택하고, 적어도 하나의 칼럼이, 사전 충전 칼럼으로부터 초기에 샘플링된 신호가 상기 선택된 칼럼이 출력됨과 동시에 상이한 제 2 샘플링 회로 내에 위치하는 사전 충전 단계에 있는 CMOS 이미지 센서.
제 11 항에 있어서,

상기 제 1 샘플 앤 홀드 회로의 각각 내에 포함된 선형 이득 증폭기를 더 포함하는 CMOS 이미지 센서.
제 14 항에 있어서,

상기 현재 판독되는 칼럼 및 현재 판독되는 상기 칼럼에 후속하여 판독될 후속 칼럼에 대하여 상기 선형 이득 증폭기를 인에이블링하게 하는 인에이블링 회로를 더 포함하는 CMOS 이미지 센서.
제 15 항에 있어서,

상기 인에이블링 회로는, 상기 제 2 샘플 앤 홀드 회로를, 후속하여 판독될 상기 후속 칼럼에 대한 상기 제 1 샘플 앤 홀드 회로에 접속하는 도전 배선을 사전 충전하기 위하여, 현재 판독되는 상기 칼럼에 후속하여 판독될 상기 칼럼에 대하여 상기 선형 이득 증폭기를 인에이블링하게 하는 CMOS 이미지 센서.
제 11 항에 있어서,

각각이 상기 제 1 샘플 앤 홀드 회로의 절반과 본질적으로 관련하는 두 개의 제 2 샘플 앤 홀드 회로가 있는 CMOS 이미지 센서.
제 17 항에 있어서,

상기 두 개의 제 2 샘플 앤 홀드 회로가 상기 제 2 샘플 앤 홀드 회로의 각각이 교번으로 칼럼과 관련되도록 정렬되는 CMOS 이미지 센서.
제 11 항에 있어서,

상기 제 2 클램핑 회로를 사전 충전하는 사전 충전 회로를 더 포함하는 CMOS 이미지 센서.
제 19 항에 있어서,

상기 제 2 클램핑 회로 내에 전하를 위치하는 상기 사전 충전 회로와 동시에 상기 제 2 클램핑 회로 내에 저장된 전하를 판독하는 판독 회로를 더 포함하는 CMOS 이미지 센서.
일련의 로우와 칼럼으로 배열되며 상기 로우를 어드레싱하기 위한 로우 어드레싱 회로를 갖는 다수의 광검출기를 구비한 CMOS 이미지 센서, 상기 칼럼을 어드레싱하는 칼럼 어드레싱 회로, 상기 각각의 칼럼에 할당된 제 1 샘플 앤 홀드 회로, 상기 각각의 칼럼을 상기 각각의 칼럼에 대한 상기 제 1 샘플 앤 홀드 회로에 동작 가능하게 접속한 전송 회로를 제공하는 단계와,

각각이 상기 제 1 샘플 앤 홀드 회로의 서브세트에 동작 가능하게 접속되어 있는 다수의 제 2 샘플 앤 홀드 회로를 추가로 제공하는 단계

를 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 21 항에 있어서,

상기 추가로 제공하는 단계는, 소정의 시간에 출력 드라이버가 상기 제 2 샘플링 회로 중의 오직 하나에만 동작 가능하게 연결되도록 선택 회로로 구성된 출력 드라이버를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 21 항에 있어서,

상기 추가로 제공하는 단계가, 소정의 시간에 상기 칼럼 중의 오직 하나 만을 판독하기 위한 수단을 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 21 항에 있어서,

상기 제공하는 단계가, 상기 제 1 샘플 앤 홀드 회로의 각각 내에 포함된 선형 이득 증폭기를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 24 항에 있어서,

상기 제공하는 단계가, 현재 판독되는 칼럼은 물론 현재 판독되는 상기 칼럼에 후속하여 판독될 후속 칼럼에 대하여, 상기 선형 이득 증폭기를 인에이블하게 하는 인에이블링 회로를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 25 항에 있어서,

상기 제공하는 단계가, 상기 제 2 샘플 앤 홀드 회로를, 후속하여 판독될 상기 후속 칼럼에 대한 상기 제 1 샘플 앤 홀드 회로에 접속하는 도전 배선을 사전 충전하기 위하여, 현재 판독되는 상기 칼럼에 후속하여 판독될 상기 후속 칼럼에 대하여 상기 선형 이득 증폭기를 인에이블링하게 하는 상기 인에이블링 회로를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 21 항에 있어서,

상기 추가로 제공하는 단계가, 각각이 상기 제 1 샘플 앤 홀드 회로의 절반과 본질적으로 관련하는 두 개의 샘플 앤 홀드 회로가 있도록 제 2 샘플링 회로를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 27 항에 있어서,

상기 추가로 제공하는 단계가, 상기 제 2 샘플 앤 홀드 회로의 각각이 교번으로 칼럼과 관련되어 정렬되도록 상기 두 개의 제 2 샘플 앤 홀드 회로를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 21 항에 있어서,

상기 제공하는 단계가, 상기 제 2 클램핑 회로를 사전 충전하는 사전 충전 회로를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.
제 29 항에 있어서,

상기 제공하는 단계가, 상기 사전 충전 회로가 상기 제 2 클램핑 회로 내에 전하를 위치시킴과 동시에, 상기 제 2 클램핑 회로 내에 저장된 전하를 판독하는 판독 회로를 제공하는 단계를 더 포함하는 코릴레이트된 이중 샘플링 유닛을 구비하는 CMOS 이미저 제조 방법.