JP4540280B2 - 光学走査装置 - Google Patents

Description

【０００１】
本発明は、対象を切換え可能な解像度で走査する光学走査装置に関するものである。本発明は又、切換え可能な解像度を有する光センサ用回路にも関するものである。
【０００２】
光学走査装置は、対象の電子画像を例えば、デジタルデータの形態で形成するのに用いられる。このような光学走査装置は例えば、写真複写機又はファクシミリ装置用のスキャナや、コンピュータシステムに連結して書類及び写真を走査するいわゆるスキャナや、フィルム中の画像を走査するテレシネカメラとすることができる。
【０００３】
最も重要な性能上のパラメータの１つは走査システムの解像度である。テレシネカメラの場合、特に高品位テレビジョン又はデータ分野における寸法決定、ズーミング、多層化に対して走査データを用いる高性能後処理分野において、高解像度システムは一層重要となる。
【０００４】
テレシネカメラの前端部は、フィルムに含まれる光学情報を、種々の信号処理により処理しうる電気信号に変換するのに用いる最初の最も重要なサブシステムである。この走査システムの光学的及び電気的な品質が、重要な要素として、デジタル又はアナログテレビジョンの標準又はデータフォーマットにおける電気出力の、得られる最大品質を決定する。
【０００５】
現在得られるテレシネカメラに課せられている制限の１つは、走査解像度に対する走査速度である。フィリップ社のデジタルビデオシステムの製品であるクワドラ（Quadra）テレシネカメラのような標準解像度システムは、３０フレーム／秒までの速度を得るために、低解像度スキャナを用いている。一方、高解像度システムはしばしば、１フレーム／秒以下の速度で動作する。
【０００６】
テレシネカメラは、選択した技術に応じて種々の走査装置を用いる。好ましい走査装置は電荷結合装置より成る光センサを用いている。“奇数（番目）”及び“偶数（番目）”の画素の電荷を２つの異なるシフトレジスタに転送する電荷結合装置が存在する。これら双方のシフトレジスタは画素のレートの半分で動作する為、処理用のクロック周波数及びアナログ処理の帯域幅は、１つのみのラインシフトレジスタを有する通常の電荷結合装置に比べて半分にすることができる。
【０００７】
本発明の目的は、最大の走査速度で所定の解像度を得ることにある。
【０００８】
この目的は、２つの隣接する画素の内容を加算する加算手段を用いることにより達成される。
【０００９】
低解像度モードでは、２つずつ隣接の画素を互いに加算する。従って、この加算内容の信号対雑音比は良好となり、この加算内容は信号品質を損なうことなく２倍の速度で処理しうる。このことは、最新の回路を用いて３０フレーム／秒の実時間走査を行なうことができることを意味する。各画素を加算せずに別々に処理する必要がある高解像度モードでは信号対雑音比が悪い為に、走査速度は半分にする必要がある。低解像度走査も高解像度走査も同じセンサにより行なうことができる。このことは、価格を最小にするのに役立つ。
【００１０】
データ転送や、ワークステーションとの処理のような多くの高解像度分野は、３０フレーム／秒の速度を必要としないが、低解像度分野は、実時間モードでの走査を必要とする。上述した構成により、高速（＜３０フレーム／秒）の標準解像度と低速（＜１５フレーム／秒）の高解像度との双方の走査を達成する。
【００１１】
図１に示す本発明の第１実施例は、奇数（番目の）画素及び偶数（番目の）画素に対する２つの別々のシフトレジスタを有する一般的なＣＣＤラインセンサ構造に基づくものである。既知の設計では、各奇数画素センサ１は、この場合その一方の側に位置する“奇数光ゲート”と称する光ゲート３に接続されており、各偶数画素センサ２は、この場合その反対側に位置する“偶数光ゲート”と称する光ゲート４に接続されている。本発明の実施例では、この既知の設計に加えて、奇数光ゲート３が奇数画素センサ１に対し位置している側と同じ、偶数画素センサ２の側に、補助光ゲート５が接続されている。光ゲートは、画素センサが積分時間中に電荷を集めている際には絶縁状態にある。各画素センサの領域の電荷を読出すために、３つの異なる光ゲートを制御信号により互いに独立して導通状態に設定することができる。奇数光ゲート３の出力端とこれに隣接する補助光ゲート５の出力端とは電荷加算手段６に接続されている。各電荷加算手段６の出力端は転送ゲート７及び放電ゲート８に接続されている。偶数光ゲート４の出力端は電荷加算手段に接続されない為、これらは転送ゲート７及び放電ゲートであるブルーミング防止ゲート８にそれぞれ直接接続されている。転送ゲート７の出力端は、奇数及び偶数シフトレジスタ９、１０のうちの一方のシフトレジスタにそれぞれ接続されている。
【００１２】
高解像度モードでは、積分時間が終了されると、その前の積分期間の電荷が読出された後に、奇数光ゲート３及び偶数光ゲート４がそれぞれクロックＰＧ＿ＯＤＤ及びＰＧ＿ＨＲにより導通状態に設定される。この場合、補助光ゲート５は用いられない。従って、電荷加算手段６で加算すべき唯一の電荷は奇数画素センサ１の電荷である。転送ゲート７には転送パルスPhI Ｘが供給され、それぞれの電荷をシフトレジスタ９、１０のうちの関連のシフトレジスタに転送する。クロック信号PhI １及びPhI ２では、シフトレジスタ９、１０の電荷がシフトレジスタ９、１０の出力端の方向にシフトされる。その後、ブルーミング防止ゲート８がクロック信号ＩＣ／ＡＢにより開放され、過剰に発生されて電荷結合装置により処理できなかった電荷を取出す。従って、この図１の構成の装置は、２つのシフトレジスタ９、１０を有する通常の電荷結合装置のように高解像度モードで動作する。
【００１３】
低解像度モードでは、奇数光ゲート３及び補助光ゲート５を制御するのにクロックＰＧ＿ＯＤＤ及びＰＧ＿ＥＶＥＮが用いられる。この場合、高解像度モードと相違して、偶数光ゲート４に対するクロックＰＧ＿ＨＲは不作動となる。これにより、各対の隣接する画素センサ１、２の電荷が電荷加算手段６により加算される。従って、低解像度モードでは、２つの隣接する画素が、これら双方の画素の領域を有する１つの画素のように作用する。
【００１４】
このようにして、上述の電荷結合装置は、その画素寸法及び画素数を切換えて“通常の”解像度走査と“二倍の”解像度走査とを取出すようにすることができる。
【００１５】
図２は、上述した電荷結合装置の種々の出力信号を処理する回路装置のブロック線図である。標準の解像度に適用する場合、スキャナは、例えば、３０ＭHzの低いデータレートでシフトされる１０２４画素に対して用いられる。その処理には標準の信号チャネル処理技術を用いることができる。高解像度に適用する場合には、スキャナは標準解像度の２倍、すなわち、２０４８画素に切換える。この場合、スキャナは１ライン当り２つのチャネル、すなわち、奇数画素及び偶数画素をそれぞれ例えば３０ＭHzの同じデータレートで取出す。この処理には２つの方法が可能である。第１の処理方法では、各色の２つのチャネルが別々に処理され、この際（標準解像度におけるような）高速走査が可能である。この動作モードは３つの処理チャネルの代りに６つの処理チャネルを必要とし、半分の光レベルのオーバーヘッドしか与えない。第２の処理方法では、奇数／偶数画素が、単一技術と同じデータレートを有する単一のデータの流れにデマルチプレクス（分離）され、高解像度の画像を低解像度走査に比べて半分のラインレートで走査しうる。垂直走査方向では、積分時間を２倍にする半分のフレームレートにより解像度を自動的に増大させるため、標準の解像度の場合と同じ光レベルのオーバーヘッドに到達される。
【００１６】
図３は、ＴＤＩ ＣＣＤセンサと組合せて用いうる他の実施例を示す。本例では、２つの隣接する画素の電荷が積分期間後にまず最初に中間電荷記憶装置（ＳＴＯＲＥ＿ＧＡＴＥ１）に記憶される。電荷加算モードでは、２つの転送レジスタＴＧ＿ＯＤＤ及びＴＧ＿ＥＶＥＮに同時にクロックが与えられ、電荷が加算されて電荷記憶装置ＳＴＯＲＥ＿ＧＡＴＥ２にシフトされる。この電荷は電荷記憶装置ＳＴＯＲＥ＿ＧＡＴＥ２からシフトレジスタに転送しうる。高解像度モードでは、まず最初に転送レジスタＴＧ＿ＯＤＤのみが電荷を電荷記憶装置ＳＴＯＲＥ＿ＧＡＴＥ２にシフトし、この電荷は、シフトレジスタへの次のシフトが生じるまでここに留まる。奇数画素が読出されている間、偶数画素からの電荷が電荷記憶装置ＳＴＯＲＥ＿ＧＡＴＥ２に転送され、奇数画素の読出し後に偶数画素が読出しのためにシフトレジスタに転送される。従って、高解像度モードでは、この設計構造のものは、まず最初に全ての奇数画素を生じ、次に全ての偶数画素を生じる。これにより、シフトクロック周波数は同じに保ったままで低解像度走査の水平周波数の半分で高解像度走査を達成する。
【図面の簡単な説明】
【図１】 本発明の第１実施例を示す線図である。
【図２】 出力信号処理回路のブロック線図である。
【図３】 本発明の第２実施例を示す線図である。

Claims (5)

1. 第１の画素センサ素子の群及び第２の画素センサ素子の群に群分けされた画素センサ素子の直線配列と、前記第１の画素センサ素子の群が第１のスイッチング手段を介して接続されている第１の読出し回路と、前記第２の画素センサ素子の群が第２のスイッチング手段を介して接続されている第２の読出し回路とを具える光学走査装置において、前記第１の画素センサの群の画素センサ素子が、前記第１のスイッチング手段と第１の読出し回路との間に配置された加算手段を介して前記第１の読出し回路接続され、前記第２の画素センサ素子の群の画素センサ素子が、第３のスイッチング手段を介して前記加算手段に接続され、前記第１の画素センサの群の１つの画素センサ素子と前記第２の画素センサ素子の群の１つの画素センサ素子との互いに隣接する２つの画素センサ素子が、同じ加算手段に接続されていることを特徴とする光学走査装置。
2. 請求項１に記載の光学走査装置において、前記加算手段が電荷加算手段を有していることを特徴とする光学走査装置。
3. 請求項１に記載の光学走査装置において、第１の動作モードで、前記第１の画素センサ素子の群の画素センサ素子が前記第１の読出し回路に接続されるとともに、前記第２の画素センサ素子の群の画素センサ素子が前記第２の読出し回路に接続され、第２の動作モードで、前記第１及び第２の画素センサ素子の群の隣接する画素センサ素子がそれぞれ前記加算手段に接続され、この加算手段は前記第１の読出し回路に接続されるようになっていることを特徴とする光学走査装置。
4. 請求項３に記載の光学走査装置において、この光学走査装置は前記第２の動作モードでは、前記第１の動作モードにおける空間解像度に比べて半分の空間解像度を生じるようになっていることを特徴とする光学走査装置。
5. 請求項１〜４のいずれか一項に記載の光学走査装置において、前記第１及び第２の画素センサ素子の群の画素センサ素子が電荷結合装置の一部であることを特徴とする光学走査装置。

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