JP3924754B2 - イメージセンサ - Google Patents
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Description
技術分野
本発明は、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサに関する。
背景技術
従来、イメージセンサにおける画素単位となる固体撮像素子として、第１図に示すように構成された光センサ回路が用いられたものがある。
その光センサ回路は、光検知時における入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、そのフォトダイオードＰＤに流れるセンサ電流をサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ１と、その変換された電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｓｏを出力するトランジスタＱ３とによって構成され、ダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようになっている。そして、光検知に先がけてトランジスタＱ１のドレイン電圧ＶＤを所定時間だけ定常値よりも低く設定して、フォトダイオードＰＤの寄生容量Ｃに蓄積された残留電荷を放電させて初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光Ｌｓの光量に応じた電圧信号Ｖｐｄが得られるようにして、入射光量が少ない場合でも残像が生ずることがないようにしている（特開２０００−３２９６１６号公報参照）。
第２図は、その光センサ回路における各部信号のタイムチャートを示している。ここで、ｔ１は初期化のタイミングを、ｔ２はセンサ信号Ｓｏの出力タイミングを、Ｔは光検知時の寄生容量Ｃにおける電荷蓄積期間をそれぞれ示している。
第３図は、その光センサ回路における入射光量に応じたセンサ電流に対するセンサ信号Ｓｏの出力特性を示している。それは、フォトダイオードＰＤに流れるセンサ電流が多いときには対数出力特性を示し、センサ電流が少ないときには寄生容量Ｃの充電に応答遅れを生じてほぼ線形の非対数出力特性を示している。図中、ＷＡは非対数応答領域を示し、ＷＢは対数応答領域を示している。
第４図は、このような光センサ回路を画素単位として、画素をマトリクス状に複数配設して、各画素のセンサ信号の時系列的な読出し走査を行わせるようにした従来のイメージセンサの構成例を示している。
そのイメージセンサは、Ｄ１１〜Ｄ４４からなる４×４の画素をマトリクス状に配設して、図示しないＥＣＵの制御下において、各１ライン分の画素列を画素列選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４によって選択し、その選択された画素列における各画素を、画素選択回路２から順次出力される選択信号ＤＳ１〜ＤＳ４によってスイッチ回路３における各対応するアナログスイッチＳＷ１〜ＳＷ４が逐次オン状態にされることによって各画素のセンサ信号Ｓｏが時系列的に読み出されるようになっている。そして、逐次読み出された各画素のセンサ信号Ｓｏが、基準抵抗Ｒを介してバイアス電圧Ｖｃｃが印加されることによって規定された電圧信号Ｖｏとして出力するようになっている。図中、４は各画素における前記トランジスタＱ１のゲート電圧ＶＧ用電源であり、６はそのドレイン電圧ＶＤ用電源である。また、５はトランジスタＱ１のドレイン電圧ＶＤを所定のタイミングをもって定常時のハイレベルＨおよび初期化時のローレベルＬに切り換える電圧切換回路である。
第５図は、このように構成されたイメージセンサにおける各部信号のタイムチャートを示している。
しかして、このように構成された従来のイメージセンサにあっては、各画素のセンサ信号Ｓｏを電圧信号Ｖｏに変換して出力させる際の信号駆動能力が低く、走査速度を上げると各画素の電圧信号Ｖｏが充分な飽和レベルまで達しないうちに出力してしまうことになるので、高速での読出し走査を行わせることができないものになっている。
そのため、従来では、第６図に示すように、１ライン分の各画素の出力系統に、各画素から読み出されるセンサ信号Ｓｏをバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによって規定することによりそれぞれ電圧信号Ｖｏに変換するバイアス回路１１を設けて、信号駆動能力を高めて高速での読出し走査を行わせることができるようにしている。
しかし、その構成によるのでは、１ライン分の各画素の出力系統にそれぞれ設けられた多数の基準抵抗Ｒに通電しなければならず、消費電力が大きなものになっている。
また、画素選択回路２によって選択された画素の電圧信号Ｖｏが出力するまでに複数のアナログスイッチＳＷ（トランジスタスイッチ）の容量を駆動しなければならず、未だ高速での読出し走査を充分に行うことができないものになっている。
そこで、第１５図に示すように、バイアス回路１１の出力側における各信号線にそれぞれバッファ増幅器ＢＦを接続したバッファ回路１２を設けて、画素選択回路２によって選択された各画素の電圧信号Ｖｏをバッファ回路１２に一時集中的に蓄積させて、その蓄積された各画素の電圧信号Ｖｏを切り替えて出力させることで、信号駆動能力を充分に高めて高速での読出し走査を行わせるようにすることが考えられている。
しかし、その構成によっても、１ライン分の各画素の出力系統にそれぞれ設けられた多数のバッファ増幅器ＢＦに通電しなければならず、消費電力の面でより不利なものになってしまう。
このように、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、逐次読み出された各画素のセンサ信号を、基準抵抗を介してバイアス電圧を印加することによって規定した電圧信号として出力させるようにするのでは、信号駆動能力が低くて、高速での読出し走査を行わせることができないという問題がある。
また、１ライン分の各画素の出力系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって規定することによりそれぞれ電圧信号に変換するバイアス回路を設けて、信号駆動能力を高めて高速での読出し走査ができるようにするのでは、１ライン分の各画素の出力系統にそれぞれ設けられた多数の基準抵抗Ｒに通電しなければならなくて、消費電力が大きくなってしまうという問題がある。
また、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の各画素の出力系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって規定することによりそれぞれ電圧信号に変換するバイアス回路およびその出力側における各信号線にそれぞれバッファ増幅器を接続したバッファ回路を設けて、バイアス回路から順次出力する各画素の電圧信号をバッファ回路に一時集中的に蓄積したうえで、その蓄積された各画素の電圧信号を切り替えて出力させるようにするのでは、信号駆動能力を高めて高速での読出し走査が可能になるが、１ライン分の各画素の出力系統にそれぞれ設けられた多数の基準抵抗およびバッファ増幅器に通電しなければならず、消費電力が大きくなってしまうという問題がある。
発明の開示
本発明は、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、高速での読出し走査を行わせるとともに、消費電力の抑制を有効に図るべく、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号を順次読み出す第２の走査手段とを設けるとともに、第１の走査手段によるブロックにおける各画素の読出し系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって電圧値として規定するバイアス回路を設けるようにしている。
また、本発明は、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、高速での読出し走査を行わせるとともに、消費電力の抑制を有効に図るべく、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号をそれぞれ一時蓄積するバッファ手段と、その一時蓄積された各画素のセンサ信号を順次読み出す第２の走査手段とを設けるようにしている。
発明を実施するための最良の形態
第７図は、本発明によるイメージセンサの一実施例を示している。
それは、基本的に、前述した第４図に示したものと同様に、光センサ回路を画素単位として、複数の画素をマトリクス状に配設して、画素列選択回路１および画素選択回路２の駆動によってスイッチ回路３を介して各画素のセンサ信号の時系列的な読出し走査が行われるように構成されている。ここでは、１ライン分の画素列が１６個の画素からなっており、第１列目の画素をＤ１１〜Ｄ１１６として、第２列目の画素をＤ２１〜Ｄ２１６として表示している。
その構成にあって、特に本発明では、１ライン分の画素列を、２つの画素の組合せ（例えばＤ１１とＤ１２、Ｄ１３とＤ１４、…、Ｄ１１５とＤ１１６の各組）からなるブロックによって８つに等分割して、各ブロックにおける第１の画素すなわち奇数番目の画素（Ｄ１１，Ｄ１３，…，Ｄ１１５）のセンサ信号の出力ラインを共通にした信号線ａと、各ブロックにおける第２の画素すなわち偶数番目の画素（Ｄ１２，Ｄ１４，…，Ｄ１１６）のセンサ信号の出力ラインを共通にした信号線ｂとをそれぞれ引き出すようにしている。
その構成にあって、特に本発明では、１ライン分の画素列を、２つの画素の組合せ（例えばＤ１１とＤ１２、Ｄ１３とＤ１４、…、Ｄ１１５とＤ１１６の各組）からなるブロックによって８つに等分割して、各ブロックにおける第１の画素すなわち奇数番目の画素（Ｄ１１，Ｄ１３，…，Ｄ１１５）のセンサ信号の出力ラインを共通にした信号線ａと、各ブロックにおける第２の画素すなわち偶数番目の画素（Ｄ１２，Ｄ１４，…，Ｄ１１６）のセンサ信号の出力ラインを共通にした信号線ｂとをそれぞれ引き出すようにしている。
そして、その各信号線ａ，ｂの系統に、１ブロック分の各画素のセンサ信号Ｂ１，Ｂ２を順次選択する信号を送出する画素選択回路７およびその選択信号に応じてアナログスイッチＴ１，Ｔ２を逐次オン状態にして各画素のセンサ信号Ｂ１，Ｂ２を出力させるスイッチ回路８を設けるとともに、各ブロックから読み出される画素のセンサ信号をバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによってそれぞれ電圧値として規定するバイアス回路９を設けるようにしている。
なお、基準抵抗Ｒとしては、抵抗負荷やトランジスタ負荷などが利用できる。各画素のセンサ信号が電圧信号として出力するようになっている場合には、このバイアス回路９を設ける必要がない。
第８図は、第７図の構成によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートを示している。
画素列選択信号ＬＳ１によってＤ１１〜Ｄ１１６からなる画素列が選択され、画素選択信号ＤＳ１〜ＤＳ１６に応じてアナログスイッチＳＷ１〜ＳＷ１６が順次にオン状態になると、奇数番目の画素（Ｄ１１，Ｄ１３，…，Ｄ１１５）のセンサ信号Ｂ１が信号線ａに読み出され、偶数番目の画素（Ｄ１２，Ｄ１４，…，Ｄ１１６）のセンサ信号Ｂ２が信号線ｂに読み出される。そして、バイアス回路９によって信号線ａ，ｂにそれぞれ読み出されたセンサ信号Ｂ１，Ｂ２が電圧信号に変換されたうえで、画素選択回路７からの選択信号に応じてアナログスイッチＴ１，Ｔ２が交互にオン，オフされることによって、各画素Ｄ１１〜Ｄ１１６のセンサ信号Ｖｏが時系列的に出力することになる。
このようなイメージセンサにおける各画素のセンサ信号Ｖｏの読出しは、図示しないＥＣＵの制御下において実行されることになる。
第９図は、画素選択回路２にシフトレジスタを用いた場合の構成例を示している。この構成によるシフトレジスタによれば、その各レジスタ出力ＤＳ１〜ＤＳ１６によって、図８に示すように、各画素を選択している間だけアナログスイッチＳＷ１〜ＳＷ１６を順次にオン状態にすることができる。画素選択回路７にも同様のシフトレジスタが用いられる。
第１０図は、画素選択回路２にデコーダ回路を用いた場合の構成例を示している。この構成によるデコーダ回路によれば、Ａ０〜Ａ３の４ビットの信号入力に応じた各デコーダ出力ＤＳ１〜ＤＳ１６によって、第８図に示すように、各画素を選択している間だけアナログスイッチＳＷ１〜ＳＷ１６を順次にオン状態にすることができる。画素選択回路７にも同様のデコーダ回路が用いられる。
また、第１１図は、第７図の構成によるイメージセンサにおける動作状態の他の例を示す各部信号のタイムチャートを示している。
この場合は、画素選択回路２による画素の選択信号（ＤＳ１〜ＤＳ１６）を、１ブロック分の２つの画素を選択するのに相当する時間持続させることによって各アナログスイッチＳＷ１〜ＳＷ１６をその間オン状態にするようにしている。
すなわち、この場合には各アナログスイッチＳＷ１〜ＳＷ１６のオン期間が第８図の制御の場合に比べて２倍になっている。それは、各画素から読み出されるセンサ信号が安定するのでの時間が２倍とれることになり、安定化時間が同じならば図８の制御の場合に比べて各画素のセンサ信号を読み出すための走査時間を２倍にすることができるようになる。
第１２図は、この場合における画素選択回路２に用いられるデコーダ回路を示している。この構成によるデコーダ回路によれば、Ａ０〜Ａ３の４ビットの信号入力によってＤＳ１とＤＳ２、ＤＳ２とＤＳ３、…、ＤＳ１５とＤＳ１６を順次に選択することができる。
また、この場合における画素選択回路２にシフトレジスタを用いる場合には、ＤＡＴＡ入力に“１１”を加えることによって第１１図に示すＳＷ１〜ＳＷ１６のスイッチング動作を行わせることができるようになる。
第１３図は、本発明によるイメージセンサの他の実施例を示している。
この実施例では、１つのブロックを４つの画素の組合せとして１ライン分の画素列を４つに等分割して、各ブロックにおける第１の画素のセンサ信号の出力ラインを共通にした信号線ａと、その第２の画素のセンサ信号の出力ラインを共通にした信号線ｂと、その第３の画素のセンサ信号の出力ラインを共通にした信号線ｃと、その第４の画素のセンサ信号の出力ラインを共通にした信号線ｄとをそれぞれ引き出すようにしている。
そして、その各信号線ａ〜ｄの系統に、１ブロック分の各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を順次選択する信号を送出する画素選択回路７′およびその選択信号に応じてアナログスイッチＴ１，Ｔ２，Ｔ３，Ｔ４を逐次オン状態にして各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を出力させるスイッチ回路８′を設けるとともに、各ブロックから読み出される画素のセンサ信号をバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによってそれぞれ電圧値として規定するバイアス回路９′を設けるようにしている。
第１４図は、第１３図の構成によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートを示している。
画素列選択信号ＬＳ１によってＤ１１〜Ｄ１１６からなる画素列が選択され、画素選択信号ＤＳ１〜ＤＳ１６に応じてアナログスイッチＳＷ１〜ＳＷ１６が順次にオン状態になると、各ブロックにおける第１番目の画素（Ｄ１１，Ｄ１５，Ｄ１９，Ｄ１１３）のセンサ信号Ｂ１が信号線ａに読み出され、各ブロックにおける第２番目の画素（Ｄ１２，Ｄ１６，Ｄ１１０，Ｄ１１４）のセンサ信号Ｂ２が信号線ｂに読み出され、各ブロックにおける第３番目の画素（Ｄ１３，Ｄ１７，Ｄ１１１，Ｄ１１５）のセンサ信号Ｂ３が信号線ｃに読み出され、各ブロックにおける第４番目の画素（Ｄ１４，Ｄ１８，Ｄ１１２，Ｄ１１６）のセンサ信号Ｂ４が信号線ｄに読み出される。そして、バイアス回路９′によって信号線ａ〜ｄにそれぞれ読み出されたセンサ信号Ｂ１〜Ｂ４が電圧信号に変換されたうえで、画素選択回路７からの選択信号に応じてアナログスイッチＴ１〜Ｔ４が順次にオン，オフされることによって、各画素Ｄ１１〜Ｄ１１６のセンサ信号Ｖｏが時系列的に出力することになる。
この場合は、画素選択回路２による画素の選択信号（ＤＳ１〜ＤＳ１６）を、１ブロック分の４つの画素を選択するのに相当する時間持続させることによって各アナログスイッチＳＷ１〜ＳＷ１６をその間オン状態にするようにしている。
すなわち、この場合には各アナログスイッチＳＷ１〜ＳＷ１６のオン期間が第８図の制御の場合に比べて４倍になっている。それは、各画素から読み出されるセンサ信号が安定するのでの時間が４倍とれることになり、安定化時間が同じならば第８図の制御の場合に比べて各画素のセンサ信号を読み出すための走査時間を４倍にすることができるようになる。
その際、例えば、各画素のセンサ信号が飽和するまでの所要時間が５００ｎＳである場合、４つの信号線ａ〜ｄに設けられたバイアス回路９′によって、一画素の走査に必要な時間は５００ｎＳ÷４＝３１．２５ｎＳにまで短縮することが可能になる。
図１６は、本発明によるイメージセンサのさらに他の実施例を示している。
この場合は、特に、バイアス回路９の出力側における各信号線ａ，ｂにそれぞれバッファ増幅器ＢＦを接続したバッファ回路１０を設けて、各画素の電圧信号Ｖｏを一時集中的に蓄積して、その蓄積された各画素の電圧信号Ｖｏを画素選択回路７によってアナログスイッチＴ１，Ｔ２を切り替えることにより、順次に外部へ出力させるようにしている。
このような構成によれば、信号駆動能力を充分に高めて高速での読出し走査を行わせることが可能になる。そして、１ライン分の画素列をブロック単位に分割することによって引き出した２本の信号線ａ，ｂにだけバイアス回路９およびバッファ回路１０が設けられているので、消費電力を最小限に抑制することができるようになる。
第１６図の構成によるイメージセンサにあっても、その基本的な動作状態は、第８図または第１１図に示す各部信号のタイムチャートに示すように、前述の場合と同じである。
第１７図は、本発明によるイメージセンサのさらに他の実施例を示している。
この実施例では、各信号線ａ〜ｄの系統に、１ブロック分の各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を順次選択する信号を送出する画素選択回路７′およびその選択信号に応じてアナログスイッチＴ１，Ｔ２，Ｔ３，Ｔ４を逐次オン状態にして各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を出力させるスイッチ回路８′を設けるとともに、各ブロックから読み出される画素のセンサ信号をバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによってそれぞれ電圧値として規定するバイアス回路９′およびその電圧値として規定された各画素の電圧信号を一時集中的に蓄積するバッファ回路１０′を設けるようにしている。
第１７図の構成によるイメージセンサにあっても、その基本的な動作状態は、第１４図に示す各部信号のタイムチャートに示すように、前述の場合と同じである。
なお、本発明のイメージセンサに用いられる画素としては、第１図に示す光センサ回路に限らず、その他ＣＣＤやＭＯＳ型撮像素子などの固体撮像素子が広く適用される。
産業上の利用の可能性
本発明によるイメージセンサによれば、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号を順次読み出す第２の走査手段とを設けるとともに、第１の走査手段によるブロックにおける各画素の読出し系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって電圧値として規定するバイアス回路を設けるようにしたもので、消費電力の抑制を有効に図りながら、各画素の読出し走査を高速で行わせることができるようになる。
また、本発明によるイメージセンサによれば、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号をそれぞれ一時蓄積するバッファ手段と、その一時蓄積された各画素のセンサ信号を順次読み出す第２の走査手段とを設けるようにしたもので、消費電力の抑制を有効に図りながら、各画素の読出し走査を高速で行わせることができるようになる。
【図面の簡単な説明】
第１図は、イメージセンサの画素に用いられる光センサ回路の構成例を示す電気回路図である。
第２図は、その光センサ回路における各部信号のタイムチャートである。
第３図は、その光センサ回路におけるセンサ電流に対するセンサ信号の出力特性を示す図である。
第４図は、従来の光センサ回路を画素に用いたイメージセンサの構成例を示す回路構成図である。
第５図は、その従来のイメージセンサにおける各部信号のタイムチャートである。
第６図は、従来のイメージセンサの他の構成例を示す回路構成図である。
第７図は、本発明によるイメージセンサの一実施例を示す回路構成図である。
第８図は、その一実施例によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートである。
第９図は、その一実施例によるイメージセンサにおける画素選択回路に用いられるシフトレジスタの一構成例を示す回路構成図である。
第１０図は、その一実施例によるイメージセンサにおける画素選択回路に用いられるデコーダ回路の一構成例を示す回路構成図である。
第１１図は、その一実施例によるイメージセンサにおける動作状態の他の例を示す各部信号のタイムチャートである。
第１２図は、その一実施例によるイメージセンサにおける画素選択回路に用いられるデコーダ回路の他の構成例を示す回路構成図である。
第１３図は、本発明によるイメージセンサの他の実施例を示す回路構成図である。
第１４図は、その他の実施例によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートである。
第１５図は、従来のイメージセンサのさらに他の構成例を示す回路構成図である。
第１６図は、本発明によるイメージセンサのさらに他の実施例を示す回路構成図である。
第１７図は、本発明によるイメージセンサのさらに他の実施例を示す回路構成図である。
本発明は、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサに関する。
背景技術
従来、イメージセンサにおける画素単位となる固体撮像素子として、第１図に示すように構成された光センサ回路が用いられたものがある。
その光センサ回路は、光検知時における入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、そのフォトダイオードＰＤに流れるセンサ電流をサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ１と、その変換された電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｓｏを出力するトランジスタＱ３とによって構成され、ダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようになっている。そして、光検知に先がけてトランジスタＱ１のドレイン電圧ＶＤを所定時間だけ定常値よりも低く設定して、フォトダイオードＰＤの寄生容量Ｃに蓄積された残留電荷を放電させて初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光Ｌｓの光量に応じた電圧信号Ｖｐｄが得られるようにして、入射光量が少ない場合でも残像が生ずることがないようにしている（特開２０００−３２９６１６号公報参照）。
第２図は、その光センサ回路における各部信号のタイムチャートを示している。ここで、ｔ１は初期化のタイミングを、ｔ２はセンサ信号Ｓｏの出力タイミングを、Ｔは光検知時の寄生容量Ｃにおける電荷蓄積期間をそれぞれ示している。
第３図は、その光センサ回路における入射光量に応じたセンサ電流に対するセンサ信号Ｓｏの出力特性を示している。それは、フォトダイオードＰＤに流れるセンサ電流が多いときには対数出力特性を示し、センサ電流が少ないときには寄生容量Ｃの充電に応答遅れを生じてほぼ線形の非対数出力特性を示している。図中、ＷＡは非対数応答領域を示し、ＷＢは対数応答領域を示している。
第４図は、このような光センサ回路を画素単位として、画素をマトリクス状に複数配設して、各画素のセンサ信号の時系列的な読出し走査を行わせるようにした従来のイメージセンサの構成例を示している。
そのイメージセンサは、Ｄ１１〜Ｄ４４からなる４×４の画素をマトリクス状に配設して、図示しないＥＣＵの制御下において、各１ライン分の画素列を画素列選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４によって選択し、その選択された画素列における各画素を、画素選択回路２から順次出力される選択信号ＤＳ１〜ＤＳ４によってスイッチ回路３における各対応するアナログスイッチＳＷ１〜ＳＷ４が逐次オン状態にされることによって各画素のセンサ信号Ｓｏが時系列的に読み出されるようになっている。そして、逐次読み出された各画素のセンサ信号Ｓｏが、基準抵抗Ｒを介してバイアス電圧Ｖｃｃが印加されることによって規定された電圧信号Ｖｏとして出力するようになっている。図中、４は各画素における前記トランジスタＱ１のゲート電圧ＶＧ用電源であり、６はそのドレイン電圧ＶＤ用電源である。また、５はトランジスタＱ１のドレイン電圧ＶＤを所定のタイミングをもって定常時のハイレベルＨおよび初期化時のローレベルＬに切り換える電圧切換回路である。
第５図は、このように構成されたイメージセンサにおける各部信号のタイムチャートを示している。
しかして、このように構成された従来のイメージセンサにあっては、各画素のセンサ信号Ｓｏを電圧信号Ｖｏに変換して出力させる際の信号駆動能力が低く、走査速度を上げると各画素の電圧信号Ｖｏが充分な飽和レベルまで達しないうちに出力してしまうことになるので、高速での読出し走査を行わせることができないものになっている。
そのため、従来では、第６図に示すように、１ライン分の各画素の出力系統に、各画素から読み出されるセンサ信号Ｓｏをバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによって規定することによりそれぞれ電圧信号Ｖｏに変換するバイアス回路１１を設けて、信号駆動能力を高めて高速での読出し走査を行わせることができるようにしている。
しかし、その構成によるのでは、１ライン分の各画素の出力系統にそれぞれ設けられた多数の基準抵抗Ｒに通電しなければならず、消費電力が大きなものになっている。
また、画素選択回路２によって選択された画素の電圧信号Ｖｏが出力するまでに複数のアナログスイッチＳＷ（トランジスタスイッチ）の容量を駆動しなければならず、未だ高速での読出し走査を充分に行うことができないものになっている。
そこで、第１５図に示すように、バイアス回路１１の出力側における各信号線にそれぞれバッファ増幅器ＢＦを接続したバッファ回路１２を設けて、画素選択回路２によって選択された各画素の電圧信号Ｖｏをバッファ回路１２に一時集中的に蓄積させて、その蓄積された各画素の電圧信号Ｖｏを切り替えて出力させることで、信号駆動能力を充分に高めて高速での読出し走査を行わせるようにすることが考えられている。
しかし、その構成によっても、１ライン分の各画素の出力系統にそれぞれ設けられた多数のバッファ増幅器ＢＦに通電しなければならず、消費電力の面でより不利なものになってしまう。
このように、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、逐次読み出された各画素のセンサ信号を、基準抵抗を介してバイアス電圧を印加することによって規定した電圧信号として出力させるようにするのでは、信号駆動能力が低くて、高速での読出し走査を行わせることができないという問題がある。
また、１ライン分の各画素の出力系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって規定することによりそれぞれ電圧信号に変換するバイアス回路を設けて、信号駆動能力を高めて高速での読出し走査ができるようにするのでは、１ライン分の各画素の出力系統にそれぞれ設けられた多数の基準抵抗Ｒに通電しなければならなくて、消費電力が大きくなってしまうという問題がある。
また、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の各画素の出力系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって規定することによりそれぞれ電圧信号に変換するバイアス回路およびその出力側における各信号線にそれぞれバッファ増幅器を接続したバッファ回路を設けて、バイアス回路から順次出力する各画素の電圧信号をバッファ回路に一時集中的に蓄積したうえで、その蓄積された各画素の電圧信号を切り替えて出力させるようにするのでは、信号駆動能力を高めて高速での読出し走査が可能になるが、１ライン分の各画素の出力系統にそれぞれ設けられた多数の基準抵抗およびバッファ増幅器に通電しなければならず、消費電力が大きくなってしまうという問題がある。
発明の開示
本発明は、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、高速での読出し走査を行わせるとともに、消費電力の抑制を有効に図るべく、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号を順次読み出す第２の走査手段とを設けるとともに、第１の走査手段によるブロックにおける各画素の読出し系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって電圧値として規定するバイアス回路を設けるようにしている。
また、本発明は、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、高速での読出し走査を行わせるとともに、消費電力の抑制を有効に図るべく、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号をそれぞれ一時蓄積するバッファ手段と、その一時蓄積された各画素のセンサ信号を順次読み出す第２の走査手段とを設けるようにしている。
発明を実施するための最良の形態
第７図は、本発明によるイメージセンサの一実施例を示している。
それは、基本的に、前述した第４図に示したものと同様に、光センサ回路を画素単位として、複数の画素をマトリクス状に配設して、画素列選択回路１および画素選択回路２の駆動によってスイッチ回路３を介して各画素のセンサ信号の時系列的な読出し走査が行われるように構成されている。ここでは、１ライン分の画素列が１６個の画素からなっており、第１列目の画素をＤ１１〜Ｄ１１６として、第２列目の画素をＤ２１〜Ｄ２１６として表示している。
その構成にあって、特に本発明では、１ライン分の画素列を、２つの画素の組合せ（例えばＤ１１とＤ１２、Ｄ１３とＤ１４、…、Ｄ１１５とＤ１１６の各組）からなるブロックによって８つに等分割して、各ブロックにおける第１の画素すなわち奇数番目の画素（Ｄ１１，Ｄ１３，…，Ｄ１１５）のセンサ信号の出力ラインを共通にした信号線ａと、各ブロックにおける第２の画素すなわち偶数番目の画素（Ｄ１２，Ｄ１４，…，Ｄ１１６）のセンサ信号の出力ラインを共通にした信号線ｂとをそれぞれ引き出すようにしている。
その構成にあって、特に本発明では、１ライン分の画素列を、２つの画素の組合せ（例えばＤ１１とＤ１２、Ｄ１３とＤ１４、…、Ｄ１１５とＤ１１６の各組）からなるブロックによって８つに等分割して、各ブロックにおける第１の画素すなわち奇数番目の画素（Ｄ１１，Ｄ１３，…，Ｄ１１５）のセンサ信号の出力ラインを共通にした信号線ａと、各ブロックにおける第２の画素すなわち偶数番目の画素（Ｄ１２，Ｄ１４，…，Ｄ１１６）のセンサ信号の出力ラインを共通にした信号線ｂとをそれぞれ引き出すようにしている。
そして、その各信号線ａ，ｂの系統に、１ブロック分の各画素のセンサ信号Ｂ１，Ｂ２を順次選択する信号を送出する画素選択回路７およびその選択信号に応じてアナログスイッチＴ１，Ｔ２を逐次オン状態にして各画素のセンサ信号Ｂ１，Ｂ２を出力させるスイッチ回路８を設けるとともに、各ブロックから読み出される画素のセンサ信号をバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによってそれぞれ電圧値として規定するバイアス回路９を設けるようにしている。
なお、基準抵抗Ｒとしては、抵抗負荷やトランジスタ負荷などが利用できる。各画素のセンサ信号が電圧信号として出力するようになっている場合には、このバイアス回路９を設ける必要がない。
第８図は、第７図の構成によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートを示している。
画素列選択信号ＬＳ１によってＤ１１〜Ｄ１１６からなる画素列が選択され、画素選択信号ＤＳ１〜ＤＳ１６に応じてアナログスイッチＳＷ１〜ＳＷ１６が順次にオン状態になると、奇数番目の画素（Ｄ１１，Ｄ１３，…，Ｄ１１５）のセンサ信号Ｂ１が信号線ａに読み出され、偶数番目の画素（Ｄ１２，Ｄ１４，…，Ｄ１１６）のセンサ信号Ｂ２が信号線ｂに読み出される。そして、バイアス回路９によって信号線ａ，ｂにそれぞれ読み出されたセンサ信号Ｂ１，Ｂ２が電圧信号に変換されたうえで、画素選択回路７からの選択信号に応じてアナログスイッチＴ１，Ｔ２が交互にオン，オフされることによって、各画素Ｄ１１〜Ｄ１１６のセンサ信号Ｖｏが時系列的に出力することになる。
このようなイメージセンサにおける各画素のセンサ信号Ｖｏの読出しは、図示しないＥＣＵの制御下において実行されることになる。
第９図は、画素選択回路２にシフトレジスタを用いた場合の構成例を示している。この構成によるシフトレジスタによれば、その各レジスタ出力ＤＳ１〜ＤＳ１６によって、図８に示すように、各画素を選択している間だけアナログスイッチＳＷ１〜ＳＷ１６を順次にオン状態にすることができる。画素選択回路７にも同様のシフトレジスタが用いられる。
第１０図は、画素選択回路２にデコーダ回路を用いた場合の構成例を示している。この構成によるデコーダ回路によれば、Ａ０〜Ａ３の４ビットの信号入力に応じた各デコーダ出力ＤＳ１〜ＤＳ１６によって、第８図に示すように、各画素を選択している間だけアナログスイッチＳＷ１〜ＳＷ１６を順次にオン状態にすることができる。画素選択回路７にも同様のデコーダ回路が用いられる。
また、第１１図は、第７図の構成によるイメージセンサにおける動作状態の他の例を示す各部信号のタイムチャートを示している。
この場合は、画素選択回路２による画素の選択信号（ＤＳ１〜ＤＳ１６）を、１ブロック分の２つの画素を選択するのに相当する時間持続させることによって各アナログスイッチＳＷ１〜ＳＷ１６をその間オン状態にするようにしている。
すなわち、この場合には各アナログスイッチＳＷ１〜ＳＷ１６のオン期間が第８図の制御の場合に比べて２倍になっている。それは、各画素から読み出されるセンサ信号が安定するのでの時間が２倍とれることになり、安定化時間が同じならば図８の制御の場合に比べて各画素のセンサ信号を読み出すための走査時間を２倍にすることができるようになる。
第１２図は、この場合における画素選択回路２に用いられるデコーダ回路を示している。この構成によるデコーダ回路によれば、Ａ０〜Ａ３の４ビットの信号入力によってＤＳ１とＤＳ２、ＤＳ２とＤＳ３、…、ＤＳ１５とＤＳ１６を順次に選択することができる。
また、この場合における画素選択回路２にシフトレジスタを用いる場合には、ＤＡＴＡ入力に“１１”を加えることによって第１１図に示すＳＷ１〜ＳＷ１６のスイッチング動作を行わせることができるようになる。
第１３図は、本発明によるイメージセンサの他の実施例を示している。
この実施例では、１つのブロックを４つの画素の組合せとして１ライン分の画素列を４つに等分割して、各ブロックにおける第１の画素のセンサ信号の出力ラインを共通にした信号線ａと、その第２の画素のセンサ信号の出力ラインを共通にした信号線ｂと、その第３の画素のセンサ信号の出力ラインを共通にした信号線ｃと、その第４の画素のセンサ信号の出力ラインを共通にした信号線ｄとをそれぞれ引き出すようにしている。
そして、その各信号線ａ〜ｄの系統に、１ブロック分の各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を順次選択する信号を送出する画素選択回路７′およびその選択信号に応じてアナログスイッチＴ１，Ｔ２，Ｔ３，Ｔ４を逐次オン状態にして各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を出力させるスイッチ回路８′を設けるとともに、各ブロックから読み出される画素のセンサ信号をバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによってそれぞれ電圧値として規定するバイアス回路９′を設けるようにしている。
第１４図は、第１３図の構成によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートを示している。
画素列選択信号ＬＳ１によってＤ１１〜Ｄ１１６からなる画素列が選択され、画素選択信号ＤＳ１〜ＤＳ１６に応じてアナログスイッチＳＷ１〜ＳＷ１６が順次にオン状態になると、各ブロックにおける第１番目の画素（Ｄ１１，Ｄ１５，Ｄ１９，Ｄ１１３）のセンサ信号Ｂ１が信号線ａに読み出され、各ブロックにおける第２番目の画素（Ｄ１２，Ｄ１６，Ｄ１１０，Ｄ１１４）のセンサ信号Ｂ２が信号線ｂに読み出され、各ブロックにおける第３番目の画素（Ｄ１３，Ｄ１７，Ｄ１１１，Ｄ１１５）のセンサ信号Ｂ３が信号線ｃに読み出され、各ブロックにおける第４番目の画素（Ｄ１４，Ｄ１８，Ｄ１１２，Ｄ１１６）のセンサ信号Ｂ４が信号線ｄに読み出される。そして、バイアス回路９′によって信号線ａ〜ｄにそれぞれ読み出されたセンサ信号Ｂ１〜Ｂ４が電圧信号に変換されたうえで、画素選択回路７からの選択信号に応じてアナログスイッチＴ１〜Ｔ４が順次にオン，オフされることによって、各画素Ｄ１１〜Ｄ１１６のセンサ信号Ｖｏが時系列的に出力することになる。
この場合は、画素選択回路２による画素の選択信号（ＤＳ１〜ＤＳ１６）を、１ブロック分の４つの画素を選択するのに相当する時間持続させることによって各アナログスイッチＳＷ１〜ＳＷ１６をその間オン状態にするようにしている。
すなわち、この場合には各アナログスイッチＳＷ１〜ＳＷ１６のオン期間が第８図の制御の場合に比べて４倍になっている。それは、各画素から読み出されるセンサ信号が安定するのでの時間が４倍とれることになり、安定化時間が同じならば第８図の制御の場合に比べて各画素のセンサ信号を読み出すための走査時間を４倍にすることができるようになる。
その際、例えば、各画素のセンサ信号が飽和するまでの所要時間が５００ｎＳである場合、４つの信号線ａ〜ｄに設けられたバイアス回路９′によって、一画素の走査に必要な時間は５００ｎＳ÷４＝３１．２５ｎＳにまで短縮することが可能になる。
図１６は、本発明によるイメージセンサのさらに他の実施例を示している。
この場合は、特に、バイアス回路９の出力側における各信号線ａ，ｂにそれぞれバッファ増幅器ＢＦを接続したバッファ回路１０を設けて、各画素の電圧信号Ｖｏを一時集中的に蓄積して、その蓄積された各画素の電圧信号Ｖｏを画素選択回路７によってアナログスイッチＴ１，Ｔ２を切り替えることにより、順次に外部へ出力させるようにしている。
このような構成によれば、信号駆動能力を充分に高めて高速での読出し走査を行わせることが可能になる。そして、１ライン分の画素列をブロック単位に分割することによって引き出した２本の信号線ａ，ｂにだけバイアス回路９およびバッファ回路１０が設けられているので、消費電力を最小限に抑制することができるようになる。
第１６図の構成によるイメージセンサにあっても、その基本的な動作状態は、第８図または第１１図に示す各部信号のタイムチャートに示すように、前述の場合と同じである。
第１７図は、本発明によるイメージセンサのさらに他の実施例を示している。
この実施例では、各信号線ａ〜ｄの系統に、１ブロック分の各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を順次選択する信号を送出する画素選択回路７′およびその選択信号に応じてアナログスイッチＴ１，Ｔ２，Ｔ３，Ｔ４を逐次オン状態にして各画素のセンサ信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を出力させるスイッチ回路８′を設けるとともに、各ブロックから読み出される画素のセンサ信号をバイアス電圧Ｖｃｃが印加された基準抵抗Ｒによってそれぞれ電圧値として規定するバイアス回路９′およびその電圧値として規定された各画素の電圧信号を一時集中的に蓄積するバッファ回路１０′を設けるようにしている。
第１７図の構成によるイメージセンサにあっても、その基本的な動作状態は、第１４図に示す各部信号のタイムチャートに示すように、前述の場合と同じである。
なお、本発明のイメージセンサに用いられる画素としては、第１図に示す光センサ回路に限らず、その他ＣＣＤやＭＯＳ型撮像素子などの固体撮像素子が広く適用される。
産業上の利用の可能性
本発明によるイメージセンサによれば、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号を順次読み出す第２の走査手段とを設けるとともに、第１の走査手段によるブロックにおける各画素の読出し系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって電圧値として規定するバイアス回路を設けるようにしたもので、消費電力の抑制を有効に図りながら、各画素の読出し走査を高速で行わせることができるようになる。
また、本発明によるイメージセンサによれば、画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号をそれぞれ一時蓄積するバッファ手段と、その一時蓄積された各画素のセンサ信号を順次読み出す第２の走査手段とを設けるようにしたもので、消費電力の抑制を有効に図りながら、各画素の読出し走査を高速で行わせることができるようになる。
【図面の簡単な説明】
第１図は、イメージセンサの画素に用いられる光センサ回路の構成例を示す電気回路図である。
第２図は、その光センサ回路における各部信号のタイムチャートである。
第３図は、その光センサ回路におけるセンサ電流に対するセンサ信号の出力特性を示す図である。
第４図は、従来の光センサ回路を画素に用いたイメージセンサの構成例を示す回路構成図である。
第５図は、その従来のイメージセンサにおける各部信号のタイムチャートである。
第６図は、従来のイメージセンサの他の構成例を示す回路構成図である。
第７図は、本発明によるイメージセンサの一実施例を示す回路構成図である。
第８図は、その一実施例によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートである。
第９図は、その一実施例によるイメージセンサにおける画素選択回路に用いられるシフトレジスタの一構成例を示す回路構成図である。
第１０図は、その一実施例によるイメージセンサにおける画素選択回路に用いられるデコーダ回路の一構成例を示す回路構成図である。
第１１図は、その一実施例によるイメージセンサにおける動作状態の他の例を示す各部信号のタイムチャートである。
第１２図は、その一実施例によるイメージセンサにおける画素選択回路に用いられるデコーダ回路の他の構成例を示す回路構成図である。
第１３図は、本発明によるイメージセンサの他の実施例を示す回路構成図である。
第１４図は、その他の実施例によるイメージセンサにおける動作状態の一例を示す各部信号のタイムチャートである。
第１５図は、従来のイメージセンサのさらに他の構成例を示す回路構成図である。
第１６図は、本発明によるイメージセンサのさらに他の実施例を示す回路構成図である。
第１７図は、本発明によるイメージセンサのさらに他の実施例を示す回路構成図である。
Claims (13)
- 画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号を順次読み出す第２の走査手段とを設けるとともに、第１の走査手段によるブロックにおける各画素の読出し系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって電圧値として規定するバイアス回路を設けたことを特徴とするイメージセンサ。
- 第１の走査手段が１ライン分の各画素を順次選択する信号を送出する画素選択回路とその選択信号に応じて各画素のセンサ信号を出力させるスイッチ回路とによって構成され、第２の走査手段が１ブロック分の各画素を順次選択する信号を送出する画素選択回路とその選択信号に応じて各画素のセンサ信号を出力させるスイッチ回路とによって構成されたことを特徴とする請求項１の記載によるイメージセンサ。
- 第１の走査手段および第２の走査手段における画素選択回路が、シフトレジスタまたはデコーダ回路からなることを特徴とする請求項２の記載によるイメージセンサ。
- 第１の走査手段における画素選択回路による画素の選択信号を、１ブロック分の画素を選択するのに相当する時間持続させるようにしたことを特徴とする請求項２の記載によるイメージセンサ。
- 固体撮像素子が、入射光量に応じて光電変換素子に流れるセンサ電流を弱反転状態で動作するトランジスタによって対数特性をもって電圧信号に変換して、その変換された電圧信号に応じたセンサ出力を生ずるようにした光センサ回路であることを特徴とする請求項１の記載によるイメージセンサ。
- 光検知に先がけて、弱反転状態で動作するＭＯＳ型トランジスタのドレイン電圧を光検知時の定常値よりも低い値に切り換えることにより、光電変換素子の寄生容量に残留する電荷を排出して初期化するようにしたことを特徴とする請求項６の記載によるイメージセンサ。
- 画素単位による固体撮像素子をマトリクス状に配設し、各１ライン分の画素列を順次選択して、逐次選択された画素列における各画素を順次選択して各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、１ライン分の画素列を所定数の画素構成からなるブロックによって複数に等分割して、その分割された最初のブロックから順番に各画素のセンサ信号を順次読み出す第１の走査手段と、その読み出されたブロックにおける各画素のセンサ信号をそれぞれ一時蓄積するバッファ手段と、その一時蓄積された各画素のセンサ信号を順次読み出す第２の走査手段とを設けたことを特徴とするイメージセンサ。
- 第１の走査手段が１ライン分の各画素を順次選択する信号を送出する画素選択回路とその選択信号に応じて各画素のセンサ信号を出力させるスイッチ回路とによって構成され、第２の走査手段が１ブロック分の各画素を順次選択する信号を送出する画素選択回路とその選択信号に応じて各画素のセンサ信号を出力させるスイッチ回路とによって構成されたことを特徴とする請求項８の記載によるイメージセンサ。
- 第１の走査手段によるブロックにおける各画素の読出し系統に、各画素から読み出されるセンサ信号をバイアス電圧が印加された基準抵抗によって電圧値として規定するバイアス回路を設けたことを特徴とする請求項８の記載によるイメージセンサ。
- 第１の走査手段および第２の走査手段における画素選択回路が、シフトレジスタまたはデコーダ回路からなることを特徴とする請求項９の記載によるイメージセンサ。
- 第１の走査手段における画素選択回路による画素の選択信号を、１ブロック分の画素を選択するのに相当する時間持続させるようにしたことを特徴とする請求項９の記載によるイメージセンサ。
- 固体撮像素子が、入射光量に応じて光電変換素子に流れるセンサ電流を弱反転状態で動作するトランジスタによって対数特性をもって電圧信号に変換して、その変換された電圧信号に応じたセンサ出力を生ずるようにした光センサ回路であることを特徴とする請求項８の記載によるイメージセンサ。
- 光検知に先がけて、弱反転状態で動作するＭＯＳ型トランジスタのドレイン電圧を光検知時の定常値よりも低い値に切り換えることにより、光電変換素子の寄生容量に残留する電荷を排出して初期化するようにしたことを特徴とする請求項１３の記載によるイメージセンサ。
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| JP2007228019A (ja) * | 2006-02-21 | 2007-09-06 | Olympus Corp | 撮像装置 |
| JP4893042B2 (ja) * | 2006-03-20 | 2012-03-07 | コニカミノルタホールディングス株式会社 | 撮像装置 |
| JP5101972B2 (ja) * | 2007-10-02 | 2012-12-19 | オリンパス株式会社 | 固体撮像装置 |
| JP5935274B2 (ja) * | 2011-09-22 | 2016-06-15 | ソニー株式会社 | 固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラム |
| US9880688B2 (en) * | 2015-08-05 | 2018-01-30 | Synaptics Incorporated | Active matrix capacitive sensor for common-mode cancellation |
| US10216972B2 (en) | 2017-01-13 | 2019-02-26 | Synaptics Incorporated | Pixel architecture and driving scheme for biometric sensing |
| US10430633B2 (en) | 2017-01-13 | 2019-10-01 | Synaptics Incorporated | Pixel architecture and driving scheme for biometric sensing |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899220A (en) * | 1987-06-02 | 1990-02-06 | North American Philips Corporation | Method and apparatus for recombining a main panel component with a augmentation panel component to create a wide aspect ratio televison display |
| US5933189A (en) * | 1995-03-09 | 1999-08-03 | Nikon Corporation | Solid state image pickup apparatus |
| US5604534A (en) * | 1995-05-24 | 1997-02-18 | Omni Solutions International, Ltd. | Direct digital airborne panoramic camera system and method |
| JPH0993492A (ja) * | 1995-09-27 | 1997-04-04 | Nippon Hoso Kyokai <Nhk> | 固体撮像装置 |
| KR100263500B1 (ko) * | 1996-12-24 | 2000-08-01 | 다니구찌 이찌로오 | 고체 촬상 소자 및 그 구동 방법 |
| US6665010B1 (en) * | 1998-07-21 | 2003-12-16 | Intel Corporation | Controlling integration times of pixel sensors |
| TW530287B (en) * | 1998-09-03 | 2003-05-01 | Samsung Electronics Co Ltd | Display device, and apparatus and method for driving display device |
| JP2000115642A (ja) * | 1998-10-09 | 2000-04-21 | Honda Motor Co Ltd | イメージセンサ |
| JP3278716B2 (ja) * | 1999-05-18 | 2002-04-30 | 本田技研工業株式会社 | 光センサ回路 |
| JP4540280B2 (ja) * | 1999-07-09 | 2010-09-08 | ベーテーエス ホールディング インターナショナル ベー ヴィ | 光学走査装置 |
| US6975355B1 (en) * | 2000-02-22 | 2005-12-13 | Pixim, Inc. | Multiple sampling via a time-indexed method to achieve wide dynamic ranges |
| JP4179719B2 (ja) * | 1999-10-07 | 2008-11-12 | 株式会社東芝 | 固体撮像装置 |
| US7092021B2 (en) * | 2000-02-22 | 2006-08-15 | Micron Technology, Inc. | Frame shuttering scheme for increased frame rate |
| JP2002204398A (ja) * | 2000-10-05 | 2002-07-19 | Honda Motor Co Ltd | イメージセンサ |
| US6531266B1 (en) * | 2001-03-16 | 2003-03-11 | Taiwan Semiconductor Manufacturing Company | Rework procedure for the microlens element of a CMOS image sensor |
| JP4550350B2 (ja) * | 2002-02-01 | 2010-09-22 | 株式会社ニコン | 電子カメラ |
| US6868231B2 (en) * | 2002-06-12 | 2005-03-15 | Eastman Kodak Company | Imaging using silver halide films with micro-lens capture and optical reconstruction |
| US7808063B2 (en) * | 2005-05-26 | 2010-10-05 | Micron Technology, Inc. | Structure and method for FPN reduction in imaging devices |
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