JP4356886B2 - イメージセンサ - Google Patents

Description

本発明はイメージセンサに関し、特に、光電流をＭＯＳトランジスタにより対数的に変換してセンサ信号を得る光センサ回路を画素に用いた構成を有し、各画素のセンサ信号を読み出す走査回路で消費電力を軽減しノイズを除去するのに好適なイメージセンサに関する。

従来のイメージセンサの光センサ回路の一例を図１５に示す。この光センサ回路２００は、入射光Ｌｓの光量に応じたセンサ電流を生じる光電変換素子としてのフォトダイオードＰＤ２０１と、フォトダイオードＰＤ２０１に流れるセンサ電流を弱反転状態で対数出力特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ２０１と、その電圧信号Ｖｐｄを増幅するトランジスタＱ２０２と、読出し信号Ｖｓのパルスタイミングをもってセンサ信号Ｖｏを出力するトランジスタＱ２０３とから成る。この光センサ回路２００を画素に用いかつ対数出力特性を持たせることによって、ダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるイメージセンサが開発されている（例えば、特許文献１参照）。この光センサ回路２００を画素として多数用いたＣＭＯＳイメージセンサ２１０の例を図１６に示す。

イメージセンサ２１０は、図１５に示す光センサ回路２００を画素単位として画素をマトリクス状に複数配設して、各画素のセンサ信号Ｖｏの時系列的な読出し走査を行わせるようにしたイメージセンサの構成例を示している。

イメージセンサ２１０は、例えば画素Ｄ１１〜Ｄ４４を４Ｘ４のマトリクス状に配設して構成される。イメージセンサ２１０では、画素行選択回路２１２から順次出力される選択信号ＬＳ２１１〜ＬＳ２１４によって主走査方向における各１行分の画素を選択する。さらにイメージセンサ２１０では、選択回路２１１から順次出力される選択信号ＤＳ２１１〜ＤＳ２１４によって出力用スイッチ群４３における各対応するスイッチＳＷ１１〜ＳＷ１４を逐次オンし、選択された画素行における各画素が選択される。これにより各画素Ｄ１１〜Ｄ４４のセンサ信号Ｖｏが時系列的に読み出される。図中、２１５は各画素における上記トランジスタＱ２０３のゲート電圧ＶＧ用電源であり、２１４はドレイン電圧ＶＤ用電源である。

ここでは、主走査方向における１行分の各画素の出力側に基準抵抗Ｒ１１〜Ｒ１４を介してバイアス電圧＋Ｖｃｃを印加するバイアス回路４７を設け、これにより各画素の画素信号Ｓｏを電圧信号であるセンサ信号Ｖｏとして出力させる。そして、撮影に先がけて、各画素の寄生容量Ｃにおける残留電荷の影響による残像の発生を抑制すべく、図示しないコントローラの制御下で、各画素のトランジスタＱ２０３のドレイン電圧ＶＤを定常時のハイレベル（Ｈ）からローレベル（Ｌ）に一時的に切り換えて初期化を行わせる電圧切換回路２１３が設けられている。

画素行選択回路２１２および画素選択回路２１３はそれぞれシフトレジスタから成り、図示しないコントローラの制御下において互いに同期をとって駆動制御される。

図１７は、図１５に示したイメージセンサ２００における各部の動作のタイミングチャート２２０である。

上記構成を有するイメージセンサ２００では、各画素Ｄ１１〜Ｄ４４の画素信号Ｓｏを読み出すために出力用スイッチＳＷ１１〜ＳＷ１４をオンしても、各画素の出力用トランジスタＱ２０１の電流容量が小さいので、バイアス回路４７によって規定された電圧値に立ち上がるまでに時間を要してしまい、時系列的に読み出される各画素のセンサ信号がばらついてしまい、センサ信号を高速に読み出すことが困難なものになっている。

そのため、図１８の電気回路２３０に示すように、出力用スイッチ部４３とバイアス回路４７との間にバッファ回路４４を設けて、各画素における光電流に応じた寄生容量Ｃの充電期間中に、先に各画素から出力した画素信号Ｓｏを各バッファ増幅器ＢＦ１１〜ＢＦ１４にそれぞれ蓄積させるようにして、高速での読出しを行わせるようにすることが考えられている。しかし、この場合、すべてのバッファ増幅器ＢＦ１１〜ＢＦ１４を動作状態にすると、消費電力が大きくなってしまうという問題点がある。なお図１８において波線で示した複数のブロックは上記画素Ｄ１１〜Ｄ４４から成る画素群を示す。

また他の従来技術として、２つのシフトレジスタを用いて、交互にスイッチングすることにより１画素分遅延させて固体撮像素子（ＣＣＤ）からなる画素の読出しを行わせて、高速化と出力の安定した画素の読出しを行わせるようにしたものが提供されている（例えば特許文献２）。

次に、光センサ回路にＭＯＳトランジスタを含むＭＯＳイメージセンサの場合の固定パターンノイズの問題を説明する。図１９に示される波形信号２４０は、映像信号Ｖｍの上に固定パターンノイズＶｏが乗った状態のイメージを示す。実際に映像信号は、図１９に示す映像信号Ｖｍに沿って変動する固定パターンノイズＶｏの形態で出力される。実際、固定パターンノイズは、ＭＯＳイメージセンサに入力される映像を完全に遮断した場合、すなわち映像用カメラに装着されたレンズのアイリス（絞り）を完全に閉じた場合におけるセンサ信号である。図示しないカメラ装置内において上記センサ信号（Ｖｏ）が処理され、周波数特性上で高帯域信号が制限されると、本来の映像信号に係るセンサ信号Ｖｍが取り出される。

ＭＯＳイメージセンサにおいて、個々の画素の持つ増幅器（ＭＯＳトランジスタを含む）のばらつきにより各画素毎に出力する画素信号に固有の電位差が生じてしまい、この画素信号は図１９に示されるような波形のセンサ信号Ｖｏとして出力される。この電位差はセンサ信号Ｖｏにノイズとして反映され、出力される。このノイズは一般に「固定パターンノイズ」と呼ばれている。

以上のようにＭＯＳイメージセンサは、ＭＯＳトランジスタを含む増幅器に起因するパターンノイズがセンサ信号に乗るという問題があった。

上記のごとく従来のイメージセンサの構成によれば、各画素の画素信号Ｓｏの読出しをより高速に安定して行うことができず、これをバッファ増幅器を用いて改善すると、消費電力が多くなるという問題が生じる。さらにＭＯＳイメージセンサの場合には、固定パターンノイズを含んだセンサ信号が出力されるという問題が生じる。

ＭＯＳイメージセンサの場合の上記固定パターンノイズに関しては、従来、その軽減手段として、図２０に示された固定パターンノイズ除去装置２５０が知られている。この固定パターンノイズ除去装置２５０では、イメージセンサ２５１のセンサ信号ＶｏをＡ／Ｄ変換器２５２にてＡ／Ｄ変換し、デジタルシグナルプロセッサ２５４においてデジタル信号処理により固定パターンノイズ成分を除去する。具体的には、固定パターンノイズが予め記憶されているメモリ２５３から固定パターンノイズの情報を読み出し、Ａ／Ｄ変換器２５２から出力されたセンサ信号から引算する手法がとられている。その後必要に応じてＤ／Ａ変換器２５５によりセンサ信号をＤ／Ａ変換し、図示しない後段の映像処理回路に出力する。なお、後段の映像処理回路がデジタル信号処理によって動作している場合にはＤ／Ａ変換器２５５は省略される。

上記の固定パターンノイズ除去装置２５０によれば、固定パターンノイズの除去という点では実用上十分な効果を発揮している。しかしながら、この除去装置は、固定パターンノイズを含む映像信号をＡ／Ｄ変換して各種映像処理を行う構成であるため、固定パターンノイズに対して数ビットの信号が割り当てられることになる。そのため、映像表現に使用できるビット数が減少し、映像のダイナミックレンジが狭まり、輝度信号に制約が生じるという問題が提起される。

特開２０００−３２９６１６号公報 特開平９−９３４９２号公報

本発明の第１の課題は、光電変換素子に流れる光電流をＭＯＳトランジスタにより対数的に変換してセンサ信号を得る光センサ回路を画素に用いたイメージセンサにあって、各画素のセンサ信号の読出しに際して、センサ信号が規定された電圧値に立ち上がるまでに時間を要するため、時系列に読み出されるセンサ信号がばらついてしまい、高速での読出しができないという問題を解決することである。

また本発明の第２の課題は、各画素がＭＯＳトランジスタを含む増幅器を備えたＭＯＳイメージセンサの場合において、センサ信号から固定パターンノイズを除去するにあたって専用の回路を必要とし、その結果、映像のダイナミックレンジが損なわれるという問題を解決することである。

本発明の目的は、上記課題に鑑み、イメージセンサの各画素のセンサ信号を高速にかつ安定して読み出すことができ、かつＭＯＳイメージセンサの各画素信号に含まれる固定パターンノイズの除去をイメージセンサの回路中で行うことができるイメージセンサを提供することにある。

本発明に係るイメージセンサは、上記目的を達成するため、次のように構成される。

第１の本発明に係るイメージセンサ（請求項１に対応）は、光電変換素子に流れる光電流をＭＯＳトランジスタにより対数的に変換してセンサ信号を得る光センサ回路を画素として用いるイメージセンサであり、複数の前記画素のそれぞれの前記センサ信号を読み出すセンサ信号読出し回路は、予め通電することによって前記複数の画素の画素信号を飽和させて前記センサ信号を読み出す読出し手段と、前記複数の画素のそれぞれの前記固定パターンノイズの情報を予め記憶する記憶部と、この記憶部からの前記固定パターンノイズの情報に基づくオフセット信号を出力するバッファ部と、前記画素の出力信号と前記オフセット信号とを入力信号とした差動増幅を行うことにより固定パターンノイズが除去された信号を出力するバッファ増幅器と、このバッファ増幅器に前記画素からの出力信号を入力するタイミングと前記バッファ増幅器に前記オフセット信号を与えて差動増幅を行うタイミングとを同時に設定する制御部とから構成される。

上記のイメージセンサでは、複数の画素の画素信号を飽和させてセンサ信号を読み出す読出し手段により各画素のセンサ信号を高速に安定して読み出すことが可能であり、さらにバッファ増幅器によって各画素の固定パターンノイズをイメージセンサの回路内で除去することが可能となる。

第２の本発明に係るイメージセンサ（請求項２に対応）は、上記の各構成において、好ましくは、読出し手段は、予め通電するための画素信号出力開始回路と、飽和した画素信号を読み出す回路を備えるように構成される。

第３の本発明に係るイメージセンサ（請求項３に対応）は、上記の各構成において、好ましくは、読出し手段は、シフトレジスタ上に連続するデータ列を流し、連続するデータ列が画素信号の選択準備を行い、連続するデータ列の末尾で画素信号の選択を行うことにより、画素信号の選択を行って読出し動作を行うことで特徴づけられる。

第４の本発明に係るイメージセンサ（請求項４に対応）は、上記の各構成において、好ましくは、読出し手段は、画素信号は任意本ごとにスイッチを介してプレバッファに接続され、読み出す画素信号に対応するプレバッファが出力バッファに接続されることで特徴づけられる。

第５の本発明に係るイメージセンサ（請求項５に対応）は、上記の各構成において、好ましくは、シフトレジスタ上に連続するデータ列を監視してデータの蓄えられているフリップ・フロップを検出し、データの転送に必要なフリップ・フロップのみに転送クロックが入るようにすることで特徴づけられる。

本発明によれば次の効果を奏する。イメージセンサにおける光センサ回路からなる各画素のセンサ信号を時系列的に読み出す過程に対して、予め通電することによって各画素のセンサ信号を飽和させた状態で読み出すようにしたので、各画素のセンサ信号を一時蓄積するバッファ回路を設ける必要がなく、２つのシフトレジスタを用いて各画素のセンサ信号を交互に遅延させながら読み出す回路も必要とせず、簡易な構成によって各画素のセンサ信号を高速に安定して読み出すことができる。また各画素からのセンサ信号に各画素毎のノイズ成分に相当するバイアス電圧を印加するので、各画素のノイズ成分を除去することができ、その効果として固定パターンノイズを除去できる。

以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。

図１は本発明に係るイメージセンサの第１実施形態の要部構成を示す。図１に示したイメージセンサ１０では、マトリックス状に配列された多数の画素から成る画素群１０Ａを備える。図示例では、一例として３Ｘ４の１２個の画素が示されている。画素群１０Ａでの複数の画素は従来技術で説明した画素Ｄ１１〜Ｄ４４と実質的に同じである。図１による図示例ではその中で代表的に４つの画素についてＰ１〜Ｐ４の符号を付している。また図１において、従来技術の箇所で説明した抵抗Ｒ１１〜Ｒ１４、バッファ増幅器ＢＦ１１〜ＢＦ１４、スイッチＳＷ１１〜ＳＷ１４等と同一の要素については同一の符号を付して説明を行う。

イメージセンサ１０の画素群１０Ａに対して、各列に対応して、各列の各画素の出力端子に接続され、各画素に流れる電流値を設定する抵抗Ｒ１１〜Ｒ１４と、抵抗Ｒ１１〜Ｒ１４に接続され電源（＋Ｖｃｃ）との接続を開閉するスイッチＳＷ２１〜ＳＷ２４とを備える。抵抗Ｒ１１〜Ｒ１４とスイッチＳＷ２１〜ＳＷ２４から成る回路は、各画素を飽和させるための回路である。さらにイメージセンサ１０の画素群１０Ａに対しては、各列に対応して、画素の出力信号と後述するオフセット信号とを入力し差動増幅を行うバッファ増幅器ＢＦ１１〜ＢＦ１４と、これらのバッファ増幅器と出力線（Ｖｏ）１８との接続を開閉するスイッチＳＷ１１〜ＳＷ１４とを有する画素のセンサ信号を読み出す読出し回路を備えている。

付帯する回路として、各画素の固定パターンノイズの情報を予め記憶する記憶部１６と、記憶部１６からの固定パターンノイズの情報に基づきセンサ信号からの固定パターンノイズを除去するためのオフセット信号ＯＦＳ１〜ＯＦＳ４を出力するバッファ部１７と、バッファ部１７の出力とバッファ増幅器の入力との接続を開閉するスイッチＳＷ３１〜ＳＷ３４を備えている。上記のスイッチＳＷ１１〜ＳＷ１４，ＳＷ２１〜ＳＷ２４，ＳＷ３１〜ＳＷ３４の各々の開閉動作、および記憶部１６での読出し動作は、制御部１５によって制御される。

各画素のセンサ信号Ｖｏを読み出すのに先がけて、各画素のセンサ信号の出力側に設けられたスイッチＳＷ２１〜ＳＷ２４を順次オン状態にする。それにより、比較的長い時間に渡って抵抗Ｒ１１〜Ｒ１４にそれぞれバイアス電圧＋Ｖｃｃを印加して、各画素のセンサ信号を規定値にまで立ち上がった飽和状態にする。またスイッチＳＷ２１〜ＳＷ２４のオン状態と同じタイミングでバッファ増幅器ＢＦ１１〜ＢＦ１４の差動増幅を順次行わせるようにし、かつスイッチＳＷ３１〜ＳＷ３４を順次オン状態にする。それによりオフセット信号ＯＦＳ１〜ＯＦＳ４がバッファ増幅器ＢＦ１１〜ＢＦ１４にそれぞれ入力される。各バッファ増幅器からは、飽和状態にあるセンサ信号Ｖｏから固定パターンノイズの成分が除去された信号が出力される。その状態で、出力側スイッチＳＷ１１〜ＳＷ１４を順次オン状態にして、各画素のセンサ信号Ｖｏを時系列的に読み出すようにしている。

図２は図１に示されたイメージセンサ１０におけるタイミングチャート２０を示す。図２と併用して図１におけるイメージセンサ１０の動作について説明する。なおパルス信号ＣＬＫ，ＳＡ，ＳＢはここでは説明しない。

制御部１５による制御に基づき、最初にスイッチＳＷ２１とＳＷ３１をオン状態にする。スイッチＳＷ２１を通じ抵抗Ｒ１１を介して電源（＋Ｖｃｃ）が通電され、イメージセンサの画素Ｐ１に充電が行われる。同時に画素Ｐ１は入射する光量に反応して放電も行うので、画素Ｐ１には入射する光量に比例した電荷が充電される。同時にスイッチＳＷ３１を通じてオフセット信号ＯＦＳ１がバッファ増幅器ＢＦ１１に入力される。

なおスイッチＳＷ１１〜ＳＷ１４はオン状態の開始から期間Ｔ２が経過するとオフ状態に戻り、スイッチＳＷ２１〜ＳＷ２４，ＳＷ３１〜ＳＷ３４はオン状態の開始から期間Ｔ１が経過するとオフ状態に戻る。以下、制御部１５の制御によってスイッチＳＷ２２，ＳＷ２３，ＳＷ２４とスイッチＳＷ３２，ＳＷ３３，ＳＷ３４が期間Ｔ２をもって同様にして順次切り替わり、画素Ｐ２，Ｐ３，Ｐ４のそれぞれに充電が行われる。

上記において、バッファ増幅器ＢＦ１１には、画素Ｐ１から出力されるセンサ信号と、画素Ｐ１の固定パターンノイズのレベルに相当するオフセット信号ＯＦＳ１とが入力される。バッファ増幅器ＢＦ１１は画素Ｐ１のセンサ信号とオフセット信号ＯＦＳ１とを入力信号とした差動増幅を行うので、バッファ増幅器ＢＦ１１の出力には固定パターンノイズが除去された画素Ｐ１のセンサ信号が出力される。同様にしてバッファ増幅器ＢＦ１２，ＢＦ１３，ＢＦ１４の出力にも、固定パターンノイズが除去された各画素Ｐ２〜Ｐ４のそれぞれのセンサ信号が出力される。

次に、制御部１５の制御によって、最初にスイッチＳＷ１１をオン状態にして、バッファ増幅器ＢＦ１１からの出力信号を映像信号（Ｖｏ）として出力する。以下、制御部１５の制御によって、スイッチＳＷ１２，ＳＷ１３，ＳＷ１４が期間Ｔ２をもって順次に切り替わり、バッファ増幅器ＢＦ１２，ＢＦ１３，ＢＦ１４の各出力信号が同様に順次に出力される。スイッチＳＷ１１〜ＳＷ１４はそれぞれオン状態の開始から期間Ｔ２が経過すると、オフ状態に戻る。

上記の実施形態による電気回路において、バッファ増幅器ＢＦ１１〜ＢＦ１４としてオペアンプを用いることもできる。

次に図３に従って本発明に係るイメージセンサの第２実施形態を説明する。この第２実施形態では、図１におけるバッファ増幅器ＢＦ１１〜ＢＦ１４をＦＥＴ（電界効果トランジスタ）で置き換えて構成している。図３において、第１実施形態で説明した要素と実質的に同一の要素には同一の符号を付している。

イメージセンサの画素群１０Ａに対して設けられた抵抗Ｒ１１〜Ｒ１４、スイッチＳＷ１１〜ＳＷ１４，ＳＷ２１〜ＳＷ２４，ＳＷ３１〜ＳＷ３４、制御部１５、記憶部１６、バッファ部１７のそれぞれの構成および動作は第１実施形態で説明したものと同じである。第２実施形態による回路構成では、前述したバッファ増幅器ＢＦ１１〜ＢＦ１４の代わりに、各画素の出力信号と各画素に対応するオフセット信号を入力して差動増幅を行うＦＥＴ（電界効果トランジスタ）Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ２４から成るソースフォロアを用いている。

第２実施形態に係るイメージセンサにおいても、各画素のセンサ信号Ｖｏを読み出すのに先がけて、各画素のセンサ信号の出力側に設けられたスイッチＳＷ２１〜ＳＷ２４を順次にオン状態にする。それにより、比較的長い時間に渡って抵抗Ｒ１１〜Ｒ１４にそれぞれバイアス電圧＋Ｖｃｃを印加して、各画素のセンサ信号を規定値にまで立ち上がった飽和状態にする。またスイッチＳＷ２１〜ＳＷ２４のオン状態と同じタイミングで、スイッチＳＷ３１〜ＳＷ３４を順次にオン状態にする。それによりオフセット信号ＯＦＳ１〜ＯＦＳ４がＦＥＴＱ２１〜Ｑ２４のゲートに入力される。ＦＥＴ Ｑ１１〜Ｑ１４とＦＥＴ Ｑ２１〜Ｑ２４により構成される差動増幅回路により、飽和状態にあるセンサ信号Ｖｏから固定パターンノイズの成分が除去された信号が取り出される。その状態で、出力側スイッチＳＷ１１〜ＳＷ１４を順次にオン状態にして、各画素のセンサ信号Ｖｏを時系列的に読み出すようにしている。

第２実施形態に係るイメージセンサは、前述した図２のタイミングチャートに従って第１実施形態のイメージセンサと同じ動作で作動する。上記において、例えばＦＥＴ Ｑ１１とＦＥＴ Ｑ２１で構成される差動増幅回路には、画素Ｐ１からの信号と画素Ｐ１に対応する固定パターンノイズのレベルに相当するオフセット信号ＯＦＳ１が入力されるので、ＦＥＴ Ｑ１１とＦＥＴ Ｑ２１は画素Ｐ１のセンサ信号とオフセット信号ＯＦＳ１とを入力信号とした差動増幅を行い、Ｑ２１のソースには固定パターンノイズが除去されたセンサ信号が出力される。同様にＦＥＴ Ｑ２２〜Ｑ２４の各ソースにも固定パターンノイズが除去されたセンサ信号が出力される。

第２実施形態のイメージセンサによれば、上記の構成によって差動増幅回路の簡略化を図ることができる。

次に図４に従って本発明に係るイメージセンサの第３実施形態を説明する。この第３実施形態では、図１における制御部１５の制御機能の一部をシフトレジスタにて置き換えて構成している。図４において、第１実施形態で説明した要素と実質的に同一の要素には同一の符号を付している。

イメージセンサの画素群１０Ａに対して、第１実施形態と同様に、抵抗Ｒ１１〜Ｒ１４と、スイッチＳＷ１１〜ＳＷ１４，ＳＷ２１〜ＳＷ２４，ＳＷ３１〜ＳＷ３４とＢＦ１１〜ＢＦ１４を備えている。

第３実施形態による電気回路において、スイッチＳＷ１１〜ＳＷ１４にて構成されるブロックをスイッチ部４３、バッファ増幅器ＢＦ１１〜ＢＦ１４にて構成されるブロックをバッファ部４４、スイッチＳＷ３１〜ＳＷ３４にて構成されるブロックをスイッチ部４５、スイッチＳＷ２１〜ＳＷ２４にて構成されるブロックをスイッチ部４６、抵抗Ｒ１１〜Ｒ１４にて構成されるブロックをバイアス回路４７という。

第３実施形態に係るイメージセンサでは、イメージセンサの画素群１０Ａの各画素の読出し動作の制御を行う要素として、シフトレジスタ４１，４２を備えている。上記のスイッチ部４３の開閉動作はシフトレジスタ４１によって制御され、スイッチ部４５，４６の開閉動作はシフトレジスタ４２によって制御される。またバッファ部４４における各バッファ増幅器の差動増幅の動作タイミングもシフトレジスタ４２に設定される。

図３中で図示しない上記制御部（図１に示した制御部１５）の制御下で、各画素のセンサ信号Ｖｏを読み出すのに先がけて、専用に設けられたシフトレジスタ４２によってスイッチＳＷ２１〜ＳＷ２４を順次にオン状態にする。それにより、比較的長い時間に渡ってバイアス回路４７の抵抗Ｒ１１〜Ｒ１４にそれぞれバイアス電圧＋Ｖｃｃを印加して、各画素のセンサ信号を規定値にまで立ち上がった飽和状態にする。またシフトレジスタ４２によって、スイッチＳＷ２１〜ＳＷ２４のオン動作と同じタイミングで、バッファ増幅器ＢＦ１１〜ＢＦ１４の駆動を順次行わせ、かつスイッチＳＷ３１〜ＳＷ３４を順次オン状態にする。それによりオフセット信号ＯＦＳ１〜ＯＦＳ４がそれぞれバッファ増幅器ＢＦ１１〜ＢＦ１４に入力される。その状態において、図示しない制御部の制御下で画素選択用のシフトレジスタ４１によって出力側スイッチＳＷ１１〜ＳＷ１４を順次オン状態にして、各画素のセンサ信号Ｖｏを時系列的に読み出すようにしている。

前述したように図２は第１実施形態のイメージセンサ１０におけるタイミングチャートである。第３実施形態のイメージセンサで使用すべきタイミングチャートは、図２と内容が同一になるため、図２を引用し、図４と併用して動作の説明を行う。この動作説明では、シフトレジスタ４１に関連するパルス信号ＳＡ、およびシフトレジスタ４２に関連するパルス信号ＳＢとの関係が説明される。なおパルス信号ＣＬＫに関してはここでは説明に用いない。

図示しない制御部から出力される信号ＳＢの入力によって開始されるシフトレジスタ４２により、各レジスタ部において期間Ｔ２の差をもって順次シフトが行われ、最初にスイッチＳＷ２１とＳＷ３１をオン状態にする。スイッチＳＷ２１を通じ抵抗Ｒ１１を介して電源（＋Ｖｃｃ）が通電されイメージセンサの画素Ｐ１に充電が行われる。同時に画素Ｐ１は入射する光量に反応して放電も行うので、画素Ｐ１には入射する光量に比例した電荷が充電される。同時にスイッチＳＷ３１を通じてオフセット信号ＯＦＳ１がバッファ増幅器ＢＦ１の入力に入力される。

スイッチＳＷ１１〜ＳＷ１４はオン状態の開始から期間Ｔ２が経過するとオフ状態に戻り、スイッチＳＷ２１〜ＳＷ２４，ＳＷ３１〜ＳＷ３４はオン状態の開始から期間Ｔ１が経過するとオフ状態に戻る。以下、シフトレジスタ４２の制御によってスイッチＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ３２，ＳＷ３３，ＳＷ３４が期間Ｔ２をもって同様にして順次に切り替わり、画素Ｐ２，Ｐ３，Ｐ４に充電が行われる。

上記において、例えばバッファ増幅器ＢＦ１１には、画素Ｐ１からの信号と当該画素に対応する固定パターンノイズのレベルに相当するオフセット信号ＯＦＳ１が入力されるので、バッファ増幅器ＢＦ１１は画素のセンサ信号とオフセット信号とを入力信号とした差動増幅を行い、その出力には固定パターンノイズが除去されたセンサ信号が出力される。同様にバッファ増幅器ＢＦ１２，ＢＦ１３，ＢＦ１４の出力にも固定パターンノイズが除去された対向する各画素のセンサ信号が出力される。

次に図示しない制御部から出力される信号ＳＡの入力によって動作が開始されるシフトレジスタ４１により、各レジスタ部において期間Ｔ２の差をもって順次シフトが行われ、最初にスイッチＳＷ１１をオン状態にし、バッファ増幅器ＢＦ１１の信号を映像信号Ｖｏとして出力する。以下、シフトレジスタ４１の制御に基づきスイッチＳＷ１２，ＳＷ１３，ＳＷ１４が期間Ｔ２をもって順次切り替わり、バッファ増幅器ＢＦ１２，ＢＦ１３，ＢＦ１４の出力信号が同様に順次に出力される。スイッチＳＷ１１〜１４はそれぞれオン状態の開始から期間Ｔ２が経過すると、オフ状態に戻る。

以上のように、第３実施形態に係るイメージセンサの画素群１０Ａの画素信号に対して、高速に安定した読出しが可能となり、同時に、読み出された信号から固定パターンノイズの除去が行われる。

図５は本発明に係るイメージセンサの第４実施形態の構成を示している。第４実施形態は第３実施形態の変形例である。第４実施形態の電気回路では、図４で説明したスイッチ部４５、スイッチ部４６、バッファ部４４、およびシフトレジスタ４２を、画素群１０Ａの下側に配設した構成となっている。その他の構成は基本的に第３実施形態で説明した構成と同じであり、図５において、先の実施形態で説明した要素と実質的に同一の要素には同一の符号を付している。第４実施形態に係るイメージセンサの動作は、図４を参照して説明した第３実施形態と同一であるため、ここでは詳細な説明を省略する。

図６は本発明に係るイメージセンサの第５実施形態の構成を示す。第５実施形態では、図３で説明した第３実施形態のシフトレジスタ４１を使用せず、これを新たな論理集積回路に置き換えて、第３実施形態と同様の効果を達成するように構成されている。

第５実施形態に係るイメージセンサでは、画素群１０Ａに対して、第３実施形態と同様に、スイッチ部４３、バッファ部４４、スイッチ部４５、スイッチ部４６、バイアス回路４７およびシフトレジスタ４２を備える。さらに、第５実施形態の特徴として、イメージセンサ１０Ａの読出し動作の制御を行う論理集積回路であるアンド回路４８を備えている。上記のスイッチ部４３の開閉動作はアンド回路４８によって制御され、スイッチ部４５，４６の開閉動作はシフトレジスタ４２によって制御される。

第５実施形態のイメージセンサの動作は基本的に第３実施形態で説明した動作と同じである。すなわち画素群１０Ａ、シフトレジスタ４２、スイッチ部４６のスイッチＳＷ２１〜ＳＷ２４、バイアス回路４７の抵抗Ｒ１１〜Ｒ１４、スイッチ部４５のスイッチＳＷ３１〜ＳＷ３４、バッファ部４４のバッファ増幅器ＢＦ１１〜ＢＦ１４の各動作は第３実施形態で説明した動作と同じである。ただし、スイッチ部４６のスイッチＳＷ２１〜ＳＷ２４、スイッチ部４５のスイッチＳＷ３１〜ＳＷ３４のそれぞれの開閉の動作タイミングはシフトレジスタ４２から出力される時系列的な出力信号に基づいて設定される。さらに、上記の状態において、シフトレジスタ４２の時系列的な出力信号をアンド回路４８に入力し、アンド回路４８の各アンドゲートＡＮＤ１〜ＡＮＤ４の各出力によってスイッチ部４３のスイッチＳＷ１１〜ＳＷ１４を順次にオン状態にして、各画素のセンサ信号Ｖｏを時系列的に読み出す。

第５実施形態のイメージセンサにおけるタイミングチャートは、図２で説明したタイミングチャートと同一である。

図示しない制御部から出力されるＳＢ信号の入力によって開始されるシフトレジスタ４２により、各レジスタ部において期間Ｔ２の差をもって順次シフトが行われ、最初にスイッチＳＷ２１とスイッチＳＷ３１をオン状態にする。スイッチＳＷ２１を通じ抵抗Ｒ１１を介して電源（＋Ｖｃｃ）が通電されイメージセンサの画素Ｐ１に充電が行われる。同時に画素Ｐ１は入射する光量に反応して放電も行うので、画素Ｐ１には入射する光量に比例した電荷が充電される。同時にＳＷ３１を通じてオフセット信号ＯＦＳ１がバッファ増幅器ＢＦ１１の入力に入力される。

図２に示すごとく、スイッチＳＷ１１〜ＳＷ１４はオン状態の開始から期間Ｔ２が経過するとオフ状態に戻り、スイッチＳＷ２１〜２４，ＳＷ３１〜ＳＷ３４はオン状態の開始から期間Ｔ１が経過するとオフ状態に戻る。

以下、シフトレジスタ４２の制御によってスイッチＳＷ２２，ＳＷ２３，ＳＷ２４とＳＷ３２，ＳＷ３３，ＳＷ３４が期間Ｔ２をもって同様にして順次切り替わり、画素Ｐ２〜Ｐ４に充電が行われる。

バッファ増幅器ＢＦ１１には、画素Ｐ１からの信号と固定パターンノイズのレベルに相当するオフセット信号ＯＦＳ１が入力されるので、バッファ増幅器ＢＦ１１は画素のセンサ信号とオフセット信号ＯＦＳ１とを入力信号とした差動増幅を行う。これによりバッファ増幅器ＢＦ１１の出力には固定パターンノイズが除去されたセンサ信号が出力される。同様にバッファ増幅器ＢＦ１２，ＢＦ１３，ＢＦ１４の出力にも固定パターンノイズが除去されたセンサ信号が出力される。

シフトレジスタ４２の時系列的な出力に基づいて論理演算を行うアンド回路４８の出力により、期間Ｔ２の差をもって順次スイッチの切換が行われる。具体的には、上記シフトレジスタ４２の第１のレジスタ部ＲＧ１の出力の反転信号と第２のレジスタ部ＲＧ２の出力信号とによるアンドゲートＡＮＤ１の出力によってスイッチＳＷ１１をオン状態にしバッファ増幅器ＢＦ１１からの出力信号を映像信号Ｖｏとして出力する。以下、第２のレジスタ部ＲＧ２の出力の反転信号と第３のレジスタ部ＲＧ３の出力信号とによるアンドゲートＡＮＤ２の出力によって、出力用スイッチＳＷ１２をオン状態にしてバッファ増幅器ＢＦ１２の信号を映像信号Ｖｏとして出力する。第３のレジスタ部ＲＧ３の出力の反転信号と第４のレジスタ部ＲＧ４の出力信号とによるアンドゲートＡＮＤ３の出力によって出力用スイッチＳＷ１３をオン状態にし、バッファ増幅器ＢＦ１３の信号を映像信号Ｖｏとして出力する。第４のレジスタ部ＲＧ４の出力の反転信号と第５のレジスタ部ＲＧ５の出力信号とによるアンドゲートＡＮＤ４の出力によって出力用スイッチＳＷ１４をオン状態にしてバッファ増幅器ＢＦ１４の出力信号を映像信号Ｖｏとして出力する。このようにしてバッファ増幅器ＢＦ１１〜ＢＦ１４の出力を時系列的に読み出し、映像信号Ｖｏとして出力する。このように、回路を簡略化するという効果を得られる。

図７は本発明に係るイメージセンサの第６実施形態を示す。第６実施形態では、上記の５実施形態において、バッファ部４４に対して動作のオン・オフの制御を加えた構成を有している。

第６実施形態に係るイメージセンサの画素群１０Ａに対して、第５実施形態と同様なスイッチ部４３、バッファ部４４、スイッチ部４５、スイッチ部４６、アンド回路４８、バイアス回路４７、およびシフトレジスタ４２を備えている。

第６実施形態に係るイメージセンサの動作は第５実施形態のイメージセンサの動作と基本的に同一である。第５実施形態と相違する点は、図示しない制御部から出力されるＳＢ信号の入力によって動作が開始されるシフトレジスタ４２により、各レジスタ部において期間Ｔ２の差をもって順次シフトが行われ、スイッチＳＷ２１，ＳＷ３１をオン状態にすると共に、バッファ増幅器ＢＦ１１を動作状態にする点である。このことは、他のスイッチＳＷ２２〜ＳＷ２４，ＳＷ３２〜ＳＷ３４、およびバッファ増幅器ＢＦ１２〜ＢＦ１４についても同様である。シフトレジスタ４２の出力に基づいて論理演算を行うアンド回路４８の出力により、期間Ｔ２の差をもって順次スイッチの切換が行われ、バッファ増幅器ＢＦ１１〜ＢＦ１４の出力信号を映像信号Ｖｏとして出力する。

図８は、本発明に係るイメージセンサに適用できるバッファ回路をツリー構造にて実現する回路例を示している。

複数のバッファ増幅器で構成されるバッファ回路の能力に関しては、１つ当りのバッファ増幅器の能力が有限である場合に、接続される負荷が小さい方が高速動作には有利になるという利点がある。そのため、図８に示すように、バッファ回路をツリー構造で構成して１つ当りのバッファ増幅器ＢＦ８１〜ＢＦ９６の負荷を減らすように構成すれば、バッファ回路の高速動作を実現できる。

図９は本発明に係るイメージセンサの第７実施形態の構成を示す。第７実施形態では、上記の第６実施形態においてバッファ部４４の負荷の軽減を実現した構成を有する。

第７実施形態に係るイメージセンサの画素群１０Ａに対して、第６実施形態と同様に、シフトレジスタ４２、アンド回路４８、スイッチ部４３、バッファ部４４、スイッチ部４５、スイッチ部４６、およびバイアス回路４７を備える。このイメージセンサの特徴は、バッファ部４４の負荷を軽減するバッファ増幅器ＢＦ１５とその出力のオン・オフ状態を切り換えるスイッチＳＷ１５とを備えている点である。

第７実施形態に係るイメージセンサの動作は、第６実施形態のイメージセンサの動作と実質的に同一である。すなわち画素群１０Ａ、シフトレジスタ４２、スイッチ部４６のスイッチＳＷ２１〜ＳＷ２４、バイアス回路４７の抵抗Ｒ１１〜Ｒ１４、スイッチ部４５のスイッチＳＷ３１〜ＳＷ３４、バッファ部４４のバッファ増幅器ＢＦ１１〜ＢＦ１４、アンド回路４８のアンドゲートＡＮＤ１〜ＡＮＤ４の構成と動作は、実質的に図７で説明した第６実施形態の構成と動作と同じである。

第７実施形態に係るイメージセンサの動作に関する特徴は次の通りである。図示しない制御部の制御によってスイッチＳＷ１５はオン・オフ動作を行う。スイッチＳＷ１１〜ＳＷ１４による接続状態がオン状態にあるタイミングでスイッチＳＷ１５がオン状態になり、バッファ増幅器ＢＦ１５の出力がスイッチＳＷ１５を通じセンサ信号Ｖｏとして出力される。これにより、バッファ部４４の負荷を軽減し、イメージセンサの更なる高速動作が可能となる。この実施形態では、バッファ部４４のバッファ増幅器の個数を４つとしているが、特にバッファ増幅器の個数は４つに限定されるものではない。

図１０は本発明に係るイメージセンサの第８実施形態の構成を示す。第８実施形態に係るイメージセンサは、第７実施形態のイメージセンサの一部を変更したものである。

第８実施形態に係るイメージセンサは、画素群１０Ａに対して、第７実施形態と同様に、シフトレジスタ４２、アンド回路４８、スイッチ部４３、バッファ部４４、スイッチ部４５、スイッチ部４６、バイアス回路４７、スイッチＳＷ１５、およびバッファ増幅器ＢＦ１５を備えている。これらの構成および動作は第７実施形態で説明した通りである。さらにこのイメージセンサでは、スイッチＳＷ１５のオン・オフ動作を論理的に制御するオアゲートＯＲ１を備えている。

本実施形態に係るイメージセンサの特徴的動作は次の通りである。シフトレジスタ４２の出力に基づいて論理演算を行うアンド回路４８の出力は、期間Ｔ２の差をもったアンドゲートＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＮＤ４の順序によるシフト出力動作となる。オアゲートＯＲ１の入力にはアンド回路４８の各アンドゲートの出力線が接続されているので、オアゲートＯＲ１には当該シフト出力動作が入力される。オアゲートＯＲ１の出力によってスイッチＳＷ１５のオン・オフ動作を制御しているので、スイッチＳＷ１１〜ＳＷ１４の出力のいずれかがオン状態にあるタイミングでスイッチＳＷ１５がオン状態になり、バッファ増幅器ＢＦ１５の出力がスイッチＳＷ１５を通じセンサ信号Ｖｏとして出力される。

第８実施形態に係るイメージセンサによれば、バッファ増幅器の負荷を軽減し、画素の高速読出しを可能とし、固定ノイズパターンが除去されたセンサ信号Ｖｏを出力することができる。

次に、画素選択用シフトレジスタと通電用シフトレジスタに開始信号を入力させてその入力信号を順次シフトさせていく過程において、各シフトレジスタのシフト動作のタイミングを与えるクロック信号を、それぞれ、シフト動作に必要なレジスタ部のみに逐次与える構成を説明する。これにより、消費電力の軽減、電気回路でのノイズ低減を図ることができる。

図１１は、本発明に係るイメージセンサで用いられる、入力信号をシフトさせるのに必要なレジスタ部のみにクロック信号（ＣＫ）を与えるように構成したシフトレジスタを示す。このシフトレジスタの駆動回路は、シフトレジスタ１１１と、複数のアンドゲートＡＮＤ１１１〜ＡＮＤ１１６と、複数のオアゲートＯＲ１１１〜ＯＲ１１６とから構成されている。

図１１の示された電気回路の構成において、例えばシフトレジスタ１１１の２つのレジスタ部ＲＧ１，ＲＧ２に跨って入力信号ＳＣがシフトされ、その入力信号ＳＣをさらに次のレジスタ部ＲＧ２，ＲＧ３に送ることによりシフト動作させる場合、レジスタ部ＲＧ１，ＲＧ２の各出力Ｑ１，Ｑ２が共に“１”となり、それによりオアゲートＯＲ１１１，ＯＲ１１２，ＯＲ１１３の各出力がそれぞれ“１”となって、アンドゲートＡＮＤ１１１，ＡＮＤ１１２，ＡＮＤ１１３を介してクロック信号ＣＫがシフト動作に必要なレジスタ部ＲＧ１，ＲＧ２，ＲＧ３のみに入力される。

以上のように、シフト動作に必要でないレジスタ部を含むすべてのレジスタ部にクロック信号（ＣＫ）を入力するように構成されたシフトレジスタと比較して、図１１に示された構成を有するシフトレジスタによれば、消費電力を軽減することができる。また複数のレジスタ部を一時的に休止状態にできるので、ノイズの発生原因であるレジスタの稼働数を減らすことができ、ノイズを有効に抑制できる。

図１２は本発明に係るイメージセンサで用いられる他の構成のシフトレジスタを示す。このシフトレジスタの構成は、図１４に示したシフトレジスタの構成で、レジスタ部を所定数を有しかつレジスタ群Ｇ１２１〜Ｇ１２４の４つのグループに分け、そのシフトレジスタ群のシフト動作を行わせるクロック信号ＣＫを、入力信号ＳＣをシフト動作するために必要なグループに対応するレジスタ群のみに与えるようにしたものである。このシフトレジスタの駆動回路は、アンドゲートＡＮＤ１２１〜ＡＮＤ１２４、オアゲートＯＲ１２１〜ＯＲ１２８を備える。

ここでは８つのレジスタ部を１つのグループとしている。例えばレジスタ群Ｇ１２１に係る駆動回路１３０を図１３に示す。

入力信号ＳＣが連続して入力されている場合において、図１６に示す駆動回路１３０のように、レジスタ群Ｇ１２１における８つのレジスタ部ＲＧ１〜ＲＧ８の各出力状態をオア回路ＯＲ１２５によってすべてを監視する必要はない。例えば入力信号ＳＣが８つのレジスタ部ＲＧ１〜ＲＧ８に跨って存在する場合に、図１４に示す駆動回路１４０のように、オア回路ＯＲ１２５は８つのレジスタ部ＲＧ１〜ＲＧ８のうちのレジスタ部ＲＧ２，ＲＧ４，ＲＧ６の少なくとも３箇所の出力状態を見ることによって、そのレジスタ群Ｇ１２１に入力信号ＳＣが存在しているか否かを監視できる。このように駆動回路１３０の回路構成を、図１７に示す駆動回路１４０に簡易化することもできる。

以上の実施形態で説明された構成等については本発明が理解・実施できる程度に概略的に示したものにすぎず、従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。例えば、本実施形態のイメージセンサにおけるセンサ信号読出し回路に設けた固定パターンノイズ除去回路は、センサ回路にＭＯＳトランジスタを含むＭＯＳ型のイメージセンサに適用した例を説明したが、その他のイメージセンサにも適用することもできる。

本発明に係るイメージセンサは、画素信号が固定パターンノイズを含むＭＯＳイメージセンサ等であって、各画素のセンサ信号を高速にかつ安定して読み出し、さらに固定パターンノイズをイメージセンサ回路中で除去することに利用される。

本発明に係るイメージセンサの第１実施形態を示す電気回路図である。 第１実施形態のイメージセンサの各部のタイミングチャートである。 本発明に係るイメージセンサの第２実施形態を示す電気回路図である。 本発明に係るイメージセンサの第３実施形態を示す電気回路図である。 本発明に係るイメージセンサの第４実施形態を示す電気回路図である。 本発明に係るイメージセンサの第５実施形態を示す電気回路図である。 本発明に係るイメージセンサの第６実施形態を示す電気回路図である。 ツリー構造を有するバッファ部を示す電気回路図である。 本発明に係るイメージセンサの第７実施形態を示す電気回路図である。 本発明に係るイメージセンサの第８実施形態を示す電気回路図である。 シフトレジスタの構成例を示す電気回路図である。 シフトレジスタの他の構成例を示す電気回路図である。 シフトレジスタの他の構成例を示す電気回路図である。 シフトレジスタの他の構成例を示す電気回路図である。 イメージセンサにおける画素単位となる光センサ回路の構成例を示す電気回路図である。 図１５に示した光センサ回路を画素に用いたイメージセンサとその走査回路を示す電気回路図である。 従来技術による走査回路のタイミングチャートである。 従来技術によるイメージセンサの走査回路の一例を示す電気回路図である。 イメージセンサの出力波形の一部分とそれにより再現される映像信号の一部分を示した出力波形の波形図である。 固定パターンノイズをセンサ信号から除去する従来装置のブロック図である。

符号の説明

１０ イメージセンサ
１０Ａ 画素群
１５ 制御部
１６ 記憶部
１７ バッファ部
４１ シフトレジスタ
４２ シフトレジスタ
４３ スイッチ部
４４ バッファ部
４５ スイッチ部
４６ スイッチ部
４７ バイアス回路

Claims (5)

1. 光電変換素子に流れる光電をＭＯＳトランジスタにより対数的に変換してセンサ信号を得る光センサ回路を画素として用いるイメージセンサにおいて、
   複数の前記画素のそれぞれの前記センサ信号を読み出すセンサ信号読出し回路は、
   予め通電することによって前記複数の画素の画素信号を飽和させて前記センサ信号を読み出す読出し手段と、
   前記複数の画素のそれぞれの前記固定パターンノイズの情報を予め記憶する記憶部と、この記憶部からの前記固定パターンノイズの情報に基づくオフセット信号を出力するバッファ部と、前記画素の出力信号と前記オフセット信号とを入力信号とした差動増幅を行うことにより固定パターンノイズが除去された信号を出力するバッファ増幅器と、このバッファ増幅器に前記画素からの出力信号を入力するタイミングと前記バッファ増幅器に前記オフセット信号を与えて差動増幅を行うタイミングとを同時に設定する制御部とから構成されることを特徴とするイメージセンサ。
2. 前記読出し手段は、予め通電するための画素信号出力開始回路と、飽和した前記画素信号を読み出す回路を備えること特徴とする請求項１記載のイメージセンサ。
3. 前記読出し手段は、シフトレジスタ上に連続するデータ列を流し、連続する前記データ列が前記画素信号の選択準備を行い、連続する前記データ列の末尾で前記画素信号の選択を行うことにより、画素信号の選択を行って読出し動作を行うことを特徴とする請求項１または２記載のイメージセンサ。
4. 前記読出し手段は、前記画素信号は任意本ごとにスイッチを介してプレバッファに接続され、読み出す前記画素信号に対応する前記プレバッファが出力バッファに接続されることを特徴とする請求項３記載のイメージセンサ。
5. 前記シフトレジスタ上に連続する前記データ列を監視して前記データの蓄えられているフリップ・フロップを検出し、前記データの転送に必要な前記フリップ・フロップのみに転送クロックが入るようにすることを特徴とする請求項４記載のイメージセンサ。

Images