KR20110059559A

KR20110059559A - 촬상 소자 및 그 제어 방법 및 카메라

Info

Publication number: KR20110059559A
Application number: KR1020107010737A
Authority: KR
Inventors: 하야또 와까바야시
Original assignee: 소니 주식회사
Priority date: 2008-09-25
Filing date: 2009-09-16
Publication date: 2011-06-02
Also published as: CN101836433A; WO2010035668A1; TW201029456A; RU2010128548A; RU2481725C2; EP2352280A1; TWI422220B; JP2010081168A; JP5262512B2; CN101836433B; KR101618883B1; US8847938B2; EP2352280A4; EP2352280B1; US20100231574A1

Abstract

쉐이딩 등의 노이즈를 저감시킬 뿐만 아니라, 화소의 고속 판독을 실행할 수 있는 촬상 소자 및 그 제어 방법 및 카메라를 제공한다. 3트랜지스터 구동형의 화소 회로(11)에 있어서, 리셋 트랜지스터(113)의 드레인이 구동 신호선(DRNL(n))에 접속되고, 증폭 트랜지스터(114)의 드레인이 전원 전압(VDD)에 접속되어 있다. 행 구동 회로(12a)는 구동 신호선(DRNL(n))에 인가하는 전압 레벨을, 고레벨 전압(VH)으로부터 최저 레벨 전압(VLL)으로 급속하게 전환하고, 최저 레벨 전압(VLL)으로부터 저레벨 전압(VL)을 거쳐 원래의 고레벨 전압(VH)으로 천천히 복귀시킨다.

Description

촬상 소자 및 그 제어 방법 및 카메라{IMAGING ELEMENT, METHOD FOR CONTROLLING SAME, AND CAMERA}

본 발명은, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등의 촬상 소자 및 그 제어 방법 및 카메라에 관한 것이다.

CMOS 이미지 센서에서는, 광전 변환 소자의 잉여 전하를 제거하는 리셋이 실행되어 전자 셔터 동작에 의해 광전 변환 소자가 전하를 축적하고, 축적된 전하는 전압 신호로서 수직 신호선에 출력된다. 이하, 일반적인 CMOS 이미지 센서의 주요부 및 그 동작의 개요를 도 13 및 도 14에 관련시켜서 설명한다.

도 13은 일반적인 CMOS 이미지 센서의 구성예를 나타내는 주요부의 등가 회로도이다.

도 14는 도 13에 도시하는 CMOS 이미지 센서의 타이밍차트이다. 도 14의 (A)는 구동 신호(SDRN)를 나타내고, 도 14의 (B)는 리셋 신호(SRST)를 나타내고, 도 14의 (C)는 전송 신호(STRN)를 나타내고 있다.

도 13에 도시하는 CMOS 이미지 센서(3)의 화소 회로(30)는 화소부(311)에 배열되어 있다. 화소 회로(30)는 전송 트랜지스터(32), 리셋 트랜지스터(33), 및 증폭 트랜지스터(34)를 갖고, 행 구동 회로(37)에 의해 구동된다. 도 13과 같이 구성된 화소 회로(30)는 「3트랜지스터 구동형의 화소 회로」, 「3트랜지스터 구동형의 CMOS 이미지 센서」 등으로 칭해진다.

행 구동 회로(37)는 저레벨 전압(VL)의 구동 신호(SDRN)를 구동 신호선(310)에 인가하기 위한 트랜지스터(39)와, 고레벨 전압(VH)의 구동 신호(SDRN)를 구동 신호선(310)에 인가하기 위한 트랜지스터(38)를 갖는다. 또한, 고레벨 전압(VH)은, 예를 들어 전원 전압(VDD)이며, 저레벨 전압(VL)은 증폭 트랜지스터(34)를 오프의 상태로 유지하는 전압이다.

화소 회로(30)가 3트랜지스터 구동형인 경우, 행 구동 회로(37)는 저레벨 전압(VL)과 고레벨 전압(VH)의 2치의 전압을 구동 신호선(310)에 인가하여, 화소 회로(30)를 구동한다.

행 구동 회로(37)는, 시각(t1)부터 시각(t4)의 기간, 트랜지스터(38)의 게이트에 게이트 전압(VL)을 인가하여 트랜지스터(38)만을 온의 상태로 유지하고, 고레벨 전압(VH)의 구동 신호(SDRN)를 구동 신호선(310)에 인가한다(도 14의 (A) 참조).

광전 변환 소자(31)가 전하의 판독을 개시하기 전에(시각(t2)), 행 구동 회로(37)는 리셋 트랜지스터(33)의 게이트 접속된 리셋 신호선(RSTL)에 펄스 형상의 리셋 신호(SRST)를 인가한다(도 14의 (B) 참조). 이에 의해, 플로팅 디퓨전(FD)의 전위는 고레벨 전압(VH)으로 리셋된다.

시각(t3)에 있어서, 행 구동 회로(37)는 전송 트랜지스터(32)의 게이트에 접속된 전송 신호선(TRNL)에 펄스 형상의 전송 신호(STRN)를 인가한다(도 14의 (C) 참조). 이에 의해, 광전 변환 소자(31)가 축적한 전하는 플로팅 디퓨전(FD)에 전송된다.

이때, 증폭 트랜지스터(34)는, 게이트에 플로팅 디퓨전(FD)의 전위가 인가되고, 드레인에 고레벨 전압(VH)이 인가되고 있다. 그로 인해, 증폭 트랜지스터(34)는 플로팅 디퓨전(FD)의 전위를 소스-게이트간 전압에 따라 증폭하고, 증폭된 전위를 전압 신호로서 수직 신호선(35)에 출력한다. 증폭 트랜지스터(34)에 의한 전압 신호의 출력은 「전하의 판독」, 「화소의 판독」 등이라고 칭해지고, 시각(t4)까지 계속된다.

전하의 판독 후, 행 구동 회로(37)는 시각(t4)부터 시각(t5)의 기간, 트랜지스터(39)만을 온의 상태로 유지하고, 저레벨 전압(VL)의 구동 신호(SDRN)를 구동 신호선(310)에 인가함과 함께(도 14의 (A) 참조), 리셋 신호선(RSTL)에 펄스 형상의 리셋 신호(SRST)를 인가한다(도 14의 (B) 참조).

저레벨 전압(VL)이 증폭 트랜지스터(34)의 게이트(플로팅 디퓨전(FD))에 인가된 후, 리셋 신호(SRST)가 저레벨 전압(VL)으로 복귀된다.

이에 의해, 증폭 트랜지스터(34)는 오프 상태로 유지되고, 화소 회로(30)는 전압 신호의 출력이 정지된 비선택 상태가 되어, CMOS 이미지 센서(3)의 1수평 기간(H)의 동작이 종료된다.

상술한 바와 같이, 전하의 판독이 실행되면 수직 신호선(35)에 화소 회로(30)로부터의 전압 신호가 인가되어, 수직 신호선(35)의 전위가 변화된다.

이때, 비선택 상태의 화소 회로(30)가 얼마 되지 않아도, 전압을 수직 신호선(35)에 출력한 경우, 이 전압 신호와 판독행의 화소 회로(30)가 출력한 전압 신호가 중첩된다. 그 결과, 각 화소 회로의 출력 전압이 화소 영역 전체에 걸쳐 영향을 주어 쉐이딩을 비롯한 다양한 노이즈가 야기된다.

이들 현상과 시각(t4)에 있어서의 구동 신호(SDRN)의 하강 방법 사이에는 밀접한 관계가 있다. 구동 신호(SDRN)의 하강이 급준할수록(도 14 참조), 화소 회로(30)를 구성하는 트랜지스터의 p형 웰의 전위가 심하게 흔들려 쉐이딩 등의 현상이 야기된다.

따라서, 구동 신호(SDRN)를 복수의 전압 레벨로 다치화하고, 이 하강을 완만하게 함으로써 쉐이딩 등의 현상을 저감시키는 방법이 개시되어 있다(특허 문헌 1, 2 참조).

일본 특허 공개 제2005-217704호 공보 일본 특허 공개 제2005-311932호 공보

예시된 인용 문헌 1, 2에 있어서, 3트랜지스터 구동형에 있어서의 화소 회로는, 도 13에 도시한 바와 같이 리셋 트랜지스터(33)의 드레인과, 증폭 트랜지스터(34)의 드레인이 구동 신호선(310)에 공통으로 접속되어 있다.

이로 인해, 구동 신호선(310)의 배선 부하 저항이 커져, 구동 신호(SDRN)의 감쇠나 지연이 발생하여, 화소 회로(30)를 고속 구동시키는 것이 곤란해진다. 인용 문헌 1, 2는 구동 신호선(310)에 인가하는 구동 신호(SDRN)를 다치화하고 있지만, 이것은 펄스의 하강을 늦추기 위함이며, 화소의 고속 판독에는 부적합하다.

본 발명은, 쉐이딩 등의 노이즈를 저감시킬 뿐만 아니라, 화소의 고속 판독을 실행할 수 있는 촬상 소자 및 그 제어 방법 및 카메라를 제공하는 것에 있다.

본 발명의 제1 관점의 촬상 소자는, 매트릭스 형상으로 배열된 복수의 화소 회로와, 동일 방향으로 배열된 상기 복수의 화소 회로에 공통으로 접속된 선택 구동선과, 복수의 서로 다른 전압 레벨의 선택 구동 신호를 상기 선택 구동선에 선택적으로 인가하여, 상기 화소 회로의 선택 및 구동을 행하는 선택 구동 회로를 갖고, 상기 각각의 화소 회로는, 광전 변환에 의해 입사광을 전하로 변환하는 광전 변환부와, 상기 광전 변환부의 전하가 전송되는 노드와, 제어 단자가 상기 노드에 접속되고, 제1 접속 단자가 소정의 전압원에 접속되고, 제2 접속 단자가 출력 신호선에 접속되고, 상기 노드의 전위를 증폭하고, 상기 증폭된 전압을 출력 신호로서 상기 출력 신호선에 출력하는 출력 트랜지스터와, 제3 접속 단자가 상기 노드에 접속되고, 제4 접속 단자가 상기 선택 구동 신호가 인가되는 상기 선택 구동선에 접속되고, 상기 출력 트랜지스터의 상기 제어 단자가 접속된 상기 노드의 전위를 상기 전압 레벨에 따른 전위로 설정하여, 상기 노드의 전위의 리셋 및 상기 출력 트랜지스터의 출력을 제어하는 제어 트랜지스터를 갖고, 상기 선택 구동 회로는, 상기 출력 트랜지스터의 출력 정지 기간에는, 상기 선택 구동선에 인가하는 상기 선택 구동 신호의 전압 레벨을, 상기 출력 트랜지스터를 온의 상태로 유지하는 제1 전압 레벨로부터 상기 출력 트랜지스터를 오프의 상태로 유지하는 기준의 전압 레벨을 초과한 제2 전압 레벨로 이행시키고, 상기 제2 전압 레벨로부터 상기 제1 전압 레벨까지 단계적으로 복귀시킨다.

바람직하게는, 상기 복수의 전압 레벨은, 상기 제1 전압 레벨과, 상기 제2 전압 레벨과, 상기 출력 트랜지스터를 오프의 상태로 유지하는 기준의 전압 레벨이 되는 제3 전압 레벨을 포함하고, 상기 선택 구동 회로는, 상기 선택 구동선에 인가하는 상기 선택 구동 신호의 전압 레벨을 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로 이행시키고, 상기 제3 전압 레벨을 거쳐 상기 제1 전압 레벨로 복귀시킨다.

바람직하게는, 상기 선택 구동 회로는, 상기 제2 전압 레벨의 선택 구동 신호를 다른 전압 레벨의 선택 구동 신호보다 짧은 기간, 상기 선택 구동선에 인가한다.

바람직하게는, 상기 선택 구동 회로는 제5 접속 단자에 상기 제2 또는 제3 전압 레벨 중 어느 한 전압 레벨의 전압이 인가되고, 상기 제5 접속 단자에 인가된 전압 레벨의 전압을 상기 선택 구동선에 출력하는 트랜지스터와, 상기 트랜지스터와 동일 극성이며, 상기 선택 구동 회로 내의 단락을 방지하는 단락 방지 트랜지스터를 갖고, 상기 단락 방지 트랜지스터는, 제7 접속 단자가 상기 트랜지스터의 제6 접속 단자에 접속되고, 제8 접속 단자가 상기 선택 구동선에 접속되어 있다.

바람직하게는, 상기 선택 구동 회로는, 상기 선택 구동선의 양 단부에 상기 선택 구동 신호를 인가한다.

본 발명의 제2 관점의 촬상 소자의 제어 방법은, 복수의 서로 다른 전압 레벨의 선택 구동 신호를, 동일 방향으로 배열된 복수의 화소 회로에 공통으로 접속된 선택 구동선에 선택적으로 인가하여, 상기 복수의 화소 회로의 선택 및 구동을 행하고, 상기 선택된 복수의 화소 회로가, 광전 변환에 의해 입사광을 전하로 변환하고, 상기 전하량에 따른 전압을 출력 신호로서 출력 신호선에 출력하는 제1 스텝과, 상기 복수의 화소 회로의 상기 출력 신호를 상기 복수의 화소 회로의 전하 판독 후에 소정 기간 정지하는 제2 스텝을 갖고, 상기 제1 스텝에 있어서는, 광전 변환부에 의해 광전 변환된 전하를 노드에 전송하고, 제3 접속 단자가 상기 노드에 접속되고, 제4 접속 단자가 상기 선택 구동 신호가 인가되는 상기 선택 구동선에 접속된 제어 트랜지스터가, 출력 트랜지스터의 제어 단자가 접속된 상기 노드의 전위를 상기 전압 레벨에 따른 전위로 설정하여, 상기 노드의 전위를 리셋하고, 상기 제어 단자가 상기 노드에 접속되고, 제1 접속 단자가 소정의 전압원에 접속되고, 제2 접속 단자가 상기 출력 신호선에 접속된 상기 출력 트랜지스터가, 상기 제어 트랜지스터의 제어에 의해 상기 노드의 전위를 증폭하고, 상기 증폭된 전압을 상기 출력 신호로서 상기 출력 신호선에 출력하고, 상기 제2 스텝에 있어서는, 상기 선택 구동선에 인가하는 상기 선택 구동 신호의 전압 레벨을, 상기 출력 트랜지스터를 온의 상태로 유지하는 제1 전압 레벨로부터 상기 출력 트랜지스터를 오프의 상태로 유지하는 전압 레벨을 초과한 제2 전압 레벨로 이행시키고, 상기 제2 전압 레벨로부터 상기 제1 전압 레벨까지 단계적으로 복귀시킨다.

본 발명의 제3 관점의 카메라는, 촬상 소자와, 상기 촬상 소자의 화소 영역으로 입사광을 유도하는 광학계와, 상기 촬상 소자가 출력한 출력 신호를 처리하는 신호 처리부를 갖고, 상기 촬상 소자는, 매트릭스 형상으로 배열된 복수의 화소 회로와, 동일 방향으로 배열된 상기 복수의 화소 회로에 공통으로 접속된 선택 구동선과, 복수의 서로 다른 전압 레벨의 선택 구동 신호를 상기 선택 구동선에 선택적으로 인가하여, 상기 화소 회로의 선택 및 구동을 행하는 선택 구동 회로를 갖고, 상기 각각의 화소 회로는, 광전 변환에 의해 입사광을 전하로 변환하는 광전 변환부와, 상기 광전 변환부의 전하가 전송되는 노드와, 제어 단자가 상기 노드에 접속되고, 제1 접속 단자가 소정의 전압원에 접속되고, 제2 접속 단자가 출력 신호선에 접속되고, 상기 노드의 전위를 증폭하고, 상기 증폭된 전압을 출력 신호로서 상기 출력 신호선에 출력하는 출력 트랜지스터와, 제3 접속 단자가 상기 노드에 접속되고, 제4 접속 단자가 상기 선택 구동 신호가 인가되는 상기 선택 구동선에 접속되고, 상기 출력 트랜지스터의 상기 제어 단자가 접속된 상기 노드의 전위를 상기 전압 레벨에 따른 전위로 설정하여, 상기 노드의 전위의 리셋 및 상기 출력 트랜지스터의 출력을 제어하는 제어 트랜지스터를 갖고, 상기 선택 구동 회로는, 상기 출력 트랜지스터의 출력 정지 기간에는 상기 선택 구동선에 인가하는 상기 선택 구동 신호의 전압 레벨을, 상기 출력 트랜지스터를 온의 상태로 유지하는 제1 전압 레벨로부터 상기 출력 트랜지스터를 오프의 상태로 유지하는 기준의 전압 레벨을 초과한 제2 전압 레벨로 이행시키고, 상기 제2 전압 레벨로부터 상기 제1 전압 레벨까지 단계적으로 복귀시킨다.

본 발명에 따르면, 제어 단자가 노드에 접속되고, 제1 접속 단자가 소정의 전압원에 접속되고, 제2 접속 단자가 출력 신호선에 접속된 출력 트랜지스터는 노드의 전위를 증폭하고, 증폭된 전압을 출력 신호로서 출력 신호선에 출력한다.

제3 접속 단자가 노드에 접속되고, 제4 접속 단자가 선택 구동 신호가 인가되는 선택 구동선에 접속된 제어 트랜지스터는, 노드의 전위를 전압 레벨에 따른 전위로 설정하여, 노드의 전위의 리셋 및 출력 트랜지스터의 출력을 제어한다.

선택 구동 회로는, 복수의 서로 다른 전압 레벨의 선택 구동 신호를, 동일 방향으로 배열된 복수의 화소 회로에 공통으로 접속된 선택 구동선에 선택적으로 인가하여, 출력 트랜지스터의 출력 정지 기간에는 선택 구동선에 인가하는 전압 레벨을 제1 전압 레벨로부터 제2 전압 레벨로 이행시키고, 제2 전압 레벨로부터 제1 전압 레벨까지 단계적으로 복귀시킨다.

본 발명에 따르면, 쉐이딩 등의 노이즈를 저감시킬 뿐만 아니라, 화소의 고속 판독을 실행할 수 있다.

도 1은 제1 실시 형태에 관한 CMOS 이미지 센서의 구성예를 나타내는 개략 구성도이다.
도 2는 제1 실시 형태에 관한 화소 회로 및 행 구동 회로의 구성예를 나타내는 등가 회로도이다.
도 3은 제1 실시 형태에 관한 행 구동 회로의 동작예를 나타내는 타이밍차트이다.
도 4는 제1 실시 형태에 관한 구동 회로의 변형예를 나타내는 등가 회로도이다.
도 5는 도 4의 각 레벨 트랜지스터의 단면 모식도이다.
도 6은 도 4에 도시된 행 구동 회로의 동작예를 나타내는 타이밍차트이다.
도 7은 제1 실시 형태에 관한 CMOS 이미지 센서의 동작예를 나타내는 타이밍차트이다.
도 8은 제1 실시 형태에 관한 화소부 및 행 구동 회로의 상세예를 나타내는 등가 회로도이다.
도 9는 제1 실시 형태에 관한 CMOS 이미지 센서의 시뮬레이션 결과를 도시하는 도면이다.
도 10은 일반적인 CMOS 이미지 센서의 시뮬레이션 결과를 도시하는 도면이다.
도 11은 제2 실시 형태에 관한 화소부 및 행 구동 회로의 상세예를 나타내는 등가 회로도이다.
도 12는 본 발명의 실시 형태에 관한 CMOS 이미지 센서가 적용되는 카메라의 구성예를 도시하는 도면이다.
도 13은 일반적인 CMOS 이미지 센서의 구성예를 나타내는 주요부의 등가 회로도이다.
도 14는 도 13에 도시하는 CMOS 이미지 센서의 타이밍차트이다.

이하, 본 발명의 실시 형태를 도면에 관련시켜서 설명한다.

(제1 실시 형태)

도 1은 제1 실시 형태에 관한 CMOS 이미지 센서의 구성예를 나타내는 개략 구성도이다. 도 1에는, CMOS 이미지 센서(1)의 주요부만이 도시되어 있다.

도 1에 도시한 바와 같이 CMOS 이미지 센서(1)는 복수의 화소부(10), 화소 회로(11), 행 구동 회로(DRV)(12), 수평 전송 회로(13), 및 타이밍 발생기(14)를 갖는다.

또한, 본 발명의 촬상 소자는 CMOS 이미지 센서(1)에 대응하고, 본 발명의 화소 영역은 화소부(10)에 대응하고, 본 발명의 선택 구동 회로는 행 구동 회로(12)에 대응한다.

화소부(10)는 입사광을 수광하는 화소 영역이며, n(행 방향)×m(열 방향)개의 화소 회로(11)가 매트릭스 형상으로 배열되어 있다. n 및 m은 양의 정수이며, n 및 m의 최대값은, 예를 들어 2048이다.

각 화소 회로(11)는 3트랜지스터 구동형의 화소 회로이다. 각 화소 회로(11)는 R(적), G(녹), B(청)에 대응한 컬러 필터를 구비하며, 예를 들어 베이어(Bayer)형의 배열 형태로 배열되어 있다. 동일행의 화소 회로(11)에는, 구동 신호선(DRNL(n)), 리셋 신호선(RSTL(n)), 및 전송 신호선(TRNL(n))이 공통으로 접속되어 있다.

각 화소 회로(11)는 입사광을 광전 변환에 의해 전하(전자)로 변환하고, 그 전하량에 따른 전압 신호를 수직 신호선(VSL(m))에 출력한다.

또한, 본 발명의 선택 구동선은 구동 신호선(DRNL(n))에 대응하고, 본 발명의 출력 신호선은 수직 신호선(VSL(m))에 대응하고, 본 발명의 출력 신호는 디지털 신호에 대응하고 있다.

행 구동 회로(12)는 주사하는 행을 선택하여, 동일행의 화소 회로(11)를 구동한다. 구체적으로는, 행 구동 회로(12)는 구동 신호(SDRN)를 구동 신호선(DRNL(n))에 인가하고, 리셋 신호(SRST)를 리셋 신호선(RSTL(n))에 인가하고, 전송 신호(STRN)를 전송 신호선(TRNL(n))에 인가한다.

수평 전송 회로(13)는, 예를 들어 열마다 설치된 칼럼 회로(131), 열마다의 수직 신호선(VSL(m))을 선택하기 위한 스위치(132), 수평 전송 신호선(HSCNL)으로 구성되어 있다.

수평 전송 회로(13)는 열마다의 스위치(132)를 개폐하여 수직 신호선(VSL(m))을 순차적으로 선택하고, 선택된 열의 화소 회로(11)로부터 전하(전압 신호)를 판독한다. 이때, 칼럼 회로(131)는 수직 신호선(m)에 인가된 아날로그의 전압 신호를 디지털 신호화하고, 리셋 레벨과 신호 레벨에서의 CDS(Correlated Double Sampling ; 상관 이중 샘플링) 처리를 행한 후, 이 디지털 신호를 수평 전송 신호선(HSCNL)에 출력한다. 그 후, 수평 전송 회로(13)는 CDS 처리된 디지털 신호를 출력 신호(SIG)로서 CMOS 이미지 센서(1) 외부의 신호 처리 장치에 출력한다.

타이밍 발생기(14)는 행 구동 회로(12)나 수평 전송 회로(13), CMOS 이미지 센서(1)를 구성하는 회로 등에 클록을 공급한다.

다음으로, 화소 회로(11) 및 행 구동 회로(12)를 도 2에 관련시켜서 설명한다.

도 2는 제1 실시 형태에 관한 화소 회로 및 행 구동 회로의 구성예를 나타내는 등가 회로도이다. 도 2에는 화소부(10)의 제n행, 제m열째에 배열된 화소 회로(11)가 도시되고, 행 구동 회로(12)의 주요부만이 도시되어 있다.

처음에, 화소 회로(11)의 회로 구성예에 대하여 설명한다.

도 2에 도시한 바와 같이 화소부(10)의 화소 회로(11)는 광전 변환 소자(111), 전송 트랜지스터(112), 리셋 트랜지스터(113), 증폭 트랜지스터(114), 및 플로팅 디퓨전(FD)을 갖는다. 이 화소 회로(11)는 3트랜지스터 구동형의 화소 회로이다.

또한, 본 발명의 출력 트랜지스터는 증폭 트랜지스터(114)에 대응하고, 본 발명의 제어 트랜지스터는 리셋 트랜지스터(113)에 대응하고, 본 발명의 노드는 플로팅 디퓨전(FD)에 대응하고 있다. 본 발명의 소정의 전압원은 증폭 트랜지스터(114)의 드레인에 접속된 전원 전압(VDD)이 대응한다.

광전 변환 소자(111)는, 예를 들어 포토다이오드이다. 광전 변환 소자(111)는 애노드측이 접지(GND)되고, 캐소드측이 전송 트랜지스터(112)의 소스에 접속되어 있다. 광전 변환 소자(111)는, 입사광을 그 광량에 따라 전하(본 실시 형태에 있어서는 전자)로 광전 변환하고, 그 전하를 축적한다. 광전 변환 소자(111)가 전하를 축적하는 것을 「화소 회로가 전하를 축적한다」라고 하고, 광전 변환 소자(111)가 전하를 축적하는 기간을 전하 축적 기간이라고 한다.

화소 회로(11)의 각 트랜지스터에는 n 채널의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 일례로서 채용되며, 각 트랜지스터는 다음과 같은 접속 형태를 취하고 있다.

전송 트랜지스터(112)는, 소스가 광전 변환 소자(111)의 캐소드측에 접속되고, 드레인이 플로팅 디퓨전(FD)에 접속되고, 게이트가 전송 신호선(TRNL(n))에 접속되어 있다.

플로팅 디퓨전(FD)에는, 전송 트랜지스터(112)의 드레인, 리셋 트랜지스터(113)의 소스, 및 증폭 트랜지스터(114)의 게이트가 접속되어 있다.

리셋 트랜지스터(113)는, 소스(제3 접속 단자)가 플로팅 디퓨전(FD)에 접속되고, 드레인(제4 접속 단자)이 구동 신호선(DRNL(n))에 접속되고, 게이트가 리셋 신호선(RSTL(n))에 접속되어 있다.

증폭 트랜지스터(114)는, 소스(제2 접속 단자)가 수직 신호선(VSL(m))에 접속되고, 드레인(제1 접속 단자)이 전원 전압(VDD)에 접속되고, 게이트가 플로팅 디퓨전(FD)에 접속되어 있다. 이 증폭 트랜지스터(114)와 정전류원 회로(15)에 의해 소스 폴로워 회로가 구성되어 있다.

상술한 바와 같이, 제1 실시 형태의 특징으로서 리셋 트랜지스터(113)의 드레인과, 증폭 트랜지스터(114)의 드레인에는 서로 다른 전압 공급원으로부터 전압이 인가된다.

각 화소 회로(11)는 플로팅 디퓨전(FD)의 전위를 구동 신호선(DRNL(n))의 전위(고전압 레벨(VH))로 설정하기 위한 「리셋」을 행한다.

그 후, 광전 변환 소자(111)가 축적한 전하는 플로팅 디퓨전(FD)에 전송되어, 이 전하의 판독이 행해진다.

다음으로, 행 구동 회로(12)의 주요부의 회로 구성예에 대하여 설명한다.

행 구동 회로(12)는, 레벨 트랜지스터(121 내지 123)를 행마다 갖는다. 도 2에는 레벨 트랜지스터(121 내지 123)로 구성되는 제n행째의 회로 부분만이 도시되어 있다.

레벨 트랜지스터(121 및 122)에는 n 채널의 MOSFET가 일례로서 채용되고, 레벨 트랜지스터(123)에는 p 채널의 MOSFET가 일례로서 채용되어 있다.

레벨 트랜지스터(121)는 소스가 최저 레벨 전압(VLL)의 전압원에 접속되고, 드레인이 노드(ND1)에 접속되어 있다.

레벨 트랜지스터(122 및 123)는 서로의 드레인이 노드(ND2)에 의해 공통으로 접속되어 있다. 레벨 트랜지스터(122)의 소스는 저레벨 전압(VL)의 전압원에 접속되고, 레벨 트랜지스터(123)의 소스는 고레벨 전압(VH)의 전압원에 접속되어 있다.

노드(ND1) 및 노드(ND2)는 구동 신호선(DRNL(n))에 공통으로 접속되어 있다.

고레벨 전압(VH)은, 예를 들어 전원 전압(VDD)이다. 최저 레벨 전압(VLL)은 저레벨 전압(VL)보다 낮은 전압이며(VL>VLL), 예를 들어 접지 전위(GND)이다.

저레벨 전압(VL)은 고레벨 전압(VH)보다 낮고, 최저 레벨 전압(VLL)보다 높은 전압이다(VH>VL>VLL). 구체적으로는, 저레벨 전압(VL)은 그 전압이 증폭 트랜지스터(114)의 게이트에 인가되었을 때에 증폭 트랜지스터(114)를 오프의 상태로 유지 가능한 기준이 되는 전압(예를 들어 0.6V)이다.

또한, 본 발명의 제1 전압 레벨은 고레벨 전압(VH)에 대응하고, 본 발명의 제2 전압 레벨은 최저 레벨 전압(VLL)에 대응하고, 본 발명의 제3 전압 레벨은 저레벨 전압(VL)에 대응한다.

상술한 구성의 행 구동 회로(12)는, 고레벨 전압(VH), 저레벨 전압(VL), 및 최저 레벨 전압(VLL)이라는, 3치의 전압 레벨의 구동 신호(SDRN)를 구동 신호선(DRNL(n))에 선택적으로 인가한다. 이 행 구동 회로(12)의 동작을 도 3에 관련시켜 설명한다.

도 3은 제1 실시 형태에 관한 행 구동 회로의 동작예를 나타내는 타이밍차트이다.

도 3의 (A)는 구동 신호(SDRN)를 나타낸다. 도 3의 (B)는 레벨 트랜지스터(121)의 게이트에 인가되는 게이트 전압(VGN1)을 나타내고, 도 3의 (C)는 레벨 트랜지스터(122)의 게이트에 인가되는 게이트 전압(VGN2)을 나타내고, 도 3의 (D)는 레벨 트랜지스터(123)의 게이트에 인가되는 게이트 전압(VGP)을 나타내고 있다.

행 구동 회로(12)는, 도 3의 (A)에 도시된 구동 신호(SDRN)를 구동 신호선(DRNL(n))에 인가하기 위해, 이하의 동작을 행한다.

제n행째의 화소 회로(11)의 선택 기간(TS)에 있어서는, 리셋 트랜지스터(113)를 작동시키고, 증폭 트랜지스터(114)의 출력을 제어하기 위해 행 구동 회로(12)는 구동 신호선(DRNL(n))에 고레벨 전압(VH)의 구동 신호(SDRN)를 인가한다.

또한, 선택 기간(TS)은 화소 회로(11)가 전하의 판독을 완료할 때까지의 기간이다.

이때, 행 구동 회로(12)는 레벨 트랜지스터(123)의 게이트에만 저레벨 전압(VL)을 인가한다(도 3의 (D) 참조). 게이트 전압(VGP)이 저레벨 전압(VL)이기 때문에 레벨 트랜지스터(123)는 선택 기간(TS)에 있어서 온의 상태로 유지되고, 구동 신호선(DRNL(n))에는 고레벨 전압(VH)의 구동 신호(SDRN)가 인가된다.

한편, 화소 회로(11)의 비선택 설정 기간(TN)에 있어서는 행 구동 회로(12)는 증폭 트랜지스터(114)의 출력을 정지시키기 위해 구동 신호선(DRNL(n))에 저레벨 전압(VL)의 구동 신호(SDRN)를 인가한다.

단, 비선택 설정 기간(TN)의 개시 시에 행 구동 회로(12)는 구동 신호(SDRN)의 전압 레벨을 고레벨 전압(VH)으로부터 최저 레벨 전압(VLL)으로 급속하게 하강한다.

또한, 비선택 설정 기간(TN)은 증폭 트랜지스터(114)가 전압 신호의 수직 신호선(VSL(m))에의 출력을 정지하기 위해, 행 구동 회로(12)가 저레벨 전압(VL)을 구동 신호선(DRNL(n))에 인가하기 위한 기간이다.

상세하게는 이때, 행 구동 회로(12)는, 레벨 트랜지스터(123)의 게이트에 고레벨 전압(VH)을 인가한다(도 3의 (D) 참조). 게이트 전압(VGP)이 고레벨 전압(VH)이기 때문에 레벨 트랜지스터(123)는 비선택 설정 기간(TN)에 있어서 오프의 상태로 유지된다.

비선택 설정 기간(TN)의 개시 시에 행 구동 회로(12)는 레벨 트랜지스터(121)의 게이트에 단펄스 형상(펄스폭(T1))의 고레벨 전압(VH)을 인가한다(도 3의 (B) 참조). 또한, 그 동안 레벨 트랜지스터(122)는 오프의 상태로 유지되고 있다.

게이트 전압(VGN1)이 고레벨 전압(VH)이기 때문에 레벨 트랜지스터(121)만이 온의 상태로 유지되고, 구동 신호선(DRNL(n))에는 최저 레벨 전압(VLL)의 구동 신호(SDRN)가 인가된다.

그 결과, 도 3의 (A)에 도시한 바와 같이 구동 신호(SDRN)는 고레벨 전압(VH)으로부터 최저 레벨 전압(VLL)으로 급속하게 하강한다.

다음 선택 기간(TS)의 개시 시에는 구동 신호(SDRN)를 최저 레벨 전압(VLL)으로부터 고레벨 전압(VH)으로 상승시킬 필요가 있다. 이때, 행 구동 회로(12)는 최저 레벨 전압(VLL)의 구동 신호(SDRN)로부터 고레벨 전압(VH)의 구동 신호(SDRN)까지 단계적으로 복귀시킨다.

구체적으로는, 행 구동 회로(12)는, 레벨 트랜지스터(121)의 게이트에 단펄스 형상의 고레벨 전압(VH)을 인가한 후, 레벨 트랜지스터(122)의 게이트에 고레벨 전압(VH)을 비선택 설정 기간(TN)의 종료 시까지 기간(T2) 인가한다(도 3의 (C) 참조). 물론, 펄스폭(T1)은 기간(T2)보다 매우 짧다(T2>>T1).

게이트 전압(VGN2)이 고레벨 전압(VH)이기 때문에 레벨 트랜지스터(122)만이 온의 상태로 유지되고, 구동 신호선(DRNL(n))에는 저레벨 전압(VL)의 구동 신호(SDRN)가 인가된다.

그 결과, 도 3의 (A)에 도시한 바와 같이 구동 신호(SDRN)는 최저 레벨 전압(VLL)으로부터 증폭 트랜지스터(114)를 오프 상태로 하기 위한 저레벨 전압(VL)을 거쳐 고레벨 전압(VH)까지 천천히 복귀하고 있다. 비선택 설정 기간(TN)의 개시 시에 있어서의 구동 신호(SDRN)의 급속한 하강 시의 전압(최저 레벨 전압(VLL))은 저레벨 전압(VL)을 초과한 언더슈트인 것으로 파악할 수 있다.

상술한 바와 같이, 비선택 설정 기간(TN)에 있어서 행 구동 회로(12)가 구동 신호(SDRN)를 고레벨 전압(VH)으로부터 급속하게 최저 레벨 전압(VLL)으로 하강하고, 최저 레벨 전압(VLL)으로부터 저레벨 전압(VL)을 거쳐 천천히 원래의 고레벨 전압(VH)으로 복귀시킴으로써 비선택 설정 기간(TN)이 단축되어 화소 회로(11)의 고속 구동화를 도모할 수 있다.

(행 구동 회로(12)의 변형예)

행 구동 회로(12)에서는 구동 신호(SDRN)의 하강 시에 레벨 트랜지스터(121)가 온인 상태로 유지되고, 레벨 트랜지스터(122)가 오프인 상태로 유지되고 있다(도 3의 기간(T1)).

이때, 저레벨 전압(VL)은, 최저 레벨 전압(VLL)보다 높기(VL>VLL) 때문에 이들 2개의 전위차에 따라서는 레벨 트랜지스터(122)의 기생 다이오드에 의해 행 구동 회로(12) 내에서 단락이 발생하는 경우가 있다.

상술한 바와 같은 단락을 방지하기 위해, 본 변형예의 행 구동 회로(12a)는, 도 4에 도시하는 구성을 취하고 있다.

도 4는 제1 실시 형태에 관한 구동 회로의 변형예를 나타내는 등가 회로도이다. 도 4에는 제n 행째의 회로 부분만이 도시되어 있다.

도 4에 도시한 바와 같이 행 구동 회로(12a)는 레벨 트랜지스터(121 내지 123) 외에 레벨 트랜지스터(124)를 갖는다. 이 레벨 트랜지스터(124)에는 n 채널의 MOSFET가 일례로서 채용되어 있다.

레벨 트랜지스터(124)는 노드(ND2)와 레벨 트랜지스터(122) 사이에 배치되어 있다. 상세하게는, 레벨 트랜지스터(124)는 소스가 레벨 트랜지스터(122)의 드레인에 접속되고, 드레인이 노드(ND2)에 접속되어 있다.

또한, 본 발명의 제1 트랜지스터는 레벨 트랜지스터(122)에 대응하고, 본 발명의 제2 트랜지스터는 레벨 트랜지스터(124)에 대응하고 있다.

도 5는, 도 4의 각 레벨 트랜지스터의 단면 모식도이다. 단, 도 5에는 레벨 트랜지스터(123)의 도시가 생략되어 있다.

도 5에 있어서, S121, S122, 및 S124는 각 레벨 트랜지스터(121, 122, 및 124)의 소스 전극을 나타내는 부호이다. D121, D122, 및 D124는 각 레벨 트랜지스터(121, 122 및 124)의 드레인 전극을 나타내는 부호이다. G121, G122, 및 G124는 각 레벨 트랜지스터(121, 122, 및 124)의 게이트 배선을 나타내는 부호이다.

도 5에 도시된 바와 같이 레벨 트랜지스터(121)의 서브 스트레이트(SB121)에는 최저 레벨 전압(VLL)의 전압원이 접속되어 있다. 레벨 트랜지스터(122)의 서브 스트레이트(SB122)에는 저레벨 전압(VL)의 전압원이 접속되어 있다. 레벨 트랜지스터(124)의 서브 스트레이트(SB124)에는 최저 레벨 전압(VLOW)의 전압원이 접속되어 있다.

본 최저 레벨 전압(VLOW)은 최저 레벨 전압(VLL)과 동일 전압, 혹은 최저 레벨 전압(VLL)보다 낮은 전압이다(VLL≥VLOW). VLOW는, 음의 전압(예를 들어 -1V)이어도 좋고, 본 변형예에 있어서는 최저 레벨 전압(VLL)과 동일한 접지 전위(GND)인 것으로 한다.

레벨 트랜지스터(124)를 도 5에 도시한 바와 같이 배치하지 않은 경우, 구동 신호(SDRN)의 하강 시에 기생 다이오드에 의한 전류(레벨 트랜지스터(122)의 p형 웰층과 드레인층 사이에 흐르는 전류)가 발생하여 회로 내부에서 단락이 발생하는 경우가 있다.

그러나, 레벨 트랜지스터(124)를 노드(ND2)와 레벨 트랜지스터(122) 사이에 배치함으로써 기생 다이오드에 의한 전류의 발생을 억제하여 회로 내 단락을 방지할 수 있다.

다음으로, 도 4에 도시된 행 구동 회로(12a)의 동작에 대하여 설명한다.

도 6은, 도 4에 도시된 행 구동 회로의 동작예를 나타내는 타이밍차트이다.

또한, 도 6의 (D)는 레벨 트랜지스터(124)의 게이트에 인가되는 게이트 전압(VGN3)을 나타내고, 도 6의 (E)는 레벨 트랜지스터(123)의 게이트에 인가되는 게이트 전압(VGP)을 나타내고 있다.

도 6의 (A) 내지 (C)에 도시하는, 구동 신호(SDRN), 레벨 트랜지스터(121)의 게이트에 인가되는 게이트 전압(VGN1), 및 레벨 트랜지스터(122)의 게이트에 인가되는 게이트 전압(VGN2)은, 도 3의 (A) 내지 (C)에 도시하는 행 구동 회로(12)의 것과 동일하다.

도 6의 (C), (D)에 도시한 바와 같이 행 구동 회로(12a)는 게이트 전압(VGN3)을 게이트 전압(VGN2)에 연동시켜 레벨 트랜지스터(124)의 게이트에 인가한다. 즉, 게이트 전압(VGN2)이 고레벨 전압(VH)일 때 게이트 전압(VGN3)도 고레벨 전압(VH)이다. 게이트 전압(VGN2)이 저레벨 전압(VL)일 때 게이트 전압(VGN3)은 저레벨 전압(VLOW)(저레벨 전압(VL)이어도 좋다)이다.

이후의 실시 형태에서는, 도 4에 도시하는 회로 구성의 행 구동 회로(12a)를 채용한 CMOS 이미지 센서(1)에 대하여 설명한다.

도 7을 참조하면서, 제n 행, 제m 열째의 화소 회로(11)의 동작을 중심으로 한, CMOS 이미지 센서의 동작에 대하여 설명한다.

도 7은 제1 실시 형태에 관한 CMOS 이미지 센서의 동작예를 나타내는 타이밍차트이다. 도 7의 (A)는 구동 신호(SDRN)를 나타내고, 도 7의 (B)는 리셋 신호(SRST)를 나타내고, 도 7의 (C)는 전송 신호(STRN)를 나타내고 있다.

선택 기간(TS)(시각(t1 내지 t4))에 있어서, 행 구동 회로(12a)는 고레벨 전압(VH)의 구동 신호(SDRN)를 구동 신호선(DRNL(n))에 인가한다(도 7의 (A) 참조).

시각(t2)에 있어서, 행 구동 회로(12a)는 리셋 트랜지스터(113)의 리셋 신호선(RSTL)에 펄스 형상(고레벨 전압(VH))의 리셋 신호(SRST)를 인가한다(도 7의 (B) 참조).

본 펄스폭의 기간, 리셋 트랜지스터(113)는 온의 상태로 유지된다. 이에 의해, 플로팅 디퓨전(FD)의 전위는 고레벨 전압(VH)으로 리셋된다.

시각(t3)에 있어서, 행 구동 회로(12a)는 전송 트랜지스터(112)의 전송 신호선(TRNL(n))에 펄스 형상(고레벨 전압(VH))의 전송 신호(STRN)를 인가한다(도 7의 (C) 참조).

본 펄스폭의 기간, 전송 트랜지스터(112)는 온의 상태로 유지된다. 이에 의해, 광전 변환 소자(111)가 전하 축적 기간에 축적한 전하는 플로팅 디퓨전(FD)으로 전송된다.

광전 변환 소자(111)로부터 플로팅 디퓨전(FD)으로 전하가 전송됨으로써 플로팅 디퓨전(FD)의 전위는 전하량에 따라 변동하고, 이 전위는 증폭 트랜지스터(114)의 게이트에 인가된다. 그리고, 증폭 트랜지스터(114)의 드레인에 전원 전압(VDD)이 인가되어 있다는 점에서, 전송 트랜지스터(112)는 플로팅 디퓨전(FD)의 전위를 게이트-소스간 전압에 따라 증폭하고, 증폭된 전위를 수직 신호선(VSL(m))에 출력한다.

수평 전송 회로(13)는 제m 열째의 스위치(132)를 개폐하여 수직 신호선(VSL(m))을 선택하고, 선택된 열의 화소 회로(11)로부터 신호를 판독한다. 이때, 칼럼 회로(131)는 수직 신호선(m)에 인가된 아날로그의 전압 신호를 디지탈화하고, 이 디지털 신호를 수평 전송 신호선(HSCNL)에 출력한다.

그 후, 수평 전송 회로(13)는 CDS 처리된 디지털 신호를 출력 신호(SIG)로서 CMOS 이미지 센서(1) 외부의 신호 처리 장치에 출력한다.

전하의 판독의 종료 후, 화소 회로(11)를 비선택 상태로 하기 위해 행 구동 회로(12a)는 증폭 트랜지스터(34)의 출력을 정지시킨다.

상세하게는 비선택 설정 기간(TN)(시각(t4 내지 t6))에 있어서, 행 구동 회로(12a)는 리셋 트랜지스터(113)의 리셋 신호선(RSTL)에 펄스 형상(고레벨 전압(VH))의 리셋 신호(SRST)를 인가한다(도 7의 (B) 참조).

비선택 설정 기간(TN)의 개시 시에 행 구동 회로(12a)는 구동 신호선(DRNL(n))에 단펄스 형상(도 3의 펄스폭(T1))의 최저 레벨 전압(VLL)의 구동 신호(SDRN)를 시각(t4)부터 시각(t5)까지 인가한다. 이에 의해, 구동 신호(SDRN)의 전압 레벨은 고레벨 전압(VH)으로부터 최저 레벨 전압(VLL)으로 급속하게 하강한다.

다음으로, 행 구동 회로(12a)는 구동 신호선(DRNL(n))에 저레벨 전압(VL)의 구동 신호(SDRN)를 시각(t5)부터 시각(t6)까지 인가한다.

그 결과, 플로팅 디퓨전(FD)의 전위는 저레벨 전압(VL)으로 설정된다.

이에 의해, 증폭 트랜지스터(114)의 게이트에는 저레벨 전압(VL)이 인가된다. 다음 행의 선택 기간(TS)이 개시되면 증폭 트랜지스터(114)의 드레인에는 전원 전압(VDD)이 인가되고, 수직 신호선(VSL(m))에는 다른 행의 화소 회로(11)로부터의 전하의 판독에 의해 전압 신호(이 전압 신호는, 저레벨 전압(VL)보다 높다)가 인가되고 있다. 따라서, 다른 행이 선택되어 있는 기간, 증폭 트랜지스터(114)는 오프의 상태로 유지된다.

상술한 바와 같이, 리셋 트랜지스터(113)는 플로팅 디퓨전(FD)의 전위를 고레벨 전압(VH), 저레벨 전압(VL), 혹은 최저 레벨 전압(VLL)으로 설정하여, 증폭 트랜지스터(114)의 출력을 제어한다.

증폭 트랜지스터(114)는 플로팅 디퓨전(FD)의 전위를 증폭하고, 증폭된 전위를 전압 신호로서 수직 신호선(VSL(m))에 출력한다.

이상으로, 1수평 기간(H)의 CMOS 이미지 센서(1)의 동작이 완료된다.

제1 실시 형태에 의하면, 3트랜지스터 구동형의 화소 회로(11)에 있어서, 리셋 트랜지스터(113)의 드레인이 구동 신호선(DRNL(n))에 접속되고, 증폭 트랜지스터(114)의 드레인이 전원 전압(VDD)에 접속되어 있다.

행 구동 회로(12a)는 화소 회로(11)의 비선택 설정 기간(TN)에 있어서, 구동 신호선(DRNL(n))에 인가하는 전압 레벨을, 고레벨 전압(VH)으로부터 최저 레벨 전압(VLL)으로 급속하게 전환하고, 최저 레벨 전압(VLL)으로부터 저레벨 전압(VL)을 거쳐, 원래의 고레벨 전압(VH)으로 단계적으로 복귀시킨다.

이것으로부터, 3트랜지스터 구동형의 화소 회로를 고속 구동시켜, 고프레임 레이트로 화소의 판독을 행할 수 있다. 이 점에 대해, 도 8 내지 도 10을 참조하면서 설명한다.

도 8은 제1 실시 형태에 관한 화소부 및 행 구동 회로의 상세예를 나타내는 등가 회로도이다. 단, 도 8에는 제n행째의 화소 회로(11)가 도시되고, 리셋 신호선(RSTL) 등이 적절히 생략되어 도시되어 있다. 도 8에 도시된 부호 12n(a)는 행 구동 회로(12a)의 제n행째의 회로 부분을 나타낸다(도 4 참조).

제n행에 있어서, 행 구동 회로(12a(n))로부터 가장 이격된 제1번째 열의 화소 회로(11(L))와, 행 구동 회로(12a(n))로부터 가장 가까운 최종열째의 화소 회로(11(R))가 공통으로 접속된 구동 신호선(DRNL(n))에는 배선 저항(R) 및 기생 용량(C)이 존재한다.

따라서, 구동 신호(SDRN)는, 화소 회로(11(R))로부터 화소 회로(11(L))에 도달하기까지 배선 저항(R)에 의해 감쇠되고, 기생 용량(C)에 의해 지연된다. 컴퓨터 시뮬레이션에 의한 구동 신호(SDRN)의 전파의 모습을 도 9에 관련시켜서 설명한다.

도 9는 제1 실시 형태에 관한 CMOS 이미지 센서의 시뮬레이션 결과를 도시하는 도면이다.

도 9의 (A)는 구동 신호(SDRN)(도 7의 (A) 참조)가 화소 회로(11(L))에(도 8 참조) 전파되었을 때의 구동 신호(SDRN(L))의 파형이다. 도 9의 (B)는, 구동 신호(SDRN)가 화소 회로(11(R))에(도 8 참조) 전파되었을 때의 구동 신호(SDRN(R))의 파형이다.

도 9의 (C)는 게이트 전압(VGN1)을 나타내고(도 6의 (B) 참조), 도 9의 (D)는 게이트 전압(VGN2)을 나타내고(도 6의 (C) 참조), 도 9의 (E)는 게이트 전압(VGN3)(도 6의 (D) 참조)을 나타내고, 도 9의 (F)는 게이트 전압(VGP)을 나타낸다(도 6의 (E) 참조).

또한, 도 9의 횡축은 시간(s)을 나타내고, 종축은 구동 신호(SDRN)의 전압(V)을 나타낸다. 게이트 전압(VGN2)은 시각(t5)보다 약간 빨리 저레벨 전압(VL)으로부터 고레벨 전압(VH)으로 상승되고 있다. 게이트 전압(VGN3)에 대해서도 마찬가지이다.

행 구동 회로(12a)에 가장 가까운 화소 회로(11(R))에서는 리셋 트랜지스터(113)의 드레인에 도 9의 (B)에는 도시한 바와 같은 파형의 구동 신호(SDRN(R))가 인가된다. 이 구동 신호(SDRN(R))는 시각(t4)에 있어서 고레벨 전압(VH)으로부터 최저 레벨 전압(VLL)으로 급속하게 하강하고 있다.

펄스폭(T1)의 게이트 전압(VGN1)이 레벨 트랜지스터(121)의 게이트에 인가되는 기간에서는(도 9의 (C) 참조), 구동 신호(SDRN(R))는 최저 레벨 전압(VLL)에 대략 일정하게 유지되고 있다(도 9의 (B) 참조). 즉, 구동 신호(SDRN(R))는 저레벨 전압(VL)보다 낮은 최저 레벨 전압(VLL)으로 언더슈트(초과)하고 있다.

구동 신호(SDRN)가 행 구동 회로(12a)로부터 가장 먼 위치의 화소 회로(11(L))로 전파되었을 때, 리셋 트랜지스터(113)의 드레인에는 도 9의 (A)에 도시한 바와 같은 파형의 구동 신호(SDRN(L))가 인가된다.

구동 신호(SDRN)는 배선 저항(R)에 의해 감쇠되고 있기 때문에, 최저 레벨 전압(VLL)으로 언더슈트되지 않아, 구동 신호(SDRN(L))의 하강은 구동 신호(SDRN(R))의 것과 비교하여 매우 매끄럽다. 기생 용량(C)에 의한 지연에 의해, 구동 신호(SDRN(L))는 시각(t5)에 고레벨 전압(VH)으로부터 저레벨 전압(VL)에 도달한다.

비선택 설정 기간(TN) 중에 n행째의 화소 회로(11)의 증폭 트랜지스터(114)의 게이트에 저레벨 전압(VL)을 인가함으로써 비선택행으로 할 수 있다.

이와 같이, 구동 신호선(DRNL(n))의 배선 저항(R) 및 기생 용량(C)을 고려하여, 행 구동 회로(12a)는 언더슈트한 구동 신호(SDRN)를 구동 신호선(DRNL(n))에 인가하여, 구동 신호(SDRN)의 하강 시간을 고속화한다.

도 13에 도시하는 일반적인 CMOS 이미지 센서(3)의 경우, 구동 신호(SDRN)는 도 10에 도시한 바와 같이 전파된다.

도 10은 일반적인 CMOS 이미지 센서의 시뮬레이션 결과를 도시하는 도면이다.

도 10의 (A)는 구동 신호(SDRN)(도 14의 (A) 참조)가 화소 회로(30(L))로(도 13 참조) 전파되었을 때의 구동 신호(SDRN(L))의 파형이다. 도 10의 (B)는 구동 신호(SDRN)가 화소 회로(30(R))로 전파되었을 때의 구동 신호(SDRN(R))의 파형이다.

도 10의 (C)는 트랜지스터(39)의 게이트에 인가되는 게이트 전압(VGN)을 나타내고, 도 10의 (D)는 트랜지스터(38)의 게이트에 인가되는 게이트 전압(VGP)을 나타낸다.

행 구동 회로(37)로부터 가장 이격된 제1번째 열의 화소 회로(30(L))와, 행 구동 회로(37)로부터 가장 가까운 최종열째의 화소 회로(30(R))가 공통으로 접속된 구동 신호선(310)에는 배선 저항(R) 및 기생 용량(C)이 존재하는 것으로 한다.

일반적인 CMOS 이미지 센서(3)의 경우, 비선택 설정 기간(TN)에 있어서 구동 신호(SDRN(L), (R))가 모두 저레벨 전압(VL)에 집속하기 위해서는(도 10의 (A), (B) 참조), 도 9에 도시하는 구동 신호(SDRN(L), (R))보다 0.1μs 정도의 여분의 시간이 필요해진다.

비선택 설정 기간(TN)을 단축하는 것은 3트랜지스터 구동형의 화소 회로에 있어서의 고속 구동화에는 필수이다. 상술한 바와 같이, 제1 실시 형태에 관한 CMOS 이미지 센서에 의하면, 비선택 설정 기간(TN)을 종래의 것보다 대폭 단축하여, 화소 회로를 고속으로 구동할 수 있을 뿐만 아니라, 고프레임 레이트로 화소의 판독을 행할 수 있다.

상술한 바와 같이, 구동 신호(SDRN)의 하강이 급준함에도 불구하고, 화소 회로(11)를 구성하는 트랜지스터의 p형 웰의 전위의 흔들림을 저감시켜, 쉐이딩을 억제할 수 있다. 이 점에 대해서, 다시 도 13을 참조하면서 설명한다.

일반적인 3트랜지스터 구동형의 CMOS 이미지 센서(3)에 있어서, 화소 회로(30)로부터 수직 신호선(35)으로 흐르는 전류 경로에는 다음과 같은 2개의 경로가 존재한다.

제1 전류 경로(I1)는 구동 신호선(310)으로부터 리셋 트랜지스터(33)를 통하여, 플로팅 디퓨전(FD)을 경유한 수직 신호선(35)까지의 경로이다(도 13의 파선 화살표 참조).

제2 전류 경로(I2)는 구동 신호선(310)으로부터 증폭 트랜지스터(34)를 통한 수직 신호선(35)까지의 경로이다(도 13의 파선 화살표 참조).

2개의 전류 경로는 리셋 트랜지스터(33)의 드레인과, 증폭 트랜지스터(34)의 드레인이 구동 신호선(310)에 공통으로 접속되어 있기 때문에 발생한다. 게다가, 제2 전류 경로(I2)의 임피던스는 제1 전류 경로(I1)의 것보다 낮기 때문에 구동 신호(SDRN)의 능력으로서 큰 버퍼가 필요해진다. 이에 의해, 화소 회로(30)를 구성하는 트랜지스터의 p형 웰의 전위가 심하게 흔들린다.

그러나, 제1 실시 형태에 의하면 리셋 트랜지스터(113)의 드레인이 구동 신호선(DRNL(n))에 접속되고, 증폭 트랜지스터(114)의 드레인이 전원 전압(VDD)에 접속되어 있기 때문에 제2 전류 경로(I2)는 존재하지 않아, 상술한 p형 웰의 전위의 흔들림을 저감시킬 수 있다.

따라서, 구동 신호(SDRN)의 하강이 급준하여도 쉐이딩을 저감시킬 수 있다.

또한, 구동 신호선(DRNL(n))에 인가하는 고레벨 전압(VH)은 증폭 트랜지스터(114)의 드레인에 접속된 전원 전압(VDD)과 동일할 필요는 없다. 저소비 전력화를 위해 고레벨 전압(VH)을 전원 전압(VDD)보다 낮은 전압으로 설정할 수도 있다(VDD>VH>VL). 반대로, 전원 전압(VDD)을 고레벨 전압(VH)보다 낮은 전압으로 설정할 수도 있다(VH>VDD>VL).

고레벨 전압(VH)을 고전압으로 설정함으로써, 포화 신호량을 늘리기 위하여 플로팅 디퓨전(FD)을 고전압으로 리셋할 수 있다. 4치 이상의 전압 레벨을 설정하고, 비선택 설정 기간(TN)에 있어서, 구동 신호(SDRN)를 최저 레벨 전압(VLL)으로부터 고레벨 전압(VH)으로 단계적으로 복귀시킬 수도 있다.

예를 들어, 4치의 전압 레벨을 설정하는 경우 저레벨 전압(VL)보다 높고, 고레벨 전압(VH)보다 낮은 제4 전압 레벨을 설정하고, 구동 신호(SDRN)가 최저 레벨 전압(VLL)로부터 고레벨 전압(VH)으로 복귀할 때에 저레벨 전압(VL), 제4 전압 레벨을 거쳐 고레벨 전압(VH)으로 복귀할 수도 있다.

(제2 실시 형태)

제1 실시 형태에서는, 구동 신호(SDRN)가 구동 신호선(DRNL(n))의 일단부에 인가되는(도 8 참조) 것에 대하여, 제2 실시 형태에서는 구동 신호(SDRN)가 구동 신호선(DRNL(n))의 양 단부에 인가된다.

도 11은 제2 실시 형태에 관한 화소부 및 행 구동 회로의 상세예를 나타내는 등가 회로도이다. 단, 도 11에는 제n 행째의 화소 회로(11)가 도시되고, 리셋 신호선(RSTL) 등이 적절히 생략되어 도시되어 있다. 도 11에 도시된 부호(12a-1(n), 12a-2(n))는 행 구동 회로(12a-1, 12a-2)의 제n행째의 회로 부분을 나타낸다.

도 11에 도시한 바와 같이 도 4와 같은 회로 구성의 행 구동 회로(12a-1, 12a-2)가 화소부(10)의 양측에 배치되어 있다. 구동 신호선(DRNL(n))의 일단부에는 행 구동 회로(12a-1(n))가 접속되고, 구동 신호선(DRNL(n))의 타단부에는 행 구동 회로(12a-2(n))가 접속되어 있다.

행 구동 회로(12a-1, 12a-2)는, 도 6의 (A)에 도시하는 타이밍에 구동 신호(SDRN)를 구동 신호선(DRNL(n))에 동시에 인가한다.

구동 신호선(DRNL(n))에 접속된 화소 회로(11) 중 중앙에 배치된 화소 회로(11)에서는 구동 신호선(DRNL(n))의 양 단부로부터 구동 신호(SDRN)가 전달된다. 이로 인해, 제2 실시 형태에 관한 CMOS 이미지 센서는 제1 실시 형태의 것보다 더 고속으로 화소 회로(11)를 구동할 수 있다.

이러한 효과를 갖는 CMOS 이미지 센서(1)는 디지털 카메라나 비디오 카메라 등의 촬상 디바이스로서 적용할 수 있다.

도 12는 본 발명의 실시 형태에 관한 CMOS 이미지 센서가 적용되는 카메라의 구성예를 도시하는 도면이다.

카메라(2)는, 도 12에 도시된 바와 같이, 촬상 소자로서의 CMOS 이미지 센서(1), 이 CMOS 이미지 센서(1)의 화소 영역(화소부(10))으로 입사광을 유도하는(피사체상을 결상한다) 광학계, 및 CMOS 이미지 센서(1)의 출력 신호(SIG)를 처리하는 신호 처리 회로(DSP)(22)를 갖는다. 광학계는, 예를 들어 입사광(상광)을 촬상면 위에 결상시키는 렌즈(21)로 구성되어 있다.

신호 처리 회로(22)는 CMOS 이미지 센서(1)의 출력 신호(SIG)에 대하여 화상 처리를 실시한다. 신호 처리 회로(22)에 의해 처리된 화상 신호는, 예를 들어 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는 프린터 등에 의해 하드 카피된다. 신호 처리 회로(22)에 의해 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화상으로서 비추어진다.

상술한 바와 같이, 카메라 등에 CMOS 이미지 센서를 탑재함으로써 쉐이딩 등의 노이즈를 저감시킬 뿐만 아니라, 화소의 고속 판독을 실행할 수 있는 카메라를 실현할 수 있다.

1, 3 : CMOS 이미지 센서
2 : 카메라
10 : 화소부
11 : 화소 회로
12 : 행 구동 회로
13 : 수평 전송 회로
14 : 타이밍 발생기
15 : 정전류원 회로
21 : 렌즈
22 : 신호 처리 회로
111 : 광전 변환 소자
112 : 전송 트랜지스터
113 : 리셋 트랜지스터
114 : 증폭 트랜지스터
121 내지 124 : 레벨 트랜지스터
131 : 칼럼 회로
132 : 스위치
DRNL : 구동 신호선
FD : 플로팅 디퓨전
RSTL : 리셋 신호선
TRNL : 전송 신호선

Claims

매트릭스 형상으로 배열된 복수의 화소 회로와,
동일 방향으로 배열된 상기 복수의 화소 회로에 공통으로 접속된 선택 구동선과,
복수의 서로 다른 전압 레벨의 선택 구동 신호를 상기 선택 구동선에 선택적으로 인가하여, 상기 화소 회로의 선택 및 구동을 행하는 선택 구동 회로를 갖고,
상기 각각의 화소 회로는,
광전 변환에 의해 입사광을 전하로 변환하는 광전 변환부와,
상기 광전 변환부의 전하가 전송되는 노드와,
제어 단자가 상기 노드에 접속되고, 제1 접속 단자가 소정의 전압원에 접속되고, 제2 접속 단자가 출력 신호선에 접속되고, 상기 노드의 전위를 증폭하고, 상기 증폭된 전압을 출력 신호로서 상기 출력 신호선에 출력하는 출력 트랜지스터와,
제3 접속 단자가 상기 노드에 접속되고, 제4 접속 단자가 상기 선택 구동선을 통하여 상기 선택 구동 신호를 인가하여, 상기 출력 트랜지스터의 상기 제어 단자가 접속된 상기 노드의 전위를 상기 전압 레벨에 따른 전위로 설정하여, 상기 노드의 전위의 리셋 및 상기 출력 트랜지스터의 출력을 제어하는 제어 트랜지스터를 갖고,
상기 선택 구동 회로는,
상기 출력 트랜지스터는, 상기 선택 구동선을 통하여 인가하는 상기 선택 구동 신호의 전압 레벨이, 상기 출력 트랜지스터를 온 상태로 유지하는 제1 전압 레벨로부터 상기 출력 트랜지스터를 오프 상태로 유지하는 제2 전압 레벨로 이행시키고, 상기 제2 전압 레벨로부터 상기 제1 전압 레벨까지 단계적으로 복귀시키는, 촬상 소자.
제1항에 있어서,
상기 복수의 전압 레벨은,
상기 제1 전압 레벨과,
상기 제2 전압 레벨과,
상기 출력 트랜지스터를 오프 상태로 유지하기 위한 기준 전압 레벨인 제3 전압 레벨을 포함하고,
상기 선택 구동 회로는,
상기 선택 구동선에 인가하는 상기 선택 구동 신호의 전압 레벨을, 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로 이행시키고, 상기 제3 전압 레벨을 거쳐서 상기 제1 전압 레벨로 복귀시키는, 촬상 소자.
제2항에 있어서, 상기 선택 구동 회로는,
상기 제2 전압 레벨의 선택 구동 신호를 다른 전압 레벨의 선택 구동 신호보다 짧은 기간, 상기 선택 구동선에 인가하는, 촬상 소자.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 선택 구동 회로는,
제5 접속 단자에 상기 제2 또는 제3 전압 레벨 중 어느 한 전압 레벨의 전압이 인가되고, 상기 제5 접속 단자에 인가된 전압 레벨의 전압을 상기 선택 구동선에 출력하는 제1 트랜지스터와,
상기 제1 트랜지스터와 동일 극성의 제2 트랜지스터를 갖고,
상기 제2 트랜지스터는,
제7 접속 단자가 상기 제1 트랜지스터의 제6 접속 단자에 접속되고, 제8 접속 단자가 상기 선택 구동선에 접속되어 있는, 촬상 소자.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 선택 구동 회로는, 상기 선택 구동선의 양 단부에 상기 선택 구동 신호를 인가하는, 촬상 소자.
복수의 서로 다른 전압 레벨의 선택 구동 신호를, 동일 방향으로 배열된 복수의 화소 회로에 공통으로 접속된 선택 구동선에 선택적으로 인가하여, 상기 복수의 화소 회로의 선택 및 구동을 행하고, 상기 선택된 복수의 화소 회로가, 광전 변환에 의해 입사광을 전하로 변환하고, 상기 전하량에 따른 전압을 출력 신호로서 출력 신호선에 출력하는 제1 스텝과,
상기 복수의 화소 회로의 상기 출력 신호를 상기 복수의 화소 회로의 전하 판독 후에 소정 기간 정지하는 제2 스텝을 갖고,
상기 제1 스텝에 있어서는,
광전 변환부에 의해 광전 변환된 전하를 노드에 전송하고,
제3 접속 단자가 상기 노드에 접속하고, 제4 접속 단자가 상기 선택 구동선을 통하여 상기 선택 구동 신호를 인가하는 제어 트랜지스터가, 출력 트랜지스터의 제어 단자가 접속된 상기 노드의 전위를 상기 전압 레벨에 따른 전위로 설정하여, 상기 노드의 전위를 리셋하고,
상기 제어 단자가 상기 노드에 접속되고, 제1 접속 단자가 소정의 전압원에 접속되고, 제2 접속 단자가 상기 출력 신호선에 접속된 상기 출력 트랜지스터가, 상기 제어 트랜지스터의 제어에 의해 상기 노드의 전위를 증폭하고, 상기 증폭된 전압을 상기 출력 신호로서 상기 출력 신호선에 출력하고,
상기 제2 스텝에 있어서는,
상기 선택 구동선을 통하여 인가하는 상기 선택 구동 신호의 전압 레벨을, 상기 출력 트랜지스터를 온 상태로 유지하는 제1 전압 레벨로부터 상기 출력 트랜지스터를 오프 상태로 유지하는 제2 전압 레벨로 이행시키고, 상기 제2 전압 레벨로부터 상기 제1 전압 레벨까지 단계적으로 복귀시키는, 촬상 소자의 제어 방법.
촬상 소자와,
상기 촬상 소자의 화소 영역으로 입사광을 유도하는 광학계와,
상기 촬상 소자가 출력한 출력 신호를 처리하는 신호 처리부를 갖고,
상기 촬상 소자는,
매트릭스 형상으로 배열된 복수의 화소 회로와,
동일 방향으로 배열된 상기 복수의 화소 회로에 공통으로 접속된 선택 구동선과,
복수의 서로 다른 전압 레벨의 선택 구동 신호를 상기 선택 구동선에 선택적으로 인가하여, 상기 화소 회로의 선택 및 구동을 행하는 선택 구동 회로를 갖고,
상기 각각의 화소 회로는,
광전 변환에 의해 입사광을 전하로 변환하는 광전 변환부와,
상기 광전 변환부의 전하가 전송되는 노드와,
제어 단자가 상기 노드에 접속되고, 제1 접속 단자가 소정의 전압원에 접속되고, 제2 접속 단자가 출력 신호선에 접속되고, 상기 노드의 전위를 증폭하고, 상기 증폭된 전압을 출력 신호로서 상기 출력 신호선에 출력하는 출력 트랜지스터와,
제3 접속 단자가 상기 노드에 접속되고, 제4 접속 단자가 상기 선택 구동선을 통하여 상기 선택 구동 신호를 인가하여, 상기 출력 트랜지스터의 상기 제어 단자가 접속된 상기 노드의 전위를 상기 전압 레벨에 따른 전위로 설정하여, 상기 노드의 전위의 리셋 및 상기 출력 트랜지스터의 출력을 제어하는 제어 트랜지스터를 갖고,
상기 선택 구동 회로는,
상기 출력 트랜지스터는, 상기 선택 구동선을 통하여 인가하는 상기 선택 구동 신호의 전압 레벨이, 상기 출력 트랜지스터를 온 상태로 유지하는 제1 전압 레벨로부터 상기 출력 트랜지스터를 오프 상태로 유지하는 제2 전압 레벨로 이행시키고, 상기 제2 전압 레벨로부터 상기 제1 전압 레벨까지 단계적으로 복귀시키는, 카메라.