TWI422220B - A camera element control method, a camera and an image pickup sensor - Google Patents
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Description
本發明係有關一種CMOS(Complementary Metal Oxide Semiconductor)影像感測器等之攝像元件及其控制方法、以及攝像機。
CMOS影像感測器中，係實行清除光電轉換元件之剩餘電荷之重設，藉由電子快門動作而光電轉換元件存儲電荷，存儲之電荷係作為電壓信號輸出到垂直信號線。以下，參照圖13及圖14說明一般CMOS影像感測器之主要部及其動作之概要。
圖13係顯示一般之CMOS影像感測器之構成例之主要部的等價電路圖。
圖14係圖13所示之CMOS影像感測器之時序圖。圖14(A)係表示驅動信號SDRN，圖14(B)係表示重設信號SRST，圖14(C)係表示傳輸信號STRN。
圖13所示之CMOS影像感測器3之像素電路30係排列於像素部311。像素電路30係具有傳輸電晶體32、重設電晶體33、及放大電晶體34，且係藉由列驅動電路37驅動。將如圖13所示構成之像素電路30稱作「3電晶體驅動型像素電路」、「3電晶體驅動型CMOS影像感測器」等。
列驅動電路37係具有：電晶體39，其係用於將低位準電壓VL之驅動信號SDRN施加於驅動信號線310；及電晶體38，其係將高位準電壓VH之驅動信號SDRN施加於驅動信號線310。並且，高位準電壓VH例如係電源電壓VDD，低位準電壓VL係將放大電晶體34保持於OFF狀態之電壓。
像素電路30係3電晶體驅動型之情形時，列驅動電路37係將低位準電壓VL與高位準電壓VH此2值之電壓施加於驅動信號線310，而驅動像素電路30。
列驅動電路37係在時刻t1至時刻t4之期間，向電晶體38之閘極施加閘極電壓VL，僅將電晶體38保持於ON狀態，並將高位準電壓VH之驅動信號SDRN施加於驅動信號線310(參照圖14(A))。
光電轉換元件31在開始電荷之讀取前(時刻t2)，列驅動電路37係向連接於重設電晶體33之閘極之重設信號線RSTL，施加脈衝狀重設信號SRST(參照圖14(B))。藉此，浮置擴散FD之電位係重設為高位準電壓VH。
在時刻t3，列驅動電路37係向連接於傳輸電晶體32之閘極之傳輸信號線TRNL，施加脈衝狀傳輸信號STRN(參照圖14(C))。藉此，光電轉換元件31所存儲之電荷係傳輸到浮置擴散FD。
此時，放大電晶體34係向閘極施加浮置擴散FD之電位，並向汲極施加高位準電壓VH。因此，放大電晶體34係將浮置擴散FD之電位依源極-閘極間之電壓進行放大，將放大之電位作為電壓信號輸出到垂直信號線35。將藉由放大電晶體34之電壓信號之輸出稱作「電荷讀取」、「像素讀取」等，持續到時刻t4。
電荷讀取後，列驅動電路37係在時刻t4至時刻t5期間，僅將電晶體39保持於ON狀態，將低位準電壓VL之驅動信號SDRN施加於驅動信號線310(參照圖14(A))，並向重設信號線RSTL施加脈衝狀重設信號SRST(參照圖14(B))。
將低位準電壓VL施加於放大電晶體34之閘極(浮置擴散FD)後，重設信號SRST返回低位準電壓VL。
藉此，放大電晶體34係保持於OFF狀態，像素電路30係成為停止輸出電壓信號之非選擇狀態，CMOS影像感測器3之1水平期間H之動作結束。
如前所述，若實行電荷之讀取，則向垂直信號線35施加來自像素電路30之電壓信號，垂直信號線35之電位發生變化。
此時，即使非選擇狀態之像素電路30係少許，在將電壓輸出到垂直信號線35時，仍將此電壓信號與讀取列之像素電路30所輸出之電壓信號重疊。其結果，各像素電路之輸出電壓對整個像素區域造成影響，引起以陰影為首之各種雜訊。
上述現象與時刻t4之驅動信號SDRN之下降處之間係有密切關係。驅動信號SDRN下降越急劇(參照圖14)，構成像素電路30之電晶體之p型井的電位波動越劇烈，而引起陰影等現象。
因此，揭示有一種方法，即：將驅動信號SDRN藉由複數之電壓位準而多值化，緩和此下降，藉此減少陰影等現象(參照專利文獻1、2)。
[專利文獻1]日本公開公報特開2005-217704號
[專利文獻2]日本公開公報特開2005-311932號
在例示之引用文獻1、2中，3電晶體驅動型之像素電路係如圖13所示，將重設電晶體33之汲極、與放大電晶體34之汲極共同連接於驅動信號線310。
因此，驅動信號線310之佈線負荷電阻變大，發生驅動信號SDRN之衰減或延遲，要高速驅動像素電路30有困難。引用文獻1、2雖然係將施加於驅動信號線310之驅動信號SDRN多值化，但此係用於延遲脈衝之下降，而不適合像素之高速讀取。
本發明係提供一種攝像元件及其控制方法、以及攝像機，其不僅可以減少陰影等雜訊，而且可以實行像素之高速讀取。
本發明之第1觀點之攝像元件，其具有：複數之像素電路，其係呈矩陣狀排列；選擇驅動線，其係共同連接於排列在同一方向之上述複數之像素電路；及選擇驅動電路，其係將複數之不同電壓位準之選擇驅動信號選擇性地施加於上述選擇驅動線，進行上述像素電路之選擇及驅動；且上述各像素電路具有：光電轉換部，其係藉由光電轉換將入射光轉換為電荷；節點，其係傳輸上述光電轉換部之電荷；輸出電晶體，其係使控制端子連接於上述節點，第1連接端子連接於特定之電壓源，第2連接端子連接於輸出信號線，且放大上述節點之電位，將此放大後之電壓作為輸出信號輸出至上述輸出信號線；及控制電晶體，其係使第3連接端子連接於上述節點，第4連接端子連接於施加上述選擇驅動信號之上述選擇驅動線，且將上述輸出電晶體之上述控制端子所連接之上述節點的電位設定為與上述電壓位準對應之電位，控制該節點電位之重設及上述輸出電晶體之輸出；上述選擇驅動電路係在上述輸出電晶體之輸出停止期間，使施加於上述選擇驅動線之上述選擇驅動信號之電壓位準，自將上述輸出電晶體保持於ON狀態之第1電壓位準轉移到超過將上述輸出電晶體保持於OFF狀態之基準電壓位準之第2電壓位準，並自此第2電壓位準階段地回復到該第1電壓位準。
較佳者係上述複數之電壓位準係包含上述第1電壓位準、上述第2電壓位準、及作為將上述輸出電晶體保持於OFF狀態之基準電壓位準之第3電壓位準；且上述選擇驅動電路係使施加於上述選擇驅動線之上述選擇驅動信號之電壓位準，自上述第1電壓位準轉移到上述第2電壓位準，並經由上述第3電壓位準回復到上述第1電壓位準。
較佳者係上述選擇驅動電路係將上述第2電壓位準之選擇驅動信號，以較其他電壓位準之選擇驅動信號短的期間施加於上述選擇驅動線。
較佳者係上述選擇驅動電路具有：電晶體，其係於第5連接端子被施加上述第2或第3電壓位準中任一電壓位準之電壓，並將此施加於第5連接端子之電壓位準之電壓輸出到上述選擇驅動線；及短路防止電晶體，其係與上述電晶體同極性，防止該選擇驅動電路內之短路；且上述短路防止電晶體係將第7連接端子連接於上述電晶體之第6連接端子，第8連接端子連接於上述選擇驅動線。
較佳者係上述選擇驅動電路係於上述選擇驅動線之兩端施加上述選擇驅動信號。
本發明之第2觀點之攝像元件的控制方法，其具有：第1步驟，其係將複數之不同電壓位準之選擇驅動信號，選擇性地施加於共同連接於排列在同一方向之複數之像素電路的選擇驅動線，進行該複數之像素電路之選擇及驅動，且該選擇之複數之像素電路係藉由光電轉換將入射光轉換為電荷，並將與該電荷量對應之電壓作為輸出信號輸出至輸出信號線；及第2步驟，其係使上述複數之像素電路之上述輸出信號，在上述複數之像素電路之電荷讀取後停止特定期間；且在上述第1步驟中，係將以光電轉換部進行光電轉換後之電荷傳輸至節點；且，第3連接端子連接於上述節點，第4連接端子連接於施加上述選擇驅動信號之上述選擇驅動線的控制電晶體係將連接有輸出電晶體之控制端子之上述節點之電位設定為與上述電壓位準對應之電位，重設該節點之電位；上述控制端子連接於上述節點，第1連接端子連接於特定之電壓源，第2連接端子連接於上述輸出信號線的上述輸出電晶體係藉由上述控制電晶體之控制放大上述節點之電位，並將此放大後之電壓作為上述輸出信號輸出至上述輸出信號線；在上述第2步驟中，將施加於上述選擇驅動線之上述選擇驅動信號之電壓位準自將上述輸出電晶體保持於ON狀態之第1電壓位準轉移到超過將上述輸出電晶體保持於OFF狀態之電壓位準的第2電壓位準，並自此第2電壓位準階段地回復到上述第1電壓位準。
本發明之第3觀點之攝像機，其具有攝像元件，於上述攝像元件之像素區域導入入射光之光學系統，及處理上述攝像元件輸出之輸出信號之信號處理部；且上述攝像元件具有：複數之像素電路，其係呈矩陣狀排列；選擇驅動線，其係共同連接於排列在同一方向之上述複數之像素電路；及選擇驅動電路，其係將複數之不同電壓位準之選擇驅動信號選擇性地施加於上述選擇驅動線，進行上述像素電路之選擇及驅動；上述各像素電路具有：光電轉換部，其係藉由光電轉換將入射光轉換為電荷；節點，其係傳輸上述光電轉換部之電荷；輸出電晶體，其係控制端子連接於上述節點，第1連接端子連接於特定之電壓源，第2連接端子連接於輸出信號線，且放大上述節點之電位，並將該放大後之電壓作為輸出信號輸出至上述輸出信號線；及控制電晶體，其係第3連接端子連接於上述節點，第4連接端子連接於施加上述選擇驅動信號之上述選擇驅動線，且將連接上述輸出電晶體之上述控制端子之上述節點之電位設定為與上述電壓位準對應之電位而控制該節點電位之重設及上述輸出電晶體之輸出；上述選擇驅動電路係在上述輸出電晶體之輸出停止期間，使施加於上述選擇驅動線之上述選擇驅動信號之電壓位準自將上述輸出電晶體保持於ON狀態之第1電壓位準轉移到超過將上述輸出電晶體保持於OFF狀態之基準電壓位準的第2電壓位準，並自此第2電壓位準階段地回復到該第1電壓位準。
依照本發明，控制端子連接於節點、第1連接端子連接於特定之電壓源、第2連接端子連接於輸出信號線的輸出電晶體，係放大節點之電位，並將放大之電壓作為輸出信號輸出到輸出信號線。
第3連接端子連接於節點、第4連接端子連接於施加選擇驅動信號之選擇驅動線的控制電晶體，係將節點之電位設定為與電壓位準對應之電位，控制節點電位之重設及輸出電晶體之輸出。
選擇驅動電路係將複數之不同電壓位準之選擇驅動信號，選擇性地施加於共同連接於同一方向排列之複數之像素電路之選擇驅動線，且在輸出電晶體之輸出停止期間，使施加於選擇驅動線之電壓位準自第1電壓位準轉移到第2電壓位準，並自第2電壓位準階段地回復到第1電壓位準。
依照本發明，不僅可以減少陰影等雜訊，而且可以實行像素之高速讀取。
以下，參照圖式說明本發明之實施形態。
(第1實施形態)
圖1係顯示第1實施形態之CMOS影像感測器之構成例之概略構成圖。圖1中係僅圖示CMOS影像感測器1之主要部。
如圖1所示，CMOS影像感測器(CMOS)1係具有複數之像素部10、像素電路11、列驅動電路(DRV)12、水平傳輸電路13、及時序產生器14。
並且，本發明之攝像元件係對應於CMOS影像感測器1，本發明之像素區域係對應於像素部10，本發明之選擇驅動電路係對應於列驅動電路12。
像素部10係受光入射光之像素區域，呈矩陣狀排列有n(列方向)×m(行方向)個像素電路11。n及m係正整數，n及m之最大值係例如2048。
各像素電路11係3電晶體驅動型像素電路。各像素電路11係覆蓋有對應於R(紅)、G(綠)、B(藍)之彩色濾光片，例如呈拜爾型之排列形態排列。在同一列之像素電路11共同連接有驅動信號線DRNL(n)、重設信號線RSTL(n)、及傳輸信號線TRNL(n)。
各像素電路11係藉由光電轉換將入射光轉換為電荷(電子)，並將依此電荷量之電壓信號輸出到垂直信號線VSL(m)。
並且，本發明之選擇驅動線係對應於驅動信號線DRNL(n)，本發明之輸出信號線係對應於垂直信號線VSL(m)，本發明之輸出信號係對應於數位信號。
列驅動電路12係選擇掃描之列，驅動同一列之像素電路11。具體而言，列驅動電路12係將驅動信號SDRN施加於驅動信號線DRNL(n)，將重設信號SRST施加於重設信號線RSTL(n)，將傳輸信號STRN施加於傳輸信號線TRNL(n)。
水平傳輸電路13例如係藉由設置於每行之行電路131、用於選擇每行之垂直信號線VSL(m)之開關132、及水平傳輸信號線HSCNL而構成。
水平傳輸電路13係開關每行之開關132來依次選擇垂直信號線VSL(m)，自選擇之行之像素電路11讀取電荷(電壓信號)。此時，行電路131係將施加於垂直信號線(m)之類比電壓信號數位信號化，進行重設位準與信號位準下之CDS(Correlated Double Sampling；相關二重取樣)處理後，將該數位信號輸出到水平傳輸信號線HSCNL。然後，水平傳輸電路13將經CDS處理之數位信號作為輸出信號SIG輸出到CMOS影像感測器1外部之信號處理裝置。
時序產生器14係向列驅動電路12及水平傳輸電路13、構成CMOS影像感測器1之電路等供給時脈。
接著，參照圖2說明像素電路11及列驅動電路12。
圖2係顯示第1實施形態之像素電路及列驅動電路之構成例的等價電路圖。圖2中係圖示像素部10之排列於第n列、第m行之像素電路11，且僅圖示列驅動電路12之主要部。
首先，說明像素電路11之電路構成例。
如圖2所示，像素部10之像素電路11係具有光電轉換元件111、傳輸電晶體112、重設電晶體113、放大電晶體114、及浮置擴散FD。此像素電路11係3電晶體驅動型之像素電路。
並且，本發明之輸出電晶體係對應於放大電晶體114，本發明之控制電晶體係對應於重設電晶體113，本發明之節點係對應於浮置擴散FD。本發明之特定電壓源係對應於連接於放大電晶體114之汲極之電源電壓VDD。
光電轉換元件111例如係光電二極體。光電轉換元件111係陽極側接地(GND)，陰極側則連接於傳輸電晶體112之源極。光電轉換元件111係將入射光依其光量光電轉換為電荷(本實施形態中係電子)，並存儲此電荷。將光電轉換元件111存儲電荷稱作「像素電路存儲電荷」，將光電轉換元件111存儲電荷期間稱作電荷存儲期間。
在像素電路11之各電晶體，作為一例係採用n通道之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，各電晶體係採用如下所述之連接形態。
傳輸電晶體112係源極連接於光電轉換元件111之陰極側，汲極連接於浮置擴散FD，閘極連接於傳輸信號線TRNL(n)。
在浮置擴散FD連接有傳輸電晶體112之汲極、重設電晶體113之源極、及放大電晶體114之閘極。
重設電晶體113係源極(第3連接端子)連接於浮置擴散FD，汲極(第4連接端子)連接於驅動信號線DRNL(n)，閘極連接於重設信號線RSTL(n)。
放大電晶體114係源極(第2連接端子)連接於垂直信號線VSL(m)，汲極(第1連接端子)連接於電源電壓VDD，閘極連接於浮置擴散FD。藉由此放大電晶體114及定電流源電路15構成源極隨耦電路。
如前所述，作為第1實施形態之特徵，係自不同之電壓供給源向重設電晶體113之汲極、及放大電晶體114之汲極施加電壓。
各像素電路11進行「重設」，「重設」係用於將浮置擴散FD之電位設定為驅動信號線DRNL(n)之電位(高電壓位準VH)。
然後，光電轉換元件111存儲之電荷傳輸到浮置擴散FD，進行此電荷之讀取。
接著，說明列驅動電路12之主要部之電路構成例。
列驅動電路12係每列具有位準電晶體121~123。圖2中係僅圖示藉由位準電晶體121~123構成之第n列之電路部分。
在位準電晶體121及122，作為一例係採用n通道之MOSFET；在位準電晶體123，作為一例係採用p通道之MOSFET。
位準電晶體121係源極連接於最低位準電壓VLL之電壓源，汲極連接於節點ND1。
位準電晶體122及123，彼此之汲極係藉由節點ND2共同連接。位準電晶體122之源極係連接於低位準電壓VL之電壓源，位準電晶體123之源極係連接於高位準電壓VH之電壓源。
節點ND1及節點ND2係共同連接於驅動信號線DRNL(n)。
高位準電壓VH例如係電源電壓VDD。最低位準電壓VLL係低於低位準電壓VL之電壓(VL>VLL)，例如係接地電位GND。
低位準電壓VL係低於高位準電壓VH，高於最低位準電壓VLL之電壓(VH>VL>VLL)。具體而言，低位準電壓VL係將此電壓施加於放大電晶體114之閘極時，可將放大電晶體114保持於OFF狀態之作為基準之電壓(例如0.6V)。
並且，本發明之第1電壓位準係對應於高位準電壓VH，本發明之第2電壓位準係對應於最低位準電壓VLL，本發明之第3電壓位準係對應於低位準電壓VL。
上述構成之列驅動電路12係將高位準電壓VH、低位準電壓VL、及最低位準電壓VLL此3值之電壓位準之驅動信號SDRN，選擇性地施加於驅動信號線DRNL(n)。參照圖3說明此列驅動電路12之動作。
圖3係顯示第1實施形態之列驅動電路之動作例之時序圖。
圖3(A)係表示驅動信號SDRN。圖3(B)係表示施加於位準電晶體121之閘極之閘極電壓VGN1，圖3(C)係表示施加於位準電晶體122之閘極之閘極電壓VGN2，圖3(D)係表示施加於位準電晶體123之閘極之閘極電壓VGP。
列驅動電路12係為將圖3(A)所示之驅動信號SDRN施加於驅動信號線DRNL(n)，而進行以下動作。
在第n列像素電路11之選擇期間TS，為使重設電晶體113動作，並控制放大電晶體114之輸出，列驅動電路12係向驅動信號線DRNL(n)施加高位準電壓VH之驅動信號SDRN。
並且，選擇期間TS係直至像素電路11完成電荷讀取之期間。
此時，列驅動電路12係僅向位準電晶體123之閘極施加低位準電壓VL(參照圖3(D))。由於閘極電壓VGP係低位準電壓VL，故位準電晶體123在選擇期間TS係保持於ON狀態，向驅動信號線DRNL(n)施加高位準電壓VH之驅動信號SDRN。
另一方面，在像素電路11之非選擇設定期間TN，列驅動電路12為停止放大電晶體114之輸出，而向驅動信號線DRNL(n)施加低位準電壓VL之驅動信號SDRN。
惟，非選擇設定期間TN開始時，列驅動電路12係將驅動信號SDRN之電壓位準自高位準電壓VH急速降低到最低位準電壓VLL。
並且，非選擇設定期間TN係為停止放大電晶體114向垂直信號線VSL(m)輸出電壓信號，列驅動電路12將低位準電壓VL施加於驅動信號線DRNL(n)之期間。
具體而言，此時列驅動電路12係向位準電晶體123之閘極施加高位準電壓VH(參照圖3(D))。由於閘極電壓VGP係高位準電壓VH，故位準電晶體123係在非選擇設定期間TN保持於OFF狀態。
非選擇設定期間TN開始時，列驅動電路12係向位準電晶體121之閘極施加短脈衝狀(脈衝寬度T1)之高位準電壓VH(參照圖3(B))。並且，在此期間位準電晶體122係保持於OFF狀態。
由於閘極電壓VGN1係高位準電壓VH，故僅位準電晶體121保持於ON狀態，而向驅動信號線DRNL(n)施加最低位準電壓VLL之驅動信號SDRN。
其結果，如圖3(A)所示，驅動信號SDRN係自高位準電壓VH急速降低到最低位準電壓VLL。
下一選擇期間TS開始時，係需要將驅動信號SDRN自最低位準電壓VLL昇高到高位準電壓VH。此時，列驅動電路12係自最低位準電壓VLL之驅動信號SDRN階段地回復到高位準電壓VH之驅動信號SDRN。
具體而言，列驅動電路12係向位準電晶體121之閘極施加短脈衝狀之高位準電壓VH後，在期間T2向位準電晶體122之閘極施加高位準電壓VH，直至非選擇設定期間TN結束時為止(參照圖3(C))。當然脈衝寬度T1係遠短於期間T2(T2>>T1)。
由於閘極電壓VGN2係高位準電壓VH，故僅位準電晶體122保持於ON狀態，而向驅動信號線DRNL(n)施加低位準電壓VL之驅動信號SDRN。
其結果，如圖3(A)所示，驅動信號SDRN係自最低位準電壓VLL，經由用於使放大電晶體114成為OFF狀態之低位準電壓VL緩慢回復到高位準電壓VH。非選擇設定期間TN開始時，驅動信號SDRN急速下降時之電壓(最低位準電壓VLL)，可以認為係超過低位準電壓VL之負脈衝訊號。
如前所述，在非選擇設定期間TN，列驅動電路12將驅動信號SDRN自高位準電壓VH急速地降低到最低位準電壓VLL，並自最低位準電壓VLL經由低位準電壓VL緩慢回復到原來之高位準電壓VH，藉此可以縮短非選擇設定期間TN，謀求像素電路11之高速驅動化。
(列驅動電路12之變形例)
列驅動電路12中係在驅動信號SDRN下降時，位準電晶體121保持於ON狀態，位準電晶體122保持於OFF狀態(圖3之期間T1)。
此時，由於低位準電壓VL係高於最低位準電壓VLL(VL>VLL)，故藉由此等兩者之電位差，有因位準電晶體122之寄生二極體而在列驅動電路12內發生短路之情形。
為防止如前所述之短路，本變形例之列驅動電路12a係採用圖4所示之構成。
圖4係顯示第1實施形態之驅動電路之變形例的等價電路圖。圖4中係僅圖示第n列之電路部分。
如圖4所示，列驅動電路12a係除位準電晶體121~123外還具有位準電晶體124。在此位準電晶體124，作為一例係採用n通道之MOSFET。
位準電晶體124係配置於節點ND2與位準電晶體122之間。具體而言，位準電晶體124係源極連接於位準電晶體122之汲極，汲極連接於節點ND2。
並且，本發明之第1電晶體係對應於位準電晶體122，本發明之第2電晶體係對應於位準電晶體124。
圖5係圖4之各位準電晶體之剖面模式圖。惟，圖5中係省略位準電晶體123之圖示。
圖5中，S121、S122、及S124係表示各位準電晶體121、122、及124之源極電極之符號。D121、D122、及D124係表示各位準電晶體121、122、及124之汲極電極之符號。G121、G122、及G124係表示各位準電晶體121、122、及124之閘極佈線之符號。
如圖5所示，在位準電晶體121之基體SB121連接有最低位準電壓VLL之電壓源。在位準電晶體122之基體SB122連接有低位準電壓VL之電壓源。在位準電晶體124之基體SB124連接有最低位準電壓VLOW之電壓源。
該最低位準電壓VLOW係與最低位準電壓VLL相同之電壓，或低於最低位準電壓VLL之電壓(VLL≧VLOW)。VLOW亦可係負電壓(例如-1V)，本變形例中係採用與最低位準電壓VLL相同之接地電位GND。
未將位準電晶體124如圖5所示般配置之情形，驅動信號SDRN下降時有下述情形，即：藉由寄生二極體產生電流(在位準電晶體122之p型井層與汲極層之間流動之電流)，在電路內部發生短路。
但是，藉由將位準電晶體124配置於節點ND2與位準電晶體122之間，可以抑制由寄生二極體所產生電流，防止電路內短路。
接著，說明圖4所示之列驅動電路12a之動作。
圖6係顯示圖4所示之列驅動電路之動作例的時序圖。
並且，圖6(D)係表示施加於位準電晶體124之閘極之閘極電壓VGN3，圖6(E)係表示施加於位準電晶體123之閘極之閘極電壓VGP。
圖6(A)~(C)所示之驅動信號SDRN、施加於位準電晶體121之閘極之閘極電壓VGN1、及施加於位準電晶體122之閘極之閘極電壓VGN2，係與圖3(A)~(C)所示之列驅動電路12者相同。
如圖6(C)、(D)所示，列驅動電路12a係使閘極電壓VGN3與閘極電壓VGN2連動而施加於位準電晶體124之閘極。亦即，閘極電壓VGN2係高位準電壓VH時，閘極電壓VGN3亦係高位準電壓VH。閘極電壓VGN2係低位準電壓VL時，閘極電壓VGN3亦係低位準電壓VLOW(亦可係低位準電壓VL)。
以後之實施形態中，係說明採用圖4所示之電路構成之列驅動電路12a的CMOS影像感測器1。
參照圖7說明以第n列、第m行之像素電路11之動作為中心之CMOS影像感測器的動作。
圖7係顯示第1實施形態之CMOS影像感測器之動作例的時序圖。圖7(A)係顯示驅動信號SDRN，圖7(B)係顯示重設信號SRST，圖7(C)係顯示傳輸信號STRN。
在選擇期間TS(時刻t1~t4)，列驅動電路12a係將高位準電壓VH之驅動信號SDRN施加於驅動信號線DRNL(n)(參照圖7(A))。
在時刻t2，列驅動電路12a係向重設電晶體113之重設信號線RSTL，施加脈衝狀(高位準電壓VH)之重設信號SRST(參照圖7(B))。
在此脈衝寬度期間，重設電晶體113係保持於ON狀態。藉此，浮置擴散FD之電位係重設到高位準電壓VH。
在時刻t3，列驅動電路12a係向傳輸電晶體112之傳輸信號線TRNL(n)，施加脈衝狀(高位準電壓VH)之傳輸信號STRN(參照圖7(C))。
在此脈衝寬度期間，傳輸電晶體112係保持於ON狀態。藉此，光電轉換元件111在電荷存儲期間所存儲之電荷係被傳輸到浮置擴散FD。
藉由自光電轉換元件111向浮置擴散FD傳輸電荷，浮置擴散FD之電位係依電荷量而發生變動，此電位係施加於放大電晶體114之閘極。接著，向放大電晶體114之汲極施加電源電壓VDD，藉此傳輸電晶體112係將浮置擴散FD之電位依閘極-源極間電壓而放大，並將放大之電位輸出到垂直信號線VSL(m)。
水平傳輸電路13係開關第m行之開關132而選擇垂直信號線VSL(m)，自選擇之行之像素電路11讀取信號。此時，行電路131係將施加於垂直信號線(m)之類比電壓信號數位化，並將該數位信號輸出到水平傳輸信號線HSCNL。
然後，水平傳輸電路13係將經CDS處理之數位信號，作為輸出信號SIG輸出到CMOS影像感測器1外部之信號處理裝置。
電荷之讀取結束後，為使像素電路11成為非選擇狀態，列驅動電路12a停止放大電晶體34之輸出。
具體而言，在非選擇設定期間TN(時刻t4~t6)，列驅動電路12a係向重設電晶體113之重設信號線RSTL施加脈衝狀(高位準電壓VH)之重設信號SRST(參照圖7(B))。
非選擇設定期間TN開始時，自時刻t4直至時刻t5，列驅動電路12a係向驅動信號線DRNL(n)施加短脈衝狀(圖3之脈衝寬度T1)之最低位準電壓VLL之驅動信號SDRN。藉此，驅動信號SDRN之電壓位準係自高位準電壓VH急速降低到低位準電壓VLL。
接著，自時刻t5直至時刻t6，列驅動電路12a係向驅動信號線DRNL(n)施加低位準電壓VL之驅動信號SDRN。
其結果，浮置擴散FD之電位係設定為低位準電壓VL。
藉此，向放大電晶體114之閘極施加低位準電壓VL。下一列之選擇期間TS開始時，向放大電晶體114之汲極施加電源電壓VDD，且藉由自其他列之像素電路11讀取電荷，而向垂直信號線VSL(m)施加電壓信號(此電壓信號係高於低位準電壓VL)。所以，在選擇其他列之期間，放大電晶體114係保持於OFF狀態。
如前所述，重設電晶體113係將浮置擴散FD之電位設定為高位準電壓VH、低位準電壓VL、或最低位準電壓VLL，而控制放大電晶體114之輸出。
放大電晶體114係放大浮置擴散FD之電位，並將放大之電位作為電壓信號輸出到垂直信號線VSL(m)。
以上，1水平期間H之CMOS影像感測器1之動作完成。
依照第1實施形態，在3電晶體驅動型像素電路11中，重設電晶體113之汲極連接於驅動信號線DRNL(n)，放大電晶體114之汲極連接於電源電壓VDD。
在像素電路11之非選擇設定期間TN，列驅動電路12a係將施加於驅動信號線DRNL(n)之電壓位準，自高位準電壓VH急速地切換到最低位準電壓VLL，並自最低位準電壓VLL經由低位準電壓VL階段地回復到原來之高位準電壓VH。
藉此，可以高速驅動3電晶體驅動型像素電路，以高圖框率進行像素之讀取。一面參照圖8~圖10一面對此點進行說明。
圖8係顯示第1實施形態之像素部及列驅動電路之詳細例的等價電路圖。惟，圖8中係圖示第n列之像素電路11，且適當省略重設信號線RSTL等而圖示。圖8所示之符號12(n)a係表示列驅動電路12a之第n列之電路部分(參照圖4)。
第n列中，在驅動信號線DRNL(n)存在佈線電阻R及寄生電容C，此驅動信號線DRNL(n)係共同連接有最遠離列驅動電路12a(n)之第1行像素電路11(L)、及最靠近列驅動電路12a(n)之最終行之像素電路11(R)。
所以，自像素電路11(R)直至到達像素電路11(L)為止，驅動信號SDRN因佈線電阻R而衰減，因寄生電容C而延遲。參照圖9說明藉由電腦模擬生成之驅動信號SDRN之傳輸狀態。
圖9係顯示第1實施形態之CMOS影像感測器之模擬結果的圖。
圖9(A)係將驅動信號SDRN(參照圖7(A))傳輸到像素電路11(L)(參照圖8)時之驅動信號SDRN(L)之波形。圖9(B)係將驅動信號SDRN傳輸到像素電路11(R)(參照圖8)時之驅動信號SDRN(R)之波形。
圖9(C)係表示閘極電壓VGN1(參照圖6(B))，圖9(D)係表示閘極電壓VGN2(參照圖6(C))，圖9(E)係表示閘極電壓VGN3(參照圖6(D))，圖9(F)係表示閘極電壓VGP(參照圖6(E))。
並且，圖9之橫軸係表示時間(s)，縱軸係表示驅動信號SDRN之電壓(V)。閘極電壓VGN2係略早於時刻t5自低位準電壓VLL昇高到高位準電壓VH。閘極電壓VGN3亦係同樣。
最靠近列驅動電路12a之像素電路11(R)中，係向重設電晶體113之汲極施加如圖9(B)所示之波形之驅動信號SDRN(R)。此驅動信號SDRN(R)係在時刻t4自高位準電壓VH急速降低到最低位準電壓VLL。
將脈衝寬度T1之閘極電壓VGN1施加於位準電晶體121之閘極的期間(參照圖9(C))，驅動信號SDRN(R)係在最低位準電壓VLL上大致保持一定(參照圖9(B))。亦即，驅動信號SDRN(R)係下衝(超過)到低於低位準電壓VL之最低位準電壓VLL。
將驅動信號SDRN傳輸到最遠離列驅動電路12a之位置之像素電路11(L)時，向重設電晶體113之汲極施加如圖9(A)所示之波形之驅動信號SDRN(L)。
由於驅動信號SDRN因佈線電阻R而衰減，故未下衝到最低位準電壓VLL，驅動信號SDRN(L)之下降相較於驅動信號SDRN(R)之下降，係非常平滑。因寄生電容C所產生之延遲，驅動信號SDRN(L)係在時刻t5自高位準電壓VH到達低位準電壓VL。
藉此，在非選擇設定期間TN內，可以藉由向第n列之像素電路11之放大電晶體114之閘極施加低位準電壓VL，而成為非選擇列。
如此，考慮驅動信號線DRNL(n)之佈線電阻R及寄生電容C，列驅動電路12a係將下衝之驅動信號SDRN施加於驅動信號線DRNL(n)，使驅動信號SDRN之下降時間高速化。
圖13所示之一般CMOS影像感測器3之情形，驅動信號SDRN係如圖10所示般地傳輸。
圖10係顯示一般CMOS影像感測器之模擬結果的圖。
圖10(A)係將驅動信號SDRN(參照圖14(A))傳輸到像素電路30(L)(參照圖13)時之驅動信號SDRN(L)之波形。圖10(B)係將驅動信號SDRN傳輸到像素電路30(R)時之驅動信號SDRN(R)之波形。
圖10(C)係顯示施加於電晶體39之閘極之閘極電壓VGN，圖10(D)係顯示施加於電晶體38之閘極之閘極電壓VGP。
在驅動信號線310存在佈線電阻R及寄生電容C，此驅動信號線係共同連接有最遠離列驅動電路37之第1行之像素電路30(L)、及最靠近列驅動電路37之最終行之像素電路30(R)。
一般之CMOS影像感測器3之情形，在非選擇設定期間TN，為將驅動信號SDRN(L)、(R)一同會聚於低位準電壓VL(參照圖10(A)、(B))，需要較圖9所示驅動信號SDRN(L)、(R)多用0.1μs程度之時間。
縮短非選擇設定期間TN係為在3電晶體驅動型像素電路之高速驅動化上之必須。如前所述，依照第1實施形態之CMOS影像感測器，不僅可以相較於先前大幅度地縮短非選擇設定期間TN，高速地驅動像素電路，而且可以高圖框率進行像素之讀取。
如前所述，儘管驅動信號SDRN之下降係急峻，但可降低構成像素電路11之電晶體之p型井之電位的波動，可抑制陰影。再次參照圖13來說明此點。
一般之3電晶體驅動型CMOS影像感測器3中，自像素電路30流向垂直信號線35之電流路徑係存在如下之2條路徑。
第1電流路徑11係自驅動信號線310經由重設電晶體33，直至經由浮置擴散FD之垂直信號線35之路徑(參照圖13之虛線箭頭)。
第2電流路徑12係自驅動信號線310直至經由放大電晶體34之垂直信號線35之路徑(參照圖13之虛線箭頭)。
2條電流路徑係因重設電晶體33之汲極、及放大電晶體34之汲極共同連接於驅動信號線310而產生。並且由於第2電流路徑I2之阻抗係低於第1電流路徑I1之阻抗，故作為驅動信號SDRN之能力需要大緩衝器。因此，構成像素電路30之電晶體之p型井之電位劇烈波動。
但是，依照第1實施形態，由於將重設電晶體113之汲極連接於驅動信號線DRNL(n)，並將放大電晶體114之汲極連接於電源電壓VDD，故不存在第2電流路徑I2，可以降低上述p型井之電位波動。
所以，即使驅動信號SDRN之下降急峻，仍可減少陰影。
並且，施加於驅動信號線DRNL(n)之高位準電壓VH不需要與連接於放大電晶體114之汲極之電源電壓VDD相同。為低消耗電力化，亦可將高位準電壓VH設定為低於電源電壓VDD之電壓(VDD>VH>VL)。反之，亦可將電源電壓VDD設定為低於高位準電壓VH之電壓(VH>VDD>VL)。
因將高位準電壓VH設定為高電壓，故為增加飽和信號量可以在高電壓下重設浮置擴散FD。亦可設置4值以上之電壓位準，在非選擇設定期間TN，將驅動信號SDRN自最低位準電壓VLL階段地回復到高位準電壓VH。
例如，設置4值之電壓位準之情形，亦可設置高於低位準電壓VL、低於高位準電壓VH之第4電壓位準，驅動信號SDRN自最低位準電壓VLL回復到高位準電壓VH時，經由低位準電壓VL、第4電壓位準回復到高位準電壓VH。
(第2實施形態)
第1實施形態中，係將驅動信號SDRN施加於驅動信號線DRNL(n)之一端(參照圖8)，相對於此，在第2實施形態中係將驅動信號SDRN施加於驅動信號線DRNL(n)之兩端。
圖11係顯示第2實施形態之像素部及列驅動電路之詳細例的等價電路圖。惟，圖11中係圖示第n列之像素電路11，且適當省略重設信號線RSTL等而圖示。圖11所示之符號12a-1(n)、12a-2(n)係表示列驅動電路12a-1、12a-2之第n列之電路部分。
如圖11所示，將與圖4相同之電路構成之列驅動電路12a-1、12a-2配置於像素部10之兩側。在驅動信號線DRNL(n)之一端連接列驅動電路12a-1(n)，在驅動信號線DRNL(n)之另一端連接列驅動電路12a-2(n)。
列驅動電路12a-1、12a-2係按圖6(A)所示之時序，將驅動信號SDRN同時施加於驅動信號線DRNL(n)。
連接於驅動信號線DRNL(n)之像素電路11中配置於中央之像素電路11，係自驅動信號線DRNL(n)之兩端傳輸來驅動信號SDRN。因此，第2實施形態之CMOS影像感測器係可以較第1實施形態者更高速地驅動像素電路11。
具有上述效果之CMOS影像感測器1係可以適用於數位相機及視訊攝像機等攝像裝置。
圖12係顯示適用本發明之實施形態之CMOS影像感測器之攝像機構成例的圖。
攝像機2係如圖12所示，具有作為攝像元件之CMOS影像感測器1、向此CMOS影像感測器1之像素區域(像素部10)導入入射光(成像被拍攝體像)之光學系統、及處理CMOS影像感測器1之輸出信號SIG之信號處理電路(DSP)22。光學系統例如係藉由使入射光(像光)成像於攝像面上之透鏡21構成。
信號處理電路22係對CMOS影像感測器1之輸出信號SIG實施圖像處理。藉由信號處理電路22處理之圖像信號係被記錄於例如記憶體等之記錄媒體。記錄於記錄媒體之圖像資訊係藉由印表機等而被硬複製。將藉由信號處理電路22處理之圖像信號作為動畫放映到包含液晶顯示器等之監視器。
如前所述，藉由在攝像機等搭載CMOS影像感測器，可以實現一種不僅可以減少陰影等雜訊，而且可以實行像素高速讀取之攝像機。
1．．．CMOS影像感測器
2．．．攝像機
3．．．CMOS影像感測器
10．．．像素部
11．．．像素電路
12．．．列驅動電路
13．．．水平傳輸電路
14．．．時序產生器
15．．．定電流源電路
21．．．透鏡
22．．．信號處理電路
111．．．光電轉換元件
112．．．傳輸電晶體
113．．．重設電晶體
114．．．放大電晶體
121~124．．．位準電晶體
131．．．行電路
132．．．開關
DRNL．．．驅動信號線
FD．．．浮置擴散
RSTL．．．重設信號線
TRNL．．．傳輸信號線
圖1係顯示第1實施形態之CMOS影像感測器之構成例的概略構成圖；
圖2係顯示第1實施形態之像素電路及列驅動電路之構成例的等價電路圖；
圖3係顯示第1實施形態之列驅動電路之動作例的時序圖；
圖4係顯示第1實施形態之驅動電路之變形例的等價電路圖；
圖5係圖4之各位準電晶體之剖面模式圖；
圖6係顯示圖4所示之列驅動電路之動作例的時序圖；
圖7係顯示第1實施形態之CMOS影像感測器之動作例的時序圖；
圖8係顯示第1實施形態之像素部及列驅動電路之詳細例的等價電路圖；
圖9係顯示第1實施形態之CMOS影像感測器之模擬結果的圖；
圖10係顯示一般之CMOS影像感測器之模擬結果之圖；
圖11係顯示第2實施形態之像素部及列驅動電路之詳細例的等價電路圖；
圖12係顯示適用本發明之實施形態之CMOS影像感測器之攝像機之構成例的圖；
圖13係顯示一般之CMOS影像感測器之構成例之主要部的等價電路圖；及
圖14係圖13所示之CMOS影像感測器之時序圖。
1．．．CMOS影像感測器
10．．．像素部
11．．．像素電路
12．．．列驅動電路
13．．．水平傳輸電路
14．．．時序產生器
131．．．行電路
132．．．開關
DRNL．．．驅動信號線
DRV．．．列驅動電路
HSCNL．．．水平傳輸信號線
RSTL．．．重設信號線
SIG．．．輸出信號
TRNL．．．傳輸信號線
VSL．．．垂直信號線
Claims (11)
- 一種攝像元件之控制方法，該攝像元件包括複數之像素電路，各像素電路將入射光光電轉換為電荷，該方法包括：(a)對各像素電路，將以光電轉換部進行光電轉換後之上述電荷傳輸至節點，基於第1電壓源放大上述節點之電位至第1電壓，並將因應於該電荷的數量之電壓作為輸出信號輸出至輸出信號，及基於不同於上述第1電壓源之第2電壓源，藉由控制電晶體設定上述節點之上述電位為至少2個不為0之位準的電壓；及(b)藉由上述複數之像素電路讀取上述電荷後，於一特定期間，停止來自上述複數之像素電路的上述信號輸出。
- 如請求項1之控制方法，其中施加不同位準之電壓至上述節點之步驟具有：施加第1位準、第2位準及第3位準之電壓的次步驟(substep)，上述第1位準高於上述第2位準，上述第3位準低於上述第1位準但高於上述第2位準。
- 如請求項2之控制方法，其中施加上述第1位準、上述第2位準及上述第3位準之電壓的次步驟中，上述第2電壓由上述第1位準切換至上述第2位準，然後在切換至上述第1位準前切換至上述第3 位準。
- 一種攝像機，其包含：攝像元件；於上述攝像元件之像素區域導入入射光之光學系統；及處理來自上述攝像元件之輸出信號之信號處理部；且上述攝像元件係包括：(a)第1電壓源、(b)不同於上述第1電壓源之第2電壓源、(c)輸出線、及(d)複數之像素電路；各像素電路係包括：(a)光電轉換部，其係將入射光轉換為電荷、(b)節點，其可於被傳輸來自上述光電轉換部之電荷後存儲上述電荷、(c)第1電晶體、及(d)第2電晶體；各像素電路之上述第1電晶體係包括：連接於上述節點之控制端子、連接於上述第1電壓源之第1端子、及連接於上述輸出線之第2端子；各像素電路之上述第2電晶體係包括：連接於上述第2電壓源之第3端子、連接於上述節點之第4端子、及用於啟動上述第2電晶體之控制端子；且上述第2電壓源產生2個或2個以上之不為0的位準之電壓。
- 如請求項4之攝像機，其中上述第2電壓源係具有一電路，該電路可產生第1位準、第2位準及第3位準之有效電壓，上述第1位準高於上述第2位準，上述第3位準低於上述第1位準但高於上 述第2位準。
- 如請求項5之攝像機，其中上述第2電壓源的電路由上述第1位準切換至上述第2位準，然後在切換至上述第1位準前切換至上述第3位準。
- 如請求項5之攝像機，其中上述第2電壓源的電路包括：第4電晶體，其連接於上述第1位準之電壓與上述第2電壓源的輸出之間；第5電晶體，其連接於上述第2位準之電壓與上述第2電壓源的上述輸出之間；第6電晶體，其連接於上述第3位準之電壓與上述第2電壓源的上述輸出之間。
- 一種攝像感測器，其包含：第1電壓源，不同於上述第1電壓源之第2電壓源，輸出線，及複數之像素電路；且各像素電路係包括：(a)光電轉換部，其係將入射光轉換為電荷、(b)節點，其可於被傳輸來自上述光電轉換部之電荷後存儲上述電荷、(c)第1電晶體、及(d)第2電晶體；上述第1電晶體係包括：連接於上述節點之控制端子、連接於上述第1電壓源之第1端子、及連接於上述 輸出線之第2端子；上述第2電晶體包括：連接於上述第2電壓源之第3端子、連接於上述節點之第4端子、用於啟動上述第2電晶體之控制端子；且上述第2電壓源產生2個或2個以上之不為0之位準的電壓。
- 如請求項8之攝像感測器，其中上述第2電壓源具有一電路，該電路可產生第1位準、第2位準及第3位準之有效電壓，上述第1位準高於上述第2位準，上述第3位準低於上述第1位準但高於上述第2位準。
- 如請求項9之攝像感測器，其中上述第2電壓源的電路由上述第1位準切換至上述第2位準，然後在切換至上述第1位準前切換至上述第3位準。
- 如請求項9之攝像感測器，其中上述第2電壓源的電路包含：第4電晶體，其連接於上述第1位準之電壓與上述第2電壓源的輸出之間；第5電晶體，其連接於上述第2位準之電壓與上述第2電壓源的上述輸出之間；第6電晶體，其連接於上述第3位準之電壓與上述第2電壓源的上述輸出之間。
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