WO2010035668A1 - 撮像素子およびその制御方法並びにカメラ - Google Patents

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WO2010035668A1
WO2010035668A1 PCT/JP2009/066128 JP2009066128W WO2010035668A1 WO 2010035668 A1 WO2010035668 A1 WO 2010035668A1 JP 2009066128 W JP2009066128 W JP 2009066128W WO 2010035668 A1 WO2010035668 A1 WO 2010035668A1
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transistor
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selection drive
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若林　準人
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ソニー株式会社
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Definitions

  • the present invention relates to an imaging device such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor, a control method therefor, and a camera.
  • CMOS Complementary Metal Oxide Semiconductor
  • CMOS image sensor In the CMOS image sensor, a reset is performed to sweep away surplus charges of the photoelectric conversion element, and the photoelectric conversion element accumulates the charge by the electronic shutter operation, and the accumulated charge is output to the vertical signal line as a voltage signal.
  • CMOS image sensor In the CMOS image sensor, a reset is performed to sweep away surplus charges of the photoelectric conversion element, and the photoelectric conversion element accumulates the charge by the electronic shutter operation, and the accumulated charge is output to the vertical signal line as a voltage signal.
  • FIG. 13 is an equivalent circuit diagram of a main part showing a configuration example of a general CMOS image sensor.
  • FIG. 14 is a timing chart of the CMOS image sensor shown in FIG. 14A shows the drive signal SDRN, FIG. 14B shows the reset signal SRST, and FIG. 14C shows the transfer signal STRN.
  • the pixel circuit 30 of the CMOS image sensor 3 illustrated in FIG. 13 is arranged in the pixel unit 311.
  • the pixel circuit 30 includes a transfer transistor 32, a reset transistor 33, and an amplification transistor 34, and is driven by a row drive circuit 37.
  • the pixel circuit 30 configured as shown in FIG. 13 is referred to as a “3-transistor-driven pixel circuit”, a “3-transistor-driven CMOS image sensor”, or the like.
  • the row drive circuit 37 includes a transistor 39 for applying the drive signal SDRN with the low level voltage VL to the drive signal line 310 and a transistor 38 for applying the drive signal SDRN with the high level voltage VH to the drive signal line 310.
  • the high level voltage VH is, for example, the power supply voltage VDD
  • the low level voltage VL is a voltage that holds the amplification transistor 34 in an off state.
  • the row drive circuit 37 applies a binary voltage of a low level voltage VL and a high level voltage VH to the drive signal line 310 to drive the pixel circuit 30.
  • the row driving circuit 37 applies the gate voltage VL to the gate of the transistor 38 during the period from the time t1 to the time t4 to keep only the transistor 38 in the on state, and the driving signal SDRN of the high level voltage VH is supplied to the driving signal line 310. (See FIG. 14A).
  • the row driving circuit 37 applies a pulsed reset signal SRST to the reset signal line RSTL connected to the gate of the reset transistor 33 (FIG. 14). (See (B)). As a result, the potential of the floating diffusion FD is reset to the high level voltage VH.
  • the row drive circuit 37 applies the pulse-shaped transfer signal STRN to the transfer signal line TRNL connected to the gate of the transfer transistor 32 (see FIG. 14C). Thereby, the electric charge accumulated in the photoelectric conversion element 31 is transferred to the floating diffusion FD.
  • the amplification transistor 34 amplifies the potential of the floating diffusion FD according to the source-gate voltage, and outputs the amplified potential to the vertical signal line 35 as a voltage signal.
  • the output of the voltage signal by the amplifying transistor 34 is referred to as “charge readout”, “pixel readout”, etc., and continues until time t4.
  • the row drive circuit 37 holds only the transistor 39 in the period from time t4 to time t5, and applies the drive signal SDRN of the low level voltage VL to the drive signal line 310 (FIG. 14).
  • the pulsed reset signal SRST is applied to the reset signal line RSTL (see FIG. 14B).
  • the reset signal SRST After the low level voltage VL is applied to the gate (floating diffusion FD) of the amplification transistor 34, the reset signal SRST returns to the low level voltage VL.
  • the amplification transistor 34 is held in the off state, the pixel circuit 30 enters the non-selected state in which the output of the voltage signal is stopped, and the operation of the CMOS image sensor 3 in one horizontal period H is completed.
  • the voltage signal from the pixel circuit 30 is applied to the vertical signal line 35, and the potential of the vertical signal line 35 changes.
  • the drain of the reset transistor 33 and the drain of the amplifying transistor 34 are commonly connected to the driving signal line 310 as shown in FIG. Yes.
  • the wiring load resistance of the drive signal line 310 is increased, the drive signal SDRN is attenuated and delayed, and it is difficult to drive the pixel circuit 30 at high speed.
  • the drive signal SDRN applied to the drive signal line 310 is multi-valued, but this is for delaying the falling edge of the pulse and is not suitable for high-speed pixel readout.
  • An image pickup device includes a plurality of pixel circuits arranged in a matrix, a selection drive line commonly connected to the plurality of pixel circuits arranged in the same direction, and a plurality of different voltages.
  • a selective driving circuit that selectively applies a level selection driving signal to the selective driving line and selects and drives the pixel circuit.
  • Each pixel circuit converts incident light into electric charge by photoelectric conversion.
  • a photoelectric conversion unit a node to which charges of the photoelectric conversion unit are transferred, a control terminal is connected to the node, a first connection terminal is connected to a predetermined voltage source, and a second connection terminal is an output signal
  • An output transistor that is connected to a line, amplifies the potential of the node, and outputs the amplified voltage to the output signal line as an output signal; a third connection terminal connected to the node; and a fourth connection terminal Selective drive Is connected to the selection drive line to which a signal is applied, and the potential of the node to which the control terminal of the output transistor is connected is set to a potential corresponding to the voltage level, the potential of the node is reset, and the output transistor And a control transistor that controls the output of the output transistor, wherein the selection drive circuit sets the voltage level of the selection drive signal applied to the selection drive line during the output stop period of the output transistor, and turns on the output transistor. From the first voltage level held in the state to the second voltage level exceeding the reference voltage level for holding the output transistor
  • the plurality of voltage levels include the first voltage level, the second voltage level, and a third voltage level that is a reference voltage level for holding the output transistor in an off state.
  • the selection drive circuit shifts the voltage level of the selection drive signal applied to the selection drive line from the first voltage level to the second voltage level, and passes through the third voltage level to Return to the first voltage level.
  • the selection drive circuit applies the selection drive signal of the second voltage level to the selection drive line for a shorter period than selection drive signals of other voltage levels.
  • the selection drive circuit is configured such that a voltage of any one of the second and third voltage levels is applied to a fifth connection terminal, and the voltage applied to the fifth connection terminal.
  • the short-circuit prevention transistor has a seventh connection The terminal is connected to the sixth connection terminal of the transistor, and the eighth connection terminal is connected to the selection drive line.
  • the selection drive circuit applies the selection drive signal to both ends of the selection drive line.
  • An image sensor control method selectively applies a plurality of different voltage level selection drive signals to a selection drive line commonly connected to a plurality of pixel circuits arranged in the same direction. Then, the plurality of pixel circuits are selected and driven, and the selected plurality of pixel circuits convert incident light into electric charges by photoelectric conversion, and outputs a voltage corresponding to the amount of electric charges as an output signal to an output signal line. And a second step of stopping the output signals of the plurality of pixel circuits for a predetermined period after reading out the charges of the plurality of pixel circuits. In the first step, photoelectric conversion is performed.
  • the potential of the node to which the control terminal of the force transistor is connected is set to a potential corresponding to the voltage level, the potential of the node is reset, the control terminal is connected to the node, and the first connection terminal is
  • the output transistor having a second connection terminal connected to the output signal line amplifies the potential of the node under the control of the control transistor, and uses the amplified voltage as the output signal.
  • the voltage level of the selection drive signal applied to the selection drive line is changed from the first voltage level that keeps the output transistor on.
  • a transition is made to a second voltage level that exceeds a voltage level that keeps the transistor off, and the first voltage level is changed from the second voltage level. Stepwise return to.
  • a camera includes an imaging device, an optical system that guides incident light to a pixel region of the imaging device, and a signal processing unit that processes an output signal output from the imaging device,
  • the image pickup device selects a plurality of pixel circuits arranged in a matrix, a selection drive line commonly connected to the plurality of pixel circuits arranged in the same direction, and a plurality of selection drive signals having different voltage levels.
  • a selective drive circuit that selectively applies to a drive line to select and drive the pixel circuit, and each of the pixel circuits includes a photoelectric conversion unit that converts incident light into an electric charge by photoelectric conversion, and the photoelectric conversion unit.
  • a node to which the charge of the conversion unit is transferred a control terminal is connected to the node, a first connection terminal is connected to a predetermined voltage source, a second connection terminal is connected to an output signal line, Amplify the potential and An output transistor that outputs a voltage as an output signal to the output signal line, a third connection terminal is connected to the node, and a fourth connection terminal is connected to the selection drive line to which the selection drive signal is applied,
  • the selection drive circuit changes the voltage level of the selection drive signal applied to the selection drive line from the first voltage level that keeps the output transistor on. Is shifted to a second voltage level that exceeds a reference voltage level that holds the signal in an off state, and the second voltage level is Stepwise restoration to a voltage level of the first.
  • the output transistor having the control terminal connected to the node, the first connection terminal connected to the predetermined voltage source, and the second connection terminal connected to the output signal line amplifies the potential of the node. Then, the amplified voltage is output as an output signal to the output signal line.
  • the control transistor in which the third connection terminal is connected to the node and the fourth connection terminal is connected to the selection drive line to which the selection drive signal is applied sets the potential of the node to a potential corresponding to the voltage level.
  • the reset of the potential and the output of the output transistor are controlled.
  • the selection drive circuit selectively applies a plurality of selection drive signals having different voltage levels to a selection drive line commonly connected to a plurality of pixel circuits arranged in the same direction, and during an output stop period of the output transistor The voltage level applied to the selected drive line is shifted from the first voltage level to the second voltage level, and is gradually restored from the second voltage level to the first voltage level.
  • noise such as shading can be reduced, but also high-speed pixel readout can be performed.
  • FIG. 1 is a schematic configuration diagram illustrating a configuration example of the CMOS image sensor according to the first embodiment.
  • FIG. 2 is an equivalent circuit diagram illustrating a configuration example of the pixel circuit and the row driving circuit according to the first embodiment.
  • FIG. 3 is a timing chart showing an operation example of the row drive circuit according to the first embodiment.
  • FIG. 4 is an equivalent circuit diagram showing a modification of the drive circuit according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view of each level transistor of FIG.
  • FIG. 6 is a timing chart showing an operation example of the row drive circuit shown in FIG.
  • FIG. 7 is a timing chart showing an operation example of the CMOS image sensor according to the first embodiment.
  • FIG. 1 is a schematic configuration diagram illustrating a configuration example of the CMOS image sensor according to the first embodiment.
  • FIG. 2 is an equivalent circuit diagram illustrating a configuration example of the pixel circuit and the row driving circuit according to the first embodiment.
  • FIG. 3 is a timing chart showing an
  • FIG. 8 is an equivalent circuit diagram illustrating a detailed example of the pixel unit and the row driving circuit according to the first embodiment.
  • FIG. 9 is a diagram illustrating a simulation result of the CMOS image sensor according to the first embodiment.
  • FIG. 10 is a diagram illustrating a simulation result of a general CMOS image sensor.
  • FIG. 11 is an equivalent circuit diagram illustrating a detailed example of the pixel unit and the row drive circuit according to the second embodiment.
  • FIG. 12 is a diagram illustrating a configuration example of a camera to which the CMOS image sensor according to the embodiment of the present invention is applied.
  • FIG. 13 is an equivalent circuit diagram of a main part showing a configuration example of a general CMOS image sensor.
  • FIG. 14 is a timing chart of the CMOS image sensor shown in FIG.
  • FIG. 1 is a schematic configuration diagram illustrating a configuration example of the CMOS image sensor according to the first embodiment.
  • FIG. 1 shows only the main part of the CMOS image sensor 1.
  • the CMOS image sensor (CMOS) 1 includes a plurality of pixel units 10, a pixel circuit 11, a row drive circuit (DRV) 12, a horizontal transfer circuit 13, and a timing generator 14.
  • the image sensor of the present invention corresponds to the CMOS image sensor 1
  • the pixel region of the present invention corresponds to the pixel unit 10
  • the selection drive circuit of the present invention corresponds to the row drive circuit 12.
  • the pixel unit 10 is a pixel region that receives incident light, and n (row direction) ⁇ m (column direction) pixel circuits 11 are arranged in a matrix.
  • n and m are positive integers, and the maximum value of n and m is, for example, 2048.
  • Each pixel circuit 11 is a three-transistor drive type pixel circuit. Each pixel circuit 11 is covered with color filters corresponding to R (red), G (green), and B (blue), and is arranged in a Bayer-type arrangement, for example. A drive signal line DRNL (n), a reset signal line RSTL (n), and a transfer signal line TRNL (n) are commonly connected to the pixel circuits 11 in the same row.
  • Each pixel circuit 11 converts incident light into charges (electrons) by photoelectric conversion, and outputs a voltage signal corresponding to the amount of charges to the vertical signal line VSL (m).
  • the selection drive line of the present invention corresponds to the drive signal line DRNL (n)
  • the output signal line of the present invention corresponds to the vertical signal line VSL (m)
  • the output signal of the present invention is a digital signal. It corresponds.
  • the row driving circuit 12 selects a row to be scanned and drives the pixel circuits 11 in the same row. Specifically, the row drive circuit 12 applies the drive signal SDRN to the drive signal line DRNL (n), applies the reset signal SRST to the reset signal line RSTL (n), and transfers the transfer signal STRN to the transfer signal line TRNL (n). n).
  • the horizontal transfer circuit 13 includes, for example, a column circuit 131 provided for each column, a switch 132 for selecting a vertical signal line VSL (m) for each column, and a horizontal transfer signal line HSCNL.
  • the horizontal transfer circuit 13 opens and closes the switch 132 for each column, sequentially selects the vertical signal line VSL (m), and reads out the charge (voltage signal) from the pixel circuit 11 in the selected column.
  • the column circuit 131 converts the analog voltage signal applied to the vertical signal line (m) into a digital signal, and performs CDS (Correlated Double Sampling) processing at the reset level and the signal level.
  • the digital signal is output to the horizontal transfer signal line HSCNL.
  • the horizontal transfer circuit 13 outputs the CDS-processed digital signal as an output signal SIG to a signal processing device outside the CMOS image sensor 1.
  • the timing generator 14 supplies a clock to the row drive circuit 12, the horizontal transfer circuit 13, the circuits constituting the CMOS image sensor 1, and the like.
  • FIG. 2 is an equivalent circuit diagram showing a configuration example of the pixel circuit and the row driving circuit according to the first embodiment.
  • FIG. 2 shows the pixel circuit 11 arranged in the nth row and the mth column of the pixel unit 10, and only the main part of the row driving circuit 12 is shown.
  • the pixel circuit 11 of the pixel unit 10 includes a photoelectric conversion element 111, a transfer transistor 112, a reset transistor 113, an amplification transistor 114, and a floating diffusion FD.
  • the pixel circuit 11 is a three-transistor drive type pixel circuit.
  • the output transistor of the present invention corresponds to the amplification transistor 114
  • the control transistor of the present invention corresponds to the reset transistor 113
  • the node of the present invention corresponds to the floating diffusion FD.
  • the predetermined voltage source of the present invention corresponds to the power supply voltage VDD connected to the drain of the amplification transistor 114.
  • the photoelectric conversion element 111 is, for example, a photodiode.
  • the photoelectric conversion element 111 has the anode side grounded (GND) and the cathode side connected to the source of the transfer transistor 112.
  • the photoelectric conversion element 111 photoelectrically converts incident light into charges (electrons in this embodiment) according to the amount of light, and accumulates the charges.
  • the accumulation of charges by the photoelectric conversion element 111 is referred to as “the pixel circuit accumulates charges”, and a period during which the photoelectric conversion element 111 accumulates charges is referred to as a charge accumulation period.
  • each transistor of the pixel circuit 11 an n-channel MOSFET (Metal Oxide Semiconductor Semiconductor Field Effect Transistor) is adopted as an example, and each transistor has the following connection form.
  • MOSFET Metal Oxide Semiconductor Semiconductor Field Effect Transistor
  • the transfer transistor 112 has a source connected to the cathode side of the photoelectric conversion element 111, a drain connected to the floating diffusion FD, and a gate connected to the transfer signal line TRNL (n).
  • the floating diffusion FD is connected to the drain of the transfer transistor 112, the source of the reset transistor 113, and the gate of the amplification transistor 114.
  • the reset transistor 113 has a source (third connection terminal) connected to the floating diffusion FD, a drain (fourth connection terminal) connected to the drive signal line DRNL (n), and a gate connected to the reset signal line RSTL (n). It is connected to the.
  • the amplification transistor 114 has a source (second connection terminal) connected to the vertical signal line VSL (m), a drain (first connection terminal) connected to the power supply voltage VDD, and a gate connected to the floating diffusion FD. Yes.
  • the amplification transistor 114 and the constant current source circuit 15 constitute a source follower circuit.
  • voltages are applied to the drain of the reset transistor 113 and the drain of the amplification transistor 114 from different voltage supply sources.
  • Each pixel circuit 11 performs “reset” for setting the potential of the floating diffusion FD to the potential (high voltage level VH) of the drive signal line DRNL (n).
  • the row driving circuit 12 has level transistors 121 to 123 for each row.
  • FIG. 2 shows only the circuit portion of the nth row composed of level transistors 121 to 123.
  • n-channel MOSFETs are used as an example
  • p-channel MOSFETs are used as an example.
  • the level transistor 121 has a source connected to the voltage source of the lowest level voltage VLL and a drain connected to the node ND1.
  • Level transistors 122 and 123 have their drains connected in common at node ND2.
  • the source of the level transistor 122 is connected to the voltage source of the low level voltage VL, and the source of the level transistor 123 is connected to the voltage source of the high level voltage VH.
  • the nodes ND1 and ND2 are commonly connected to the drive signal line DRNL (n).
  • the high level voltage VH is, for example, the power supply voltage VDD.
  • Minimum level voltage VLL is lower than low level voltage VL (VL> VLL), and is, for example, ground potential GND.
  • the low level voltage VL is lower than the high level voltage VH and higher than the lowest level voltage VLL (VH> VL> VLL).
  • the low-level voltage VL is a reference voltage (for example, 0.6 V) that can hold the amplification transistor 114 in an off state when the voltage is applied to the gate of the amplification transistor 114.
  • the first voltage level of the present invention corresponds to the high level voltage VH
  • the second voltage level of the present invention corresponds to the lowest level voltage VLL
  • the third voltage level of the present invention corresponds to the low level voltage VL. Correspond.
  • the row drive circuit 12 having the above-described configuration selectively applies the drive signal SDRN having three voltage levels of the high level voltage VH, the low level voltage VL, and the lowest level voltage VLL to the drive signal line DRNL (n). .
  • the operation of the row drive circuit 12 will be described with reference to FIG.
  • FIG. 3 is a timing chart showing an operation example of the row drive circuit according to the first embodiment.
  • FIG. 3 shows the drive signal SDRN.
  • 3B shows the gate voltage VGN1 applied to the gate of the level transistor 121
  • FIG. 3C shows the gate voltage VGN2 applied to the gate of the level transistor 122
  • FIG. Indicates a gate voltage VGP applied to the gate of the level transistor 123.
  • the row drive circuit 12 performs the following operation in order to apply the drive signal SDRN shown in FIG. 3A to the drive signal line DRNL (n).
  • the row driving circuit 12 controls the drive signal line DRNL (n) to the high level voltage VH in order to operate the reset transistor 113 and control the output of the amplification transistor 114.
  • the drive signal SDRN is applied.
  • the selection period TS is a period until the pixel circuit 11 completes reading of charges.
  • the row drive circuit 12 applies the low level voltage VL only to the gate of the level transistor 123 (see FIG. 3D). Since the gate voltage VGP is the low level voltage VL, the level transistor 123 is kept on in the selection period TS, and the drive signal SDRN of the high level voltage VH is applied to the drive signal line DRNL (n). .
  • the row drive circuit 12 applies the drive signal SDRN of the low level voltage VL to the drive signal line DRNL (n) in order to stop the output of the amplification transistor 114.
  • the row drive circuit 12 rapidly lowers the voltage level of the drive signal SDRN from the high level voltage VH to the lowest level voltage VLL.
  • the row driving circuit 12 applies the low level voltage VL to the drive signal line DRNL (n) because the amplification transistor 114 stops outputting the voltage signal to the vertical signal line VSL (m). It is a period for applying.
  • the row drive circuit 12 applies the high level voltage VH to the gate of the level transistor 123 (see FIG. 3D). Since the gate voltage VGP is the high level voltage VH, the level transistor 123 is held in the OFF state in the non-selection setting period TN.
  • the row drive circuit 12 applies a short pulse (pulse width T1) high level voltage VH to the gate of the level transistor 121 (see FIG. 3B). During this period, the level transistor 122 is kept off.
  • the gate voltage VGN1 is the high level voltage VH, only the level transistor 121 is held in the ON state, and the drive signal SDRN of the lowest level voltage VLL is applied to the drive signal line DRNL (n).
  • the drive signal SDRN rapidly falls from the high level voltage VH to the minimum level voltage VLL.
  • the row driving circuit 12 returns the driving signal SDRN having the lowest level voltage VLL to the driving signal SDRN having the high level voltage VH in a stepwise manner.
  • the row drive circuit 12 applies the short pulse high level voltage VH to the gate of the level transistor 121 and then applies the high level voltage VH to the gate of the level transistor 122 until the end of the non-selection setting period TN.
  • Application is performed during a period T2 (see FIG. 3C).
  • the pulse width T1 is extremely shorter than the period T2 (T2 >> T1).
  • the gate voltage VGN2 is the high level voltage VH, only the level transistor 122 is held in the ON state, and the drive signal SDRN of the low level voltage VL is applied to the drive signal line DRNL (n).
  • the drive signal SDRN slowly returns from the lowest level voltage VLL to the high level voltage VH through the low level voltage VL for turning off the amplification transistor 114. ing.
  • the voltage at the time of rapid falling of the drive signal SDRN at the start of the non-selection setting period TN can be regarded as an undershoot exceeding the low level voltage VL.
  • the row drive circuit 12 rapidly drops the drive signal SDRN from the high level voltage VH to the lowest level voltage VLL, and then slowly goes from the lowest level voltage VLL to the lower level voltage VL.
  • the non-selection setting period TN is shortened, and the pixel circuit 11 can be driven at high speed.
  • the level transistor 121 is kept on and the level transistor 122 is kept off (period T1 in FIG. 3) when the drive signal SDRN falls.
  • the row drive circuit 12a of the present modification adopts the configuration shown in FIG.
  • FIG. 4 is an equivalent circuit diagram showing a modification of the drive circuit according to the first embodiment.
  • FIG. 4 shows only the circuit portion in the nth row.
  • the row drive circuit 12a includes a level transistor 124 in addition to the level transistors 121 to 123.
  • this level transistor 124 an n-channel MOSFET is employed as an example.
  • the level transistor 124 is disposed between the node ND2 and the level transistor 122. Specifically, the level transistor 124 has a source connected to the drain of the level transistor 122 and a drain connected to the node ND2.
  • the first transistor of the present invention corresponds to the level transistor 122
  • the second transistor of the present invention corresponds to the level transistor 124.
  • FIG. 5 is a schematic cross-sectional view of each level transistor of FIG. However, the level transistor 123 is not shown in FIG.
  • S121, S122, and S124 are symbols indicating the source electrodes of the level transistors 121, 122, and 124, respectively.
  • D121, D122, and D124 are symbols indicating the drain electrodes of the level transistors 121, 122, and 124, respectively.
  • G121, G122, and G124 are symbols indicating gate wirings of the level transistors 121, 122, and 124, respectively.
  • the voltage source of the lowest level voltage VLL is connected to the substrate SB121 of the level transistor 121.
  • a voltage source of a low level voltage VL is connected to the substrate SB122 of the level transistor 122.
  • a voltage source of the lowest level voltage VLOW is connected to the substrate SB124 of the level transistor 124.
  • the lowest level voltage VLOW is the same voltage as the lowest level voltage VLL or a voltage lower than the lowest level voltage VLL (VLL ⁇ VLOW).
  • VLOW may be a negative voltage (for example, ⁇ 1V), and in this modification, is assumed to be the same ground potential GND as the lowest level voltage VLL.
  • a current (current flowing between the p-type well layer and the drain layer of the level transistor 122) is generated by a parasitic diode when the drive signal SDRN falls.
  • a short circuit may occur inside the circuit.
  • level transistor 124 between the node ND2 and the level transistor 122, generation of current due to the parasitic diode can be suppressed and a short circuit in the circuit can be prevented.
  • FIG. 6 is a timing chart showing an operation example of the row drive circuit shown in FIG.
  • FIG. 6D shows the gate voltage VGN3 applied to the gate of the level transistor 124
  • FIG. 6E shows the gate voltage VGP applied to the gate of the level transistor 123.
  • the row driving circuit 12a applies the gate voltage VGN3 to the gate of the level transistor 124 in conjunction with the gate voltage VGN2. That is, when the gate voltage VGN2 is the high level voltage VH, the gate voltage VGN3 is also the high level voltage VH. When the gate voltage VGN2 is the low level voltage VL, the gate voltage VGN3 is the low level voltage VLOW (or may be the low level voltage VL).
  • CMOS image sensor 1 employing the row drive circuit 12a having the circuit configuration shown in FIG. 4 will be described.
  • FIG. 7 is a timing chart showing an operation example of the CMOS image sensor according to the first embodiment.
  • 7A shows the drive signal SDRN
  • FIG. 7B shows the reset signal SRST
  • FIG. 7C shows the transfer signal STRN.
  • the row drive circuit 12a applies the drive signal SDRN of the high level voltage VH to the drive signal line DRNL (n) (see FIG. 7A).
  • the row driving circuit 12a applies a pulsed (high level voltage VH) reset signal SRST to the reset signal line RSTL of the reset transistor 113 (see FIG. 7B).
  • the reset transistor 113 is kept on. As a result, the potential of the floating diffusion FD is reset to the high level voltage VH.
  • the row driving circuit 12a applies a pulsed (high-level voltage VH) transfer signal STRN to the transfer signal line TRNL (n) of the transfer transistor 112 (see FIG. 7C).
  • the transfer transistor 112 is kept on. Thereby, the charge accumulated in the charge accumulation period by the photoelectric conversion element 111 is transferred to the floating diffusion FD.
  • the potential of the floating diffusion FD fluctuates in accordance with the amount of charge, and this potential is applied to the gate of the amplification transistor 114. Since the power supply voltage VDD is applied to the drain of the amplification transistor 114, the transfer transistor 112 amplifies the potential of the floating diffusion FD according to the gate-source voltage, and the amplified potential is applied to the vertical signal line VSL ( output to m).
  • the horizontal transfer circuit 13 opens and closes the switch 132 in the m-th column, selects the vertical signal line VSL (m), and reads a signal from the pixel circuit 11 in the selected column. At this time, the column circuit 131 digitizes the analog voltage signal applied to the vertical signal line (m), and outputs this digital signal to the horizontal transfer signal line HSCNL.
  • the horizontal transfer circuit 13 outputs the CDS-processed digital signal as an output signal SIG to a signal processing device outside the CMOS image sensor 1.
  • the row driving circuit 12a stops the output of the amplification transistor 34 in order to put the pixel circuit 11 in a non-selected state.
  • the row drive circuit 12a applies a pulse-like (high level voltage VH) reset signal SRST to the reset signal line RSTL of the reset transistor 113 (FIG. 7). (See (B)).
  • the row drive circuit 12a applies the drive signal SDRN of the lowest level voltage VLL in a short pulse shape (pulse width T1 in FIG. 3) to the drive signal line DRNL (n) from time t4 to time t5. Apply.
  • the voltage level of the drive signal SDRN rapidly decreases from the high level voltage VH to the lowest level voltage VLL.
  • the row drive circuit 12a applies the drive signal SDRN of the low level voltage VL to the drive signal line DRNL (n) from time t5 to time t6.
  • the potential of the floating diffusion FD is set to the low level voltage VL.
  • the low level voltage VL is applied to the gate of the amplification transistor 114.
  • the power supply voltage VDD is applied to the drain of the amplification transistor 114, and the voltage is applied to the vertical signal line VSL (m) by reading out charges from the pixel circuits 11 in the other rows.
  • a signal (this voltage signal is higher than the low level voltage VL) is applied. Therefore, the amplifying transistor 114 is kept off while another row is selected.
  • the reset transistor 113 sets the potential of the floating diffusion FD to the high level voltage VH, the low level voltage VL, or the minimum level voltage VLL, and controls the output of the amplification transistor 114.
  • the amplification transistor 114 amplifies the potential of the floating diffusion FD, and outputs the amplified potential to the vertical signal line VSL (m) as a voltage signal.
  • the drain of the reset transistor 113 is connected to the drive signal line DRNL (n), and the drain of the amplification transistor 114 is connected to the power supply voltage VDD.
  • the row driving circuit 12a rapidly switches the voltage level applied to the driving signal line DRNL (n) from the high level voltage VH to the lowest level voltage VLL, and from the lowest level voltage VLL. Through the low level voltage VL, the original high level voltage VH is gradually restored.
  • FIG. 8 is an equivalent circuit diagram showing a detailed example of the pixel unit and the row drive circuit according to the first embodiment.
  • FIG. 8 illustrates the pixel circuit 11 in the n-th row, and the reset signal line RSTL and the like are omitted as appropriate.
  • Reference numeral 12 (n) a shown in FIG. 8 indicates a circuit portion of the nth row of the row driving circuit 12a (see FIG. 4).
  • the pixel circuit 11 (L) in the first column farthest from the row drive circuit 12a (n), and the pixel circuit 11 (R) in the final column closest to the row drive circuit 12a (n) are commonly connected to the drive signal line DRNL (n), which includes a wiring resistance R and a parasitic capacitance C.
  • the drive signal SDRN is attenuated by the wiring resistance R and delayed by the parasitic capacitance C before reaching the pixel circuit 11 (L) from the pixel circuit 11 (R).
  • a state of propagation of the drive signal SDRN by computer simulation will be described with reference to FIG.
  • FIG. 9 is a diagram showing a simulation result of the CMOS image sensor according to the first embodiment.
  • FIG. 9A shows a waveform of the drive signal SDRN (L) when the drive signal SDRN (see FIG. 7A) is propagated to the pixel circuit 11 (L) (see FIG. 8).
  • FIG. 9B shows a waveform of the drive signal SDRN (R) when the drive signal SDRN propagates to the pixel circuit 11 (R) (see FIG. 8).
  • FIG. 9C shows the gate voltage VGN1 (see FIG. 6B)
  • FIG. 9D shows the gate voltage VGN2 (see FIG. 6C)
  • FIG. E shows the gate voltage VGN3 (see FIG. 6D)
  • FIG. 9F shows the gate voltage VGP (see FIG. 6E).
  • the horizontal axis of FIG. 9 indicates time (s), and the vertical axis indicates the voltage (V) of the drive signal SDRN.
  • the gate voltage VGN2 rises from the low level voltage LL to the high level voltage VH slightly earlier than the time t5. The same applies to the gate voltage VGN3.
  • a drive signal SDRN (R) having a waveform as shown in FIG. 9B is applied to the drain of the reset transistor 113.
  • the drive signal SDRN (R) rapidly falls from the high level voltage VH to the lowest level voltage VLL at time t4.
  • the drive signal SDRN (R) is held substantially constant at the lowest level voltage VLL ( (See FIG. 9B). That is, the drive signal SDRN (R) undershoots (exceeds) the lowest level voltage VLL lower than the low level voltage VL.
  • the drive signal SDRN When the drive signal SDRN is propagated to the pixel circuit 11 (L) located farthest from the row drive circuit 12a, the drive signal SDRN having a waveform as shown in FIG. (L) is applied.
  • the drive signal SDRN Since the drive signal SDRN is attenuated by the wiring resistance R, it does not undershoot to the lowest level voltage VLL, and the fall of the drive signal SDRN (L) is compared with that of the drive signal SDRN (R). Very smooth. Due to the delay due to the parasitic capacitance C, the drive signal SDRN (L) reaches the low level voltage VL from the high level voltage VH at time t5.
  • the non-selection row can be obtained.
  • the row drive circuit 12a applies the undershooted drive signal SDRN to the drive signal line DRNL (n), and the drive signal SDRN. Speed up the fall time.
  • the drive signal SDRN is propagated as shown in FIG.
  • FIG. 10 is a diagram showing a simulation result of a general CMOS image sensor.
  • FIG. 10A is a waveform of the drive signal SDRN (L) when the drive signal SDRN (see FIG. 14A) is propagated to the pixel circuit 30 (L) (see FIG. 13).
  • FIG. 10B shows the waveform of the drive signal SDRN (R) when the drive signal SDRN propagates to the pixel circuit 30 (R).
  • FIG. 10C shows the gate voltage VGN applied to the gate of the transistor 39
  • FIG. 10D shows the gate voltage VGP applied to the gate of the transistor 38.
  • the drive signal line 310 is connected to the pixel circuit 30 (L) in the first column farthest from the row drive circuit 37 and the pixel circuit 30 (R) in the final column closest to the row drive circuit 37. Is assumed to have a wiring resistance R and a parasitic capacitance C.
  • Shortening the non-selection setting period TN is essential for high-speed driving in a three-transistor driving type pixel circuit.
  • the non-selection setting period TN can be significantly shortened compared to the conventional one, and the pixel circuit can be driven at a high speed, and a high frame rate can be achieved.
  • the pixel can be read out.
  • the first current path I1 is a path from the drive signal line 310 to the vertical signal line 35 via the reset transistor 33 and the floating diffusion FD (see the broken line arrow in FIG. 13).
  • the second current path I2 is a path from the drive signal line 310 to the vertical signal line 35 via the amplification transistor 34 (see the broken line arrow in FIG. 13).
  • the two current paths are generated because the drain of the reset transistor 33 and the drain of the amplification transistor 34 are connected to the drive signal line 310 in common.
  • the impedance of the second current path I2 is lower than that of the first current path I1, a large buffer is required as the capability of the drive signal SDRN. As a result, the potential of the p-type well of the transistor constituting the pixel circuit 30 fluctuates violently.
  • the drain of the reset transistor 113 is connected to the drive signal line DRNL (n) and the drain of the amplification transistor 114 is connected to the power supply voltage VDD, the second current path I2 does not exist, and the fluctuation of the potential of the p-type well described above can be reduced.
  • the high level voltage VH applied to the drive signal line DRNL (n) does not have to be the same as the power supply voltage VDD connected to the drain of the amplification transistor 114.
  • the high level voltage VH can be set to a voltage lower than the power supply voltage VDD (VDD> VH> VL).
  • the power supply voltage VDD can be set to a voltage lower than the high level voltage VH (VH> VDD> VL).
  • the floating diffusion FD can be reset at a high voltage in order to increase the saturation signal amount. It is also possible to provide four or more voltage levels and to return the drive signal SDRN stepwise from the lowest level voltage VLL to the high level voltage VH in the non-selection setting period TN.
  • a fourth voltage level higher than the low level voltage VL and lower than the high level voltage VH is provided, and the drive signal SDRN returns from the lowest level voltage VLL to the high level voltage VH.
  • the high level voltage VH can be restored through the low level voltage VL and the fourth voltage level.
  • the drive signal SDRN is applied to one end of the drive signal line DRNL (n) (see FIG. 8), whereas in the second embodiment, the drive signal SDRN is applied to the drive signal line DRNL (n ).
  • FIG. 11 is an equivalent circuit diagram showing a detailed example of the pixel unit and the row drive circuit according to the second embodiment.
  • FIG. 11 illustrates the pixel circuit 11 in the n-th row, and the reset signal line RSTL and the like are omitted as appropriate.
  • Reference numerals 12a-1 (n) and 12a-2 (n) shown in FIG. 11 indicate circuit portions of the nth row of the row drive circuits 12a-1 and 12a-2.
  • row drive circuits 12a-1 and 12a-2 having the same circuit configuration as that of FIG.
  • the row drive circuit 12a-1 (n) is connected to one end of the drive signal line DRNL (n), and the row drive circuit 12a-2 (n) is connected to the other end of the drive signal line DRNL (n). ing.
  • the row drive circuits 12a-1 and 12a-2 simultaneously apply the drive signal SDRN to the drive signal line DRNL (n) at the timing illustrated in FIG.
  • the drive signal SDRN is transmitted from both ends of the drive signal line DRNL (n). For this reason, the CMOS image sensor according to the second embodiment can drive the pixel circuit 11 at a higher speed than that of the first embodiment.
  • the CMOS image sensor 1 having such an effect can be applied as an imaging device such as a digital camera or a video camera.
  • FIG. 12 is a diagram showing a configuration example of a camera to which the CMOS image sensor according to the embodiment of the present invention is applied.
  • the camera 2 includes a CMOS image sensor 1 as an image sensor, an optical system that guides incident light (images a subject image) to a pixel area (pixel unit 10) of the CMOS image sensor 1, and A signal processing circuit (DSP) 22 that processes the output signal SIG of the CMOS image sensor 1 is provided.
  • the optical system is configured by a lens 21 that forms incident light (image light) on the imaging surface, for example.
  • the signal processing circuit 22 performs image processing on the output signal SIG of the CMOS image sensor 1.
  • the image signal processed by the signal processing circuit 22 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 22 is displayed as a moving image on a monitor such as a liquid crystal display.
  • CMOS image sensor As described above, by mounting a CMOS image sensor on a camera or the like, it is possible to realize a camera that can not only reduce noise such as shading but also perform high-speed pixel readout.

Landscapes

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Abstract

　シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができる撮像素子およびその制御方法並びにカメラを提供する。３トランジスタ駆動型の画素回路１１において、リセットトランジスタ１１３のドレインが駆動信号線ＤＲＮＬ（ｎ）に接続され、増幅トランジスタ１１４のドレインが電源電圧ＶＤＤに接続されている。行駆動回路１２ａは、駆動信号線ＤＲＮＬ（ｎ）に印加する電圧レベルを、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に切り替え、最低レベル電圧ＶＬＬから低レベル電圧ＶＬを経て、元の高レベル電圧ＶＨへゆっくりと復帰させる。

Description

撮像素子およびその制御方法並びにカメラ
　本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子およびその制御方法並びにカメラに関するものである。
　ＣＭＯＳイメージセンサでは、光電変換素子の余剰電荷を掃き捨てるリセットが実行され、電子シャッタ動作により光電変換素子が電荷を蓄積し、蓄積した電荷は電圧信号として垂直信号線に出力される。以下、一般的なＣＭＯＳイメージセンサの主要部およびその動作の概要を図１３および図１４に関連付けて説明する。
　図１３は、一般的なＣＭＯＳイメージセンサの構成例を示す主要部の等価回路図である。
　図１４は、図１３に図示するＣＭＯＳイメージセンサのタイミングチャートである。図１４の（Ａ）は駆動信号ＳＤＲＮを示し、図１４の（Ｂ）はリセット信号ＳＲＳＴを示し、図１４の（Ｃ）は転送信号ＳＴＲＮを示している。
　図１３に図示するＣＭＯＳイメージセンサ３の画素回路３０は、画素部３１１に配列されている。画素回路３０は、転送トランジスタ３２、リセットトランジスタ３３、および増幅トランジスタ３４を有し、行駆動回路３７によって駆動される。図１３のように構成された画素回路３０は、「３トランジスタ駆動型の画素回路」、「３トランジスタ駆動型のＣＭＯＳイメージセンサ」等と称される。
　行駆動回路３７は、低レベル電圧ＶＬの駆動信号ＳＤＲＮを駆動信号線３１０に印加するためのトランジスタ３９と、高レベル電圧ＶＨの駆動信号ＳＤＲＮを駆動信号線３１０に印加するためのトランジスタ３８とを有する。なお、高レベル電圧ＶＨは、たとえば電源電圧ＶＤＤであり、低レベル電圧ＶＬは、増幅トランジスタ３４をオフの状態に保持する電圧である。
　画素回路３０が３トランジスタ駆動型の場合、行駆動回路３７は、低レベル電圧ＶＬと高レベル電圧ＶＨとの２値の電圧を駆動信号線３１０に印加し、画素回路３０を駆動する。
　行駆動回路３７は、時刻ｔ１から時刻ｔ４の期間、トランジスタ３８のゲートにゲート電圧ＶＬを印加してトランジスタ３８のみをオンの状態に保持し、高レベル電圧ＶＨの駆動信号ＳＤＲＮを駆動信号線３１０に印加する（図１４の（Ａ）参照）。
　光電変換素子３１が電荷の読み出しを開始する前に（時刻ｔ２）、行駆動回路３７は、リセットトランジスタ３３のゲート接続されたリセット信号線ＲＳＴＬにパルス状のリセット信号ＳＲＳＴを印加する（図１４の（Ｂ）参照）。これにより、フローティングディフュージョンＦＤの電位は、高レベル電圧ＶＨにリセットされる。
　時刻ｔ３において、行駆動回路３７は、転送トランジスタ３２のゲートに接続された転送信号線ＴＲＮＬにパルス状の転送信号ＳＴＲＮを印加する（図１４の（Ｃ）参照）。これにより、光電変換素子３１が蓄積した電荷は、フローティングディフュージョンＦＤに転送される。
　このとき、増幅トランジスタ３４は、ゲートにフローティングディフュージョンＦＤの電位が印加され、ドレインに高レベル電圧ＶＨが印加されている。そのため、増幅トランジスタ３４は、フローティングディフュージョンＦＤの電位をソース－ゲート間電圧に応じて増幅し、増幅した電位を電圧信号として垂直信号線３５に出力する。増幅トランジスタ３４による電圧信号の出力は、「電荷の読み出し」、「画素の読み出し」等と称され、時刻ｔ４まで継続される。
　電荷の読み出し後、行駆動回路３７は、時刻ｔ４から時刻ｔ５の期間、トランジスタ３９のみをオンの状態に保持し、低レベル電圧ＶＬの駆動信号ＳＤＲＮを駆動信号線３１０に印加すると共に（図１４の（Ａ）参照）、リセット信号線ＲＳＴＬにパルス状のリセット信号ＳＲＳＴを印加する（図１４の（Ｂ）参照）。
　低レベル電圧ＶＬが増幅トランジスタ３４のゲート（フローティングディフュージョンＦＤ）に印加された後、リセット信号ＳＲＳＴが低レベル電圧ＶＬに戻る。
　これにより、増幅トランジスタ３４は、オフ状態に保持され、画素回路３０は電圧信号の出力が停止された非選択状態となり、ＣＭＯＳイメージセンサ３の１水平期間Ｈの動作が終了する。
　上述したように、電荷の読み出しが実行されると、垂直信号線３５に画素回路３０からの電圧信号が印加され、垂直信号線３５の電位が変化する。
　このとき、非選択状態の画素回路３０が僅かであったとしても、電圧を垂直信号線３５に出力した場合、この電圧信号と読み出し行の画素回路３０が出力した電圧信号とが重畳される。その結果、各画素回路の出力電圧が画素領域全体に亘って影響を与え、シェーディングを初めとする種々のノイズが引き起こされる。
　これらの現象と時刻ｔ４における駆動信号ＳＤＲＮの立ち下がり方との間には、密接な関係がある。駆動信号ＳＤＲＮの立ち下がりが急峻である程（図１４参照）、画素回路３０を構成するトランジスタのｐ型ウェルの電位が激しく揺れ、シェーディング等の現象が引き起こされる。
　そこで、駆動信号ＳＤＲＮを複数の電圧レベルで多値化し、この立ち下がりを緩やかにすることで、シェーディング等の現象を低減させる方法が開示されている（特許文献１，２参照）。
特開２００５－２１７７０４号公報 特開２００５－３１１９３２号公報
　例示した引用文献１，２において、３トランジスタ駆動型における画素回路は、図１３に図示するように、リセットトランジスタ３３のドレインと、増幅トランジスタ３４のドレインとが駆動信号線３１０に共通に接続されている。
　このため、駆動信号線３１０の配線負荷抵抗が大きくなり、駆動信号ＳＤＲＮの減衰や遅延が発生し、画素回路３０を高速駆動させることが困難となる。引用文献１，２は、駆動信号線３１０に印加する駆動信号ＳＤＲＮを多値化しているが、これはパルスの立ち下がりを遅くするためであって、画素の高速な読み出しには不向きである。
　本発明は、シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができる撮像素子およびその制御方法並びにカメラを提供することにある。
　本発明の第１の観点の撮像素子は、マトリクス状に配列された複数の画素回路と、同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路とを有し、上記各々の画素回路は、光電変換によって入射光を電荷に変換する光電変換部と、上記光電変換部の電荷が転送されるノードと、制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続され、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、上記選択駆動回路は、上記出力トランジスタの出力停止期間には、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する基準の電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる。
　好適には、上記複数の電圧レベルは、上記第１の電圧レベルと、上記第２の電圧レベルと、上記出力トランジスタをオフの状態に保持する基準の電圧レベルとなる第３の電圧レベルとを含み、上記選択駆動回路は、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記第１の電圧レベルから上記第２の電圧レベルに移行させ、上記第３の電圧レベルを経て上記第１の電圧レベルに復帰させる。
　好適には、上記選択駆動回路は、上記第２の電圧レベルの選択駆動信号を他の電圧レベルの選択駆動信号よりも短い期間、上記選択駆動線に印加する。
　好適には、上記選択駆動回路は、第５の接続端子に上記第２または第３の電圧レベルのうち、いずれかの電圧レベルの電圧が印加され、当該第５の接続端子に印加された電圧レベルの電圧を上記選択駆動線に出力するトランジスタと、上記トランジスタと同極性であり、当該選択駆動回路内の短絡を防止する短絡防止トランジスタとを有し、上記短絡防止トランジスタは、第７の接続端子が上記トランジスタの第６の接続端子に接続され、第８の接続端子が上記選択駆動線に接続されている。
　好適には、上記選択駆動回路は、上記選択駆動線の両端に上記選択駆動信号を印加する。
　本発明の第２の観点の撮像素子の制御方法は、複数の異なる電圧レベルの選択駆動信号を、同一方向に配列された複数の画素回路に共通に接続された選択駆動線に選択的に印加し、当該複数の画素回路の選択および駆動を行い、当該選択した複数の画素回路が、光電変換によって入射光を電荷に変換し、当該電荷量に応じた電圧を出力信号として出力信号線に出力する第１のステップと、上記複数の画素回路の上記出力信号を上記複数の画素回路の電荷読みだし後に所定期間停止する第２のステップとを有し、上記第１のステップにおいては、光電変換部で光電変換された電荷をノードに転送し、第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続された制御トランジスタが、出力トランジスタの制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位をリセットし、上記制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が上記出力信号線に接続された上記出力トランジスタが、上記制御トランジスタの制御によって、上記ノードの電位を増幅し、当該増幅した電圧を上記出力信号として上記出力信号線に出力し、上記第２のステップにおいては、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる。
　本発明の第３の観点のカメラは、撮像素子と、上記撮像素子の画素領域に入射光を導く光学系と、上記撮像素子が出力した出力信号を処理する信号処理部とを有し、上記撮像素子は、マトリクス状に配列された複数の画素回路と、同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路とを有し、上記各々の画素回路は、光電変換によって入射光を電荷に変換する光電変換部と、上記光電変換部の電荷が転送されるノードと、制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続され、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、上記選択駆動回路は、上記出力トランジスタの出力停止期間には、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する基準の電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる。
　本発明によれば、制御端子がノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続された出力トランジスタは、ノードの電位を増幅し、増幅した電圧を出力信号として出力信号線に出力する。
　第３の接続端子がノードに接続され、第４の接続端子が選択駆動信号が印加される選択駆動線に接続された制御トランジスタは、ノードの電位を電圧レベルに応じた電位に設定し、ノードの電位のリセットおよび出力トランジスタの出力を制御する。
　選択駆動回路は、複数の異なる電圧レベルの選択駆動信号を、同一方向に配列された複数の画素回路に共通に接続された選択駆動線に選択的に印加し、出力トランジスタの出力停止期間には、選択駆動線に印加する電圧レベルを、第１の電圧レベルから第２の電圧レベルに移行させ、第２の電圧レベルから第１の電圧レベルまで段階的に復帰させる。
　本発明によれば、シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができる。
図１は、第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。 図２は、第１実施形態に係る画素回路および行駆動回路の構成例を示す等価回路図である。 図３は、第１実施形態に係る行駆動回路の動作例を示すタイミングチャートである。 図４は、第１実施形態に係る駆動回路の変形例を示す等価回路図である。 図５は、図４の各レベルトランジスタの断面模式図である。 図６は、図４に示す行駆動回路の動作例を示すタイミングチャートである。 図７は、第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。 図８は、第１実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。 図９は、第１実施形態に係るＣＭＯＳイメージセンサのシミュレーション結果を示す図である。 図１０は、一般的なＣＭＯＳイメージセンサのシミュレーション結果を示す図である。 図１１は、第２実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。 図１２は、本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。 図１３は、一般的なＣＭＯＳイメージセンサの構成例を示す主要部の等価回路図である。 図１４は、図１３に図示するＣＭＯＳイメージセンサのタイミングチャートである。
　以下、本発明の実施形態を図面に関連付けて説明する。
　（第１実施形態）
　図１は、第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。図１には、ＣＭＯＳイメージセンサ１の主要部のみが図示されている。
　図１に図示するように、ＣＭＯＳイメージセンサ（ＣＭＯＳ）１は、複数の画素部１０、画素回路１１、行駆動回路（ＤＲＶ）１２、水平転送回路１３、およびタイミングジェネレータ１４を有する。
　なお、本発明の撮像素子はＣＭＯＳイメージセンサ１に対応し、本発明の画素領域は画素部１０に対応し、本発明の選択駆動回路は行駆動回路１２に対応する。
　画素部１０は、入射光を受光する画素領域であって、ｎ（行方向）×ｍ（列方向）個の画素回路１１がマトリクス状に配列されている。ｎおよびｍは、正の整数であって、ｎおよびｍの最大値は、たとえば２０４８である。
　各画素回路１１は、３トランジスタ駆動型の画素回路である。各画素回路１１は、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応したカラーフィルタが被され、たとえばベイヤ型の配列形態をもって配列されている。同一行の画素回路１１には、駆動信号線ＤＲＮＬ（ｎ）、リセット信号線ＲＳＴＬ（ｎ）、および転送信号線ＴＲＮＬ（ｎ）が共通に接続されている。
　各画素回路１１は、入射光を光電変換によって電荷（電子）に変換し、その電荷量に応じた電圧信号を垂直信号線ＶＳＬ（ｍ）に出力する。
　なお、本発明の選択駆動線は、駆動信号線ＤＲＮＬ（ｎ）に対応し、本発明の出力信号線は、垂直信号線ＶＳＬ（ｍ）に対応し、本発明の出力信号は、デジタル信号に対応している。
　行駆動回路１２は、走査する行を選択し、同一行の画素回路１１を駆動する。具体的には、行駆動回路１２は、駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加し、リセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に印加し、転送信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｎ）に印加する。
　水平転送回路１３は、たとえば、列毎に設けられたカラム回路１３１、列毎の垂直信号線ＶＳＬ（ｍ）を選択するためのスイッチ１３２，水平転送信号線ＨＳＣＮＬで構成されている。
　水平転送回路１３は、列ごとのスイッチ１３２を開閉して垂直信号線ＶＳＬ（ｍ）を順次選択し、選択した列の画素回路１１から電荷（電圧信号）を読み出す。このとき、カラム回路１３１は、垂直信号線（ｍ）に印加されたアナログの電圧信号をデジタル信号化し、リセットレベルと信号レベルでのＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理を行った後、このデジタル信号を水平転送信号線ＨＳＣＮＬに出力する。その後、水平転送回路１３は、ＣＤＳ処理されたデジタル信号を出力信号ＳＩＧとしてＣＭＯＳイメージセンサ１外部の信号処理装置に出力する。
　タイミングジェネレータ１４は、行駆動回路１２や水平転送回路１３、ＣＭＯＳイメージセンサ１を構成する回路等にクロックを供給する。
　次に、画素回路１１および行駆動回路１２を図２に関連付けて説明する。
　図２は、第１実施形態に係る画素回路および行駆動回路の構成例を示す等価回路図である。図２には、画素部１０の第ｎ行、第ｍ列目に配列された画素回路１１が図示され、行駆動回路１２の主要部のみが図示されている。
　初めに、画素回路１１の回路構成例について説明する。
　図２に図示するように、画素部１０の画素回路１１は、光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、およびフローティングディフュージョンＦＤを有する。この画素回路１１は、３トランジスタ駆動型の画素回路である。
　なお、本発明の出力トランジスタは増幅トランジスタ１１４に対応し、本発明の制御トランジスタはリセットトランジスタ１１３に対応し、本発明のノードはフローティングディフュージョンＦＤに対応している。本発明の所定の電圧源は増幅トランジスタ１１４のドレインに接続された電源電圧ＶＤＤが対応する。
　光電変換素子１１１は、たとえばフォトダイオードである。光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（本実施形態においては電子）に光電変換し、その電荷を蓄積する。光電変換素子１１１が電荷を蓄積することを「画素回路が電荷を蓄積する」と称され、光電変換素子１１１が電荷を蓄積する期間を電荷蓄積期間という。
　画素回路１１の各トランジスタには、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一例として採用され、各トランジスタは、次のような接続形態を取っている。
　転送トランジスタ１１２は、ソースが光電変換素子１１１のカソード側に接続され、ドレインがフローティングディフュージョンＦＤに接続され、ゲートが転送信号線ＴＲＮＬ（ｎ）に接続されている。
　フローティングディフュージョンＦＤには、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。
　リセットトランジスタ１１３は、ソース（第３の接続端子）がフローティングディフュージョンＦＤに接続され、ドレイン（第４の接続端子）が駆動信号線ＤＲＮＬ（ｎ）に接続され、ゲートがリセット信号線ＲＳＴＬ（ｎ）に接続されている。
　増幅トランジスタ１１４は、ソース（第２の接続端子）が垂直信号線ＶＳＬ（ｍ）に接続され、ドレイン（第１の接続端子）が電源電圧ＶＤＤに接続され、ゲートがフローティングディフュージョンＦＤに接続されている。この増幅トランジスタ１１４と定電流源回路１５とによって、ソースフォロワ回路が構成されている。
　上述したように、第１実施形態の特徴として、リセットトランジスタ１１３のドレインと、増幅トランジスタ１１４のドレインとには、異なる電圧供給源から電圧が印加される。
　各画素回路１１は、フローティングディフュージョンＦＤの電位を駆動信号線ＤＲＮＬ（ｎ）の電位（高電圧レベルＶＨ）に設定するための「リセット」を行う。
　その後、光電変換素子１１１が蓄積した電荷はフローティングディフュージョンＦＤに転送され、この電荷の読み出しが行われる。
　次に、行駆動回路１２の主要部の回路構成例について説明する。
　行駆動回路１２は、レベルトランジスタ１２１～１２３を行毎に有する。図２には、レベルトランジスタ１２１～１２３で構成される第ｎ行目の回路部分のみが図示されている。
　レベルトランジスタ１２１および１２２には、ｎチャネルのＭＯＳＦＥＴが一例として採用され、レベルトランジスタ１２３には、ｐチャネルのＭＯＳＦＥＴが一例として採用されている。
　レベルトランジスタ１２１は、ソースが最低レベル電圧ＶＬＬの電圧源に接続され、ドレインがノードＮＤ１に接続されている。
　レベルトランジスタ１２２および１２３は、互いのドレインがノードＮＤ２にて共通に接続されている。レベルトランジスタ１２２のソースは、低レベル電圧ＶＬの電圧源に接続され、レベルトランジスタ１２３のソースは、高レベル電圧ＶＨの電圧源に接続されている。
　ノードＮＤ１およびノードＮＤ２は、駆動信号線ＤＲＮＬ（ｎ）に共通に接続されている。
　高レベル電圧ＶＨは、たとえば電源電圧ＶＤＤである。最低レベル電圧ＶＬＬは、低レベル電圧ＶＬよりも低い電圧であって（ＶＬ＞ＶＬＬ）、たとえば接地電位ＧＮＤである。
　低レベル電圧ＶＬは、高レベル電圧ＶＨよりも低く、最低レベル電圧ＶＬＬよりも高い電圧である（ＶＨ＞ＶＬ＞ＶＬＬ）。具体的には、低レベル電圧ＶＬは、その電圧が増幅トランジスタ１１４のゲートに印加されたときに、増幅トランジスタ１１４をオフの状態に保持可能な基準となる電圧（たとえば０．６Ｖ）である。
　なお、本発明の第１の電圧レベルは高レベル電圧ＶＨに対応し、本発明の第２の電圧レベルは最低レベル電圧ＶＬＬに対応し、本発明の第３の電圧レベルは低レベル電圧ＶＬに対応する。
　上述した構成の行駆動回路１２は、高レベル電圧ＶＨ、低レベル電圧ＶＬ、および最低レベル電圧ＶＬＬという、３値の電圧レベルの駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に選択的に印加する。この行駆動回路１２の動作を図３に関連づけて説明する。
　図３は、第１実施形態に係る行駆動回路の動作例を示すタイミングチャートである。
　図３の（Ａ）は駆動信号ＳＤＲＮを示す。図３の（Ｂ）はレベルトランジスタ１２１のゲートに印加されるゲート電圧ＶＧＮ１を示し、図３の（Ｃ）はレベルトランジスタ１２２のゲートに印加されるゲート電圧ＶＧＮ２を示し、図３の（Ｄ）はレベルトランジスタ１２３のゲートに印加されるゲート電圧ＶＧＰを示している。
　行駆動回路１２は、図３の（Ａ）に示す駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加するため、以下の動作を行う。
　第ｎ行目の画素回路１１の選択期間ＴＳにおいては、リセットトランジスタ１１３を作動させ、増幅トランジスタ１１４の出力を制御するため、行駆動回路１２は、駆動信号線ＤＲＮＬ（ｎ）に高レベル電圧ＶＨの駆動信号ＳＤＲＮを印加する。
　なお、選択期間ＴＳは、画素回路１１が電荷の読み出しを完了するまでの期間である。
　このとき、行駆動回路１２は、レベルトランジスタ１２３のゲートのみに低レベル電圧ＶＬを印加する（図３の（Ｄ）参照）。ゲート電圧ＶＧＰが低レベル電圧ＶＬであるため、レベルトランジスタ１２３は、選択期間ＴＳにおいてオンの状態に保持され、駆動信号線ＤＲＮＬ（ｎ）には、高レベル電圧ＶＨの駆動信号ＳＤＲＮが印加される。
　一方、画素回路１１の非選択設定期間ＴＮにおいては、行駆動回路１２は、増幅トランジスタ１１４の出力を停止させるため、駆動信号線ＤＲＮＬ（ｎ）に低レベル電圧ＶＬの駆動信号ＳＤＲＮを印加する。
　ただし、非選択設定期間ＴＮの開始時に、行駆動回路１２は、駆動信号ＳＤＲＮの電圧レベルを高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に下げる。
　なお、非選択設定期間ＴＮは、増幅トランジスタ１１４が電圧信号の垂直信号線ＶＳＬ（ｍ）への出力を停止するために、行駆動回路１２が低レベル電圧ＶＬを駆動信号線ＤＲＮＬ（ｎ）に印加するための期間である。
　詳細には、このとき、行駆動回路１２は、レベルトランジスタ１２３のゲートに高レベル電圧ＶＨを印加する（図３の（Ｄ）参照）。ゲート電圧ＶＧＰが高レベル電圧ＶＨであるため、レベルトランジスタ１２３は、非選択設定期間ＴＮにおいてオフの状態に保持される。
　非選択設定期間ＴＮの開始時に、行駆動回路１２は、レベルトランジスタ１２１のゲートに短パルス状（パルス幅Ｔ１）の高レベル電圧ＶＨを印加する（図３の（Ｂ）参照）。なお、この間、レベルトランジスタ１２２はオフの状態に保持されている。
　ゲート電圧ＶＧＮ１が高レベル電圧ＶＨであるため、レベルトランジスタ１２１のみが、オンの状態に保持され、駆動信号線ＤＲＮＬ（ｎ）には、最低レベル電圧ＶＬＬの駆動信号ＳＤＲＮが印加される。
　その結果、図３の（Ａ）に図示するように、駆動信号ＳＤＲＮは、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に立ち下がる。
　次の選択期間ＴＳの開始時は、駆動信号ＳＤＲＮを最低レベル電圧ＶＬＬから高レベル電圧ＶＨに立ち上げる必要がある。このとき、行駆動回路１２は、最低レベル電圧ＶＬＬの駆動信号ＳＤＲＮから高レベル電圧ＶＨの駆動信号ＳＤＲＮまで段階的に復帰させる。
　具体的には、行駆動回路１２は、レベルトランジスタ１２１のゲートに短パルス状の高レベル電圧ＶＨを印加した後、レベルトランジスタ１２２のゲートに高レベル電圧ＶＨを非選択設定期間ＴＮの終了時まで期間Ｔ２、印加する（図３の（Ｃ）参照）。無論、パルス幅Ｔ１は、期間Ｔ２よりも極めて短い（Ｔ２＞＞Ｔ１）。
　ゲート電圧ＶＧＮ２が高レベル電圧ＶＨであるため、レベルトランジスタ１２２のみが、オンの状態に保持され、駆動信号線ＤＲＮＬ（ｎ）には、低レベル電圧ＶＬの駆動信号ＳＤＲＮが印加される。
　その結果、図３の（Ａ）に図示するように、駆動信号ＳＤＲＮは、最低レベル電圧ＶＬＬから増幅トランジスタ１１４をオフ状態にするための低レベル電圧ＶＬを経て高レベル電圧ＶＨまでゆっくりと復帰している。非選択設定期間ＴＮの開始時おける駆動信号ＳＤＲＮの急速な立ち下がり時の電圧（最低レベル電圧ＶＬＬ）は、低レベル電圧ＶＬを超過したアンダーシュートであるものと捉えることができる。
　上述したように、非選択設定期間ＴＮにおいて、行駆動回路１２が、駆動信号ＳＤＲＮを高レベル電圧ＶＨから急速に最低レベル電圧ＶＬＬに立ち下げ、最低レベル電圧ＶＬＬから低レベル電圧ＶＬを経てゆっくりと元の高レベル電圧ＶＨに復帰させることで、非選択設定期間ＴＮが短縮され、画素回路１１の高速駆動化を図ることができる。
　（行駆動回路１２の変形例）
　行駆動回路１２では、駆動信号ＳＤＲＮの立ち下がり時に、レベルトランジスタ１２１がオンの状態に、レベルトランジスタ１２２がオフの状態に保持されている（図３の期間Ｔ１）。
　このとき、低レベル電圧ＶＬは、最低レベル電圧ＶＬＬよりも高い（ＶＬ＞ＶＬＬ）ため、これらの２つの電位差によっては、レベルトランジスタ１２２の寄生ダイオードによって、行駆動回路１２内で短絡が発生する場合がある。
　上述のような短絡を防止するため、本変形例の行駆動回路１２ａは、図４に図示する構成を採っている。
　図４は、第１実施形態に係る駆動回路の変形例を示す等価回路図である。図４には、第ｎ行目の回路部分のみが図示されている。
　図４に図示するように、行駆動回路１２ａは、レベルトランジスタ１２１～１２３に加え、レベルトランジスタ１２４を有する。このレベルトランジスタ１２４には、ｎチャネルのＭＯＳＦＥＴが一例として採用されている。
　レベルトランジスタ１２４は、ノードＮＤ２とレベルトランジスタ１２２との間に配置されている。詳細には、レベルトランジスタ１２４は、ソースがレベルトランジスタ１２２のドレインに接続され、ドレインがノードＮＤ２に接続されている。
　なお、本発明の第１のトランジスタは、レベルトランジスタ１２２に対応し、本発明の第２のトランジスタは、レベルトランジスタ１２４に対応している。
　図５は、図４の各レベルトランジスタの断面模式図である。ただし、図５には、レベルトランジスタ１２３の図示が省略されている。
　図５において、Ｓ１２１，Ｓ１２２，およびＳ１２４は、各レベルトランジスタ１２１，１２２，および１２４のソース電極を示す符号である。Ｄ１２１，Ｄ１２２，およびＤ１２４は、各レベルトランジスタ１２１，１２２，および１２４のドレイン電極を示す符号である。Ｇ１２１，Ｇ１２２，およびＧ１２４は、各レベルトランジスタ１２１，１２２，および１２４のゲート配線を示す符号である。
　図５に図示するように、レベルトランジスタ１２１のサブストレートＳＢ１２１には、最低レベル電圧ＶＬＬの電圧源が接続されている。レベルトランジスタ１２２のサブストレートＳＢ１２２には、低レベル電圧ＶＬの電圧源が接続されている。レベルトランジスタ１２４のサブストレートＳＢ１２４には、最低レベル電圧ＶＬＯＷの電圧源が接続されている。
　この最低レベル電圧ＶＬＯＷは、最低レベル電圧ＶＬＬと同一電圧、もしくは最低レベル電圧ＶＬＬよりも低い電圧である（ＶＬＬ≧ＶＬＯＷ）。ＶＬＯＷは、負の電圧（たとえば－１Ｖ）であってもよく、本変形例においては、最低レベル電圧ＶＬＬと同一の接地電位ＧＮＤであるものとする。
　レベルトランジスタ１２４を図５に図示するように配置しない場合、駆動信号ＳＤＲＮの立ち下がり時に、寄生ダイオードによる電流（レベルトランジスタ１２２のｐ型ウェル層とドレイン層との間に流れる電流）が発生し、回路内部で短絡が発生する場合がある。
　しかし、レベルトランジスタ１２４をノードＮＤ２とレベルトランジスタ１２２との間に配置することによって、寄生ダイオードによる電流の発生を抑制し、回路内短絡を防止することができる。
　次に、図４に図示する行駆動回路１２ａの動作について説明する。
　図６は、図４に示す行駆動回路の動作例を示すタイミングチャートである。
　なお、図６の（Ｄ）はレベルトランジスタ１２４のゲートに印加されるゲート電圧ＶＧＮ３を示し、図６の（Ｅ）はレベルトランジスタ１２３のゲートに印加されるゲート電圧ＶＧＰを示している。
　図６の（Ａ）～（Ｃ）に図示する、駆動信号ＳＤＲＮ、レベルトランジスタ１２１のゲートに印加されるゲート電圧ＶＧＮ１、およびレベルトランジスタ１２２のゲートに印加されるゲート電圧ＶＧＮ２は、図３の（Ａ）～（Ｃ）に図示する行駆動回路１２のものと同一である。
　図６の（Ｃ），（Ｄ）に図示するように、行駆動回路１２ａは、ゲート電圧ＶＧＮ３をゲート電圧ＶＧＮ２に連動させて、レベルトランジスタ１２４のゲートに印加する。すなわち、ゲート電圧ＶＧＮ２が高レベル電圧ＶＨのとき、ゲート電圧ＶＧＮ３も高レベル電圧ＶＨである。ゲート電圧ＶＧＮ２が低レベル電圧ＶＬのとき、ゲート電圧ＶＧＮ３は低レベル電圧ＶＬＯＷ（低レベル電圧ＶＬでもよい）である。
　以後の実施形態では、図４に図示する回路構成の行駆動回路１２ａを採用したＣＭＯＳイメージセンサ１について説明する。
　図７を参照しながら、第ｎ行、第ｍ列目の画素回路１１の動作を中心とした、ＣＭＯＳイメージセンサの動作について説明する。
　図７は、第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。図７の（Ａ）は駆動信号ＳＤＲＮを示し、図７の（Ｂ）はリセット信号ＳＲＳＴを示し、図７の（Ｃ）は転送信号ＳＴＲＮを示している。
　選択期間ＴＳ（時刻ｔ１～ｔ４）において、行駆動回路１２ａは、高レベル電圧ＶＨの駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加する（図７の（Ａ）参照）。
　時刻ｔ２において、行駆動回路１２ａは、リセットトランジスタ１１３のリセット信号線ＲＳＴＬにパルス状（高レベル電圧ＶＨ）のリセット信号ＳＲＳＴを印加する（図７の（Ｂ）参照）。
　このパルス幅の期間、リセットトランジスタ１１３は、オンの状態に保持される。これにより、フローティングディフュージョンＦＤの電位は、高レベル電圧ＶＨにリセットされる。
　時刻ｔ３において、行駆動回路１２ａは、転送トランジスタ１１２の転送信号線ＴＲＮＬ（ｎ）にパルス状（高レベル電圧ＶＨ）の転送信号ＳＴＲＮを印加する（図７の（Ｃ）参照）。
　このパルス幅の期間、転送トランジスタ１１２は、オンの状態に保持される。これにより、光電変換素子１１１が電荷蓄積期間に蓄積した電荷は、フローティングディフュージョンＦＤに転送される。
　光電変換素子１１１からフローティングディフュージョンＦＤに電荷が転送されたことにより、フローティングディフュージョンＦＤの電位は電荷量に応じて変動し、この電位は増幅トランジスタ１１４のゲートに印加される。そして、増幅トランジスタ１１４のドレインに電源電圧ＶＤＤが印加されていることから、転送トランジスタ１１２は、フローティングディフュージョンＦＤの電位をゲート－ソース間電圧に応じて増幅し、増幅した電位を垂直信号線ＶＳＬ（ｍ）に出力する。
　水平転送回路１３は、第ｍ列目のスイッチ１３２を開閉して垂直信号線ＶＳＬ（ｍ）を選択し、選択した列の画素回路１１から信号を読み出す。このとき、カラム回路１３１は、垂直信号線（ｍ）に印加されたアナログの電圧信号をディジタル化し、このデジタル信号を水平転送信号線ＨＳＣＮＬに出力する。
　その後、水平転送回路１３は、ＣＤＳ処理されたデジタル信号を出力信号ＳＩＧとしてＣＭＯＳイメージセンサ１外部の信号処理装置に出力する。
　電荷の読み出しの終了後、画素回路１１を非選択状態にするため、行駆動回路１２ａは、増幅トランジスタ３４の出力を停止させる。
　詳細には、非選択設定期間ＴＮ（時刻ｔ４～ｔ６）において、行駆動回路１２ａは、リセットトランジスタ１１３のリセット信号線ＲＳＴＬにパルス状（高レベル電圧ＶＨ）のリセット信号ＳＲＳＴを印加する（図７の（Ｂ）参照）。
　非選択設定期間ＴＮの開始時に、行駆動回路１２ａは、駆動信号線ＤＲＮＬ（ｎ）に短パルス状（図３のパルス幅Ｔ１）の最低レベル電圧ＶＬＬの駆動信号ＳＤＲＮを時刻ｔ４から時刻ｔ５まで印加する。これにより、駆動信号ＳＤＲＮの電圧レベルは、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に下がる。
　次に、行駆動回路１２ａは、駆動信号線ＤＲＮＬ（ｎ）に低レベル電圧ＶＬの駆動信号ＳＤＲＮを時刻ｔ５から時刻ｔ６まで印加する。
　その結果、フローティングディフュージョンＦＤの電位は、低レベル電圧ＶＬに設定される。
　これにより、増幅トランジスタ１１４のゲートには、低レベル電圧ＶＬが印加される。次の行の選択期間ＴＳが開始すると、増幅トランジスタ１１４のドレインには電源電圧ＶＤＤが印加され、垂直信号線ＶＳＬ（ｍ）には、他の行の画素回路１１からの電荷の読み出しによって、電圧信号（この電圧信号は、低レベル電圧ＶＬより高い）が印加されている。したがって、他の行が選択されている期間、増幅トランジスタ１１４はオフの状態に保持される。
　上述したように、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を高レベル電圧ＶＨ、低レベル電圧ＶＬ、あるいは最低レベル電圧ＶＬＬに設定し、増幅トランジスタ１１４の出力を制御する。
　増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電位を増幅し、増幅した電位を電圧信号として垂直信号線ＶＳＬ（ｍ）に出力する。
　以上で、１水平期間ＨのＣＭＯＳイメージセンサ１の動作が完了する。
　第１実施形態によれば、３トランジスタ駆動型の画素回路１１において、リセットトランジスタ１１３のドレインが駆動信号線ＤＲＮＬ（ｎ）に接続され、増幅トランジスタ１１４のドレインが電源電圧ＶＤＤに接続されている。
　行駆動回路１２ａは、画素回路１１の非選択設定期間ＴＮにおいて、駆動信号線ＤＲＮＬ（ｎ）に印加する電圧レベルを、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に切り替え、最低レベル電圧ＶＬＬから低レベル電圧ＶＬを経て、元の高レベル電圧ＶＨへ段階的に復帰させる。
　このことから、３トランジスタ駆動型の画素回路を高速駆動させ、高フレームレートで画素の読み出しを行うことができる。この点について、図８～図１０を参照しながら説明する。
　図８は、第１実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。ただし、図８には、第ｎ行目の画素回路１１が図示され、リセット信号線ＲＳＴＬ等が適宜省略されて図示されている。図８に示す符号１２（ｎ）ａは、行駆動回路１２ａの第ｎ行目の回路部分を示す（図４参照）。
　第ｎ行において、行駆動回路１２ａ（ｎ）から最も離れた第１列目の画素回路１１（Ｌ）と、行駆動回路１２ａ（ｎ）から最も近い最終列目の画素回路１１（Ｒ）とが共通に接続された駆動信号線ＤＲＮＬ（ｎ）には、配線抵抗Ｒおよび寄生容量Ｃが存在する。
　したがって、駆動信号ＳＤＲＮは、画素回路１１（Ｒ）から画素回路１１（Ｌ）に到達するまでに、配線抵抗Ｒによって減衰し、寄生容量Ｃによって遅延する。コンピュータシミュレーションによる駆動信号ＳＤＲＮの伝搬の様子を図９に関連付けて説明する。
　図９は、第１実施形態に係るＣＭＯＳイメージセンサのシミュレーション結果を示す図である。
　図９の（Ａ）は、駆動信号ＳＤＲＮ（図７の（Ａ）参照）が画素回路１１（Ｌ）に（図８参照）伝搬されたときの駆動信号ＳＤＲＮ（Ｌ）の波形である。図９の（Ｂ）は、駆動信号ＳＤＲＮが画素回路１１（Ｒ）に（図８参照）伝搬したときの駆動信号ＳＤＲＮ（Ｒ）の波形である。
　図９の（Ｃ）は、ゲート電圧ＶＧＮ１を示し（図６の（Ｂ）参照）、図９の（Ｄ）は、ゲート電圧ＶＧＮ２を示し（図６の（Ｃ）参照）、図９の（Ｅ）は、ゲート電圧ＶＧＮ３（図６の（Ｄ）参照）を示し、図９の（Ｆ）は、ゲート電圧ＶＧＰを示す（図６の（Ｅ）参照）。
　なお、図９の横軸は時間（ｓ）を示し、縦軸は駆動信号ＳＤＲＮの電圧（Ｖ）を示す。ゲート電圧ＶＧＮ２は、時刻ｔ５よりも若干早く、低レベル電圧ＬＬから高レベル電圧ＶＨに立ち上がっている。ゲート電圧ＶＧＮ３についても同様である。
　行駆動回路１２ａに最も近い画素回路１１（Ｒ）では、リセットトランジスタ１１３のドレインに図９の（Ｂ）には、図示するような波形の駆動信号ＳＤＲＮ（Ｒ）が印加される。この駆動信号ＳＤＲＮ（Ｒ）は、時刻ｔ４において、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に立ち下がっている。
　パルス幅Ｔ１のゲート電圧ＶＧＮ１がレベルトランジスタ１２１のゲートに印加される期間では（図９の（Ｃ）参照）、駆動信号ＳＤＲＮ（Ｒ）は、最低レベル電圧ＶＬＬに略一定に保持されている（図９の（Ｂ）参照）。すなわち、駆動信号ＳＤＲＮ（Ｒ）は、低レベル電圧ＶＬよりも低い最低レベル電圧ＶＬＬにアンダーシュート（超過）している。
　駆動信号ＳＤＲＮが、行駆動回路１２ａから最も遠い位置の画素回路１１（Ｌ）に伝搬された時、リセットトランジスタ１１３のドレインには、図９の（Ａ）に図示するような波形の駆動信号ＳＤＲＮ（Ｌ）が印加される。
　駆動信号ＳＤＲＮは、配線抵抗Ｒによって減衰しているため、最低レベル電圧ＶＬＬにアンダーシュートしておらず、駆動信号ＳＤＲＮ（Ｌ）の立ち下がりは、駆動信号ＳＤＲＮ（Ｒ）のものと比較して非常に滑らかである。寄生容量Ｃによる遅延により、駆動信号ＳＤＲＮ（Ｌ）は、時刻ｔ５において高レベル電圧ＶＨから低レベル電圧ＶＬに達する。
　よって、非選択設定期間ＴＮ中に、ｎ行目の画素回路１１の増幅トランジスタ１１４のゲートに低レベル電圧ＶＬを印加することで、非選択行にすることができる。
　このように、駆動信号線ＤＲＮＬ（ｎ）の配線抵抗Ｒおよび寄生容量Ｃを考慮し、行駆動回路１２ａは、アンダーシュートした駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加し、駆動信号ＳＤＲＮの立ち下がり時間を高速化する。
　図１３に図示する一般的なＣＭＯＳイメージセンサ３の場合、駆動信号ＳＤＲＮは図１０に図示するように伝搬される。
　図１０は、一般的なＣＭＯＳイメージセンサのシミュレーション結果を示す図である。
　図１０の（Ａ）は、駆動信号ＳＤＲＮ（図１４の（Ａ）参照）が画素回路３０（Ｌ）に（図１３参照）伝搬されたときの駆動信号ＳＤＲＮ（Ｌ）の波形である。図１０の（Ｂ）は、駆動信号ＳＤＲＮが画素回路３０（Ｒ）に伝搬したときの駆動信号ＳＤＲＮ（Ｒ）の波形である。
　図１０の（Ｃ）は、トランジスタ３９のゲートに印加されるゲート電圧ＶＧＮを示し、図１０の（Ｄ）は、トランジスタ３８のゲートに印加されるゲート電圧ＶＧＰを示す。
　行駆動回路３７から最も離れた第１列目の画素回路３０（Ｌ）と、行駆動回路３７から最も近い最終列目の画素回路３０（Ｒ）とが共通に接続された駆動信号線３１０には、配線抵抗Ｒおよび寄生容量Ｃが存在するものとする。
　一般的なＣＭＯＳイメージセンサ３の場合、非選択設定期間ＴＮにおいて、駆動信号ＳＤＲＮ（Ｌ）、（Ｒ）が共に低レベル電圧ＶＬに集束するためには（図１０の（Ａ）、（Ｂ）参照）、図９に図示する駆動信号ＳＤＲＮ（Ｌ）、（Ｒ）よりも０．１μｓ程度の余分な時間が必要となる。
　非選択設定期間ＴＮを短縮することは、３トランジスタ駆動型の画素回路における高速駆動化には必須である。上述したように、第１実施形態に係るＣＭＯＳイメージセンサによれば、非選択設定期間ＴＮを従来のものよりも大幅に短縮し、画素回路を高速に駆動することができるだけでなく、高フレームレートで画素の読み出しを行うことができる。
　上述したように、駆動信号ＳＤＲＮの立ち下がりが急峻であるにも拘わらず、画素回路１１を構成するトランジスタのｐ型ウェルの電位の揺れを低減させ、シェーディングを抑えることができる。この点について、再び図１３を参照しながら説明する。
　一般的な３トランジスタ駆動型のＣＭＯＳイメージセンサ３において、画素回路３０から垂直信号線３５に流れる電流経路には、次のような２つの経路が存在する。
　第１の電流経路Ｉ１は、駆動信号線３１０からリセットトランジスタ３３を介し、フローティングディフュージョンＦＤを経由した垂直信号線３５までの経路である（図１３の破線矢印参照）
　第２の電流経路Ｉ２は、駆動信号線３１０から増幅トランジスタ３４を介した垂直信号線３５までの経路である（図１３の破線矢印参照）
　２つの電流経路は、リセットトランジスタ３３のドレインと、増幅トランジスタ３４のドレインとが駆動信号線３１０に共通に接続されているため発生する。その上、第２の電流経路Ｉ２のインピーダンスは、第１の電流経路Ｉ１のものよりも低いため、駆動信号ＳＤＲＮの能力として大きなバッファが必要となる。これにより、画素回路３０を構成するトランジスタのｐ型ウェルの電位が激しく揺れる。
　しかし、第１実施形態によれば、リセットトランジスタ１１３のドレインが、駆動信号線ＤＲＮＬ（ｎ）に接続され、増幅トランジスタ１１４のドレインが、電源電圧ＶＤＤに接続されているため、第２の電流経路Ｉ２は存在せず、上述したｐ型ウェルの電位の揺れを低減することができる。
　したがって、駆動信号ＳＤＲＮの立ち下がりが急峻であっても、シェーディングを低減させることができる。
　なお、駆動信号線ＤＲＮＬ（ｎ）に印加する高レベル電圧ＶＨは、増幅トランジスタ１１４のドレインに接続された電源電圧ＶＤＤと同じである必要はない。低消費電力化のために、高レベル電圧ＶＨを電源電圧ＶＤＤよりも低い電圧に設定することもできる（ＶＤＤ＞ＶＨ＞ＶＬ）。逆に、電源電圧ＶＤＤを高レベル電圧ＶＨよりも低い電圧に設定することもできる（ＶＨ＞ＶＤＤ＞ＶＬ）。
　高レベル電圧ＶＨを高電圧に設定することで、飽和信号量を増やすためにフローティングディフュージョンＦＤを高電圧でリセットすることができる。４値以上の電圧レベルを設け、非選択設定期間ＴＮにおいて、駆動信号ＳＤＲＮを最低レベル電圧ＶＬＬから高レベル電圧ＶＨに段階的に復帰させることもできる。
　たとえば、４値の電圧レベルを設ける場合、低レベル電圧ＶＬより高く、高レベル電圧ＶＨよりも低い第４の電圧レベルを設け、駆動信号ＳＤＲＮが最低レベル電圧ＶＬＬから高レベル電圧ＶＨに復帰する際に、低レベル電圧ＶＬ、第４の電圧レベルを経て高レベル電圧ＶＨに復帰することもできる。
（第２実施形態）
　第１実施形態では、駆動信号ＳＤＲＮが、駆動信号線ＤＲＮＬ（ｎ）の一端に印加される（図８参照）のに対し、第２実施形態では、駆動信号ＳＤＲＮが、駆動信号線ＤＲＮＬ（ｎ）の両端に印加される。
　図１１は、第２実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。ただし、図１１には、第ｎ行目の画素回路１１が図示され、リセット信号線ＲＳＴＬ等が適宜省略されて図示されている。図１１示す符号１２ａ－１（ｎ）、１２ａ－２（ｎ）は、行駆動回路１２ａ－１、１２ａ－２の第ｎ行目の回路部分を示す。
　図１１に図示するように、図４と同様の回路構成の行駆動回路１２ａ－１、１２ａ－２が画素部１０の両側に配置されている。駆動信号線ＤＲＮＬ（ｎ）の一端には、行駆動回路１２ａ－１（ｎ）が接続され、駆動信号線ＤＲＮＬ（ｎ）の他端には、行駆動回路１２ａ－２（ｎ）が接続されている。
　行駆動回路１２ａ－１、１２ａ－２は、図６の（Ａ）に図示するタイミングで、駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に同時に印加する。
　駆動信号線ＤＲＮＬ（ｎ）に接続された画素回路１１のうち、中央に配置された画素回路１１では、駆動信号線ＤＲＮＬ（ｎ）の両端から駆動信号ＳＤＲＮが伝達される。このため、第２実施形態に係るＣＭＯＳイメージセンサは、第１実施形態のものよりもより高速に画素回路１１を駆動することができる。
　このような効果を有するＣＭＯＳイメージセンサ１は、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。
　図１２は、本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
　カメラ２は、図１２に示すように、撮像素子としてのＣＭＯＳイメージセンサ１、このＣＭＯＳイメージセンサ１の画素領域（画素部１０）に入射光を導く（被写体像を結像する）光学系、およびＣＭＯＳイメージセンサ１の出力信号ＳＩＧを処理する信号処理回路(ＤＳＰ)２２を有する。光学系は、たとえば入射光（像光）を撮像面上に結像させるレンズ２１で構成されている。
　信号処理回路２２は、ＣＭＯＳイメージセンサ１の出力信号ＳＩＧに対して画像処理を施す。信号処理回路２２で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。信号処理回路２２で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
　上述したように、カメラ等にＣＭＯＳイメージセンサを搭載することで、シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができるカメラを実現することができる。
　１…ＣＭＯＳイメージセンサ、２…カメラ、３…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路、１２…行駆動回路、１３…水平転送回路、１４…タイミングジェネレータ、１５…定電流源回路、２１…レンズ、２２…信号処理回路、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１２１～１２４…レベルトランジスタ、１３１…カラム回路、１３２…スイッチ、ＤＲＮＬ…駆動信号線、ＦＤ…フローティングディフュージョン、ＲＳＴＬ…リセット信号線、ＴＲＮＬ…転送信号線

Claims (7)

  1. 　マトリクス状に配列された複数の画素回路と、
    　同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、
    　複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路と
    　を有し、
    　上記各々の画素回路は、
    　　光電変換によって入射光を電荷に変換する光電変換部と、
    　　上記光電変換部の電荷が転送されるノードと、
    　　制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、
    　　第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動線を介して上記選択駆動信号を印加し、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、
    　上記選択駆動回路は、
    　　上記出力トランジスタは、上記選択駆動線を介して印加する上記選択駆動信号の電圧レベルが、上記出力トランジスタをオン状態に保持する第１の電圧レベルから上記出力トランジスタをオフ状態に保持する第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる
    　撮像素子。
  2. 　上記複数の電圧レベルは、
    　　上記第１の電圧レベルと、
    　　上記第２の電圧レベルと、
    　　上記出力トランジスタをオフ状態に保持するための基準電圧レベルである第３の電圧レベルとを含み、
    　上記選択駆動回路は、
    　　上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記第１の電圧レベルから上記第２の電圧レベルに移行させ、上記第３の電圧レベルを経て上記第１の電圧レベルに復帰させる
    　請求項１記載の撮像素子。
  3. 　上記選択駆動回路は、
    　　上記第２の電圧レベルの選択駆動信号を他の電圧レベルの選択駆動信号よりも短い期間、上記選択駆動線に印加する
    　請求項２記載の撮像素子。
  4. 　上記選択駆動回路は、
    　　第５の接続端子に上記第２または第３の電圧レベルのうち、いずれかの電圧レベルの電圧が印加され、当該第５の接続端子に印加された電圧レベルの電圧を上記選択駆動線に出力する第１のトランジスタと、
    　上記第１のトランジスタと同極性の第２のトランジスタとを有し、
    　上記第２のトランジスタは、
    　　第７の接続端子が上記第１のトランジスタの第６の接続端子に接続され、第８の接続端子が上記選択駆動線に接続されている
    　請求項１から３のいずれか一に記載の撮像素子。
  5. 　上記選択駆動回路は、
    　　上記選択駆動線の両端に上記選択駆動信号を印加する
    　請求項１から４のいずれか一に記載の撮像素子。
  6. 　複数の異なる電圧レベルの選択駆動信号を、同一方向に配列された複数の画素回路に共通に接続された選択駆動線に選択的に印加し、当該複数の画素回路の選択および駆動を行い、当該選択した複数の画素回路が、光電変換によって入射光を電荷に変換し、当該電荷量に応じた電圧を出力信号として出力信号線に出力する第１のステップと、
    　上記複数の画素回路の上記出力信号を上記複数の画素回路の電荷読みだし後に所定期間停止する第２のステップと
    　を有し、
    　上記第１のステップにおいては、
    　　光電変換部で光電変換された電荷をノードに転送し、
    　　第３の接続端子が上記ノードに接続し、第４の接続端子が上記選択駆動線を介して上記選択駆動信号を印加する制御トランジスタが、出力トランジスタの制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位をリセットし、
    　　上記制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が上記出力信号線に接続された上記出力トランジスタが、上記制御トランジスタの制御によって、上記ノードの電位を増幅し、当該増幅した電圧を上記出力信号として上記出力信号線に出力し、
    　上記第２のステップにおいては、
    　　上記選択駆動線を介して印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオン状態に保持する第１の電圧レベルから上記出力トランジスタをオフ状態に保持する第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる
    　撮像素子の制御方法。
  7. 　撮像素子と、
    　上記撮像素子の画素領域に入射光を導く光学系と、
    　上記撮像素子が出力した出力信号を処理する信号処理部とを有し、
    　上記撮像素子は、
    　　マトリクス状に配列された複数の画素回路と、
    　　同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、
    　　複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路と
    　を有し、
    　上記各々の画素回路は、
    　　光電変換によって入射光を電荷に変換する光電変換部と、
    　　上記光電変換部の電荷が転送されるノードと、
    　　制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、
    　　第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動線を介して上記選択駆動信号を印加し、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、
    　上記選択駆動回路は、
    　　上記出力トランジスタは、上記選択駆動線を介して印加する上記選択駆動信号の電圧レベルが、上記出力トランジスタをオン状態に保持する第１の電圧レベルから上記出力トランジスタをオフ状態に保持する第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる
    　カメラ。
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