X−Yアドレス型固体撮像素子の一種である増幅型固体撮像素子(APS;Active Pixel Sensor /ゲインセルともいわれる)は、画素そのものに増幅機能を持たせるために、MOS構造などの能動素子(MOSトランジスタ)を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷(光電子)を前記能動素子で増幅し、画像情報として読み出す。
この種のX−Yアドレス型固体撮像素子では、たとえば、画素トランジスタが2次元行列状に多数配列されて画素部が構成され、ライン(行)ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
<従来の単位画素の構成;第1例>
図19(A)は、従来の単位画素3の第1例を示す図である。この第1例の単位画素3は、CMOSセンサとして汎用的な4トランジスタ構成のものであって、従来からよく知られた構成である。
この第1例の単位画素3は、光を電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部32と、電荷生成部32に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ34、リセットゲート部の一例であるリセットトランジスタ36、垂直選択用トランジスタ40、およびフローティングディフュージョン38の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ42を有する。
読出選択用トランジスタ34は、転送配線(読出選択線)55を介して転送駆動バッファ150により駆動されるようになっている。リセットトランジスタ36は、リセット配線56を介してリセット駆動バッファ152により駆動されるようになっている。垂直選択用トランジスタ40は、垂直選択線52を介して選択駆動バッファ154により駆動されるようになっている。
また、単位画素3は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン38とからなるFDA(Floating Diffusion Amp)構成の画素信号生成部5を有するものとなっている。フローティングディフュージョン38は寄生容量を持った拡散層である。
画素信号生成部5におけるリセットトランジスタ36は、ソースがフローティングディフュージョン38に、ドレインが電源VDDにそれぞれ接続され、ゲート(リセットゲートRG)にはリセットパルスRSTがリセット駆動バッファ152から入力される。
垂直選択用トランジスタ40は、ドレインが電源VDDに、ソースが増幅用トランジスタ42のドレインにそれぞれ接続され、ゲート(特に垂直選択ゲートSELVという)は垂直選択線52に接続されている。この垂直選択線52には、垂直選択信号が印加される。増幅用トランジスタ42は、ゲートがフローティングディフュージョン38に接続され、ドレインが垂直選択用トランジスタ40のソースに、ソースは画素線51を介して垂直信号線53に接続されている。
このような構成では、フローティングディフュージョン38は増幅用トランジスタ42のゲートに接続されているので、増幅用トランジスタ42はフローティングディフュージョン38の電位(以下FD電位という)に対応した信号を、画素線51を介して垂直信号線53に出力する。リセットトランジスタ36は、フローティングディフュージョン38をリセットする。読出選択用トランジスタ(転送トランジスタ)34は、電荷生成部32にて生成された信号電荷をフローティングディフュージョン38に転送する。垂直信号線53には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ40をオンする。すると選択画素のみが垂直信号線53と接続され、垂直信号線53には選択画素の信号が出力される。
このように、単位画素3は、画素を選択する目的で垂直選択用トランジスタ40を備えている構成が一般的であり、現在のほとんどのCMOSセンサにおける単位画素3は、選択トランジスタを持っている。
<従来の単位画素の構成;第2例>
これに対して、単位画素3におけるトランジスタが占める面積を少なくすることで画素サイズを小さくする技術として、図19(B)に示すように、光電変換素子と3つのトランジスタで単位画素3を構成するもの(以下第2例の単位画素3という)が提案されている(たとえば特許文献1参照)。
この第2例の単位画素3は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部32(たとえばフォトダイオード)と、電荷生成部32により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線(DRN)に接続された増幅用トランジスタ42と、電荷生成部32をリセットするためのリセットトランジスタ36とを、それぞれ有している。また、図示しない垂直シフトレジスタより転送配線(TRF)55を介して走査される読出選択用トランジスタ(転送ゲート部)34が、電荷生成部32と増幅用トランジスタ42のゲートとの間に設けられている。
増幅用トランジスタ42のゲートおよびリセットトランジスタ36のソースは読出選択用トランジスタ34を介して電荷生成部32に、リセットトランジスタ36のドレインおよび増幅用トランジスタ42のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ42のソースは垂直信号線53に接続されている。読出選択用トランジスタ34は、転送配線55を介して転送駆動バッファ150により駆動されるようになっている。リセットトランジスタ36は、リセット配線56を介してリセット駆動バッファ152により駆動されるようになっている。転送駆動バッファ150、リセット駆動バッファ152とも基準電圧である0Vと、電源電圧の2値で動作する。特に、この画素における従来例の読出選択用トランジスタ34のゲートに供給されるローレベル電圧は0Vである。
この第2例の単位画素3においては、第1例と同様に、フローティングディフュージョン38は増幅用トランジスタ42のゲートに接続されているので、増幅用トランジスタ42はフローティングディフュージョン38の電位に対応した信号を垂直信号線53に出力する。
リセットトランジスタ36は、リセット配線(RST)56が行方向に延びており、ドレイン線(DRN)57は殆どの画素に共通になっている。このドレイン線57は、ドレイン駆動バッファ(以下DRN駆動バッファという)140により駆動される。リセットトランジスタ36はリセット駆動バッファ152により駆動され、フローティングディフュージョン38の電位を制御する。ここで、特許文献1に記載の技術では、ドレイン線57が行方向に分離されているが、このドレイン線57は1行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。
電荷生成部32(光電変換素子)にて生成された信号電荷は読出選択用トランジスタ34によりフローティングディフュージョン38に転送される。
ここで、第2例の単位画素3には、第1例とは異なり、増幅用トランジスタ42と直列に接続される垂直選択用トランジスタ40が設けられていない。垂直信号線53には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、FD電位の制御により行なう。通常は、FD電位をロー(Low)にしている。画素を選択するときは、選択画素のFD電位をハイ(High)にすることで、選択画素の信号を垂直信号線53に出す。その後、選択画素のFD電位をローに戻す。この操作は1行分の画素に対して同時に行なわれる。
このようにFD電位を制御するためには、1)選択行FD電位をハイにするときに、ドレイン線57をハイにし、選択行のリセットトランジスタ36を通して、そのFD電位をハイにする、2)選択行FD電位をローに戻すときに、ドレイン線57をローにし、選択行のリセットトランジスタ36を通して、そのFD電位をローにする、という動作を行なう。
しかしながら、本願の発明者は、この第2のタイプの単位画素3により構成される固体撮像装置(デバイス)を試作したところ、1)周辺部の画素と中心部の画素で、特性が異なりシェーディング現象が生じる、特に、光電変換素子の蓄積できる最大電荷量(飽和電子数)が中心部では少ない、2)ダイナミックレンジが小さい、という問題点を認識した。
上記2つの問題点に関して、本願発明者は、これらの現象を解析し、以下のことを明らかにした。
1)ドレイン線57は、画素部のほぼ全域に亘る配線であるので、これを駆動するときに画素部のウェル(Well;以下P型のウェルで代表的に説明を続ける)の電位が揺れてしまう。Pウェルに電位を与えるコンタクトは画素部の周囲に置いているが、このコンタクトから近いか遠いかによって、Pウェルの揺れ方が異なり、画素の特性を変化させる。特に、ドレイン線57をローにするときに、Pウェルは負に振られ、このため電荷生成部32からフローティングディフュージョン38やPウェルに信号電荷が漏れてしまう。Pウェルのコンタクトから遠い中心部はPウェルの揺れが大きいので、飽和電子数が中心部で少なくなってしまう。これを飽和シェーディングと呼ぶ。
2)選択行の画素を駆動し信号を読み出す期間(H無効期間)の後に、その信号を順に外部に出力する期間(H有効期間)があり、H有効期間にはドレイン線57をハイにしておく駆動の場合、リセットトランジスタ36のリーク電流によってFD電位が徐々に上がってしまう。このため、選択行と非選択行の差が小さくなるので、ダイナミックレンジがここで律則されて小さくなる。
上記2つの問題点や解析結果は、全て、画素を、垂直選択用トランジスタ40で選択するタイプのCMOSセンサでは存在しない、新たな事項である。
以下、図面を参照して本発明の実施の形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子に適用した場合を例に説明する。また、CMOS撮像素子は、全ての画素がNMOSよりなるものであるとして説明する。
<固体撮像装置の構成>
図1は、本発明の一実施形態に係るCMOS固体撮像装置の概略構成図である。この固体撮像装置1は、カラー画像を撮像し得る電子スチルカメラとして適用されるようになっており、たとえば、静止画撮像モード時には、全画素を順番に読み出すモードが設定されるようになっている。
固体撮像装置1は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された(すなわち2次元マトリクス状の)撮像部を有し、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部が列ごとに設けられたカラム型のものである。すなわち、図1(A)に示すように、固体撮像装置1は、複数の単位画素3が行および列に配列された画素部(撮像部)10と、画素部10の外側に設けられた駆動制御部7と、CDS処理部(カラム回路)26とを備えている。駆動制御部7としては、たとえば、水平走査回路12と垂直走査回路14を備える。
図1(A)では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。また、駆動制御部7の他の構成要素として、水平走査回路12、垂直走査回路14、およびCDS処理部26に所定タイミングのパルス信号を供給するタイミングジェネレータ(読出アドレス制御装置の一例)20が設けられている。これらの駆動制御部7の各要素は、画素部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成される。画素部10の各単位画素3は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地(GND)に接続されている。
なおタイミングジェネレータ20は、画素部10や水平走査回路12など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、画素部10や水平走査回路12などから成る撮像デバイスとタイミングジェネレータ20とにより、撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
単位画素3は、垂直列選択のための、垂直制御線15を介して垂直走査回路14と、垂直信号線19を介してCDS処理部26と、それぞれ接続されている。ここで、垂直制御線15は垂直走査回路14から画素に入る配線全般を示す。たとえば図19(B)の画素においては、転送配線55とリセット配線56や、ドレイン線が垂直走査回路14から入る場合には、ドレイン線も含む。水平走査回路12や垂直走査回路14は、たとえばデコーダを含んで構成され、タイミングジェネレータ20から与えられる駆動パルスに応答してシフト動作(走査)を開始するようになっている。このため、垂直制御線15には、単位画素3を駆動するための種々のパルス信号(たとえば、リセットパルスRST、転送パルスTRF、DRN制御パルスDRNなど)が含まれる。
カラム回路としてのCDS処理部26は、列ごとに設けられており、1行分の画素の信号を受けて、その信号を処理する。たとえば、タイミングジェネレータ20から与えられるサンプルパルスSHPとサンプルパルスSHDといった2つのサンプルパルスに基づいて、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル(ノイズレベル)と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除く。なお、CDS処理部26の後段には、必要に応じてAGC(Auto Gain Control) 回路やADC(Analog Digital Converter)回路などをCDS処理部26と同一の半導体領域に設けることも可能である。
水平走査回路12は、水平方向の読出列を規定する(CDS処理部26内の個々のカラム回路を選択する)水平デコーダ12aと、水平デコーダ12aにて規定された読出アドレスに従って、CDS処理部26の各信号を水平信号線18に導く水平駆動回路12bとを有する。垂直走査回路14は、垂直方向の読出行を規定する(画素部10の行を選択する)垂直デコーダ14aと、垂直デコーダ14aにて規定された読出アドレス上(行方向)の単位画素3に対する制御線にパルスを供給して駆動する垂直駆動回路14bとを有する。なお、垂直デコーダ14aは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。タイミングジェネレータ20は、水平アドレス信号を水平デコーダ12aへ、また垂直アドレス信号を垂直デコーダ14aへ出力し、各デコーダ12a,14aは、それを受けて対応する行もしくは列を選択する。
CDS処理部26により処理された電圧信号は、水平走査回路12からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線18に伝達され、さらに出力バッファ28に入力され、この後、撮像信号S0として外部回路100に供給される。つまり、カラム型の固体撮像装置1においては、単位画素3からの出力信号(電圧信号)が、垂直信号線19→CDS処理部26→水平信号線18→出力バッファ28の順で出力される。その駆動は、1行分の画素出力信号は垂直信号線19を介してパラレルにCDS処理部26に送り、CDS処理後の信号は水平信号線18を介してシリアルに出力するようにする。垂直制御線15は、各行の選択を制御するものである。
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素3に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
後述するように、垂直駆動回路14bを通して画素に負電圧を供給することが好ましく、この理由から負電圧生成回路を搭載することが有る。もちろん、これを搭載せずに外部から負電圧を供給してもよい。
固体撮像装置1の外部回路100としては、各撮影モードに対応した回路構成が採られる。たとえば、図1(B)に示すように、出力バッファ28から出力されたアナログの撮像信号S0をデジタルの撮像データD0に変換するA/D(Analog to Digital )変換部110と、A/D変換部110によりデジタル化された撮像データD0に基づいてデジタル信号処理を施すデジタル信号処理部(DSP;Digital Signal Processor)130とを備える。デジタル信号処理部130は、たとえば色分離処理を施してR(赤),G(緑),B(青)の各画像を表す画像データRGBを生成し、この画像データRGBに対してその他の信号処理を施してモニタ出力用の画像データD2を生成する。また、デジタル信号処理部130には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。
また外部回路100は、デジタル信号処理部130にてデジタル処理された画像データD2をアナログの画像信号S1に変換するD/A(Digital to Analog )変換部136を備える。D/A変換部136から出力された画像信号S1は、図示しない液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスの表示画像を見ながら各種の操作を行なうことが可能になっている。
単位画素3は、その詳細については図示を割愛するが、従来技術の項にて図19(B)に示した3トランジスタ構成のものと同様となっている。ドレイン線57は、画素部10の大部分の画素に共通で、列方向に延びて画素部10の端で共通になっているか、または、電荷生成部32の上では穴が開いた格子状の配線である。ダミー画素など、ドレイン線57が別になっている画素が一部あってもよい。また、画素部10の周囲には、図示を割愛しているが、Pウェルの電位を与える配線とコンタクトが設けられている。
ドレイン線57は大部分または全部の画素に接続されているので、ドレイン線57をローに振るときに、画素部10のPウェルの電位が揺れ、周辺と中央で揺れ幅と時間が異なるため、中央で電荷生成部32から漏れる電荷が多くなり、中央の飽和信号電荷が減少する。つまり、従来技術の項で説明したように、このままでは、周辺部の画素と中心部の画素で特性が異なる、という第1の問題を呈する。
図2〜図10は、上記第1の問題とその対策アプローチの第1の手法を説明する図である。先ず図2は、上記第1の問題(飽和シェーディング現象)を具体的に説明する図である。デバイスとしては、約30万画素(640×480ピクセル)のVGA規格に準じるCMOSセンサを使用した。単位画素3は、従来技術の第2例で示した3トランジスタ構成のもので、画素ピッチは4.1μmである。なお、VGAとは、“Video Graphics Array”の略称であり、グラフィックス・モードや表示解像度を定義したものである。
試作デバイスに供給する電源電圧は3.0V、クロック周波数は6MHz(フレームレート13.3fps)とする。試作デバイスは、転送ゲート駆動電圧のローレベル(以下転送ゲートローレベルともいう)を可変にできるようになっており、さらに、ドレイン線57のローレベルの電位(ここでは0V)をデバイスの外部から供給する端子(DRN駆動バッファの接地側配線端子)DRNLを持つ。単位画素3に対するその他の駆動は0V(接地;GND)と電源電圧(3.0V)で行なう。
飽和シェーディングの測定方法としては、電荷生成部が十分飽和する光量を照射しながら、出力バッファ28にて得られる信号を、画面中心付近の1ラインをオシロスコープなどの波形モニタで観測し、周辺部分と中央部分との差をシェーディング量として測定することとした。図2に示すように、検証に用いた試作デバイスでは、周辺部分と中央部分とに大きな差が見られる。そして、中央部分での信号出力が周辺部分での信号出力よりも小さいことが分かる。
図3は、ドレイン線57の電圧変化を調べるための測定回路を示す図である。試作デバイスのDRN駆動バッファ140の接地側配線端子DRNLとGNDとの間に制御抵抗146を挿入して、この制御抵抗146の電圧を測定することとした。電圧源149は0Vとしている。なお、このDRN駆動バッファ140は、垂直走査回路14の垂直駆動回路14b内に設けられている。
DRN制御パルス(パルス形状のDRN制御信号)を、試作デバイスのDRN駆動バッファ140(図示せず)に入力した際、制御抵抗146で測定される電圧波形はDRN駆動バッファ140に流れる電流波形を反映したもので、ドレイン線57における電圧波形をも表す。なお、制御抵抗146は後述する第1のアプローチによる改善手法の第2例と密接に関わり、電圧源149は後述する第2のアプローチによる改善手法と密接に関わる。
図4は、制御抵抗146を接地側配線端子DRNLとGNDとの間に挿入して、DRN制御パルスを鈍らせたときの、抵抗値と飽和シェーディングとの関係を示す図である。図中、転送ゲートのローレベル電圧をVtlで示す。測定に使用した抵抗値は、E12系列に則った、1,10,47,150,330,680,1000(単位はそれぞれΩ)である。
図4(A)に示すように、Vtl=−0.6Vの場合は、1Ω〜10Ωの範囲では飽和シェーディング量の変化が小さく、10Ω程度から飽和シェーディング量に変化の兆しが見られ、50Ω以上で大きな変化が見られる。つまり、制御抵抗146の抵抗値が10Ω程度よりも小さければ、現状のデバイスに影響を与えないということである。また10Ω程度以上にすれば、飽和シェーディングを小さくする効果が得られ、50Ω以上で有為な効果が得られるということである。
また、図4(B)に示すように、Vtl=−1Vの場合は、1Ω〜10Ωの範囲でも飽和シェーディング量に大きな変化が見られ、50Ω〜200Ωの範囲で最も小さく、それ以上になると(たとえば200Ω〜1000Ω程度までは)飽和シェーディング量が少し増える傾向にある。つまり、制御抵抗146の抵抗値が10Ω程度以上で飽和シェーディングを小さくする有為な効果が見え、50〜200Ω程度が最も良いと考えられる。
図5は、図4に示した結果を、制御抵抗146における電圧波形の立下り時間(オフ時の遷移時間)と飽和シェーディングとの関係で示した図である。CMOSセンサにおける駆動パルス形状は、転送配線55、リセット配線56、およびドレイン線57の何れについても、通常、立下り時間および立上り時間(オン時の遷移時間)を、数ns(たとえば1〜3ns)以下にする。よって、制御抵抗146に現れる電圧波形の立下り時間および立上り時間が、およそ数ns以下であれば、概ね、通常の条件にてデバイスが駆動されていると考えてよい。
図5(A)に示すように、Vtl=−0.6Vの場合は、1Ω〜10Ωの範囲に対応する立下り時間10ns(通常の3〜10倍程度以上)までは飽和シェーディング量の変化が小さく、10Ω程度に対応する10ns程度から飽和シェーディング量に変化の兆しが見られ、50Ω程度に対応する40ns以上で大きな変化が見られる。つまり、立下り時間に着目すると、10ns程度よりも小さければ、現状のデバイスに影響を与えないということである。また、10ns程度以上にすれば、飽和シェーディングを小さくする効果が得られ、40ns以上で有為な効果が得られるということである。この効果は、立下り時間10000ns(通常の3000〜10000倍程度以下)まで継続している。
また、図5(B)に示すように、Vtl=−1Vの場合は、10ns〜40nsでも飽和シェーディング量に大きな変化が見られ、立下り時間40ns(通常の13〜20倍程度)以上で有為な効果が見え、特に抵抗値50〜200Ω程度に対応する170〜600〜1000ns(通常の56〜1000倍程度)の範囲で飽和シェーディング量が最も小さく、それ以上(たとえば1000ns〜5000ns程度までは;通常の330〜5000倍程度)になると飽和シェーディング量が少し増える傾向にある。つまり、DRN電圧を鈍らせることで飽和シェーディングを改善することが可能であり、立下り時間が40ns程度以上で飽和シェーディングを小さくする有為な効果が見え、170〜600ns程度(たとえば、通常の56〜600倍程度)が最も良いと考えられる。
このように、ローレベル電圧Vtlによって、効果の現れる範囲が異なるが、オフ時の遷移時間(本例では立下り時間)を、概ね、通常のものに対して、3〜10(平均で5倍程度)以上で10000(1万)倍以下の範囲で、さらに好ましくは、50〜600倍程度の範囲で、DRN電圧を鈍らせることで、飽和シェーディングを改善することが可能である。
図6〜図10は、Pウェルの揺れをシミュレーションで再現した結果を示す図である。それぞれ、制御抵抗146の値別に示している。なお、ここでシミュレーション結果を示しているのは、Pウェルの揺れを実測することは難しかったためである。各図におけるW1〜W4の波形線は、各図中に示した各デバイス位置でのものである。また、図6中に示すように、SEL_0の波形線は、DRN制御パルスのものを示し、VSS_Dの波形線は、実験で測定した端子におけるものである。
図示するように、制御抵抗146の値を大きくすると、ドレイン線57におけるDRN電圧の立下り時間が長くなり、Pウェルの揺れが小さくなり、中心部と周辺部での差も小さくなることが分かる。つまり、制御抵抗146の値を大きくすることや、DRN電圧の立下り時間を長くすることは、周辺部の画素と中心部の画素の特性を揃えることに繋がり、このことは、飽和シェーディングを改善する上で効果が高いことが分かる。
本実施形態の構成では、上記の解析結果に基づき、第1の問題(飽和シェーディング現象)を解消する第1のアプローチによる改善手法として、DRN電圧を鈍らせることで飽和シェーディングを改善する構成を採る。具体的には、ドレイン線57をローに振るときの立下り時間を制御し、この飽和シェーディング現象を改善する仕組みを設ける。この仕組みについて簡単に説明すると、先ず、ドレイン線57をローに振るときに、立下り時間を長くしてゆっくり立ち下げるという駆動方法を採る。これにより、Pウェルの電位の振れ幅を小さくすることができ、あるいは、画素部10の周辺と中心のPウェル電位差を小さくすることができる。本実施形態の構成では、この立下り時間を、通常の駆動手法における場合よりも、有為に(意図的に)長くする。
「立下り時間を、通常の駆動手法における場合よりも、有為に長くする」際の定義手法としては、通常の駆動手法における駆動パルスの立下り時間に対する割合(倍数)で規定する方法や、画素数(より具体的には駆動周期)との対応における立下り時間の割合で規定する方法、あるいはPウェルの周辺部と中央部との電位差が所定レベル(画質劣化が目立たないレベル)以下となる時間として定義する手法、など様々な定義手法が考えられる。
また、通常の駆動手法における駆動パルスの立下り時間に対する割合(倍数)で規定する場合、自身の通常の駆動におけるDRN電圧の立下り時間との比較に限らず、他の駆動パルスとの比較で規定してもよい。たとえば、DRN電圧の立下り時間が、転送配線やリセット配線の立下り時間の何れよりも所定倍数以上長くなるように、各配線を駆動するバッファの大きさを決めてもよい。
また、選択画素を非選択状態に復帰させる動作はブランキング期間内にDRN制御パルスをローレベルにすることで行なわれる。駆動周期との対応における立下り時間の割合で規定する場合、その最大値の規定の仕方が問題になるが、たとえばその最大値をDRN制御パルスのローレベル期間で規定し、この範囲内で実際の立下り時間を規定するとよい。本実験のCMOSセンサであれば、DRN制御パルスのローレベル期間(すなわちドレイン線57に対するオフ期間)は、600ns程度に設定している。
なお、立下り時間がドレイン線57に対するオフ期間以上となるように設定することを排除するものではなく、本実験でも600ns以上の立下り時間は測定データの補外曲線から求めたものであるが、この場合には、選択画素を非選択状態に復帰させるだけの低い電圧までは到達することが要求される。
何れにしても、周辺部の画素と中心部の画素で特性が異なるという問題や、その原因がPウェル電位差に起因するものであるという点を発見し、この問題を解消するべく、第1のアプローチによる改善手法は、Pウェル電位差に起因する画質劣化(飽和シェーディング現象)が目立たないレベルにその立下り時間を設定するという点に特徴を有する。
たとえば、図2〜図10に示した結果に基づき、画素部10の他のパルスである転送パルスTRFとリセットパルスRSTの各立下り時間と比べて10倍以上長い立下り時間を与える。たとえば、CMOSセンサの他の部分でのパルス形状は、立下り時間がおよそ数ns以下であるが、これをドレイン線57でのDRN電圧は40ns(ナノ秒)以上となるようにする。この40nsというのは、VGA(約30万画素)のCMOSセンサから30フレーム/秒で画像を出力する場合における画素クロック周期の約半分の期間である。ここでは、VGA準拠のCMOSセンサの場合で示したが、他の表示解像度のものでも、画素クロック周期の約半分の期間以上であればよいと考えられる。
表示解像度すなわち総画素数が異なれば、当然のことながら、それに応じて、立下り時間の絶対量も異なる。なおここで、立下り時間としては、一般的な定義、すなわちハイレベルを100、ローレベルを0として、90から10まで遷移する時間ということでよい。以下、上記飽和シェーディングの問題を解消するための、第1のアプローチによる改善手法の具体的な事例について説明する。
<第1のアプローチによる改善手法;第1例>
図11は、第1のアプローチによる改善手法に従って、ドレイン線57に印加される駆動電圧の立下り時間を制御する方法(立下り時間制御方法)の第1例を説明する図である。ここで、図11(A)はドレイン線57を駆動する回路に着目した概念図、図11(B)はドレイン線57を駆動するDRN駆動バッファ(以下単にバッファともいう)140の詳細例を示した図、図11(C)は駆動タイミングの一例を示す図である。
図11(A)に示すように、画素部10の各列に対応してドレイン線57が列方向に延びており、下端でDRN駆動バッファ(以下単にバッファともいう)140の出力端子に接続されている。バッファ140は各列にあり、画素部10の外側からドレイン線57を駆動する制御パルス(DRN制御パルス)が印加される。これを受けて各バッファ140は、各列のドレイン線57に対して同じ駆動をする。つまり、各列のドレイン線57は全画素に対して共通である。
図11(B)に示すように、ドレイン線57のバッファ140は、CMOS型のインバータ142,144を2段用いて構成されている。各インバータ142,144はそれぞれ、符号aで示すNMOSトランジスタと符号bで示すPMOSトランジスタで構成されている。各トランジスタを纏めてバッファトランジスタともいう。ここで、通常はドレイン線57と接続される最終段のインバータ144は、バッファトランジスタのW/L比(W:ゲート幅、L:ゲート長)を大きくして、立上り時間および立下り時間がともに長くならないようにする。たとえば、図11(A)に示すように、ドレイン線57の各列にバッファ140を設ける構成のもので、画素数VGAクラスの場合、立下り時間を数ns以下とするため、従来は、バッファ最終段のNMOSトランジスタ144aのW/L比を、たとえば5〜10/0.6程度(典型例では10/0.6)に設定している。
これに対して、この第1の立下り時間制御方法における構成では、バッファトランジスタのW/L比を通常(従来)の構成よりも小さくすることで、立下り時間を積極的に(意図的に)長くする。特に、NMOSトランジスタ144aのW/L比を大きくせず、わざと立下り時間を長くする。たとえば、前述との対比(図11(A)の構成で画素数VGAクラス)でいえば、1/0.6〜1/20程度に設定するとよい。
つまり、従来の構成のものに対して、有為に、小さく設定する。たとえば、前例では、通常比で、1/10〜1/320の範囲程度に設定するとよい。勿論これは一例では、たとえば少なくとも1/5〜1/500の範囲程度に設定するとよい。
なお、ここでは、従来の構成におけるバッファ最終段のW/L比との比較で規定したが、単位画素3内の転送配線(読出選択線)55やリセット配線56を駆動するトランジスタの立上り時間や立下り時間も数ns以下にするので、これらのW/L比との比較でも、前述の数値関係は同様のことが言える。すなわち、ドレイン線57と接続されているトランジスタのW/L比が、転送配線55と接続されているトランジスタのW/L比およびリセット配線56と接続されているトランジスタのW/L比の何れよりも、1/5〜1/500の範囲、さらに好ましくは1/10〜1/320の範囲程度に設定されているものとするのがよい。バッファ最終段のW/L比を、このような小さな値にすることは、通常の設計では有り得ない。
こうすることで、図11(C)に示すように、バッファ140に印加されるDRN制御パルスの立下り時間はおよそ数ns以下であるが、バッファ140から出力されドレイン線57を駆動するDRN電圧のパルス形状は、立下り時間が40ns以上となる。これにより、画素部10の中心部で飽和電子数が少ないという問題を解決することができ、Pウェル電位差を実用レベルに低減することができ、飽和シェーディングという画質劣化を改善することができる。
なお、立上り側は、飽和電子数には影響しない。しかしPウェルを揺らし、しかも周辺と中央で異なる点では立下りと同様である。また、本願発明者の試作では確認されなかったが、画素内に低電圧のN型拡散層がある場合には、そこがPウェルと順バイアスになり、Pウェル中に電子が注入され、それが電荷生成部32に入ってしまう危険性がある。よって、時間が許せば、立ち上がりもゆっくりになるようにバッファ最終段(すなわちインバータ144)のPMOSを小さく作るのが好ましい。ただし、ドレイン線57がハイのときに画素の信号電流を流すので、問題となるほどの電圧低下を起こさない程度にする必要がある。
<第1のアプローチによる改善手法;第1例の変形>
図12は、第1例の立下り時間制御方法を実現する手法の変形例を説明する図である。ここで、図12(A)はドレイン線57を駆動する回路に着目した概念図、図12(B)はドレイン線57を駆動するDRN駆動バッファ140の詳細例を示した図、図12(C)は、第1例の立下り時間制御方法におけるW/L比を従来例との比較において整理した図表である。
図12(A)に示すように、この変形例では、画素部10の横方向からドレイン線57を駆動する構成としている点に特徴を有する。画素部10の左右端部にて、バッファ140の出力端子に接続されている。ドレイン線57は、フォトダイオード(電荷生成部32)上では穴の開いた格子状の配線となっている。バッファ140は各行に設けられており、このバッファ140は、画素部10の外側からのDRN制御パルスによって各行のドレイン線57に対して同じ駆動をする。なお、ここで、バッファ最終段のロー側電源配線、すなわちNMOSトランジスタ144bのソース端子のみ明示的に引き出して示しており、この配線は、図12(B)に示すように、GND配線にする。
このように、横方向からドレイン線57を駆動する構成で、画素数VGAクラスの場合、立下り時間を数ns以下とするため、従来は、バッファ最終段のNMOSトランジスタ144bのW/L比を、各列にバッファ140を設ける構成のものと同様に、たとえば5〜10/0.6程度(典型例では6/0.6)に設定している。
これに対して、この変形例では、NMOSトランジスタ144bのW/L比を、1/1〜1/20程度に設定する。つまり、従来の構成のものに対して(通常比で)、1/10〜1/200の範囲程度に設定するとよい。勿論これは一例では、たとえば少なくとも1/5以下〜1/300以下程度に設定するとよい。
バッファ最終段のW/L比を、このような小さな値にすることは、通常の設計では有り得ない。こうすることで、図11(C)に示したと同様、ドレイン線57を駆動するパルス形状を、立下り時間が40ns以上にすることができ、各列にバッファ140を設ける構成のものと同様の効果を享受することができる。
なお、第1例の立下り時間制御方法は、図11(A)や図12(A)に示したような構成の他に、画素部全面のドレイン線57を1個のDRN駆動バッファ140で駆動する構成を採ることもできる。このような構成は、通常の設計では現実的に採用されないが、この第1例では採用できる。この場合、立下り時間を数ns以下とする従来の仕組みを採ったとすれば、バッファ最終段NMOSのW/L比を、たとえば5000/0.6程度に設定する。これに対して、この第1例の仕組みを採ると、NMOSトランジスタ144bのW/L比を500/0.6〜2/0.6程度(通常比で、1/10〜1/2500の範囲程度)に設定することで、立下り時間が40ns以上になるようにする。
以上説明したように、第1例の立下り時間制御方法によれば、ドレイン線57を駆動するバッファを構成しているトランジスタのW/L比を、通常(従来)の構成よりも小さく設定するようにした。これにより、駆動電圧の立下り時間を積極的に(意図的に)長くすることができる。そしてこれにより、選択トランジスタのない3トランジスタタイプの画素構造であっても、ウェルが揺れることによる、画素部中央部での飽和電子数の低下を防ぐことができる。この結果、Pウェル電位差に起因する画質劣化を実用上目立たないレベルにすることができ、画質が改善されるようになった。
<第1のアプローチによる改善手法;第2例>
図13は、立下り時間制御方法の第2例を説明する図である。ここで、図13(A)はドレイン線57を駆動する回路に着目した概念図、図13(B),図13(C),図13(D)は、この第2例の変形例を示す図である。
この第2例の手法は、ドレイン線57と、それを駆動するバッファ140(特にバッファ最終段)のロー側電源配線(オフ側の基準配線)とローレベル電圧源(ドレイン線57に対するオフ側の電圧を規定する基準電源;GNDを含む)との間に、駆動電流を制限する抵抗素子を挿入した構成としている点に特徴を有する。
駆動回路の基本的な構成は、図12(A)に示した第1例の変形のものと同じである。違いは、明示的に引き出して示した、バッファ最終段のロー側電源配線、すなわちインバータ144のNMOSトランジスタ144bのソース端子を、直接にGND配線に接続するのではなく、GND配線に制御抵抗146を介して接続する。
なお、図では、便宜上、縦1列の各バッファ140に対して、直線的に最終段のロー側電源配線を引き延ばして示している。また、図示を割愛するが、ドレイン線57を駆動するDRN駆動バッファ140の詳細例は、図12(B)に示した第1例の変形のものと同じである。第2例の手法は、図11(A)に示した構成や画素部全面のドレイン線を1個のDRN駆動バッファで駆動する構成のものにも同様に適用可能である。
この第2例の手法によれば、バッファトランジスタのW/L比を通常通り大きくしておいても、この制御抵抗146を用いることで、第1例の手法と同様に、ドレイン線57をローに振るときの立下り時間を延ばすことができる。よって、第1例の手法と同様に、飽和シェーディングを改善する効果を享受することができる。
第1例の手法のようにトランジスタのW/L比だけを調節する手法では、設計時にW/L比を決めると、容易に修正が効かない。これに対して、第2の手法では、製造マスクを1枚変更するだけで抵抗値を変更することができる。あるいは、図13(B)に変形例を示すように、予め抵抗素子を複数設けておき、内部のプログラムによって抵抗素子を選択(任意に組み合わせて選択してもよい)する構成(抵抗切替回路)を採ることもできる。この場合、抵抗値の変更が非常に容易である。なお、当然のことながら、制御抵抗146や抵抗切替回路をデバイスの外部に設けてもよい。
図2〜図10で示したデバイス解析から分かるように、実験によれば、画素数VGAクラスのもので、50Ω〜200Ω程度の抵抗値のものを制御抵抗146として使用した場合に、画素部中央の飽和電子数の減少を防止しながら、動作スピードも問題ない良好な結果を得ている。図13(B)に示す変形例を適用すれば、実際のデバイス条件にて好適な値を見つけ出し、その好適な抵抗値を設定することができ、便利である。
なお、この第2例の手法は、図13に示した構成、つまり図12(A)に示したデバイスへの適用に限らず、図11(A)に示したデバイスにも同様に適用可能である。また、制御抵抗146を1箇所でGNDとの間に挿入する構成に限らず、各バッファ140に付随して入れてもよい。この場合、図13(C)に示すように各バッファ140の接地側配線端子とGNDの間に入れる構成や、図13(D)に示すように各バッファ140の出力側に入れる構成、あるいはこれらの組合せなどを採り得る。図13(D)の構成は、立下りのみでなく、立上りも緩やかにする場合に有効である。各バッファ140のソース側に入れる構成は、制御抵抗146を各バッファ140に振り分けたものであり、実質上、図13(A)に示した構成と等価である。
<第1のアプローチによる改善手法;第3例>
図14は、立下り時間制御方法の第3例を説明する図である。ここで、図14(A)はドレイン線57を駆動する回路に着目した概念図、図14(B)は駆動タイミングの一例を示す図である。
第3例は、ドレイン線57と、それを駆動するバッファ140(特にバッファ最終段)のロー側電源配線(オフ側の基準配線)とローレベル電圧源(ドレイン線57に対するオフ側の電圧を規定する基準電源;GNDを含む)との間に、駆動電流を規定する電流源を挿入した点に特徴を有する。具体的には、第2例の手法で用いていた制御抵抗146を電流源148に置き換える。この構成では、ローレベル電圧源(図3に示した電圧源149相当)をGNDに置き換えた構成と等しい。第3例の手法は、図11(A)に示した構成や画素部全面のドレイン線を1個のDRN駆動バッファで駆動する構成のものにも同様に適用可能である。
電流源148が制御する電流値によって、ドレイン線57の立下り時間を制御することができる。電流源148は、N型トランジスタを1個入れるだけでもよいし、カレントミラーで電流を制御するように構成してもよく、要するに、流れる電流を略一定に維持可能なものであればよく、様々な構成を適用可能である。駆動する電流値を調整することで、前述の条件を満足させることができるし、また飽和シェーディング量の少ない最適な状態に設定することもできる。設定電流値を可変なものとすれば、一層好ましい構成となる。定電流源は上記のように通常のものであり、0V近辺では定電流を流せず、図14(B)ではカーブがゆるくなり、0Vに落ち着く。
上述した第1例および第2例の手法では、図11(C)に示したように、立下りの初期にDRN電位(バッファ140の出力電圧)が急に降下する。これに対して、この第3例の手法によれば、立下りの全期間に亘ってDRN電位が急に降下するのを抑える(制御する)ことができる。よって、第1例や第2例の手法と同様に、ドレイン線57をローに振るときの立下り時間を延ばすことができ、飽和シェーディングを改善する効果を享受することができる。
<第2のアプローチによる改善手法>
次に、第1例〜第3例に示した第1のアプローチによる改善手法とは異なる側面から、飽和シェーディングを改善する第2のアプローチについて説明する。
図15は、転送ゲートローレベルと飽和シェーディングとの関係を示す図である。測定条件は、制御抵抗146の抵抗値が0Ω(制御抵抗146を設けず接地側配線端子DRNLをGNDに接続)の場合である。
図15(A)に示すように、飽和シェーディングの絶対値は、転送ゲートローレベルが約−0.7V以下で小さくなっていることが分かる。また、図15(B)に示すように、端部飽和信号に対するシェーディング量、すなわちシェーディングの割合は、転送ゲートローレベルを負にすれば小さくなり、約−0.8Vで一定になっていることが分かる。
第2のアプローチによる改善手法は、この点に着目して、転送ゲートローレベルが、電荷生成部32からフローティングディフュージョン38(電荷蓄積部)に電荷が漏れることに対する電位障壁を形成するための、負の電圧値を設定可能なものを使用することとした。
図16は、第2のアプローチによる改善手法を説明する図である。図19(B)で既出の、転送駆動バッファ150は、レベルシフタ160と出力バッファ161とを有し、ローレベルがGNDの入力パルスを、ローレベルが負電圧のパルスとして出力する。この負電圧は、内蔵の負電圧生成回路162から供給される。負電圧生成回路162は一般的なチャージポンプ回路でよい。もちろん、負電圧生成回路162を内蔵せず、外部から負電圧を供給してもよい。
転送トランジスタゲート電圧のローレベル(Vtl)を負にすることで、画素部中心部の飽和電子数の減少(飽和シェーディング)を抑えることができる。このローレベル電圧Vtlを負にすることで、電荷生成部32からフローティングディフュージョン38に電荷が漏れることに対する電位障壁を高くすることができるからである。なお、マイナス側の最大値は、デバイスが破壊(ブレークダウン)しない程度にする。
図15に示したように、実験によると、飽和信号量に対するシェーディングの割合は、ローレベル電圧Vtlを負にすることで小さくなる。この手法は、第1例〜第3例で示したDRN電圧を鈍らせる第1のアプローチによる改善手法と独立に作用させることができる。図15から分かるように、設定電圧値を可変なものとすれば、一層好ましい構成となる。
図15に示したローレベル電圧Vtlと飽和シェーディングの関係の図は、ドレイン線57を鈍らせずにローレベル電圧Vtlの効果を見たものである。この図では、シェーディング量の絶対値は−0.7V以下で0Vよりも小さくなっている。−0.8V以下では、飽和信号量、シェーディング量とも一定である。これは、−0.8V以下では単位画素3を構成するSi−酸化膜界面(Si半導体界面)に、信号電荷と逆極性の正孔(ホール)のチャネルが生成され、ローレベル電圧Vtlをそれよりも下げてもチャネルのホール濃度が変わるだけで、バルクの状態は変わらないからである。このような現象をピンニング現象という。よって、上記実験に基づけば、電圧源149の出力電圧を−0.7V程度以下に設定することが望ましい。さらに好ましくは、半導体界面に正孔のチャネルを発生させられるだけ十分な値(たとえば−0.8V程度)以下にするとよい。
なお、本願発明者は、特願2001−6657号において、選択トランジスタを含む4トランジスタ構成の単位画素3について、ローレベル電圧Vtlを負電圧にする技術を提案している。この点では、上記第4例に記載の手法と共通する。しかし、特願2001−6657号における手法は、暗電流の低減を目的としたものであるのに対して、第4例の手法の目的は、3トランジスタ構成の単位画素3について、画素部10の中央で飽和電圧が減る現象を抑制しようとするものであり、相互の目的が異なる。すなわち、第4例の手法が対象とする現象は、単位画素3が増幅用トランジスタ42と直列に接続された選択トランジスタを含まず、DRN電位を振ってリセットトランジスタ36を通して画素の選択をするものに特有のものである。第4例の構成によれば、この単位画素3のローレベル電圧Vtlを負にすることで、3トランジスタ構成のものに特有の飽和シェーディング問題を抑えることができる。
<第3のアプローチによる改善手法>
次に、第3のアプローチによる改善手法について説明する。この第3のアプローチは、単位画素3がウェル電位を固定するための配線を持つように構成した点に特徴を有する。具体的には、Pウェルに電位を与えるバイス配線とコンタクト(ウェルコン)を使用することで、ウェル電位を固定する。
図17は、第3アプローチによる改善手法を説明する図である。ここでは、単位画素3に着目した概念図を示している。図17に示すように、単位画素3ごとに、画素内に、Pウェルに電位を与えるPウェルバイアス線59を垂直信号線53と並行に配設する。そして、単位画素3ごとに、Pウェルバイアス線59の所定位置にて、Pウェルバイアス線59とウェルとを接続するコンタクト部の一例であるPウェルコンタクト(以下ウェルコンともいう)59aを設ける。この構造により、Pウェル電位の揺れ幅も時間も抑えることが可能となり、周辺部の画素と中心部の画素の特性を揃えることができる。つまり、Pウェルコンタクト59aを使用してPウェル揺れの影響を抑える手法を適用することは、飽和シェーディングを改善する上で効果が高い。
この第3アプローチによる仕組みは、第1や第2のアプローチの対策を施す代りに実行するのがよい。勿論、第1や第2のアプローチによる改善手法と組み合わせてもよい。
画素が大きくても構わない、選択トランジスタを持つ4トランジスタ構成の画素の場合には、画素内にウェルコンを入れることもあった。しかしウェルコンがなくとも大きな問題がないことは、現在発表や製品化されている大部分のCMOSセンサが画素内にウェルコンを持ってないことから明らかである。もちろん第1のアプローチによる改善手法の仕組みも持っていない。
しかしながら、選択トランジスタを省略した3トランジスタ型の単位画素3は、画素サイズを小さくする目的で選択トランジスタを省略するものであり、図17に示したように、画素内にウェルコン59aを持つことは、画素サイズを小さくすることとに逆行する。このため、通常の設計アプローチで考えると、3トランジスタ型の構成にウェルコンを適用する構成を選択することは考え難い。
しかしながら、図17に示したように、画素内にウェルコン59aを持たせることによって、選択トランジスタを省略した3トランジスタ型に特有の、画素部中央で飽和電子数が減ってしまうなどの現象を防止することができ、また、選択トランジスタを持たせるよりも面積は小さくて済むという点で、第3のアプローチによる改善手法が果たす効果は大きい。
なお、図示した例では、単位画素3ごとにPウェルコンタクト59aを用意しているが、これは、ウェル電圧のムラに起因する画像ムラが生じないようにするためである。この事象を許容できる場合には、画素ごとに限らず、数画素ごとなど、Pウェルコンタクト59aの配する場所を散在させてもよい。
<第4のアプローチによる改善手法>
次に、第4のアプローチによる改善手法について説明する。この第4のアプローチは、単位画素3を構成するリセットトランジスタ36を、ディプレション型にすることで、選択トランジスタがない3トランジスタ型に特有の、ダイナミックレンジ減少を解消する点に特徴を有する。単位画素3の回路構成自体は、上述した各アプローチにおいて適用しているものと同じでよく、リセットトランジスタ36として使用する素子構造のみが異なる。
先ず、ダイナミックレンジ減少の問題について説明する。ドレイン線57をずっとローにしておくと、ドレイン線57からフローティングディフュージョン38を経由して電荷生成部32(光電変換素子)に電子がリークして雑音となる場合がある。このため、大部分の時間を占める水平有効期間は、ドレイン線57をハイにしておくが、このときリセットトランジスタ36をオフしていても、リセットトランジスタ36のリーク電流により、フローティングディフュージョン38からドレイン線57に電子が抜け、フローティングディフュージョン38の電位が上がってくる。特に低速動作のとき、1フレームのうちにはフローティングディフュージョン38の電位が初期より100mVから400mVも上がってしまう、という現象が確認されている。
単位画素3として、選択トランジスタがない3トランジスタ型のものでは、垂直信号線53に接続された多数の画素のうちフローティングディフュージョン38の電位が最も高いものが選択される性質を用いている。選択画素では、フローティングディフュージョン38をハイレベルにリセットしてから、電荷生成部32の信号電荷子(光電子)をフローティングディフュージョン38に転送するが、このときにFD電位は低い方に振れる。
よって、非選択画素のFD電位が上がると、選択画素との電位差が小さくなり、ダイナミックレンジが取れなくなる。このダイナミックレンジ減少という現象は、選択トランジスタのない3トランジスタ型の画素に特有の現象である。第4のアプローチによる改善手法では、このダイナミックレンジ減少を回避するために、リセットトランジスタ36をディプレション型にする。
図18は、第4アプローチによる改善手法を説明する図である。ここで、図18(A)は、駆動パルスのタイミングチャートである。また図18(B)および図18(C)は、電圧ポテンシャル図である。
選択画素の動作は、最初のリセットパルス(RST)でフローティングディフュージョン38がハイレベルにセットされる。次に転送パルス(TRF)でフローティングディフュージョン38に信号電荷が導入され、フローティングディフュージョン38の電位が下がる。この時点で選択画素のFD電位が同一の垂直信号線53に接続されている他画素のFD電位よりも高いことが、読み出しができる条件である。その後、ドレイン線57をローにして、リセットパルス(RST)を印加すると、フローティングディフュージョン38はローに復帰する。
図18(B)および図18(C)は、そのポテンシャル図である。図18(B)はリセットトランジスタ36(図中“RST”で示す)がディプレション型でない場合で、初期ローレベルはドレイン線57のローレベルで決まる。それから1フレームの非選択期間の間に、フローティングディフュージョン38(図中“FD”で示す)からドレイン線57(図中“DRN”で示す)に電子が徐々にリークし、電圧上昇が起こる。一方、選択画素におけるフローティングディフュージョン38のハイレベルは、リセットトランジスタ36をオンしたときのチャネル電圧Vch(オン)で決まる。具体的には、少し低い値となる。その状態から光電子を受けてローに振れる。よって、フローティングディフュージョン38のダイナミックレンジはマージンを除いて、図のようになる。
図18(C)は、リセットトランジスタ36がディプレション型の場合である。チャネル電圧Vchは、閾値が低い分、図では下方向に移動する。しかし、リセットパルスRSTの振幅が同じならば、その振幅ΔVchは図18(B)と同じである。初期ローレベルは、リセットトランジスタ36をオフさせたときのチャネル電圧Vch(オフ)で決まる。図18(B)ではVch(オフ)と初期ローレベルに閾値分の差があるが、図18(C)ではそれがない。
その状態から電子が徐々にリークするが、次の行の画素が選択されて、ドレイン線57がローに振れるときに、リセットトランジスタ36をオフしていても、ディプレション型であるために、先ほどの画素のフローティングディフュージョン38は再び初期ローレベルに戻る。次々と行が進むときに、毎回、フローティングディフュージョン38の電位は初期ローレベルに戻る。よって、1フレーム後でも電位上昇が少ない。
これらの理由から、図18(C)で分かるように、リセットトランジスタ36をディプレション型にすると、フローティングディフュージョン38のダイナミックレンジを広げることができ、垂直選択用トランジスタ40がない3トランジスタ構成の単位画素3に特有の、ダイナミックレンジ減少という問題を改善することができる。
ちなみに、この余裕を利用して、ディプレションの度合いをもっと深くして、Vch(オン)がドレイン線57のハイレベルよりも高くなるように設定することもできる。すなわち、リセットトランジスタ36として、ゲートに電源電圧を入れたときにフローティングディフュージョン38をDRN電圧のハイレベルレベルにリセットできるほど深いディプレション型であるものとする。この後リセットトランジスタ36をオフすれば、フローティングディフュージョン38のハイレベルは、DRN電圧のハイレベルからフィードスルーなどの寄与だけ低下したものになる。この場合、フローティングディフュージョン38のハイレベルがドレイン線57のハイレベルで決まり、リセットトランジスタ36の閾値バラ付きが画素出力に乗らなくなる、という利点が得られる。
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、上記の実施形態は、クレーム(請求項)にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、上記第1のアプローチによる改善手法においては、DRN駆動バッファ140に入力される、通常のパルス形状を有する駆動パルスの供給を受けた際にも、ドレイン配線の電圧をオフ状態にする際の遷移時間を長くすることが可能な構成例を示した。そのための具体的な手段としては、駆動バッファを構成するトランジスタのW/L比の適正化を図る、または制御抵抗や電流源を使用して駆動時の動作電流の適正化を図る、などの手法を適用していた。
しかしながら、このような構成に限らず、ドレイン配線の電圧遷移時間を長くすることが可能なものである限り、様々な制御手法や構造を用いることができ、それらも本願発明の技術思想に含まれる。
たとえば、デバイス側は従来のものと同様の3トランジスタ構成の単位画素を有するものを使用しつつ、DRN駆動バッファ140に入力する駆動信号を、パルス形状のものではなく、それ自体の波形を、上述した条件を満たすように鈍らせて入力する構成としてもよい。このためには、パルス形状の駆動信号発生するタイミングジェネレータとデバイス(前例では垂直走査回路14)との間に、パルスを上述した条件を満たすように鈍らせる波形整形回路を設けるとよい。これにより、上記実施形態で説明したと同様に、周辺部の画素と中心部の画素の特性を揃えることができ、飽和シェーディング量を少なくすることができる。
また、上記実施形態では、NMOSより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、PMOSよりなる画素のものについても、電位関係を反転(電位の正負を逆に)して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。
また、上記実施形態では、フォトダイオード1個と、トランジスタ3個の画素を例に説明したが、これに限らず、2個のフォトダイオードと2個の読出選択用トランジスタに対して、リセットトランジスタと増幅用トランジスタは1個ずつで共有するなど、原理的に同じ動作の画素についても同様である。
また、上記においては、実験的に最も影響の大きかった飽和シェーディングに注目したが、画素部の中心部と周辺部でウェルの電位が異なる揺れ方をすると、飽和信号量以外の特性もシェーディングを持つことは自明である。ドレイン線を駆動する立下り時間や立上り時間を鈍らせることは、ウェルの電位の揺れを低減し、かつ均一に近づけるので、飽和信号量以外のシェーディング現象の改善にもなっている。
1…固体撮像装置、3…単位画素、5…画素信号生成部、7…駆動制御部、10…画素部、100…外部回路、110…A/D変換部、12…水平走査回路、12a…水平デコーダ、12b…水平駆動回路、14…垂直走査回路、14a…垂直デコーダ、14b…垂直駆動回路、15…垂直制御線、20…タイミングジェネレータ、26…CDS処理部、28…出力バッファ、32…電荷生成部、34…読出選択用トランジスタ、36…リセットトランジスタ、38…フローティングディフュージョン、40…垂直選択用トランジスタ、42…増幅用トランジスタ、51…画素線、52…垂直選択線、53…垂直信号線、55…転送配線、56…リセット配線、57…ドレイン線、59…Pウェルバイアス線、59a…Pウェルコンタクト、130…デジタル信号処理部、136…D/A変換部、140…DRN駆動バッファ、146…制御抵抗、148…電流源、149…電圧源、150…転送駆動バッファ、152…リセット駆動バッファ、154…選択駆動バッファ、160…レベルシフタ、161…出力バッファ、162…負電圧生成回路