JP2020195086A - 半導体集積回路及び撮像装置 - Google Patents

Abstract

【課題】撮像装置のための半導体集積回路を省面積化又は低消費電力化する。【解決手段】複数の信号出力回路と信号配線と増幅回路とを備える回路群とを備えた半導体集積回路であって、信号配線は複数の信号出力回路の各々と増幅回路とに接続され、増幅回路は入力段トランジスタを備える。入力段トランジスタは、第１導電型ウェル領域又は半導体基板によって分離された第２の導電型ウェル領域に形成され、トランジスタのゲート電極と信号配線とが接続され、トランジスタのソース電極とトランジスタのバックゲート電極とが接続され、トランジスタのゲート電極に印加されるゲート電位に追従してソース電位が変動する。入力段トランジスタは、各信号出力回路の一端と、各信号出力回路の他端との間を配線される信号配線の配線長のうち、少なくとも所定長にわたって、第２導電型ウェル領域の上部を信号配線が通るように信号配線に沿って配置される。【選択図】図１Ａ

Description

本発明は、例えば撮像装置のための半導体集積回路に関する。

撮像装置に用いられているＣＭＯＳリニアイメージセンサは、直線状に配置された画素内のフォトダイオードで光電変換した信号を増幅器で増幅し、時系列で取り出す構造を有する。取り出された信号は、１つ以上の画素毎に１つずつ列状に配置された回路で増幅及びアナログ／デジタル変換などの処理が行われる。

近年、イメージセンサをはじめとするアナログ回路は、より高性能化、抵コスト化を求められている。ＣＭＯＳリニアイメージセンサは短辺が数ｍｍ程度までで、長辺が１０〜数十ｍｍ程度と、短辺と長辺のアスペクト比が大きいチップとなることが多い。これにより、短辺方向の縮小が大きくコストダウンに繋がる。小規模にかつ小面積に回路を構成する方法として、画素等の信号を出力する回路の後段において、増幅手段などの後段の処理回路を共有して、信号を出力する回路を順次切り替えて時系列に信号を処理する技術が考えられ既に知られている（例えば、特許文献１参照）。

しかし、後段の処理回路を共有化する場合、前段の信号出力回路と、後段の処理回路とを接続するための配線領域が拡大し、配線の負荷（例えば寄生抵抗、寄生容量）が増加し、高速に回路を動作できない、あるいは駆動能力を上げるために回路面積が増大するという問題点があった。

ここで、補足説明すると、画素は数ｕｍ〜十数ｕｍ四方の小さい領域に形成され、かつ画素の出力を増幅する増幅器も画素の直近に形成されるため、小さく形成する必要がある。つまり、駆動能力の大きい増幅器を画素直近に形成することは困難であり、画素の出力を増幅する増幅器は出力配線の寄生抵抗、寄生容量の影響を大きく受けるという問題点があった。

本発明の目的は以上の問題点を解決し、例えば撮像装置のための半導体集積回路を、従来技術に比較して省面積化又は低消費電力化することにある。

本発明に係る半導体集積回路は、複数の信号出力回路と、信号配線と、増幅回路と、を少なくとも備える回路群とを備えた半導体集積回路であって、
前記信号配線は前記複数の信号出力回路の各々と、前記増幅回路と、に接続され、
前記増幅回路は、入力段トランジスタを備え、
前記入力段トランジスタは、第１導電型ウェル領域又は半導体基板によって分離された、第２の導電型ウェル領域に形成され、
前記トランジスタのゲート電極と、前記信号配線と、が接続され、
前記トランジスタのソース電極と、前記トランジスタのバックゲート電極と、が接続され、
前記トランジスタのゲート電極に印加されるゲート電位に追従してソース電位が変動し、
前記入力段トランジスタは、前記各信号出力回路の一端と、前記各信号出力回路の他端と、の間を配線される前記信号配線の配線長のうち、少なくとも所定長にわたって、前記第２導電型ウェル領域の上部を前記信号配線が通るように、前記信号配線に沿って配置され、
前記第２導電型ウェル領域の短辺と長辺との比が少なくとも所定比以上になるように構成したことを特徴とする。

本発明に係る半導体集積回路によれば、例えば撮像装置のための半導体集積回路を、従来技術に比較して省面積化又は低消費電力化、高速動作可能にすることができる。

実施形態１に係る撮像装置のための半導体集積回路の構成例を示す平面図である。 図１Ａの半導体集積回路におけるトランジスタ４の接続関係を示す回路図である。 図１Ａのトランジスタ４の構造例を示す縦断面図である。 図１Ａのトランジスタ４の別の構造例を示す縦断面図である。 図１Ａのトランジスタ４の構造例において信号配線２に発生する寄生容量Ｃ１〜Ｃ４を示す縦断面図である。 図１Ａのトランジスタ４の構造例において信号配線２の下側にトランジスタ等の素子がない場合を示す縦断面図である。 図３Ａの上面図である。 図１Ａのトランジスタ４の別の配置例を示す平面図である。 実施形態２に係る撮像装置のための半導体集積回路の構成例を示す平面図である。 図５の半導体集積回路においてトランジスタのバックゲート電極の配置例を示す平面図である。 図５の半導体集積回路においてトランジスタのバックゲート電極の別の配置例を示す平面図である。 図５の半導体集積回路において信号配線２の寄生容量をより減らすレイアウト方法を示す平面図である。 図５の半導体集積回路において信号配線２をポリシリコンで行う構成例を示す平面図である。

以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

実施形態１．
図１Ａは実施形態１に係る撮像装置のための半導体集積回路の構成例を示す平面図である。

図１Ａにおいて、半導体集積回路は、複数ｎ個の信号出力回路１−１〜１−ｎと、信号配線２と、増幅回路３とにより、１つの回路群とした構成をなす。増幅回路３は少なくとも１つのトランジスタ４を含み、トランジスタ４は信号配線２の一部に沿って配置される。ここで、トランジスタ４は例えばＭＯＳトランジスタであって、ゲート電極Ｇと、ドレイン電極Ｄと、ソース電極Ｓと、バックゲート電極Ｂとを有する。

図１Ｂは図１Ａの半導体集積回路におけるトランジスタ４の接続関係を示す回路図である。

図１Ｂにおいて、信号配線２は、例えばメタル配線からなり、トランジスタ４のゲート電極とコンタクトなどによって複数個所にわたって接続される。トランジスタ４のソース電極Ｓとバックゲート電極Ｂとが接続され、バックゲートを成すウェルは他の同導電型のウェルとは電気的に分離される。トンランジスタ４のソース電極Ｓ、ドレイン電極Ｄには、増幅回路３を構成する他回路（電圧供給源を含む）５が接続されるとともに、例えば電源電圧源、接地電圧源（ＧＮＤ）、他のトランジスタなどの能動素子、抵抗又は容量などの受動素子が接続され、他回路５の出力端子６より信号が出力される。

本実施形態の構成上、トランジスタ４のＷ／Ｌ比（Ｗは幅、Ｌは長手方向の長さ）は非常に大きくなるため、複数のフィンガーに分けて配置する。また、トランジスタ４が形成され、バックゲートをなすウェル領域も信号配線２に沿って形成されるため、短辺と長辺のアスペクト比は大きい。少なくとも、短辺に対して、長辺は２桁以上のアスペクト比となる。ここで、短辺：長辺＝１：１０以上とすることが好ましい。

増幅回路３が、例えば一般的なソースフォロア回路で構成される場合、ドレイン電極Ｄには電源電圧源又は接地電圧源（ＧＮＤ）が接続され、ソース電極Ｓには電流源を成すトランジスタ４のドレイン電極Ｄと出力端子６とが接続される。

ここで、ソースフォロア回路をはじめとした増幅回路３において、入力段トランジスタ４のソース電極Ｓとバックゲート電極Ｂとを接続して用いることは一般的に行われる。ソース電極Ｓとバックゲート電極Ｂとを接続した場合、ソース電位とバックゲート電位が等しくなるため、バックゲートバイアス効果の影響がなくなり、利得を向上できる。また、入力段トランジスタ４のゲート電極Ｇ及びウェルに付く寄生容量の充放電を入力段トランジスタ４、又は入力段トランジスタ４に接続される他のトランジスタによって行うことができる。一般的に、前段回路よりも後段回路の駆動能力は高く設定されるため、入力段トランジスタ４のゲート電極Ｇ及びウェルに付く寄生容量の充放電を前段回路によって行うよりも素早く行われ、入力段トランジスタ４のゲート電極Ｇ及びウェルに付く寄生容量は前段回路からみると実質小さなものとして扱うことができるので、応答性や周波数特性を向上できる。

図２Ａは図１Ａのトランジスタ４の構造例を示す縦断面図である。また、図２Ｂは図１Ａのトランジスタ４の別の構造例を示す縦断面図である。なお、以下の図２Ａ〜図３Ｂにおいて、各電極と半導体基板との間の絶縁層については、図示を省略する。

例えば、トランジスタ４をＮチャネルトランジスタで構成した場合、図２Ａでは、第２電導型（Ｐ型）の半導体基板１０３に形成され、第１電導型（Ｎ型）のウェル１０１で分離された、第２電導型（Ｐ型）のウェル１０２内にトランジスタ４が形成される。図２Ｂでは、第１電導型（Ｎ型）の半導体基板１０１で分離された、第２電導型（Ｐ型）のウェル１０２内にトランジスタ４が形成される。前述したように、第２電導型ウェル１０２は他の同電導型ウェルとは電気的に分離される。トランジスタ４をＰチャネルトランジスタで構成する場合は、第１電導型をＰ型に、第２電導型をＮ型に置き換えればよい。

図３Ａは図１Ａのトランジスタ４の構造例において信号配線２に発生する寄生容量Ｃ１〜Ｃ４を示す縦断面図である。また、図３Ｂは図１Ａのトランジスタ４の構造例において信号配線２の下側にトランジスタ等の素子がない場合を示す縦断面図である。図４Ａは図３Ａの上面図であり、図４Ｂは図１Ａのトランジスタ４の別の配置例を示す平面図である。

これらの図３Ａ〜図４Ｂにおいて、２、２０１〜２０３は信号配線であり、特に２０３は上層メタル配線であり、４はトランジスタ、Ｃ１〜Ｃ４は寄生容量である。また、１０１は第１電導型ウェル又は半導体基板、１０２は第２電導型ウェル、１０３は第２電導型半導体基板である。さらに、２０１ａ〜２０３ａは信号配線又はシールド配線、Ｃ１ａ〜Ｃ３ａは寄生容量である。

図３Ａ及び図３Ｂは信号配線２に付く寄生容量を模式的に示した図である。実際は斜め方向やフリンジ容量などの寄生容量が付くが、簡単のため省略する。なお、図４Ａに図３Ａの上面図の一例（ただし、上層配線２０３は除く）を示す。図４ＡのＡ−Ａ’面の断面図が図３Ａに対応する。

トランジスタ４は、例えば、Ｗ／Ｌ比の大きいトランジスタを分割したトランジスタ素子が並列に接続される。分割された複数のトランジスタ素子の境界で、トランジスタ４のゲート電極Ｇと、信号配線２とが、コンタクトによって接続される。図４Ａにおいて、分割されたトランジスタ素子ごとに、ソース拡散、ドレイン拡散は分離されているが、繋がっていても構わないし、ポリシリコンをトランジスタごとに分割してもいいし、配線等のレイアウトに関してもこれに限定されるものではない。

ここで、信号配線２は半導体基板、ウェル間や配線間に寄生容量を持つ。信号配線２に付く寄生容量は、
（Ａ）信号配線２とソースノード信号配線２０１との間に付く寄生容量Ｃ１、
（Ｂ）信号配線２とドレインノード信号配線２０２との間に付く寄生容量Ｃ２、
（Ｃ）信号配線２とトランジスタ４のゲート電極Ｇとの間に付く寄生容量Ｃ３、
（Ｄ）信号配線２と上層のメタル配線２０３との間に付く寄生容量Ｃ４
が存在する。信号配線２に付く寄生容量は、Ｃ１〜Ｃ４に加えて、信号配線２とトランジスタ４のゲート電極Ｇが接続されるため、トランジスタ４のゲート容量やウェル、ソース電極Ｓ、ドレイン電極Ｄなどに付く寄生容量も含まれる。

信号配線２とトランジスタ４のゲート電極はコンタクトによって接続され、信号配線２の電位が変動してもトランジスタ４のゲート電極がすぐに信号配線２と同電位となるため、実質みえるＣ３の容量値は非常に小さく、等価的に無視できる。同様に、トランジスタ４のソース電極とバックゲート電極が接続されており、トランジスタ４のソース電位は、ゲート電位に追従して変動するため、トランジスタ４のゲート容量、および、信号配線２とソースノード信号配線２０１との寄生容量Ｃ１の実質みえる容量は非常に小さい。つまり、信号配線２に見える寄生容量はほぼＣ２とＣ４のみとなる。

図３Ｂは信号配線２の下にトランジスタ素子がない場合の信号配線２に付く寄生容量を模式的に示した図である。

図３Ｂにおいて、信号配線２０１ａ、２０２ａは他の信号配線や信号配線間のカップリングを防ぐ目的で入れられるシールド配線である。信号配線２に付く寄生容量は、
（Ａ）信号配線２と信号配線２０１ａとの間に付く寄生容量Ｃ１ａ、
（Ｂ）信号配線２と信号配線２０２ａとの間に付く寄生容量Ｃ２ａ、
（Ｃ）信号配線２とウェルとの間に付く寄生容量Ｃ３ａ、
（Ｄ）信号配線２と上層のメタル配線２０３との間に付く寄生容量Ｃ４ａ
が存在する。ここで、図３Ａ及び図３Ｂにおいて、信号配線２と隣接信号配線間距離が等しいとすると寄生容量も等しいため、Ｃ１＝Ｃ１ａ、Ｃ２＝Ｃ２ａ、Ｃ４＝Ｃ４ａとなる。また、半導体基板１０３と信号配線２との距離は、ゲート電極＜ウェルとなるように構成されるため、Ｃ３＞Ｃ３ａであるが、前述の通り、寄生容量Ｃ１、Ｃ３は等価的にゼロとみなせるため、図３Ｂに対して、図３Ａの構成は、（Ｃ１ａ＋Ｃ３ａ）分の容量を低減できる。

実際の半導体集積回路のレイアウトにおいて、図３Ａは信号配線２０１、２０２をソース電極Ｓ、ドレイン電極Ｄと接続する必要があるため、配線幅や配線間隔といったレイアウトの制約を受ける。その点、図３Ｂの構成は、チップサイズに影響があるが、信号配線幅や信号配線間隔にレイアウトの制約はほぼない。例えば、信号配線２０１ａ，２０２ａをなくす、あるいは距離を大きく取ることも可能である。図３Ｂにおいて、信号配線２の隣接信号配線２０１ａ，２０２ａを取り除き、寄生容量Ｃ１ａ，Ｃ２ａをゼロと考えた場合、信号配線２のサイドとウェル／上層メタル間のフリンジ容量αを加味して、Ｃ２＜Ｃ３ａ＋α（フリンジ容量）を満たすように図３Ａの信号配線２、信号配線２０２がレイアウトされれば、信号配線２に付く寄生容量において、図３Ａの方が優位である。

図３Ａにおいて、寄生容量Ｃ２，Ｃ４をより小さくなるようにレイアウトすると、より高い効果を得られる。例えば、上層のメタル配線２０３を全面に配線しない、Ｃ２＜Ｃ１となるように信号配線２を信号配線２０１側に寄せる、ソース領域よりもドレイン領域を広げて信号配線２０２を遠ざける、信号配線２をメタル配線ではなくトランジスタ４のポリシリコンを用いる、などである（図７参照）。

図４Ｂは、トランジスタ４の配置の別の例を示したものであり、図４Ａと同様、Ｗ／Ｌ比の大きいトランジスタを分割し並列に接続される。信号配線２と、トランジスタの４のゲートはコンタクトで接続され、ソース電極Ｓは、ビア（図４Ｂ等において全面の四角形で図示する）で上の層のメタル信号配線２０３を介してそれぞれ接続される。２つの分割されたトランジスタ素子間のソース電極Ｓ、ドレイン電極Ｄはそれぞれ共有化されており、図４Ａよりもソース電極Ｓ、ドレイン電極Ｄが占める面積を小さくできるため、ソース電極Ｓ、ドレイン電極Ｄが有する寄生成分は少なく構成できる。また、図４Ｂの構成であれば面積影響を小さく、トランジスタ４の長さＬを大きくできるため、長さＬを大きくしたい場合に好適である。勿論、ソース電極Ｓ、ドレイン電極Ｄを共有化しなくともよいし、信号配線等のレイアウトに関してもこれに限定されるものではない。

以上のように構成された実施形態１によれば、トランジスタ４のゲート電極Ｇに印加されるゲート電位に追従してソース電位が変動し、入力段トランジスタ４は、各信号出力回路の一端と各信号出力回路の他端との間を配線される前記信号配線の配線長のうち、少なくとも所定長（好ましくは、全体長の１／５の長さ）にわたって、第２導電型ウェル領域の上部を信号配線が通るように、信号配線に沿って配置され、第２導電型ウェル領域の短辺と長辺との比が少なくとも所定比（好ましくは、１：１０）になるように構成している。これにより、例えば撮像装置のための半導体集積回路を、従来技術に比較して省面積化又は低消費電力化することで、高速動作可能にすることができる。

実施形態２．
図５は実施形態２に係る撮像装置のための半導体集積回路の構成例を示す平面図である。

図５において、１−１−１〜１−４−ｎは信号出力回路であり、２−１〜２−４は信号配線、４−１〜４−４は増幅回路を構成するトランジスタの１つである。

複数ｎ個の信号出力回路１−１−１〜１−１−ｎ、１−２−１〜１−２−ｎ、１−３−１〜１−３−ｎ、１−４−１〜１−４−ｎはそれぞれ、信号配線２−１〜２−４に重複することなく接続される。信号配線２−１〜２−４は増幅回路をなすトランジスタ４−１〜４−４にそれぞれ１対１に対応して接続される。トランジスタ４−１〜４−４は、第１電導型ウェル又は半導体基板によってそれぞれ分離された、第２電導型ウェル領域に形成される。トランジスタ４−１〜４−４は２×２のマトリクス形状に配置され、第２電導型ウェル領域上部を第２電導型ウェル領域に形成されるトランジスタ４−１〜４−４と１対１に対応して接続された信号配線２−１〜２−４が通過するように配線が行われる。

ここで、対応して接続されない信号配線に関して、信号のカップリングを考慮しないのであれば、第２電導型ウェル領域上部を通し、信号のカップリングを考慮するのであれば、シールド配線を挟んで第２電導型ウェル領域上部を通すか、第１電導型ウェル又は半導体基板領域の上部に配線する。

図５において、信号配線２−１〜２−４の寄生容量低減効果は、１対１に対応して接続されるトランジスタ４−１〜４−４が形成される第２電導型ウェル領域を通る配線に限定されるので、図１Ａの構成と比較して、１／２程度である。しかし、図５の構成では、トランジスタ４−１〜４−４をマトリクス形状に配置するため、余分に大きくトランジスタ４を構成する必要がなく、素子配置における面積効率は図１構成よりもよい。

複数ｎ個の信号出力回路と、１本の信号配線と１つの増幅回路を１つの回路群としたときに、図５は４つ回路群から構成される。例えば、回路群の数を３２とした場合、トランジスタ４は、２×１６、３×１１、４×８のようにＸ×Ｙのマトリクス形状に配置される。ここで、Ｘは図５の横方向の個数、Ｙは図５の縦方向の個数を示す。ただし、３×１１の場合、１つのトランジスタ領域が余ることになるので、その領域は、何も置かないか、トランジスタを配置するがゲート電極Ｇをハイレベル又はローレベルに固定する、他の素子を配置する、などすればよい。

Ｘ方向に配置するトランジスタ数を増やせば、より面積効率良く、トランジスタ４を配置可能だが、前述したように、信号配線の寄生容量低減効果が薄れることに加え、信号配線が混雑し、逆に寄生容量が増えてしまう可能性がある。よって、Ｘは２〜４に設定するのが適当であり、それ以上は、逆に特性を悪化させてしまう可能性がある。つまり、例えば、図５に示される、信号出力回路１−１−１と１−１−ｎとの間を接続する信号配線２−１（参考図の赤線部分の意）の配線長のうち、少なくとも１／５はトランジスタを形成する第２電導型ウェル領域と重なって配線される。他の回路群に関しても同様である。

図６Ａは図５の半導体集積回路においてトランジスタのバックゲート電極の配置例
を示す平面図である。また、図６Ｂは図５の半導体集積回路においてトランジスタのバックゲート電極の別の配置例を示す平面図である。

図６Ａ及び図６Ｂにおいて、２、２０１、２０２は信号配線であり、１０１は第１電導型ウェル又は半導体基板であり、１０２は第２電導型ウェル、１０４は第２電導型拡散領域である。

図６Ａ及び図６Ｂにおいて、バックゲート電極Ｂの配置の１例を示す。バックゲート電極Ｂは、第２電導型ウェル１０２内に形成された第２電導型拡散領域にコンタクトにて接続される。トランジスタ４はソース電極Ｓとバックゲート電極Ｂが接続されるため、ソース電極Ｓに接続される信号配線２０１とバックゲート電極Ｂとが接続される。

図６Ａはバックゲート電極Ｂを、第２電導型ウェルの一端と、他端、トランジスタとトランジスタの間に設けた例を示す。この構成では、バックゲート電極Ｂの接続抵抗が大きくなるが、面積影響なく、バックゲート電極Ｂを設けることができる。また、トランジスタとトランジスタの間に設けるバックゲート電極Ｂの数を増やせば、その分バックゲート電極Ｂの抵抗を減らすことができる。その場合、一箇所にまとめて設けるのではなく、広く分散させて設けると効果的である。

図６Ｂはトランジスタと並列して、広い範囲にバックゲート電極を配置した例を示す。この構成では、バックゲート電極Ｂの接続抵抗を非常に小さくできるため、第２電導型ウェルの電位の応答が速くなるが、面積が大きくなる。

なお、図６Ａ及び図６Ｂの構成を併用してバックゲート電極が設けられてもよい。

図７Ａは図５の半導体集積回路において信号配線２の寄生容量をより減らすレイアウト方法を示す平面図である。また、図７Ｂは図５の半導体集積回路において信号配線２をポリシコンで行う構成例を示す平面図である。すなわち、図７Ａ及び図７Ｂから明らかなように、駆動能力の低い信号出力回路が複数接続される信号配線の一部の寄生容量を実質ごく小さな容量とすることを特徴としている。

以上のように構成された実施形態２によれば、入力段トランジスタの各々は、マトリクス形状に配置され、入力段トランジスタの各々は、前記複数の信号配線が自然数ｎ対１に対応して接続され、各信号出力回路の一端の各々と、各信号出力回路の他端の各々と、の間を配線される前記信号配線の各々の配線長のうち、少なくとも所定長にわたって、前記第２導電型ウェル領域の上部を前記信号配線の各々が通るように、前記信号配線に沿って配置される。これにより、これにより、例えば撮像装置のための半導体集積回路を、従来技術に比較して省面積化又は低消費電力化、高速動作可能にすることができる。

また、回路群を複数備え、複数の回路群の各入力段トランジスタは、マトリクス形状に配置されることが好ましい。

さらに、実施形態１の図４及び実施形態２の図６Ａから明らかなように、入力段トランジスタは、２つ以上のトランジスタ素子の並列接続からなり、バックゲート電極は、少なくとも、前記第２導電型ウェル領域の一端と他端との２点に置かれることが好ましい。これにより、半導体基板上において、従来技術に比較して面積効率を向上させてバックゲート電極を配置できる。

実施形態２の図６Ａから明らかなように、バックゲート電極は、トランジスタ素子とトランジスタ素子との間に配置され、トランジスタ素子とトランジスタ素子との間に配置されるバックゲート電極は、
（Ａ）第２導電型ウェル領域の中央に１箇所に設けられ、もしくは
（Ｂ）第２導電型ウェル領域の長辺方向に分散して、複数個所に設けられることが好ましい。これにより、半導体基板上において、従来技術に比較して面積効率を向上させてバックゲート電極を配置でき、バックゲート電極の抵抗値を低くすることができる。

また、実施形態２の図６Ｂから明らかなように、バックゲート電極は、入力段トランジスタに平行して、第２導電型ウェル領域の所定範囲にわたって設けられることが好ましい。これにより、バックゲート電極の抵抗値をさらに低下できる。

さらに、実施形態２の図７から明らかなように、信号配線よりも上層のメタルを用いた配線は、前記信号配線の上部において、全面に配線を形成しないように構成されることが好ましい。これにより、信号配線の寄生容量を従来技術に比較して大幅に低減できる。

また、実施形態２の図７から明らかなように、信号配線は、前記入力段トランジスタのゲート配線に被るように配線され、前記入力段トランジスタのゲート電極の中心よりも、ソース電極に近づけて配線されることが好ましい。これにより、信号配線の寄生容量を従来技術に比較して大幅に低減できる。

さらに、実施形態２の図７から明らかなように、入力段トランジスタのドレインを形成する第２電導型拡散領域は、前記入力段トランジスタのソースを形成する第２電導型拡散領域よりも、面積が大きくなるように構成されることが好ましい。これにより、信号配線の寄生容量を従来技術に比較して大幅に低減できる。

またさらに、実施形態１及び２において、前記信号配線の一部は、前記入力段トランジスタのゲート電極を形成する、ポリシリコンを用いて形成されることが好ましい。これにより、信号配線の寄生容量を従来技術に比較して大幅に低減できる。

さらに、複数の撮像素子を備える撮像装置において、上述の実施形態１又は２に係る半導体集積回路を備えることで、従来技術に比較して省面積化又は低消費電力化、高速動作可能にすることができる撮像装置を構成できる。

特許文献１との比較．
特許文献１は、チップサイズを減少する目的で、増幅段を複数の光電変換部で共有し、かつ、所定数の画素の集合を示す画素群ごとに１つの増幅段を設け、出力線の負荷（寄生抵抗、寄生容量）を大きなものとしない構成が開示されている。

しかし、特許文献１では、素子の配置や、そのレイアウト方法に関して特に記載されていない。特に、特許文献１の図１０は、光電変換部、制御部、配線部、増幅部により構成された例を図示する。複数の光電変換部は同一の配線部を介して増幅部に接続される。その他の光電変換部、配線部、増幅部に関しても同様に規則性をもって接続が行われる。このような構成の場合、当業者であれば、配線部は負荷をできるだけ小さくするため、あるいは、動的に電圧が変動する素子のノードとのカップリングを避けるために、配線下に素子は置かず配線を行うためだけの領域が設けられる、もしくは、素子を設けたとしてもＭＯＳキャップなど静的な素子が置かれる。

また、増幅部は余分な寄生成分が付くことを避けるためやトランジスタ素子の特性バラツキを抑えるために、縦横のアスペクト比ができるだけ小さくなるように、制約がなければ正方形に近くなる形で、レイアウトする。つまり、画素群を成す画素数は、光電変換部の駆動能力と、配線部の負荷（寄生抵抗、寄生容量、増幅部のゲート容量）と増幅部の出力の負荷（配線の寄生抵抗、寄生容量、出力負荷）などによって決定されるが、前述のように、光電変換部の駆動能力を大きくすることは困難であるため、配線部に接続される光電変換部の数は制限され、増幅部の数を劇的に減らすことは事実上難しく、先行文献記載のチップサイズ低減の効果は大きくない。

これに対して、本発明に係る実施形態によれば、駆動能力の低い信号出力回路が複数接続される信号配線の一部の寄生容量を実質ごく小さな容量とすることによって、回路の高速化、省面積化、低消費電力化のいずれかあるいは全てを図ることができる。

従来構成で、駆動能力の低い信号出力回路が複数接続される信号配線に関して、信号配線の電圧変化に対して電気的に同期して変動しないウェルやノードに対して付いていた寄生容量を、信号配線の電圧変化に対して電気的に同期して変動するウェルやノードに対して付けることによって、寄生容量の絶対値が増えたとしても、信号配線の電圧変化に対して電気的に同期して変動するウェルやノードに対して付く寄生容量は等価的に小さなものとして扱うことができる。実質的な容量成分が減ることで、応答性や周波数特性を改善でき、その分、半導体集積回路を高速化できる、あるいは回路駆動能力を下げることができるので回路面積の縮小又は低消費電力化できる。

１−１〜１−ｎ，１−１−１〜１−４−ｎ 信号出力回路
２，２−１〜２−４ 信号配線
３ 増幅回路
４，４−１〜４−４ トランジスタ
５ 他回路
６ 出力端子
１０１ 第１電導型ウェル又は半導体基板
１０２ 第２電導型ウェル
１０３ 第２電導型半導体基板
１０４ 第２電導型拡散領域
２０１〜２０３ 信号配線
２０１ａ，２０２ａ，２０３ａ 信号配線又はシールド配線
Ｂ バックゲート電極
Ｃ１〜Ｃ４，Ｃ１ａ〜Ｃ４ａ 寄生容量
Ｄ ドレイン電極
Ｇ ゲート電極
Ｓ ソース電極

特開２０１９−００９６９１号公報

Claims (11)

1. 複数の信号出力回路と、信号配線と、増幅回路と、を少なくとも備える回路群とを備えた半導体集積回路であって、
   前記信号配線は前記複数の信号出力回路の各々と、前記増幅回路と、に接続され、
   前記増幅回路は、入力段トランジスタを備え、
   前記入力段トランジスタは、第１導電型ウェル領域又は半導体基板によって分離された、第２の導電型ウェル領域に形成され、
   前記トランジスタのゲート電極と、前記信号配線と、が接続され、
   前記トランジスタのソース電極と、前記トランジスタのバックゲート電極と、が接続され、
   前記トランジスタのゲート電極に印加されるゲート電位に追従してソース電位が変動し、
   前記入力段トランジスタは、前記各信号出力回路の一端と、前記各信号出力回路の他端と、の間を配線される前記信号配線の配線長のうち、少なくとも所定長にわたって、前記第２導電型ウェル領域の上部を前記信号配線が通るように、前記信号配線に沿って配置され、
   前記第２導電型ウェル領域の短辺と長辺との比が少なくとも所定比以上になるように構成した
   ことを特徴とする半導体集積回路。
2. 複数の信号出力回路と、複数の信号配線と、複数の増幅回路とを備えた半導体集積回路であって、
   前記複数の信号配線と、前記複数の増幅回路と、は１対１に対応して接続がなされ、
   前記複数の信号出力回路と、前記複数の信号配線と、は自然数ｎ対１に対応して重複がないように接続がなされ、
   前記複数の増幅回路の各々は、少なくとも１つの入力段トランジスタを備え、
   前記入力段トランジスタの各々は、第１導電型ウェル領域又は半導体基板によって前記トランジスタごとに分離された、第２の導電型ウェル領域に形成され、
   前記トランジスタのゲート電極と、前記信号配線とが接続され、
   前記トランジスタのソース電極と前記トランジスタのバックゲート電極と、が接続され、
   前記トランジスタのゲート電極に印加されるゲート電位に追従して、ソース電位が変動し、
   前記入力段トランジスタの各々は、マトリクス形状に配置され、
   前記入力段トランジスタの各々は、前記複数の信号配線が自然数ｎ対１に対応して接続され、
   前記各信号出力回路の一端の各々と、前記各信号出力回路の他端の各々と、の間を配線される前記信号配線の各々の配線長のうち、少なくとも所定長にわたって、前記第２導電型ウェル領域の上部を前記信号配線の各々が通るように、前記信号配線に沿って配置される
   ことを特徴とする半導体集積回路。
3. 前記回路群を複数備え、
   前記複数の回路群の各入力段トランジスタは、マトリクス形状に配置される
   ことを特徴とする請求項１記載の半導体集積回路。
4. 前記入力段トランジスタは、２つ以上のトランジスタ素子の並列接続からなり、
   前記バックゲート電極は、少なくとも、前記第２導電型ウェル領域の一端と他端との２点に置かれる、
   ことを特徴とする、請求項１又は２記載の半導体集積回路。
5. 前記バックゲート電極は、前記トランジスタ素子と前記トランジスタ素子との間に配置され、
   前記トランジスタ素子と前記トランジスタ素子との間に配置される前記バックゲート電極は、
   （Ａ）前記第２導電型ウェル領域の中央に１箇所に設けられ、もしくは
   （Ｂ）前記第２導電型ウェル領域の長辺方向に分散して、複数個所に設けられる、
   ことを特徴とする、請求項４に記載の半導体集積回路。
6. 前記バックゲート電極は、前記入力段トランジスタに平行して、前記第２導電型ウェル領域の所定範囲にわたって設けられる、
   ことを特徴とする、請求項１〜４のうちのいずれか１つに記載の半導体集積回路。
7. 前記信号配線よりも上層のメタルを用いた配線は、前記信号配線の上部において、全面に配線を形成しないように構成される
   ことを特徴とする、請求項１〜５のうちのいずれか１つに記載の半導体集積回路。
8. 前記信号配線は、前記入力段トランジスタのゲート配線に被るように配線され、
   前記入力段トランジスタのゲート電極の中心よりも、ソース電極に近づけて配線される、
   ことを特徴とする、請求項１〜６のうちのいずれか１つに記載の半導体集積回路。
9. 前記入力段トランジスタのドレインを形成する第２電導型拡散領域は、前記入力段トランジスタのソースを形成する第２電導型拡散領域よりも、面積が大きくなるように構成される、
   ことを特徴とする、請求項１〜７のうちのいずれか１つに記載の半導体集積回路。
10. 前記信号配線の一部は、前記入力段トランジスタのゲート電極を形成する、ポリシリコンを用いて形成される
    ことを特徴とする、請求項１〜８のうちのいずれか１つに記載の半導体集積回路。
11. 複数の撮像素子を備える撮像装置であって、
    請求項１〜１０のうちのいずれか１つに記載の半導体集積回路を備える
    ことを特徴とする撮像装置。

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