KR100261901B1 - 클럭 드라이버 회로 및 반도체 집적 회로 장치 - Google Patents

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Abstract

본 발명에 의하면, 구동 능력이 높고 클럭 스큐(skew)가 낮은 클럭 드라이버 회로를 얻을 수 있다.
반도체 기판(1)의 셀영역(2)에 있어서의 복수의 매크로셀 배치 영역(9)은 제 2 방향으로 3분할된다. 각 분할 영역에 대응하여 기본 회로(14a∼14c)가 배치된다. 각 기본 회로에 있어서, 제 1 공통선(16)은 클럭 입력 드라이버(11)의 출력 노드에 클럭 출력선(17)을 거쳐서 접속된다. 복수의 프리 드라이버(15(1)∼15(n))는 입력 노드 IN이 제 1 공통선(16)에, 출력 노드 OUT가 제 2 공통선(18)에 접속된다. 복수의 메인 드라이버(19(1)∼19(m))는 입력 노드 IN이 제 2 공통선(18)에, 출력 노드 OUT가 제 3 공통선(20)에 접속된다. 제 3 공통선(20)은 각 기본 회로(14a∼14c)에 대하여 공통으로 마련된 복수의 클럭 신호 공급선(21(1)∼21(s))에 접속된다. 복수의 클럭 신호 공급선(21(1)∼21(s))은 클럭 신호를 필요로 하는 내부 회로(22)의 클럭 입력 노드에 접속된다.

Description

클럭 드라이버 회로 및 반도체 집적 회로 장치
본 발명은 예를 들면 게이트 어레이, ECA(Embeded Cell Array) 등의 반도체 집적 회로 장치에 관한 것으로, 특히, 이 반도체 집적 회로 장치에 마련되는 클럭 드라이버(clock driver) 회로에 관한 것이다.
예를 들면, 게이트 어레이, ECA 등의 반도체 집적 회로 장치에 있어서는 AND 회로, OR 회로 등의 논리 회로로 되는 매크로셀과, 플립플롭 회로 등의 클럭 신호를 필요로 하는 내부 회로로 되는 매크로셀이 내부영역(코아영역)에 복수개 배치되어 있고, 상기 복수의 내부 회로에 대하여 클럭 신호를 공급하기 위한 클럭 드라이버 회로가 설치되는 것이다.
최근, 이러한 반도체 집적 회로 장치는 대규모화 및 고속화가 요구되어 오고 있고, 반도체 집적 회로 장치에 배치되는 내부 회로의 수가 증대함과 동시에, 각 내부 회로에 클럭 신호를 효율적으로, 또한 클럭스큐를 작게 하는 것이 제안되고 있다.
도 12는 이러한 사고에 근거하여 제안된 것으로, 예를 들면, 일본국 특허공개 평성 제 7-14994 호 공보에 개시된 것이다.
도 12에 있어서, (100)은 내부 집적 회로군(코아영역)(101)과 주변 회로군(버퍼영역)(102)을 갖는 반도체 기판, (103)은 대향하여 배치되는 상기 주변 회로군(102)의 한쪽 측의 영역에 마련되고, 기준 신호(클럭 신호)를 증폭하는 제 1 신호 구동 회로(클럭 입력 드라이버), (104)는 한쪽 측과 인접하고, 각각 대향하여 배치되는 상기 주변 회로군(102)의 다른쪽 측의 영역으로서, 상기 주변 회로군(102)에 인접하는 상기 내부 집적 회로군(101)의 양단 영역에 마련되는 복수의 제 2 신호 구동 회로(컬럼 드라이버), (105)는 이들 제 1 및 제 2 신호 구동 회로(103) 및 (104)를 접속하는 제 1 신호 배선, (106)은 상기 제 2 신호 구동 회로(104)와 내부 집적 회로군(101)을 접속하는 제 2 신호 배선이다.
이와 같이 구성된 것에 있어서는 제 1 신호 구동 회로(103)에 의해 기준 신호가 증폭되면, 제 1 신호 구동 회로(103)에서 보아 대칭적으로 배선된 제 1 신호선(105)을 거쳐서 복수의 제 2 신호 구동 회로(104)에 기준 신호를 공급하는 것이 가능해진다.
복수의 제 2 신호 구동 회로(104)는 기준 신호를 증폭하여, 빗형상으로 배선된 제 2 신호 배선(106)에 균일한 기준 신호를 공급하는 것이 가능해진다.
이에 따라, 내부 신호 집적 회로군(101)에 도달하는 기준 신호의 변동을 억제하는 것이 가능해져, 신호 지연량이 저감된 기준 신호, 즉 클럭스큐가 저감된 기준 신호에 기초하여 내부 집적 회로군(101)에 의해, 각종 신호 처리를 하게 하는 것이 가능해진다.
또한, 상기와 같은 반도체 집적 회로 장치에 있어서, 반도체 기판의 면적을 증가시키는 일 없이, 레이아웃이 용이한 높은 구동 능력의 클럭 드라이버 회로를 마련하는 것도 제안되고 있다.
도 13은 이러한 사고에 근거하여 제안된 것으로, 예를 들면 일본국 특허공개 평성 제 6-236923 호 공보에 개시된 것이다.
도 13에 있어서, (201)은 반도체 기판에 있어서의 매크로셀 배치 영역, (202a)는 전원 전위 VDD를 인가하는 전원선으로 제 2 층 알루미늄배선으로 이루어지고, 상기 매크로셀 배치 영역(201)에 대하여 수직으로 형성되어 있다. (202b)는 접지 전위 GND를 인가하는 접지선으로 제 2 층 알루미늄배선으로 이루어지고, 상기 매크로셀 배치 영역(201)에 대하여 수직으로, 또한 상기 전원선(202a)에 평행하게 형성되고, 상기 전원선(202a)과 함께 전기 공급 라인을 구성하고 있다. (203a)는 상기 매크로셀 배치 영역의 상측에 위치하여, 상기 전원선(202a)과 스루 홀(204a)에서 접속되는 전원선으로 제 1 층 알루미늄층으로 이루어진다. (203b)는 상기 매크로셀 배치 영역의 하측에 위치하여, 상기 접지선(202b)과 스루 홀(204b)에서 접속되는 접지선으로 제 1 층 알루미늄층으로 이루어진다.
(205)는 상기 전기 공급 라인의 아래에 위치하여 상기 매크로셀 배치 영역에 배치된 드라이버 회로등의 기능을 가진 매크로셀, (206)은 이 매크로셀(205)에 신호를 입력하기 위해서 상기 매크로셀(205)의 입력 노드와 스루 홀(207)에서 접속된 입력 신호선으로 제 2 층 알루미늄배선으로 이루어지고, 상기 전원선(202a)과 상기 접지선(202b) 사이에 이들 전원선(202a)과 접지선(202b)과 평행하게 배치되어 있다. (208)은 상기 매크로셀(205)로부터 신호 출력하기 위해서 상기 매크로셀(205)의 출력 노드와 스루 홀(208)에서 접속된 출력 신호선으로 제 2 층 알루미늄배선으로 이루어지고, 상기 전원선(202a)과 상기 접지선(202b) 사이에 이들 전원선(202a)과 접지선(202b)과 평행하게 배치되어 있다.
이와 같이 구성된 반도체 집적 회로 장치에 있어서는 전원선(202a) 및 접지선(202b)으로 이루어지는 전기 공급 라인의 아래에 드라이버 회로등의 기능을 가진 매크로셀(205)이 배치되어 있기 때문에, 매크로셀(205)로의 전기 공급이 용이함과동시에 매크로셀(205)의 점유면적을 작게 할 수 있다.
그런데, 한층 더 대규모화 및 고속화되는 반도체 집적 회로 장치가 요망됨에 따라서 구동 능력이 더욱 높고, 클럭스큐가 더욱 작은 클럭 드라이버 회로가 요망되고 있다.
본 발명의 목적은 상기한 점을 감안하여 이루어진 것으로서, 클럭 신호를 필요로 하는 복수의 내부 회로에 대하여 구동 능력이 높고, 클럭스큐가 작은 클럭 드라이버 회로를 얻는 데 있다.
또한, 제 2 의 목적은 클럭 신호를 필요로 하는 복수의 내부 회로에 대하여 인가되는 클럭 신호의 클럭스큐가 작은, 예를 들면 게이트 어레이, ECA 등의 반도체 집적 회로 장치를 얻는 데 있다.
제 3 의 목적은 클럭 신호를 필요로 하는 복수의 내부 회로에 대하여 인가되는 클럭 신호의 클럭스큐가 작은, 이 클럭 신호를 인가하기 위한 클럭 드라이버 회로를, 다른 매크로셀에 대한 점유 면적을 감소시키는 일 없이, 셀 배치 영역에 마련되는, 예를 들면 게이트 어레이, ECA 등의 반도체 집적 회로 장치를 얻는 것이다.
도 1은 본 발명의 실시예에 있어서의 반도체 집적 회로 장치에 이용되는 마스터 칩의 개략 평면도.
도 2는 도 1에 도시된 개략 평면도에 있어서의 개략 부분 확대도.
도 3은 본 발명의 실시예 1을 도시하는 회로도.
도 4는 도 3에 도시된 프리 드라이버(15(1)∼15(n))를 도시하는 회로도.
도 5는 도 3에 도시된 메인 드라이버(19(1)∼19(m))를 도시하는 회로도.
도 6은 본 발명의 실시예 1을 도시하는 평면 패턴도.
도 7은 도 6에 도시된 프리 드라이버(15(1)∼15(n)) 부분의 부분 확대 평면 패턴도.
도 8은 도 6에 도시된 메인 드라이버(19(1)∼19(m)) 부분의 부분 확대 평면 패턴도.
도 9는 본 발명의 실시예 2를 도시하는 평면 패턴도.
도 10은 도 9에 도시된 제 3 공통선(20a∼22c) 및 클럭 신호 공급선(21(1)∼21(s))을 도시한 평면 패턴도.
도 11은 도 9에 도시된 제 1 공통선(16a, 16b, 16c), 제 2 공통선(18a, 18b, 18c)을 도시하는 평면 패턴도.
도 12는 종래의 반도체 집적 회로 장치를 도시하는 평면 패턴도.
도 13은 종래의 다른 반도체 집적 회로 장치를 도시하는 부분 평면 패턴도.
도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 셀영역
4 : 제 1 전극 5 : 제 2 전극
6 : N 형 확산 영역 7 : P 형 확산 영역
8 : 기본셀 9 : 매크로셀 배치 영역
10 : 배선영역 11 : 클럭 입력 드라이버
12 : 클럭 입력 패드 13 : 클럭 입력선
14a∼14c : 기본 회로
15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n) : 프리 드라이버,
16a∼16c : 제 1 공통선 17a∼17c : 클럭 출력선
18a∼18c : 제 2 공통선
19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m) : 메인 드라이버
20a∼20c : 제 3 공통선 21(1)∼21(s) : 클럭 신호 공급선
22 : 제 2 매크로셀 23 : 전원선
24 : 접지선 25 : 제 1 매크로셀
본 발명의 제 1 발명에 관한 클럭 드라이버 회로는 반도체 기판의 한 주면에 형성되고, 클럭 신호를 필요로 하는 복수의 내부 회로와, 반도체 기판의 한 주면상에 형성되고, 각각에 복수의 내부 회로중의 소정의 내부 회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선과, 각각이 수신한 클럭 신호를 증폭하여 복수의 클럭 신호 공급선에 클럭 신호를 인가하는 복수의 기본 회로를 구비한다.
각 기본 회로는 반도체 기판의 한 주면상에 형성되고, 클럭 신호를 받는 제 1 공통선과 반도체 기판의 한 주면에 형성되고, 제 1 공통선에 입력 노드가 전기적으로 접속되는 복수의 프리 드라이버와 반도체 기판의 한 주면상에 형성되고, 복수의 프리 드라이버의 출력 노드가 전기적으로 접속되는 제 2 공통선과, 반도체 기판의 한 주면에 형성되고, 제 2 공통선에 입력 노드가 전기적으로 접속되는 복수의 메인 드라이버와 반도체 기판의 한 주면상에 형성되고, 복수의 메인 드라이버의 출력 노드 및 복수의 클럭 신호 공급선이 전기적으로 접속되는 제 3 공통선을 마련한 것이다.
본 발명의 제 2 발명에 관한 반도체 집적 회로 장치는 반도체 기판의 한 주면에 형성되고, 클럭 신호를 필요로 하는 복수의 내부 회로와 반도체 기판의 한 주면상에 제 2 방향에 따른 직선상에 배치됨과 동시에, 서로 평행하게 배치되고, 각각에 복수의 내부 회로중의 소정의 내부 회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선과, 반도체 기판의 한 주면에 제 2 방향을 따라서 배치되고, 각각이 수신한 클럭 신호를 증폭하여 복수의 클럭 신호 공급선에 클럭 신호를 인가하는 복수의 기본 회로를 구비하고,
기본 회로는 반도체 기판의 한 주면상에 상기 제 2 방향과 직교하는 제 1 방향에 따른 직선상에 배치되고, 클럭 신호를 받는 제 1 공통선과, 반도체 기판의 한 주면에 제 1 방향을 따라서 서로 소정 간격을 갖고 형성되고, 제 1 공통선에 입력 노드가 전기적으로 접속되는 복수의 프리 드라이버와, 반도체 기판의 한 주면상에 제 1 방향에 따른 직선상에 배치되고, 복수의 프리 드라이버의 출력 노드가 전기적으로 접속되는 제 2 공통선과, 반도체 기판의 한 주면에 제 1 방향을 따라서 서로 소정 간격을 갖고 형성되고, 제 2 공통선에 입력 노드가 전기적으로 접속되는 복수의 메인 드라이버와, 반도체 기판의 한 주면상에 제 1 방향에 따른 직선상에 배치되고, 복수의 메인 드라이버의 출력 노드 및 복수의 클럭 신호 공급선이 전기적으로 접속되는 제 3 공통선을 마련한 것이다.
본 발명의 제 3의 발명에 관한 반도체 집적 회로 장치는 전극쌍과 그 양측에 위치하는 N 형 확산 영역 및 P 형 확산 영역에 의해 기본셀이 제 2 방향을 따라서 배치되는 매크로셀 배치 영역이 제 1 방향을 따라서 복수개 배치되는 반도체 기판을 갖고, 반도체 기판의 각 매크로셀 배치 영역에 인접하는 소정수의 기본셀에 의해서 구성되는 논리 회로로 되는 제 1 매크로셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로셀 배치 영역의 2 이상의 소정수의 매크로셀 배치 영역 각각에 인접하는 소정수의 기본셀에 의해서 구성되고, 클럭 신호를 필요로 하는 내부 회로로 되는 제 2 매크로셀이 배치되는 것에 있어서, 제 2 매크로셀이 각각 배치되는 복수의 매크로셀 배치 영역 각각에 대응하여 제 2 방향에 따른 직선상에 배치되고, 대응한 매크로셀 배치 영역에 배치된 제 2 매크로셀인 내부 회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 구비하고,
반도체 기판의 복수의 매크로셀 배치 영역은 상기 제 2 방향에 복수 분할되고, 각 분할된 영역에 대응하여 기본 회로가 배치되고,
기본 회로는 대응한 분할 영역에 있어서, 반도체 기판의 복수의 매크로셀 배치 영역의 2 이상의 소정수의 매크로셀 배치 영역의 각각에 인접하는 소정수의 상기 기본 셀에 의해서 구성되고, 각각이 동일 직선상에 배치되는 복수의 프리 드라이버와, 대응한 분할 영역에 있어서, 반도체 기판의 복수의 매크로셀 배치 영역의 복수의 프리 드라이버가 배치되는 매크로셀 배치 영역 이외의 2 이상의 소정수의 매크로셀 배치 영역의 각각에 인접하는 소정수의 기본셀에 의해서 구성되고, 각각이 복수의 프리 드라이버가 배치되는 동일 직선상에 배치되는 복수의 메인 드라이버와, 각 분할된 영역에 대응하여, 대응한 분할 영역에 배치되는 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할 영역에 배치되는 복수의 프리 드라이버의 입력 노드에 전기적으로 접속되는 제 1 공통선과, 대응한 분할 영역에 배치되는 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할 영역에 배치되는 복수의 프리 드라이버의 출력 노드 및 대응한 분할 영역에 배치되는 복수의 메인 드라이버의 입력 노드에 전기적으로 접속되는 제 2 공통선과, 대응한 분할 영역에 배치되는 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할 영역에 배치되는 복수의 메인 드라이버의 출력 노드에 전기적으로 접속됨과 동시에, 복수의 클럭 신호 공급선에 전기적으로 접속되는 제 3 공통선을 마련한 것이다.
(실시예 1)
이하에 본 발명의 실시예 1을 도 1 내지 도 8을 이용하여 설명한다.
우선 처음에, 본 발명의 실시예 1이 적용되는, 예를 들면 게이트 어레이 또는 ECA 등의 반도체 집적 회로 장치의 반도체 기판 및 마스터칩에 대하여 도 1 및 도 2에 따라서 설명한다.
도 1에 도시하는 바와 같이 반도체 기판(1)은 한 주면에 셀영역(내부영역, 코아영역)(2)을 가짐과 동시에, 이 셀영역(2)의 주변에 마련되는 버퍼영역(주변영역)(3)을 갖는다.
이 반도체 기판(1)의 셀영역(2)의 한 주면상에는 도 2에 도시하는 바와 같이, 제 1 방향(종방향)에 따라 배치되는 제 1 전극(4)과 제 2 전극(5)으로 이루어지는 전극쌍이 제 2 방향(횡방향)에 따라 복수개 배치되는 전극쌍군을 제 1 방향을 따라서 복수개 배치한다.
또한, 반도체 기판(1)의 셀영역(2)의 한 주면에는 도 2에 도시하는 바와 같이 각 전극쌍군의 제 1 전극(4)에 대응하여 제 2 방향을 따라서 배치되는 복수의 N 형 확산 영역(6)이 형성됨과 동시에, 각 전극쌍군의 제 2 전극(5)에 대응하여 제 2 방향을 따라서 배치되는 복수의 P 형 확산 영역(7)이 대응한 상기 복수의 N 형 확산 영역(6)과 제 1 방향을 따라서 배치, 형성된다.
제 1 전극(4)과 그 양측에 위치하는 N 형 확산 영역(6)에 의해서 N 형 MOS 트랜지스터가 구성되고, 제 2 전극(5)과 그 양측에 위치하는 P 형 확산 영역(7)에 의해서 P 형 MOS 트랜지스터가 구성된다. 제 1 방향을 따라서 병렬로 배치되는 1개의 N 형 MOS 트랜지스터와 1개의 P 형 MOS 트랜지스터에 의해서 기본셀(8)이 구성된다.
반도체 기판(1)의 셀영역(2)에는 N 형 MOS 트랜지스터와 P 형 MOS 트랜지스터로 이루어지는 기본셀(8)이 제 1 방향 및 제 2 방향에 매트릭스 형상으로 배치되고, 전면에 펼쳐진 상태로 되어 있다.
이와 같이 반도체 기판(1)의 셀영역(2) 전면에 기본셀이 펼쳐져서 형성된 상태를 마스터칩이라 칭하고 있다.
한편, AND 회로나 OR 회로등의 논리 회로나 클럭 신호를 필요로 하는 플립플롭 회로등의 내부 회로는 상기한 기본셀을 소정수 이용하여 구성되는 셀구조로 되며, 소위 매크로셀이라 칭해진다. 이하, 논리 회로를 제 1 매크로셀, 내부 회로를 제 2 매크로셀이라 칭한다.
따라서, 반도체 기판(1)의 셀영역(2)에는 도 1에 도시하는 바와 같이, 이들매크로셀이 배치되는 매크로셀 배치 영역(9)이 제 1 방향을 따라서 복수개 마련됨과 동시에, 매크로셀 배치 영역(9)의 사이에 매크로셀 배치 영역(9)에 형성되는 매크로셀 사이를 전기적으로 접속하기 위한 배선영역이 마련된다.
또, 각 매크로셀 배치 영역(9)은 제 2 방향을 따라서 배치된 기본셀의 일렬분(一列分)에 의해서 구성된다.
또한, 각 배선 영역(10)은 거기에 배치되는 제 2 방향에 따른 배선의 수에 의해서, 제 2 방향을 따라서 배치된 기본셀의 일렬분, 또는 복수열분에 의해서 구성된다.
반도체 기판(1)의 버퍼 영역(3)에는 입력버퍼회로, 출력버퍼회로, 입출력버퍼회로등의 회로가 형성된다.
그리고, 이러한 반도체 집적 회로 장치에 있어서는 클럭 신호를 필요로 하는 플립플롭 회로등의 내부 회로로 되는 제 2 매크로셀에 반도체 집적 회로 장치의 외부로부터의 클럭 신호를 인가하기 위한 클럭 드라이버 회로가 마련된다.
이하에, 본 발명의 실시예 1 에 있어서의 클럭 드라이버 회로에 대하여 설명한다.
우선, 도 3 을 이용하여 설명한다.
도 3 에 있어서, (11)은 클럭 입력 패드(12)에 클럭 입력선(13)을 거쳐서 입력 노드가 전기적으로 접속되는 클럭 입력 드라이버, (14a) 내지 (14c)는 수신한 클럭 신호를 증폭하여 복수의 제 2 매크로셀에 클럭 신호를 인가하기 위한 기본 회로이다.
각 기본 회로(14a) 내지 (14c)는 모두 동일한 회로구성을 하고 있기 때문에, 이하, 기본 회로(14a)를 대표하여 설명한다. 또, 부호에 있어서, 첨자 a, b, c 는 기본 회로(14a) 내지 (14c)에 각각 대응하여 부여하였기 때문에, 이하의 설명에 있어서는 첨자 a, b, c를 생략하여 설명한다.
(15(1)∼15(n))는 상기 클럭 입력 드라이버(11)의 출력 노드에 클럭 출력선(17)을 거쳐서 전기적으로 접속되는 제 1 공통선(16)에 입력 노드 IN이 전기적으로 접속됨과 동시에, 출력 노드 OUT가 제 2 공통선(18)에 전기적으로 접속되는 복수의 프리 드라이버로, 예를 들면 도 4에 도시하는 바와 같이 직렬접속된 P 형 MOS 트랜지스터 및 N 형 MOS 트랜지스터로 이루어지는 인버터회로를 2 단 종속접속(縱續接續)한 회로에 의해서 구성되어 있다.
(19(1)∼19(m))은 입력 노드 IN이 상기 제 2 공통선(18)에 전기적으로 접속됨과 동시에, 제 3 공통선(20)에 출력 노드 OUT가 전기적으로 접속되는 복수의 메인 드라이버로, 예를 들면 도 5 에 도시하는 바와 같이 직렬접속된 P 형 MOS 트랜지스터 및 N 형 MOS 트랜지스터로 이루어지는 인버터회로를 2 단 종속접속한 회로에 의해서 구성되어 있다.
또, 상기 프리 드라이버(15(1)∼15(n)) 및 메인 드라이버(19(1)∼19(m))는 각각 인버터회로를 2 단 종속접속한 회로로써 구성하였지만, 2 단에 한정되는 것이 아니라 몇단이라도 좋은 것이다. 단, 프리 드라이버를 구성하는 인버터의 수와 메인 드라이버를 구성하는 인버터회로의 수의 합은 짝수가 되도록 한 쪽이 좋다.
또한, 상기 클럭 입력 드라이버(11)는 도 4 및 도 5 에 도시한 상기 프리 드라이버(15(1)∼15(n)) 및 메인 드라이버(19(1)∼19(m))와 마찬가지로, 인버터회로를 2 단 종속접속한 회로로 구성되더라도 좋다.
21(1)∼21(s)는 각각에 클럭 신호를 필요로 하는 내부 회로(제 2 매크로셀)(22)의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선이다. 각 클럭 신호 공급선(21(1)∼21(s))은 매크로셀영역(9)의 전체 길이에 걸쳐 배치되고, 상기 각 기본 회로(14a∼14c)에 대하여 공통으로 마련된다. 각 클럭 신호 공급선(21(1)∼21(s))은 상기 각 기본 회로(14a∼14c)의 제 3 공통선(20a∼20c)에 전기적으로 접속된다.
다음에, 도 3 에 도시하는 회로구성으로 된 기본 회로(14a∼14c)를, 도 1 및 도 2에 도시한 마스터칩(master chip)에 배치, 형성한 예에 대하여 도 6을 이용하여 설명한다.
도 6에 있어서, 반도체 기판(1)의 셀영역(2)에 있어서의 복수의 매크로셀 배치 영역(9)은 제 2 방향(도 6 의 횡방향)으로 복수개 분할, 즉 이 실시예 1에 있어서는 3분할된다.
각 분할된 영역에 대응하여, 도 3에 의해 도시한 1개의 기본 회로(14a∼14c)가 배치된다. 바꿔 말하면, 3개의 기본 회로(14a∼14c)가 제 2 방향을 따라서 배치된다.
이들 3개의 기본 회로(14a∼14c)는 모두 동일한 회로구성을 하고 있기 때문에, 기본 회로(14a)를 예로 들어, 우선 기본 회로(14a∼14c)의 구성에 대하여 설명한다. 또, 번잡함을 피하기 위해서, 첨자 a, b, c를 생략하여 설명한다.
프리 드라이버(15(1)∼15(n))는 복수의 매크로셀 배치 영역(9)의 2 이상의 소정수(이 예에 있어서는 n 개)의 매크로셀 배치 영역의 각각에 제 1 방향에 따른 동일 직선상에 서로 소정 간격을 갖고 배치,형성된다. 이 실시예 1에 있어서 소정 간격은 모두에 있어서 매크로셀 배치 영역 1개 간격으로 놓여 있지만, 이것에 한정되는 것이 아니라, 프리 드라이버(15)의 수에 맞추어서 임의로 배치하여도 좋다.
각 프리 드라이버(15)는 상세하게는 도 7에 도시하는 바와 같이 전원선(23)과 접지선(24)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이의 매크로셀 배치 영역(9)에 형성된다.
상기 전원선(23)에는 전원 전위가 인가되고, 접지선(24)은 접지 전위로 된다. 전원선쌍을 구성하는 전원선(23)과 접지선(24)은 인접하고 또한 평행하게 배치되며, 제 2 도전체층에 의해서 형성된다.
전원선쌍을 구성하는 전원선(23)의 외측변과 접지선(24)의 외측변과의 거리는 이 실시예 1에서는 46 BC(Basic Cell, 1 Basic Cell은 기본셀(8)의 폭(제 2 방향에 따른 길이)이고, 이 실시예 1 에서는 2.65μm)이기 때문에, 프리 드라이버(15)는 전원선(23)과 접지선(24)과의 사이에 충분히 형성할 수 있다.
또, 도 6에 있어서, 번잡함을 피하기 위해서, 전원선(23) 및 접지선(24)으로 이루어지는 전원선쌍은 나타나 있지 않지만, 이 실시예 1에 있어서는 반도체 기판(1)의 셀영역(2)의 한 주면상에 제 1 방향을 따라서 셀영역(2)을 가로 질러 직선상에 배치되는 전원선쌍이 소정 간격(210 BC)마다 배치되어 있다. 또, 이 실시예 1에 있어서는 반도체 기판(1)의 셀영역(2)의 제 2 방향에 따른 길이를 9 mm로 하고 있기 때문에, 각 분할된 영역에는 복수의 전원선쌍이 배치된다.
각 프리 드라이버(15)내의 배선은 제 1 매크로셀(25)로 되는 논리 회로내 및 제 2 매크로셀(22)로 되는 내부 회로내의 배선 및 논리 회로간의 배선 및 논리 회로와 내부 회로 사이의 배선과 마찬가지로, 제 2 방향을 따라서 배치되는 직선형상의 제 1 배선 또는 제 1 방향을 따라서 배치되는 직선형상의 제 2 배선의 적어도 한쪽의 배선에 의해 구성된다.
또, 제 1 배선은 기본셀(8)을 구성하는 전극쌍상에 층간절연막을 거쳐서 형성되는 제 1 도전체층에 의해 형성되고, 제 2 배선은 제 1 도전체층상에 층간 절연막을 거쳐서 형성되는 제 2 도전체층에 의해 형성된다. 제 1 도전체층과 제 2 도전체층과의 상하관계는 반대이더라도 좋다. 제 1 및 제 2 도전체층은 알루미늄 금속층(알루미늄 합금층을 포함한다)에 의해서 형성된다.
또, 도 7에 있어서, 프리 드라이버(15)의 제 2 방향에 따른 길이를 전원선(23)의 외측변에서 접지선(24)의 외측변까지로 하고 있지만, 이것에 한정되는 것이 아니라, 프리 드라이버(15)의 구성에 따라서는 전원선(23)의 외측변과 접지선(24)의 외측변과의 거리보다 짧은 것이라도 좋다. 요는 프리 드라이버(15)가 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치되어 있으면 된다.
각 프리 드라이버(15)에는 도 7에 도시하는 바와 같이 전원선(23)으로부터 전원선(26)을 거쳐서 전원 전위 Vcc가 인가되고, 접지선(24)에 접지선(27)을 거쳐서 접속되고 접지 전위 GND가 인가된다. 전원선(26)은 매크로셀 배치 영역(9)의 한쪽 측부(상측 측부)상에 제 2 방향을 따라서 매크로셀 배치 영역(9)의 전체 길이에 걸쳐 배치된다. 전원선(26)은 제 1 도전체층에 의해 형성되고, 콘택트 홀(28)을 거쳐서 프리 드라이버(15)에 전기적으로 접속됨과 동시에 콘택트 홀(29)을 거쳐서 전원선(23)에 전기적으로 접속된다. 접지선(27)은 매크로셀 배치 영역(9)의 다른쪽 측부(하측 측부)상에 제 2 방향을 따라서 매크로셀 배치 영역(9)의 전체 길이에 걸쳐 배치된다. 접지선(27)은 제 1 도전체층에 의해 형성되고, 콘택트 홀(30)을 거쳐서 프리 드라이버(15)에 전기적으로 접속됨과 동시에 콘택트 홀(31)을 거쳐서 접지선(24)에 전기적으로 접속된다.
메인 드라이버(19(1)∼19(m))는 복수의 매크로셀 배치 영역(9)의, 프리 드라이버(15(1)∼15(n))가 배치되는 매크로셀 배치 영역(9) 이외의 2 이상의 소정수(이 예에 있어서는 m 개)의 매크로셀 배치 영역의 각각에, 제 1 방향에 따른 동일 직선상에 서로 소정 간격을 갖고 배치,형성된다. 이 실시예 1에 있어서 소정 간격은 모두에 있어서 매크로셀 배치 영역 1개 간격으로 하고 있다. 즉, 메인 드라이버(19)와 프리 드라이버(15)는 제 1 방향에 따른 동일 직선상에 교대로 배치된다. 그러나, 이것에 한정되는 것이 아니라 메인 드라이버(19)의 수에 맞추어서 임의로 배치하여도 좋다.
각 메인 드라이버(19)는 상세하게는 도 8에 도시하는 바와 같이 전원선(23)과 접지선(24)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이의 매크로셀 배치 영역(9)에 형성된다.
각 메인 드라이버(19)내의 배선은 프리 드라이버(15)와 마찬가지로 제 2 방향을 따라서 배치되는 직선형상의 제 1 배선 또는 제 1 방향을 따라서 배치되는 직선형상의 제 2 배선의 적어도 한쪽의 배선에 의해 구성된다. 또한, 메인 드라이버(19)는 전원선(23)과 접지선(24)과의 사이에 충분히 형성될 수 있다.
또, 도 8에 있어서, 메인 드라이버(19)의 제 2 방향에 따른 길이를 전원선(23)의 외측변에서 접지선(24)의 외측변까지로 하고 있지만, 이것에 한정되는 것이 아니라, 메인 드라이버(19)의 구성에 따라서는 전원선(23)의 외측변과 접지선(24)의 외측변과의 거리보다 짧은 것이라도 좋다. 요는 메인 드라이버(19)가 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치되어 있으면 된다.
각 메인 드라이버(19)에는 도 8에 도시하는 바와 같이 전원선(23)으로부터 전원선(26)을 거쳐서 전원 전위 Vcc가 인가되고, 접지선(24)에 접지선(27)을 거쳐서 접속되어 접지 전위 GND가 인가된다. 전원선(26)은 콘택트 홀(32)를 거쳐서 메인 드라이버(19)에 전기적으로 접속됨과 동시에 콘택트 홀(29)을 거쳐서 전원선(23)에 전기적으로 접속된다. 접지선(27)은 콘택트 홀(33)을 거쳐서 메인 드라이버(19)에 전기적으로 접속됨과 동시에 콘택트 홀(31)을 거쳐서 접지선(24)에 전기적으로 접속된다.
제 1 공통선(16)은 도 6 및 도 7에 도시하는 바와 같이 복수의 프리 드라이버(15(1)∼15(n)) 및 복수의 메인 드라이버(19(1)∼19(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 1 공통선(16)은 제 2 도전체층에 의해 형성되고, 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 전원선(23)과 접지선(24)과 평행하게 배치된다. 제 1 공통선(16)은 콘택트 홀(34)을 거쳐서 복수의 프리 드라이버(15(1)∼15(n))의 입력 노드에 전기적으로 접속되고, 복수의 프리 드라이버(15(1)∼15(n))의 입력 노드를 단락한다.
제 2 공통선(18)은 도 6 내지 도 8에 도시하는 바와 같이, 복수의 프리 드라이버(15(1)∼15(n)) 및 복수의 메인 드라이버(19(1)∼19(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 2 공통선(18)은 제 2 도전체층에 의해 형성되고, 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 제 1 공통선(16)과 평행하게 배치된다. 제 2 공통선(18)은 콘택트 홀(35)을 거쳐서 복수의 프리 드라이버(15(1)∼15(n))의 출력 노드에 전기적으로 접속됨과 동시에, 콘택트 홀(36)을 거쳐서 복수의 메인 드라이버(19(1)∼19(m))의 입력 노드에 접속되고, 복수의 프리 드라이버(15(1)∼15(n))의 출력 노드 및 복수의 메인 드라이버(19(1)∼19(m))의 입력 노드를 단락한다.
제 3 공통선(20)은 도 6 및 도 8에 도시하는 바와 같이, 복수의 프리 드라이버(15(1)∼15(n)) 및 복수의 메인 드라이버(19(1)∼19(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 3 공통선(20)은 제 2 도전체층에 의해 형성되고, 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 제 1 공통선(16)과 평행하게 배치된다. 제 3 공통선(20)은 콘택트 홀(37)을 거쳐서 복수의 메인 드라이버(19(1)∼19(m))의 출력 노드에 접속되고, 복수의 메인 드라이버(19(1)∼19(m))의 출력 노드를 단락한다.
제 3 공통선(20)의 선폭은 제 1 및 제 2 공통선(16) 및 (18)의 선폭보다 크게하고 있다. 즉, 다음 이유에 의해서 제 3 공통선(20)의 선폭을 크게하여 놓는다.
제 1 공통선(16)에 접속되는 것은 복수의 프리 드라이버(15(1)∼15(n))의 입력 노드이고, 도 4에 도시하는 바와 같이 입력 노드 IN이 접속되는 것은 P 형 MOS 트랜지스터 및 N 형 MOS 트랜지스터의 게이트 전극이기 때문에, 제 1 공통선(16) 에 접속되는 부하 용량치는 작다. 또한, 제 2 공통선(18)에 접속되는 것은 복수의 메인 드라이버(19(1)∼19(m))의 입력 노드이고, 도 5에 도시하는 바와 같이 입력 노드 IN이 접속되는 것은 P 형 MOS 트랜지스터 및 N 형 MOS 트랜지스터의 게이트 전극이기 때문에, 제 2 공통선(18)에 접속되는 부하 용량치는 작다. 이것에 대하여, 제 3 공통선(20)에 접속되는 것은 복수의 클럭 신호 공급선(21(1)∼21(s)) 및 복수의 내부 회로(22)의 클럭 입력 노드이기 때문에 부하 용량치는 크다.
또한, 제 2 공통선(18)의 선폭은 접속되는 부하 용량치의 차이에 의해 제 1 공통선(16)의 선폭보다 크게 하고 있다.
그리고, 기본 회로(14a)는 대응한 분할 영역, 도 6에 있어서 좌측 1/3 의 영역에서의 제 2 방향에 따른 중앙부에 배치된다. 즉, 대응한 분할 영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 위치하는 매크로셀 배치 영역에 프리 드라이버(15a(1)∼15a(n)) 및 메인 드라이버(19a(1)∼19a(m))가 배치된다. 제 1 내지 제 3 공통선(16a,18a,20a)은 대응한 분할 영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치된다.
기본 회로(14b)는 대응한 분할 영역, 도 6에 있어서 중앙 1/3 의 영역에서의 제 2 방향에 따른 중앙부에 배치된다. 즉, 대응한 분할 영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 위치하는 매크로셀 배치 영역에, 프리 드라이버(15b(1)∼15b(n)) 및 메인 드라이버(19b(1)∼19b(m))가 배치된다. 제 1 내지 제 3 공통선(16b,18b,20b)은 대응한 분할 영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치된다.
기본 회로(14c)는 대응한 분할 영역, 도 6에 있어서 오른쪽 1/3의 영역에서의 제 2 방향에 따른 중앙부에 배치된다. 즉, 대응한 분할 영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 위치하는 매크로셀 배치 영역에 프리 드라이버(15c(1)∼15c(n)) 및 메인 드라이버(19c(1)∼19c(m))가 배치된다. 제 1 내지 제 3 공통선(16c,18c,20c)은 대응한 분할 영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치된다.
또, 이 실시예 1에 있어서는 기본 회로(14a)∼(14c)를 3개 이용한 것을 나타내고 있지만, 3개에 관계없이 4개라도 5개라도 좋다.
복수의 클럭 신호 공급선(21(1)∼21(S))은 도 6에 나타낸 바와 같이, 제 2 매크로셀(22)이 각각 배치되는 복수의 매크로셀 배치 영역(9) 각각에 대응하여 제 2 방향에 따른 직선상에 배치된다. 각 클럭 신호 공급선(21(1)∼21(s))은 제 1 내지 제 3의 기본 회로(14a)∼(14c)에 대하여 공통으로 마련되고, 이 실시예 1에서는 대응하는 매크로셀 배치 영역(9)의 전체 길이에 걸쳐서 형성되어 있다.
또한, 이 실시예 1에 있어서는 복수의 매크로셀 배치 영역(9) 모두에 대하여 1 대 1로 대응하여 클럭 신호 공급선(21)을 배치하고 있지만, 인접하는 2개의 매크로셀 배치 영역(9)에 대하여 1개, 즉 2 대 1로 대응하여 클럭 신호 공급선(21)을 배치하더라도 좋다. 또한, 제 2 매크로셀(22)이 배치되는 매크로셀 배치 영역(9)에 대하여만 클럭 신호 공급선(21)을 배치하더라도 좋고, 이 경우, 인접하는 2개의 매크로셀 배치 영역(9)의 양자에게 제 2 매크로셀(22)이 배치되면, 이 인접하는 2개의 매크로셀 배치 영역(9)에 대하여 1개의 클럭 신호 공급선(21)을 배치하도록 하더라도 좋다.
각 클럭 신호 공급선(21(1)∼21(s))은 제 1 도전체층에 의해 형성되고, 배선영역(10)상에 서로 평행하게 배치된다. 각 클럭 신호 공급선(21(1)∼21(s))은 제 1 내지 제 3의 기본 회로(14a)∼(14c)의 제 3 공통선(20a∼20c)과의 교차부에서 콘택트 홀(38)을 거쳐서 제 3 공통선(20a∼20c)에 전기적으로 접속된다. 각 클럭 신호 공급선(21(1)∼21(s))은 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(22)인 내부 회로의 클럭 입력 노드에 배선(39)을 거쳐서 접속된다. 배선(39)은 제 2의 도전체층에 의해 형성된다.
또, 도 6에 있어서, 논리 회로로 되는 제 1 매크로셀(25) 및 클럭 신호를 필요로 하는 내부 회로로 되는 제 2 매크로셀(22)을, 번잡함을 피하기 위해서 랜덤하게 배치하여 나타내고 있지만, 실제로는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이의 영역을 제외한 매크로셀 배치 영역(9)의 전체 영역에서, 효율적으로 빈틈없이(매크로셀 사이의 절연영역(일반적으로 1개의 기본셀에 의해서 매크로셀 사이의 전기적 절연이 이루어진다)이 존재한다) 제 1 및 제 2 매크로셀(25) 및 (22)이 배치된다.
클럭 입력 드라이버(11)는 도 6에 도시하는 바와 같이 복수의 매크로셀 배치 영역(9)의 제 1 방향에 따른 중앙부에 위치하는 매크로셀 배치 영역(9)의 제 2 방향에 따른 중앙부에 배치된다. 이 실시예 1에 있어서는, 클럭 입력 드라이버(11)는 상기 제 2 기본 회로(14b)가 배치되는 전원선쌍에 대하여 인접하는 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치된다.
클럭 입력 드라이버(11)의 입력 노드는 반도체 기판의 한 주면상에 형성된 클럭 입력 패드(12)에 클럭 입력선(13)을 거쳐서 전기적으로 접속된다.
클럭 입력선(13)은 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 의해서 형성된다.
클럭 입력 드라이버(11)의 출력 노드는 클럭 출력선(17a∼17c)을 거쳐서 제 1 공통선(16a∼16c)에 전기적으로 접속된다.
클럭 출력선(17a)은 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 의해서 형성된다. 클럭 출력선(17a)의 한쪽 단부는 클럭 입력 드라이버(11)의 출력 노드에, 다른쪽 단부는 제 1 공통선(16a)의 중앙부에 전기적으로 접속된다.
클럭 출력선(17b)은 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 의해서 형성된다. 클럭 출력선(17b)의 한쪽 단부는 클럭 입력 드라이버(11)의 출력 노드에, 다른쪽 단부는 제 1 공통선(16b)의 중앙부에 전기적으로 접속된다.
클럭 출력선(17c)은 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 의해서 형성된다. 클럭 출력선(17c)의 한쪽 단부는 클럭 입력 드라이버(11)의 출력 노드에, 다른쪽 단부는 제 1 공통선(16c)의 중앙부에 전기적으로 접속된다.
클럭 출력선(17a∼17c)의 배선길이는 클럭 입력 드라이버(11)로부터 가장 먼 제 1 공통선까지의 배선길이를 기준으로 하여, 제 1 배선 및 제 2 배선을 적절히 이용하는 것에 따라 모두 동일한 길이로 하고 있다.
다음에, 이와 같이 구성된 반도체 집적 회로 장치에 있어서, 클럭 입력 패드(12)에 클럭 신호가 입력되고 나서, 제 2 매크로셀(22)인 내부 회로의 클럭 입력 노드에 클럭 신호가 입력되기까지의 동작에 대하여 설명한다.
클럭 입력 패드(12)에 외부에서 클럭 신호가 입력되면, 클럭 입력선(13)을 거쳐서 클럭 입력 드라이버(11)에 입력된다. 클럭 입력 드라이버(11)는 입력된 클럭 신호에 기초한 클럭 신호를 출력하고, 이 클럭 신호가 클럭 출력선(17a∼17c)을 거쳐서 제 1 공통선(16a∼16c)에 인가되고, 복수의 프리 드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))에 입력된다.
클럭 출력선(17a∼17c)의 배선 길이는 모두 동일하게 하고 있기 때문에, 제 1 공통선(16a∼16c) 각각에 있어서의 클럭 신호의 변화(하강 및 상승)는 같게 된다. 또한, 복수의 프리 드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))의 입력 노드는 각각 제 1 공통선(16a∼16c)에 의해서 단락되고, 제 1 공통선(16a∼16 c)에 대한 부하 용량치도 작기 때문에, 복수의 프리 드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))의 입력 노드 각각에 나타나는 클럭 신호의 변화도 동일하게 된다.
복수의 프리 드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))의 출력 노드에 나타나는 클럭 신호의 변화는 동일하다. 또한, 제 2 공통선(18a∼18c) 각각은 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 복수의 프리 드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))의 출력 노드가 접속되기 때문에, 제 2 공통선(18a∼18c) 각각에 나타나는 클럭 신호의 변화는 제 2 공통선(18a∼18c)의 전체 길이에 걸쳐 같게 된다.
제 2 공통선(18a∼18c)에서 입력 노드가 단락되는 복수의 메인 드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))의 출력 노드에 나타나는 클럭 신호의 변화도 같게 된다.
복수의 메인 드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))의출력 노드는 제 3 공통선(20a∼22c)에 대하여 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 접속되기 때문에 제 3 공통선(20a∼22c) 각각에 나타나는 클럭 신호의 변화는 제 3 공통선(20a∼22c)의 전체 길이에 걸쳐 같게 된다.
즉, 클럭 입력 패드(12)에 입력되는 클럭 신호의 변화는 제 3 공통선(20a∼22c)의 전체 길이에 걸쳐 같게 나타난다. 바꿔 말하면, 클럭 입력 패드(12)에 입력되는 클럭 신호의 제 3 공통선(20a∼20c)에 도달하는 시간의 어긋남, 즉 클럭스큐는 제 3 공통선(20a∼20c)의 전체 길이에 걸쳐서 거의 없다.
제 3 공통선(20a∼20c)에 전달된 클럭 신호는 클럭 신호 공급선(21(1)∼21(s))을 거쳐서 클럭 신호를 필요로 하는 내부 회로(제 2 매크로셀(22))의 클럭 입력 노드에 인가된다.
이 때, 클럭 신호 공급선(21(1)∼21(s))은 제 1 내지 제 3 의 기본 회로(14a∼14c)의 제 3 공통선(20a∼20c)과 그 교차부에서 콘택트 홀(38)에 전기적으로 접속되고 있기 때문에, 제 3 공통선(20a∼22c)과의 접속점에서의 클럭 신호의 변화는 동일한 것이지만, 제 3 공통선(20a∼20c)과의 접속점에서 가장 먼 점, 즉 이 실시예 1 에서는 양단부, 제 1 기본 회로(14a)의 제 3 공통선(20a)과 제 2 기본 회로(14b)의 제 3 공통선(20b)과의 사이의 중앙점 및 제 2 기본 회로(14b)의 제 3 공통선(20b)과 제 3의 기본 회로(14c)의 제 3 공통선(20c)과의 사이의 중앙점에서의 클럭 신호의 변화는 제 3 공통선(20a∼20c)과의 접속점에 있어서의 클럭 신호의 변화보다 약간 지연된다.
그런데, 클럭 신호 공급선(21(1)∼21(s))에 있어서의 제 3 공통선(20a∼20c)과의 접속점의 위치는 매크로셀 배치 영역(9)의 제 2 방향을 따라서, 오른쪽이 1/6, 왼쪽이 1/6의 위치로 되어 있기 때문에, 제 3 공통선(20a∼20c)과의 접속점에서 내부 회로(22)까지의 거리가 최대로 클럭 신호 공급선(21(1)∼21(s)) 길이의 1/6이고, 제 3 공통선(20a∼20c)과의 접속점에서의 클럭 신호의 변화에 대하여 가장 늦은 클럭 신호의 변화의 지연도 대단히 작은 것으로 된다.
즉, 제 2 매크로셀(22) 모두에 대하여 클럭스큐가 저감된 클럭 신호가 인가된다.
이 실시예 1은 이상 기술한 것으로 부터 명백한 바와 같이, 다음과 같은 효과를 나타내는 것이다.
(A) 클럭 입력 패드(12)에 입력된 클럭 신호의 변화는 제 3 공통선(2Oa∼20C)의 전체 길이에 걸쳐 동일하게 변화하여, 클럭 신호 공급선(21(1)∼21(s))에 의한 시간적 지연도 대단히 작은 것으로 할 수 있어, 클럭 신호를 필요로 하는 내부 회로로 되는 제 2 매크로셀(22) 모두에 대하여 클럭스큐가 저감된 클럭 신호가 인가된다.
(B) 기본 회로(14a)∼(14c)를 구성하는 복수의 프리 드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))와 복수의 메인 드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))는 제 1 매크로셀(25) 및 제 2 매크로셀(22)이 배치되지 않은 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치되기 때문에, 셀영역(2)에 대한 제 1 및 제 2 매크로셀(25) 및 (22)의 수를 감소시키는 일없이, 기본 회로(14a∼14c)를 셀영역내에 배치할 수 있다.
(C) 클럭 입력선(13), 클럭 출력선(17a∼17c), 제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c) 및 클럭 신호 공급선(21(1)∼21(s)) 각각을 그 선폭이 좁은 것을 사용하더라도, 제 2 매크로셀(22) 모두에 대하여 클럭스큐가 저감된 클럭 신호가 인가된다. 그 결과, 클럭 입력선(13), 클럭 출력선(17a∼17c), 제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c) 및 클럭 신호 공급선(21(1)∼21(s)) 모두에 의한 배선으로서의 총면적을 작게 할 수 있기 때문에, 배선으로서의 용량치를 낮게 할 수 있어, 제 1 내지 제 3의 기본 회로(14a∼14c)에 의한 소비전력의 저감도 도모할 수 있다.
(D) 제 1 내지 제 3 의 기본 회로(14a∼14c)는 동일한 회로 구성으로 할 수 있기 때문에, 셀영역(2)의 제 2 방향의 길이가 길게된 경우라도, 동일한 회로구성의 기본 회로를 추가하므로써 대응할 수 있어, 동등한 클럭스큐를 가진 여러가지의 반도체 집적 회로 장치를 얻을 수 있다.
(E) 제 2 매크로셀(22)이 셀영역(2)에 균등하게 분산 배치되는 일 없이, 편향하여 집중적으로 배치되는 경우, 편향하여 집중적으로 배치되는 위치에 동일한 회로구성의 기본 회로를 복수개 배치할 수도 있고, 이와 같이 배치하는 것에 의해, 1개의 기본 회로에 대한 제 2 매크로셀(22)에 의한 용량부하를 경감할 수 있어, 제 2 매크로셀(22) 모두에 대하여 클럭스큐가 저감된 클럭 신호가 인가된다.
또, 상기 실시예 1에 있어서, 클럭 입력 드라이버(11)의 입력 노드가 클럭 입력선(13)을 거쳐서 입력 패드(12)에 접속하는 구성으로 하였지만, 클럭 입력 드라이버(11)의 입력 노드와 입력 패드(12)와의 사이에 P11 회로를 개재시켜 클럭 입력 드라이버(11)에 입력되는 클럭 신호를 안정화한 것이라도 좋다.
(실시예 2)
도 9 내지 도 11은 본 발명의 실시예 2를 도시하는 것으로, 상기 실시예 1에 대하여 이하의 점이 상위할 뿐이고, 그밖의 것은 마찬가지인 것이다.
즉, 실시예 1에 있어서의 제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c)이 제 2 도전체층에 의해 형성되고, 클럭 신호 공급선(21(1)∼21(s))이 제 1 도전체층에 의해 형성되고 있는 데 대하여, 이 실시예 2에 있어서는 제 1 및 제 2 도전체층과는 다른 층인 제 3 및 제 4의 도전체층을 또 마련하여, 제 3 공통선(20a∼20c) 및 클럭 신호 공급선(21(1)∼21(s))을 도 10에 도시하는 바와 같이 제 3 의 도전체층에 의해 일체적으로 형성하고, 제 1 및 제 2 공통선(16a∼16c, 18a∼18c)을 도 11에 도시하는 바와 같이 제 4의 도전체층에 의해 형성하고 있다.
제 3의 도전체층은 제 2 도전체층상에 층간절연막을 거쳐서 형성된다. 제 4의 도전체층은 제 3의 도전체층상에 층간절연막을 거쳐서 형성된다. 제 3의 도전체층과 제 4의 도전체층과의 상하관계는 반대이더라도 좋다. 제 3 및 제 4의 도전체층은 알루미늄 금속층(알루미늄 합금층을 포함한다)에 의해서 형성된다.
제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c)은 제 3 또는 제 4의 도전체층에 의해 형성되지만, 실시예 1과 마찬가지로 대응한 기본 회로(14a∼14c)의 복수의 프리 드라이버(15(1)∼15(n)) 및 복수의 메인 드라이버(19(1)∼19(m))상에 위치하여, 전원선쌍을 구성하는 전원선(23)과 접지선(24) 사이에 위치하는 제 1 방향에 따른 직선상에 배치된다.
제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c)과 대응한 기본 회로(14a∼14c)의 복수의 프리 드라이버(15(1)∼15(n)) 및 복수의 메인 드라이버(19(1)∼19(m))와의 전기적 접속은 실시예 1과 마찬가지로, 콘택트 홀(34∼37)을 거쳐서 실행된다.
복수의 클럭 신호 공급선(21(1)∼21(s))은 제 2 매크로셀(22)이 각각 배치되는 복수의 매크로셀 배치 영역(9) 각각에 대응하여, 그 바로 위부분에 있어서의 제 2 방향에 따른 직선상에 배치된다.
각 클럭 신호 공급선(21(1)∼21(s))은 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(22)인 내부 회로의 클럭 입력 노드에 콘택트 홀(40)을 거쳐서 접속된다.
또, 도 9 내지 도 11에 있어서, 실시예 1을 도시한 도면에 부여한 부호와 동일 부호는 동일 또는 상당부분을 나타내고 있다.
이와 같이 구성된 반도체 집적 회로 장치에 있어서도, 상기한 실시예 1과 동일한 효과(A)-(E)를 나타내는 것 이외에, (F) 각 클럭 신호 공급선(21(1)∼21(s))을 대응한 매크로셀 배치 영역(9)의 바로 위부분에 배치하고 있기 때문에, 배선영역(10)을 유효하게 활용할 수 있고, 더 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있음과 동시에, 배선영역(10)에 있어서의 매크로셀(22, 25) 사이를 접속하기 위한 배선(제 1 및 제 2 도전체층에 의해 형성된다)의 최적화가 도모됨과 동시에, (G) 각 클럭 신호 공급선(21(1)∼21(s))과 제 2 매크로셀(22)의 입력 노드와의 전기적 접속을 콘택트 홀(40)을 거쳐서 실행하고 있기 때문에, 이 전기적 접속에 의한 클럭스큐가 거의 없다고 하는 효과를 갖는다.
또, 상기 실시예 2에 있어서는 제 1 및 제 2 공통선(16a∼16c, 18a∼18c)을 제 4의 도전체층에 의해 형성한 것을 나타냈지만, 실시예 1과 마찬가지로 제 1 및 제 2 공통선(16a∼16c, 18a∼18c)을 제 2 도전체층에 의해 형성한 것이더라도 동일한 효과를 나타내는 것이다.
또한, 상기 실시예 2에 있어서, 제 1 및 제 2 공통선(16a∼16c, 18a∼18c)을 제 4의 도전체층에 의해 형성하고, 제 3 공통선(20a∼20c)을 제 3의 도전체층에 의해 형성한 것을 나타냈지만, 실시예 1과 마찬가지로, 이들 제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c)을 제 2 도전체층에 의해 형성한 것이더라도 동일한 효과를 나타내는 것이다.
본 발명에 의하면, 이상 기술한 것으로 부터 명백한 바와 같이 다음과 같은 효과를 얻을 수 있다.
클럭 입력 패드(12)에 입력된 클럭 신호의 변화는 제 3 공통선(2Oa∼20C)의 전체 길이에 걸쳐 동일하게 변화하여, 클럭 신호 공급선(21(1)∼21(s))에 의한 시간적 지연도 대단히 작은 것으로 할 수 있어, 클럭 신호를 필요로 하는 내부 회로로 되는 제 2 매크로셀(22) 모두에 대하여 클럭스큐가 저감된 클럭 신호가 인가된다.
기본 회로(14a)∼(14c)를 구성하는 복수의 프리 드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))와 복수의 메인 드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))는 제 1 매크로셀(25) 및 제 2 매크로셀(22)이 배치되지 않은 전원선쌍을 구성하는 전원선(23)과 접지선(24)과의 사이에 배치되기 때문에, 셀영역(2)에 대한 제 1 및 제 2 매크로셀(25) 및 (22)의 수를 감소시키는 일없이 기본 회로(14a∼14c)를 셀영역내에 배치할 수 있다.
또한, 클럭 입력선(13), 클럭 출력선(17a∼17c), 제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c) 및 클럭 신호 공급선(21(1)∼21(s)) 각각을 그 선폭이 좁은 것을 사용하더라도, 제 2 매크로셀(22) 모두에 대하여 클럭스큐가 저감된 클럭 신호가 인가된다. 그 결과, 클럭 입력선(13), 클럭 출력선(17a∼17c), 제 1 내지 제 3 공통선(16a∼16c, 18a∼18c, 20a∼20c) 및 클럭 신호 공급선(21(1)∼21(s)) 모두에 의한 배선으로서의 총면적을 작게 할 수 있기 때문에, 배선으로서의 용량치를 낮게 할 수 있어, 제 1 내지 제 3의 기본 회로(14a∼14c)에 의한 소비전력의 저감도 도모할 수 있다.
또한, 제 1 내지 제 3의 기본 회로(14a∼14c)는 동일한 회로 구성으로 할 수 있기 때문에, 셀영역(2)의 제 2 방향의 길이가 길게된 경우라도, 동일한 회로구성의 기본 회로를 추가하므로써 대응할 수 있어, 동등한 클럭스큐를 가진 여러가지의 반도체 집적 회로 장치를 얻을 수 있다.
또, 제 2 매크로셀(22)이 셀영역(2)에 균등하게 분산 배치되는 일 없이, 편향하여 집중적으로 배치되는 경우, 편향하여 집중적으로 배치되는 위치에 동일한 회로구성의 기본 회로를 복수개 배치할 수도 있고, 이와 같이 배치하는 것에 의해, 1개의 기본 회로에 대한 제 2 매크로셀(22)에 의한 용량부하를 경감할 수 있어, 제 2 매크로셀(22) 모두에 대하여 클럭스큐가 저감된 클럭 신호가 인가된다.
또한, 각 클럭 신호 공급선(21(1)∼21(s))을 대응한 매크로셀 배치 영역(9)의 바로 위부분에 배치하고 있기 때문에, 배선영역(10)을 유효하게 활용할 수 있고, 더 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있음과 동시에, 배선영역(10)에 있어서의 매크로셀(22, 25) 사이를 접속하기 위한 배선(제 1 및 제 2 도전체층에 의해 형성된다)의 최적화가 도모됨과 동시에, 각 클럭 신호 공급선(21(1)∼21(s))과 제 2 매크로셀(22)의 입력 노드와의 전기적 접속을 콘택트 홀(40)을 거쳐서 실행하고 있기 때문에, 이 전기적 접속에 의한 클럭스큐가 거의 없다고 하는 효과를 갖는다.

Claims (3)

  1. 반도체 기판의 한 주면에 형성되어 클럭 신호를 필요로 하는 복수의 내부 회로와,
    반도체 기판의 한 주면상에 형성되어 각각에 상기 복수의 내부 회로 중의 소정의 내부 회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선과,
    각각이 수신한 클럭 신호를 증폭하고 상기 복수의 클럭 신호 공급선에 클럭 신호를 인가하는 복수의 기본 회로를 포함하며,
    상기 각 기본 회로는,
    상기 반도체 기판의 한 주면상에 형성되어 클럭 신호를 받는 제 1 공통선과,
    상기 반도체 기판의 한 주면에 형성되어 상기 제 1 공통선에 입력 노드가 전기적으로 접속되는 복수의 프리 드라이버와,
    상기 반도체 기판의 한 주면상에 형성되어 상기 복수의 프리 드라이버의 출력 노드가 전기적으로 접속되는 제 2 공통선과,
    상기 반도체 기판의 한 주면에 형성되어 상기 제 2 공통선에 입력 노드가 전기적으로 접속되는 복수의 메인 드라이버와,
    상기 반도체 기판의 한 주면상에 형성되어 상기 복수의 메인 드라이버의 출력 노드 및 상기 복수의 클럭 신호 공급선이 전기적으로 접속되는 제 3 공통선을 포함하는 것을 특징으로 하는 클럭 드라이버 회로.
  2. 반도체 기판의 한 주면에 형성되어 클럭 신호를 필요로 하는 복수의 내부 회로와,
    상기 반도체 기판의 한 주면상에 제 2 방향에 따른 직선상에 배치됨과 동시에 서로 평행하게 배치되고, 각각에 상기 복수의 내부 회로 중의 소정의 내부 회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선과,
    상기 반도체 기판의 한 주면에 상기 제 2 방향을 따라서 배치되고, 각각이 수신한 클럭 신호를 증폭하여 상기 복수의 클럭 신호 공급선에 클럭 신호를 인가하는 복수의 기본 회로를 포함하고,
    상기 각 기본 회로는,
    상기 반도체 기판의 한 주면상에 상기 제 2 방향과 직교하는 제 1 방향에 따른 직선상에 배치되고, 클럭 신호를 받는 제 1 공통선과,
    상기 반도체 기판의 한 주면에 상기 제 1 방향을 따라서 서로 소정 간격을 갖고 형성되어 상기 제 1 공통선에 입력 노드가 전기적으로 접속되는 복수의 프리 드라이버와,
    상기 반도체 기판의 한 주면상에 상기 제 1 방향에 따른 직선상에 배치되고 상기 복수의 프리 드라이버의 출력 노드가 전기적으로 접속되는 제 2 공통선과,
    상기 반도체 기판의 한 주면에 상기 제 1 방향을 따라서 서로 소정 간격을 갖고 형성되어 상기 제 2 공통선에 입력 노드가 전기적으로 접속되는 복수의 메인 드라이버와,
    상기 반도체 기판의 한 주면상에 상기 제 1 방향에 따른 직선상에 배치되고 상기 복수의 메인 드라이버의 출력 노드 및 상기 복수의 클럭 신호 공급선이 전기적으로 접속되는 제 3 공통선을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 한 주면에 제 1 방향을 따라서 배치되는 복수의 매크로셀 배치 영역을 갖는 반도체 기판과, 이 반도체 기판의 각 매크로셀 배치 영역상에 상기 제 1 방향과 직교하는 제 2 방향을 따라서 배치되는 복수의 전극쌍을 포함하고,
    상기 반도체 기판의 각 매크로셀 배치 영역에 상기 제 2 방향을 따라서 배치되는 복수의 N 형 확산 영역과, 상기 제 2 방향을 따라서 배치되는 복수의 P 형 확산 영역이 상기 제 1 방향을 따라서 형성되며,
    상기 각 전극쌍은 대응한 매크로셀 배치 영역에 형성되는 상기 복수의 N 형 확산 영역의 인접하는 2 개의 N 형 확산 영역 사이에 절연막을 거쳐서 형성되는 제 1 전극과, 이 제 1 전극과 상기 제 1 방향을 따라서 배치됨과 동시에 대응한 매크로셀 배치 영역에 형성되는 상기 복수의 P 형 확산 영역의 인접하는 2 개의 P 형 확산 영역 사이에 절연막을 거쳐서 형성되는 제 2 전극으로 이루어지고,
    상기 각 전극쌍과 그 양측에 위치하는 상기 N 형 확산 영역 및 상기 P 형 확산 영역에 의해 기본셀을 구성하며,
    상기 반도체 기판의 각 매크로셀 배치 영역에 인접하는 소정수의 상기 기본셀에 의해서 구성되는 논리 회로로 되는 제 1 매크로셀이 배치됨과 동시에,
    상기 반도체 기판의 복수의 매크로셀 배치 영역의 2 이상의 소정수의 매크로셀 배치 영역 각각에 인접하는 소정수의 상기 기본셀에 의해서 구성되어, 클럭 신호를 필요로 하는 내부 회로로 되는 제 2 매크로셀이 배치되는 것에 있어서,
    상기 제 2 매크로셀이 각각 배치되는 상기 복수의 매크로셀 배치 영역 각각에 대응하여 상기 제 2 방향에 따른 직선상에 배치되고, 대응한 매크로셀 배치 영역에 배치된 제 2 매크로셀인 내부 회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 포함하고,
    상기 반도체 기판의 복수의 매크로셀 배치 영역은 상기 제 2 방향에 복수 분할되며,
    상기 각 분할된 영역에 대응하여 기본 회로가 배치되고,
    상기 각 기본 회로는,
    대응한 분할 영역에서 상기 반도체 기판의 복수의 매크로셀 배치 영역의 2 이상의 소정수의 매크로셀 배치 영역의 각각에 인접하는 소정수의 상기 기본셀에 의해서 구성되고, 각각이 동일 직선상에 배치되는 복수의 프리 드라이버와,
    대응한 분할 영역에서, 상기 반도체 기판의 복수의 매크로셀 배치 영역의 상기 복수의 프리 드라이버가 배치되는 매크로셀 배치 영역 이외의 2 이상의 소정수의 매크로셀 배치 영역의 각각에 인접하는 소정수의 상기 기본셀에 의해서 구성되고, 각각이 상기 복수의 프리 드라이버가 배치되는 동일 직선상에 배치되는 복수의 메인 드라이버와,
    상기 각 분할된 영역에 대응하여 대응한 분할 영역에 배치되는 상기 복수의 프리 드라이버 및 상기 복수의 메인 드라이버상에 위치하는 상기 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할 영역에 배치되는 상기 복수의 프리 드라이버의 입력 노드에 전기적으로 접속되는 제 1 공통선과,
    대응한 분할 영역에 배치되는 상기 복수의 프리 드라이버 및 상기 복수의 메인 드라이버상에 위치하는 상기 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할 영역에 배치되는 상기 복수의 프리 드라이버의 출력 노드 및 대응한 분할 영역에 배치되는 상기 복수의 메인 드라이버의 입력 노드에 전기적으로 접속되는 제 2 공통선과,
    대응한 분할 영역에 배치되는 상기 복수의 프리 드라이버 및 상기 복수의 메인 드라이버상에 위치하는 상기 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할 영역에 배치되는 상기 복수의 메인 드라이버의 출력 노드에 전기적으로 접속됨과 동시에, 상기 복수의 클럭 신호 공급선에 전기적으로 접속되는 제 3 공통선을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
KR1019970037360A 1996-11-29 1997-08-05 클럭 드라이버 회로 및 반도체 집적 회로 장치 KR100261901B1 (ko)

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