KR19980018094A - 클럭 드라이버 회로, 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조 방법 - Google Patents

Abstract

드라이브능력이 높고, 클럭 스큐가 작은 클럭 드라이버 회로를 얻는다. 제 1 공통선(16)은 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17)을 통해 전기적으로 접속된다. 복수의 프리(pre)드라이버(15(1)∼15(n))는 입력노드 IN이 제 1 공통선(16)에, 출력노드 OUT가 제 2 공통선(18)에 전기적으로 접속된다. 복수의 메인드라이버(l9(1)∼19(m))은 입력노드 IN이 제 2 공통선(18)에, 출력노드 OUT가 제 3 공통선(22)에 전기적으로 접속된다. 제 3 공통선(22)은 복수의 클럭 신호 공급선(21(1)∼21(s))에 접속된다. 복수의 클럭 신호 공급선(21(1)∼2l(s))은 클럭신호를 필요로 하는 내부회로(제 2 매크로셀)(20)의 클럭입력노드에 전기적으로 접속된다.

Description

클럭 드라이버 회로, 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조 방법

본 발명은, 예를 들면 게이트 어레이, ECA(Embeded Cell Array)등의 반도체 집적 회로 장치에 관한 것으로, 특히, 반도체 집적 회로 장치에 설치되는 클럭 드라이버회로에 관한 것이다.

예를 들면, 게이트 어레이, ECA등의 반도체 집적 회로 장치에 있어서는, AND회로, OR회로등의 논리회로로 되어 있는 매크로셀과, 플립플롭회로등의 클럭신호를 필요로 하는 내부회로로 되어 있는 매크로셀이, 내부영역(코아(core)영역)에 복수개 배치되어 있고, 상기 복수의 내부회로에 대하여 클럭신호를 공급하기 위한 클럭 드라이버회로가 설치되어 있는 것이다.

최근, 이러한 반도체 집적 회로 장치는, 대규모화 및 고속화가 요구되고 있고, 반도체 집적 회로 장치에 배치되는 내부회로의 수가 증대됨에 따라, 각 내부회로에 클럭신호를 효율적이고, 클럭 스큐를 작게 하는 것이 제안되고 있다.

도44는, 이러한 목적에 근거하여 제안된 것으로, 예를 들면, 일본국 특개평7-14994호 공보에 개시되었던 것이다.

도44에 있어서, (100)은 내부집적회로 그룹(코아영역)(101)과 주변회로그룹(버퍼영역(102))을 갖는 반도체 기판, (103)은 대향하여 배치된 상기 주변회로그룹(102)의 한쪽 측의 영역에 설치되어, 기준신호(클럭신호)를 증폭하는 제 1 신호구동회로(클럭입력 드라이버), (104)는 한쪽 측과 인접하여, 각각 대향하여 배치되는 상기 주변회로그룹(102)의 다른쪽 측의 영역에서, 상기 주변회로그룹(102)에 인접하는 내부집적회로그룹(101)의 양 끝영역에 설치되는 복수의 제 2 신호구동회로(컬럼 드라이버), (105)는 이들 제 1 및 제 2 신호구동회로(103) 및 (104)를 접속하는 제 1 신호배선, (106)은 상기 제 2 신호구동회로(104)와 내부집적회로 그룹(101)을 접속하는 제 2 신호배선이다.

이와 같이 구성된 발명에 있어서는, 제 1 신호구동회로(103)에 의해 기준신호가 증폭되면, 제 1 신호구동회로(103)로부터 보아 대칭적으로 배선된 제 1 신호선(105)을 통해 복수의 제 2 신호구동회로(104)에 기준신호를 공급할 수 있다.

복수의 제 2 신호구동회로(104)는 기준신호를 증폭하여, 빗살무늬 형태로 배선된 제 2 신호배선(106)에 균일한 기준신호를 공급할 수 있다.

따라서, 내부신호 집적회로그룹(101)에 도달하는 기준신호의 불균형을 억제할 수 있으며, 신호지연량이 저감된 기준신호, 결국, 클럭 스큐가 저감된 기준신호에 기초하여 내부집적회로 그룹(11)에 의해 각종 신호처리를 행하게 할 수 있다.

또한, 상기와 같은 반도체 집적 회로 장치에 있어서는, 반도체 기판의 면적을 증가시키지 않고, 레이아웃이 용이한 드라이브 능력이 높은 클럭 드라이버회로를 설치하는 것도 제안되어지고 있다.

도45는, 이러한 생각에 근거하여 제안된 것으로, 예를 들면, 일본국 특개평6-236923호 공보에 도시된 것이다.

도45에 있어서, (201)는 반도체 기판에서의 매크로셀 배치 영역, (202a)는 전원전위 VDD를 인가하는 전원선으로, 제 2층 알루미늄배선으로 이루어지고, 매크로셀 배치 영역(201)에 대해 수직으로 형성되어 있다. (202b)는 접지전위GND를 인가하는 접지선으로, 제 2층 알루미늄배선으로 이루어지고, 상기 매크로셀 배치 영역(201)에 대해 수직으로, 또한, 상기 전원선(202a)에 평행하게 형성되어, 상기 전원선(202a)과 함께 전원 공급선을 구성하고 있다. (203a)는 상기 매크로셀 배치 영역의 상측에 위치하고, 상기 전원선(202a)과 관통구멍(204a)을 거쳐 접속되는 전원선으로, 제 1층 알루미늄층으로 이루어진다. (203b)는 상기 매크로셀 배치 영역의 도면 아래쪽에 위치하여, 상기 접지선(202b)와 관통구멍(204b)을 거쳐 접속되는 접지선으로, 제 1층 알루미늄층으로 이루어진다.

(205)는 상기 전원 공급선의 하부에 위치하여, 상기 매크로셀 배치 영역에 배치된 드라이버회로등의 기능을 가진 매크로셀, (206)은 이 매크로셀(205)에 신호를 입력하기 위해서 매크로셀(205)의 입력노드와 관통구멍(207)을 거쳐 접속된 입력신호선으로, 제 2층 알루미늄배선으로 이루어지고, 상기 전원선(202a)과 상기 접지선(202b) 사이에 이들 전원선(202a)과 접지선(202b)이 평행하게 배치되어 있다. (208)은 상기 매크로셀(205)로부터 신호를 출력하기 위해서 매크로셀(205)의 출력노드와 관통구멍(209)에서 접속된 출력신호선으로, 제 2층 알루미늄배선으로 이루어지고, 상기 전원선(202a)과 상기 접지선(202b) 사이에 이들 전원선(202a)과 접지선(202b)이 평행하게 배치되어 있다.

이와 같이 구성된 반도체 집적 회로 장치에 있어서는, 전원선(202a) 및 접지선(202b)으로 이루어지는 전원 공급선의 하부에, 드라이버회로등의 기능을 가진 매크로셀(205)이 배치되어 있기 때문에, 매크로셀(205)로의 급전이 용이함과 동시에, 매크로셀(205)의 점유면적을 작게 할 수 있다.

그러나, 대규모화 및 고속화되는 반도체 집적 회로 장치가 요망됨에 따라, 드라이브능력이 더욱 향상되고, 클럭 스큐가 아주 작은 클럭 드라이버회로가 요망되고 있다.

본 발명의 목적은 상기한 점에 비추어 행해진 것으로, 드라이브능력이 높고, 클럭 스큐가 작은 클럭 드라이버회로를 제공하는데에 있다.

또한, 본 발명의 제 2의 목적은 제 2 클럭신호를 필요로 하는 복수의 내부회로에 대하여 클럭 스큐가 작은 클럭신호가 공급되는, 예를 들면, 게이트 어레이, ECA등의 반도체 집적 회로 장치를 제공하는 데에 있다.

본발명의 제 3의 목적은, 클럭신호를 필요로 하는 복수의 내부회로에 대하여 클럭 스큐가 작은 클럭신호가 공급되고, 이 클럭신호를 인가하기 위한 클럭 드라이버회로를, 다른 매크로셀에 대한 점유면적을 감소시키지 않고서 셀 배치 영역에 설치되는, 예를 들면, 게이트 어레이, ECA등의 반도체 집적 회로 장치를 제공하는 데에 있다.

도 1은 본 발명의 실시예에 있어서의 반도체 집적 회로 장치에 사용되는 마스터 칩의 개략평면도.

도 2는 도 1에 도시한 개략평면도에 있어서의 개략적인 부분확대도.

도 3은 본 발명의 실시예1을 도시한 회로도.

도 4는 도 3에 도시한 프리드라이버(15(1)∼15(n))를 도시하는 회로도.

도 5는 도 3에 도시한 메인드라이버(19(1)∼19(m))를 도시하는 회로도.

도 6은 본 발명의 실시예1에 있어서의 기본구성 블록을 도시한 평면 패턴도.

도 7은 도 6에 도시한 프리드라이버(15(1)∼15(n)) 부분의 부분적인 확대 평면 패턴도.

도 8은 도 6에 도시한 메인드라이버(19(1)∼l9(m)) 부분의 부분적인 확대 평면 패턴도.

도 9는 본 발명의 실시예1을 도시한 평면 패턴도.

도 10은 본 발명의 실시예2를 도시한 평면 패턴도.

도 11은 도 10에 도시한 제 3 공통선(22a, 22b, 22c) 및 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s))을 도시하는 평면 패턴도.

도 12는 도 10에 도시한 제 1 공통선(16a, 16b, 16c), 제 2 공통선(18a, 18b, 18c)를 도시하는 평면 패턴도.

도 13은 본 발명의 실시예3을 설명하기 위한 개략평면 패턴도.

도 14는 본 발명의 실시예4에 있어서의 기본구성 블럭을 도시한 평면 패턴도.

도 15는 도 14에 도시한 프리드라이버(15(1)∼15(n))부분의 부분적인 확대 평면 패턴도.

도 16은 도 14에 도시한 메인드라이버(19(1)∼19(m)) 부분의 부분적인 확대평면 패턴도.

도 17은 본 발명의 실시예4를 도시한 평면 패턴도.

도 18은 본 발명의 실시예5를 도시한 평면 패턴도.

도 19는 도 18에 도시한 제 3 공통선(22a, 22b, 22c) 및 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(l)∼21c(s))을 도시한 평면 패턴도.

도 20은 도 18에 도시한 제 1 공통선(16a, 16b, 16c), 제 2 공통선(18a, 18b, 18c)를 도시하는 평면 패턴도.

도 21은 본 발명의 실시예6을 도시한 평면 개략 패턴도.

도 22는 본 발명의 실시예6에 있어서의 기본구성 블럭을 도시하는 회로도.

도 23은 본 발명의 실시예7을 도시하는 회로도.

도 24는 본 발명의 실시예7을 도시하는 평면 패턴도.

도 25는 본 발명의 실시예8을 도시하는 평면 패턴도.

도 26은 도 25에 도시한 제 1 클럭 신호 공급선(21a(1)∼21 a(s)) 및 제 2 클럭 신호 공급선(21b(1)∼21b(s)) 및 제 3 공통선(22a) 및 제 6 공통선(22b)를 도시하는 평면 패턴도.

도 27은 도 25에 도시한 제 2 공통선(18a) 및 제 5 공통선(18b)를 도시한 평면 패턴도.

도 28은 도 26에 도시한 제 1 공통선(16a) 및 제 4 공통선(16b)를 도시하는 평면 패턴도.

도 29는 본 발명의 실시예9를 도시하는 회로도.

도 30은 본 발명의 실시예9를 도시하는 평면 패턴도.

도 31은 본 발명의 실시예10을 도시하는 평면 패턴도.

도 32는 도 31에 도시한 제 4 내지 제 6 공통선(16b, 18b, 22b)를 도시한 평면 패턴도.

도 33은 도 31에 도시한 제 1 내지 제 3 공통선(16a, 18a, 22a)를 도시한 평면 패턴도.

도 34는 본 발명의 실시예11을 도시하는 회로도.

도 35는 본 발명의 실시예11을 도시하는 평면 패턴도.

도 36은 본 발명의 실시예12를 도시하는 평면 패턴도.

도 37은 도 36에 도시한 제 1 공통선(16a), 제 2 공통선(18b), 제 3 공통선(22a), 제 4 공통선(16b), 제 5 공통선(18b), 제 6 공통선(22b), 제 1 클럭 신호 공급선(21a(1)∼21a(s)) 및 제 2 클럭 신호 공급선(21b(1)∼21b(s))을 도시하는 평면 패턴도.

도 38은 본 발명의 실시예13을 공정순으로 도시하는 평면 패턴도.

도 39는 본 발명의 실시예13을 공정순으로 도시하는 평면 패턴도.

도 40은 본 발명의 실시예13을 공정순으로 도시하는 평면 패턴도.

도 41은 본 발명의 실시예13을 공정순으로 도시하는 평면 패턴도.

도 42는 본 발명의 실시예13을 공정순으로 도시하는 평면 패턴도.

도 43는 도 42에 있어서의 부분적인 확대 패턴도.

도 44는 종래의 반도체 집적 회로 장치를 도시한 평면 패턴도.

도 45는 종래의 다른 반도체 집적 회로 장치를 도시한 부분적인 평면 패턴도.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체 기판 2 : 셀영역

4 : 제 1 전극 5 : 제 2 전극

6 : N형 확산 영역 7 : P형 확산 영역

8 : 기본 셀 9 : 매크로셀 배치 영역

10 : 배선 영역 11 : 클럭 입력 드라이버

12 : 클럭 입력 패드 13 : 클럭 입력선

14, 14a, 14b, 14c : 클럭 드라이버 회로

15a(1)∼15a(n),15b(1)∼15b(n),15c(1)∼15c(n) : 프리드라이버

16a, 16b, 16c : 제 1 공통선

17, 17a, 17b, 17c : 클럭 출력선

18a, 18b, 18c : 제 2 공통선

19a(1)∼19a(m),19b(1)∼19b(m),19c(l)∼19c(m) : 메인드라이버

20 : 제 2 매크로셀

21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s) : 클럭 신호 공급선

22a, 22b, 22c : 제 3 공통선

25 : 전원선 26 : 접지선

40 : 제 1 매크로셀 61∼64 : 제 1 내지 제 4 기능블럭

본 발명의 제 1의 발명에 관련된 클럭 드라이버회로는, 반도체 기판의 주면에 형성되고, 클럭 입력 패드에 클럭 입력선을 통해 입력노드가 전기적으로 접속되는 클럭입력 드라이버와, 반도체 기판의 주면에 서로 소정 간격을 두고 형성되고, 클럭입력 드라이버의 출력노드에 전기적으로 접속되는 제 1 공통선에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 2 공통선에 전기적으로 접속되는 복수의 프리 드라이버와, 반도체 기판의 하나의 주면에 서로 소정 간격을 두고 형성되고, 입력노드가 제 2 공통선에 전기적으로 접속됨과 동시에, 각각에 클럭신호를 필요로 하는 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭신호 공급선이 접속되는 제 3 공통선에 출력노드가 전기적으로 접속되는 복수의 메인드라이버를 설치한 것이다.

본 발명의 제 2의 발명에 관련된 반도체 집적 회로 장치는, 복수의 클럭 드라이버회로를 가지며, 각 클럭 드라이버회로가, 반도체 기판의 하나의 주면에 서로 소정 간격을 가지고 형성되어, 클럭신호가 주어지는 제 1 공통선에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 2 공통선에 전기적으로 접속되는 복수의 프리 드라이버와, 반도체 기판의 하나의 주면에 서로 소정 간격을 두고 형성되어, 입력노드가 상기 제 2 공통선에 전기적으로 접속됨과 동시에, 각각에 클럭신호를 필요로 하는 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선이 전기적으로 접속되는 제 3 공통선에 출력노드가 전기적으로 접속되는 복수의 메인드라이버를 갖고 있는 것이다.

본 발명의 제 3의 발명에 관련된 반도체 집적 회로 장치는, 반도체 기판의 하나의 주면에 형성되고, 클럭 입력 패드에 클럭 입력선을 통해 입력노드가 전기적으로 접속되는 클럭 입력 드라이버 및 복수의 클럭 드라이버회로를 가지며, 복수의 클럭 드라이버회로중의 하나의 클럭 드라이버회로가, 반도체 기판의 하나의 주면에 서로 제 1 방향에 따라 소정 간격을 두고 형성되고, 클럭입력 드라이버의 출력노드에 클럭 출력선을 통해 전기적으로 접속됨과 동시에, 제 1 방향을 따라 직선상에 배치되는 제 1 공통선에 입력노드가 전기적으로 접속되고, 또 출력노드가 제 1 방향에 따라 직선상에 배치되는 제 2 공통선에 전기적으로 접속되는 복수의 프리 드라이버와, 반도체 기판의 하나의 주면에 서로 제 1 방향에 따라 소정 간격을 두고 형성되어, 입력노드가 제 2 공통선에 전기적으로 접속되고, 또 제 1 방향에 따라 직선상에 배치되는 제 3 공통선에 출력노드가 전기적으로 접속되는 복수의 메인드라이버를 갖고, 나머지의 클럭 드라이버회로 각각이, 반도체 기판의 하나의 주면에 서로 상기 제 1 방향과 직교하는 제 2 방향을 따라 소정 간격을 두고 형성되어, 제 3 공통선에 전기적으로 접속되고, 또 제 2 방향을 따라 직선상에 배치되는 제 4 공통선에 입력노드가 전기적으로 접속되고, 또 출력노드가 제 2 방향을 따라 직선상에 배치되는 제 5 공통선에 전기적으로 접속되는 복수의 프리드라이버와, 반도체 기판의 하나의 주면에 서로 제 2 방향을 따라 소정 간격을 두고 형성되어, 입력노드가 제 5 공통선에 전기적으로 접속되고, 또 클럭신호를 필요로 하는 내부회로의 클럭입력노드가 전기적으로 접속되고, 또 제 2 방향을 따라 직선상에 배치되는 클럭신호 공급선에 출력노드가 전기적으로 접속되는 복수의 메인드라이버를 가진 것이다.

본 발명의 제 4의 발명에 관련된 반도체 집적 회로 장치는, 한쌍의 전극과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해서 기본셀이 제 2방향을 따라서 배치되는 매크로셀 배치 영역이 제 1 방향을 따라서 복수개 배치되는 반도체 기판을 가지며, 반도체 기판의 각 매크로셀 배치 영역에, 인접하는 소정수의 기본 셀에 의해서 구성되는 논리회로로 되는 제 1 매크로셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역 각각에, 인접하는 소정수의 기본셀에 의해서 구성되어, 클럭신호를 필요로 하는 내부회로로 되는 제 2 매크로셀이 배치되는 것에 있어서, 복수의 매크로셀 배치 영역이 제 2 방향으로 복수개 분할되며, 각 분할된 영역에 대응하여 클럭 드라이버회로가 배치되어, 각 클럭 드라이버회로가, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 각각이 동일직선상에 배치되는 복수의 프리 드라이버와, 반도체 기판의 복수의 매크로셀 배치 영역의, 복수의 프리드라이버가 배치되는 매크로셀 배치 영역이외의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되며, 각각이 상기 복수의 프리 드라이버가 배치되는 동일직선상에 배치되는 복수의 메인드라이버를 가지며, 또 대응한 분할영역에 배치되는 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 대응한 분할영역에 배치되는 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 복수의 프리드라이버의 출력노드 및 대응한 분할영역에 배치되는 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 대응한 분할영역에 배치되는 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선과, 제 2 매크로셀이 각각 배치되는 복수의 매크로셀 배치 영역 각각에 대응하여 제 2 방향에 따른 직선상에 배치되어, 제 3 공통선에 전기적으로 접속됨과 동시에 대응한 매크로셀 배치 영역에 배치된 제 2 매크로셀인 내부회로의 입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 마련한 것이다.

본 발명의 제 5의 발명에 관한 반도체 집적 회로 장치는, 한쌍의 전극과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해서 기본 셀이 제 2방향을 따라서 배치되는 매크로셀 배치 영역이 제 1 방향을 따라서 복수개 배치되는 반도체 기판을 가지며, 반도체 기판의 각 매크로셀 배치 영역에, 인접하는 소정수의 기본 셀에 의해서 구성되는 논리회로로 되는 제 1 매크로셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되어, 클럭신호를 필요로 하는 내부회로로 되는 제 2 매크로셀이 배치되는 것에 있어서, 반도체 기판의 복수의 매크로셀 배치 영역이 제 1 방향으로 복수개 분할되고, 각 분할된 영역에 대응하여 클럭 드라이버회로가 배치되며, 각 클럭 드라이버회로가, 반도체 기판의 복수의 매크로셀 배치 영역의 1개의 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되어, 또한 서로 소정간격을 두고 배치되는 복수의 프리드라이버와, 복수의 프리드라이버가 배치되는 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되어, 또한 서로 소정간격을 두고 배치되는 복수의 메인드라이버를 구비하고, 대응한 분할영역에 배치되는 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역에, 또 제 2 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 대응한 분할영역에 배치되는 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 복수의 프리드라이버의 출력노드 및 대응한 분할영역에 배치되는 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 대응한 분할영역에 배치되는 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선과, 소정간격을 두고 서로 평행한 제 1 방향에 따른 직선상에 배치되고, 제 3 공통선에 전기적으로 접속됨과 동시에 대응한 분할영역에서의 매크로셀 배치 영역에 배치된 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 마련한 것이다.

본 발명의 제 6의 발명에 관한 반도체 집적 회로 장치는, 제 1및 제 2 기능 블럭영역을 가지며, 각 기능 블럭영역에서, 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해서 기본 셀이 제 2방향을 따라서 배치되는 매크로셀 배치 영역이 제 1 방향을 따라서 복수개 배치되는 반도체 기판을 가지며, 반도체 기판의 각 매크로셀 배치 영역에, 인접하는 소정수의 기본 셀에 의해서 구성되는 논리회로로 되는 제 1 매크로셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 클럭신호를 필요로 하는 내부회로로 되는 제 2 매크로셀이 배치되는 것에 있어서, 제 1 기능 블럭영역에서, 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되어, 각각이 동일직선상에 배치되는 복수의 프리드라이버, 및 복수의 매크로셀 배치 영역의, 복수의 프리드라이버가 배치되는 매크로셀 배치 영역이외의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 각각이 복수의 프리드라이버가 배치되는 동일직선상에 배치되는 복수의 메인드라이버를 구비하는 클럭 드라이버회로와, 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선과, 제 2 매크로셀이 각각 배치되는 복수의 매크로셀 배치 영역 각각 대응하여 제 2 방향에 따른 직선상에 배치되고, 제 3 공통선에 전기적으로 접속됨과 동시에, 대응한 매크로셀 배치 영역에 배치된 내부회로의 클럭입력노드가 접속되는 복수의 클럭 신호 공급선을 마련하고,

제 2 기능블럭영역에서, 복수의 매크로셀 배치 영역의 1개의 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 프리드라이버, 및 복수의 프리드라이버가 배치되는 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 메인드라이버를 구비하는 클럭 드라이버회로와, 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역에 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선과, 소정간격을 두고 서로 평행한 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 3 공통선에 전기적으로 접속됨과 동시에 제 2 매크로셀인 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 마련한 것이다.

본 발명의 제 7의 발명에 관한 반도체 집적 회로 장치는, 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해서 기본 셀이 제 2방향을 따라서 배치되는 매크로셀 배치 영역이 제 1 방향을 따라서 복수개 배치되는 반도체 기판을 가지며, 반도체 기판의 각 매크로셀 배치 영역에, 인접하는 소정수의 기본 셀에 의해서 구성되는 논리회로로 되는 제 1 매크로셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 클럭신호를 필요로 하는 내부회로로 되는 제 2 매크로셀이 배치되는 것에 있어서, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 각각이 매크로셀 배치 영역에서의 제 2 방향의 중앙부에 위치하는 동일직선상에 배치되는 복수의 프리드라이버, 및 반도체 기판의 복수의 매크로셀 배치 영역의, 복수의 프리드라이버가 배치되는 매크로셀 배치 영역이외의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 각각이 복수의 프리드라이버가 배치되는 동일직선상에 배치되는 복수의 메인드라이버를 구비하는 제 1 클럭 드라이버회로와, 이 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 상기 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선과, 제 2 매크로셀이 각각 배치되는 복수의 매크로셀 배치 영역에 각각 대응하여 제 2 방향에 따른 직선상에 배치되고, 제 3 공통선에 전기적으로 접속됨과 동시에 대응한 매크로셀 배치 영역에 배치된 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 제 1 클럭 신호 공급선과, 반도체 기판의 복수의 매크로셀 배치 영역중의 제 1 방향의 중앙부에 위치하는 1개의 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 프리드라이버, 및 이들 복수의 프리드라이버가 배치되는 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 메인드라이버를 구비하는 제 2 클럭 드라이버회로와, 이 제 2 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따라, 또한 제 2 방향에 따른 직선상에 배치되고, 제 2 클럭 드라이버회로의 상기 복수의 프리드라이버의 입력노드에 전기적으로 접속됨과 동시에, 제 1 공통선에 그 교차부에서 전기적으로 접속되는 제 4 공통선과, 제 2 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치되고, 제 2 클럭 드라이버회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속됨과 동시에, 제 2 공통선에 그 교차부에서 전기적으로 접속되는 제 5 공통선과, 제 2 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치되고, 제 2 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속됨과 동시에, 제 3 공통선에 그 교차부에서 전기적으로 접속되는 제 6 공통선과, 소정간격을 두고 서로 평행한 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 4 공통선에 전기적으로 접속됨과 동시에, 복수의 제 1 클럭 신호 공급선에 그 교차부에서 전기적으로 접속되는 복수의 제 2 클럭 신호 공급선을 마련한 것이다

본 발명의 제 8의 발명에 관한 반도체 집적 회로 장치는, 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해서 기본 셀이 제 2방향을 따라서 배치되는 매크로셀 배치 영역이 제 1 방향을 따라서 복수배치되는 반도체 기판을 가지며, 반도체 기판의 각 매크로셀 배치 영역에, 인접하는 소정수의 기본 셀에 의해서 구성되는 논리회로로 되는 제 1 매크로셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 클럭신호를 필요로 하는 내부회로로 되는 제 2 매크로셀이 배치되는 것에 있어서, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 각각이 동일직선상에 배치되는 복수의 프리드라이버, 및 반도체 기판의 복수의 매크로셀 배치 영역의, 복수의 프리드라이버가 배치되는 매크로셀 배치 영역이외의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 각각이 복수의 프리드라이버가 배치되는 동일직선상에 배치되는 복수의 메인드라이버를 구비하는 제 1 클럭 드라이버회로와, 이 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선과, 제 2 매크로셀이 각각 배치되는 복수의 매크로셀 배치 영역에 각각 대응하여 마련되고, 대응한 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 프리드라이버, 및 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 메인드라이버를 각각이 구비하는 복수의 제 2 클럭 드라이버회로와, 이들 제 2 클럭 드라이버회로 각각에 대응하여 마련되고, 각각이 대응한 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치되어, 대응한 제 2 클럭 드라이버회로의 상기 복수의 프리드라이버의 입력노드에 전기적으로 접속됨과 동시에, 제 3 공통선에 그 교차부에서 전기적으로 접속되는 복수의 제 4 공통선과, 복수의 제 2 클럭 드라이버회로 각각에 대응하여 마련되고, 각각이, 대응한 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치되고, 대응한 제 2 클럭 드라이버회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 복수의 제 5 공통선과, 복수의 제 2 클럭 드라이버회로 각각에 대응하여 마련되고, 각각이, 대응한 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치되고, 대응한 제 2 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속됨과 동시에, 대응한 매크로셀 배치 영역에 배치된 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 마련한 것이다.

본 발명의 제 9의 발명 관한 반도체 집적 회로 장치는, 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해서 기본 셀이 제 2방향을 따라서 배치되는 매크로셀 배치 영역이 제 1 방향을 따라서 복수개 배치되는 반도체 기판을 가지며, 반도체 기판의 각 매크로셀 배치 영역에, 인접하는 소정수의 기본 셀에 의해서 구성되는 논리회로로 되는 제 1 매크로셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역 각각에, 인접하는 소정수의 기본 셀에 의해서 구성되고, 클럭신호를 필요로 하는 내부회로로 되는 제 2 매크로셀이 배치되는 것에 있어서, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 그 매크로셀 배치 영역의 일단부에 위치하고, 인접하는 소정수의 기본 셀에 의해서 구성되며, 각각이 동일직선상에 배치되는 복수의 프리드라이버, 및 반도체 기판의 복수의 매크로셀 배치 영역의, 복수의 프리드라이버가 배치되는 매크로셀 배치 영역이외의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 그 매크로셀 배치 영역의 일단부에 위치하여, 인접하는 소정수의 기본 셀에 의해서 구성되고, 각각이 복수의 프리드라이버가 배치되는 동일직선상에 배치되는 복수의 메인드라이버를 구비하는 제 1 클럭 드라이버회로와, 이 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버 회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 제 1 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 1 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선과, 반도체 기판의 복수의 매크로셀 배치 영역의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 그 매크로셀 배치 영역의 다른 단부에 위치하고, 인접하는 소정수의 기본 셀에 의해서 구성되며, 각각이 동일직선상에 배치되는 복수의 프리드라이버, 및 반도체 기판의 복수의 매크로셀 배치 영역의, 복수의 프리드라이버가 배치되는 매크로셀 배치 영역이외의 2이상의 소정수의 매크로셀 배치 영역의 각각에, 그 매크로셀 배치 영역의 다른 단부에 위치하고, 인접하는 소정수의 기본 셀에 의해서 구성되며, 각각이 복수의 프리드라이버가 배치되는 동일직선상에 배치되는 복수의 메인드라이버를 구비하는 제 2 클럭 드라이버회로와, 이 제 2 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 2 클럭 드라이버회로의 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 4 공통선과, 제 2 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 2 클럭 드라이버회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 5 공통선과, 제 2 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 제 2 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 6 공통선과, 반도체 기판의 복수의 매크로셀 배치 영역의 한쪽단부에 위치하는 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 프리드라이버, 및 한쪽단부에 위치하는 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 메인드라이버를 구비하는 제 3 클럭 드라이버회로와, 이 제 3 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 제 3 클럭 드라이버회로의 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 7 공통선과, 제 3 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 제 3 클럭 드라이버회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 8 공통선과, 제 3 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 제 3 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 9 공통선과, 반도체 기판의 복수의 매크로셀 배치 영역의 다른쪽 단부 위치하는 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 프리드라이버, 및 다른쪽 단부에 위치하는 매크로셀 배치 영역에, 각각이 인접하는 소정수의 기본 셀에 의해서 구성되고, 또한 서로 소정간격을 두고 배치되는 복수의 메인드라이버를 구비하는 제 4 클럭 드라이버회로와, 이 제 4 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 제 4 클럭 드라이버회로의 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 10 공통선과, 제 4 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 제 4 클럭 드라이버회로의 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 11 공통선과, 제 4 클럭 드라이버회로의 복수의 프리드라이버 및 복수의 메인드라이버가 배치되는 매크로셀 배치 영역을 따르고, 또한 제 2 방향에 따른 직선상에 배치됨과 동시에, 제 4 클럭 드라이버회로의 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 12 공통선과, 제 2 매크로셀이 각각 배치되는 복수의 매크로셀 배치 영역 각각에 대응하여 제 2 방향에 따른 직선상에 배치되고, 제 3 및 제 6 공통선에 전기적으로 접속됨과 동시에 대응한 매크로셀 배치 영역에 배치된 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 제 1 클럭 신호 공급선과, 소정간격을 두고 서로 평행한 제 1 방향에 따른 직선상에 배치되고, 제 9 및 제 12 공통선에 전기적으로 접속됨과 동시에 제 1 클럭 신호 공급선에 그 교차부에서 전기적으로 접속되는 복수의 제 2 클럭 신호 공급선을 마련한 것이다.

본 발명의 제 10의 발명에 관한 반도체 집적 회로 장치의 제조방법은, 반도체 기판의 셀영역의 하나의 주면상에 제 1 방향을 따라서 배치되는 제 1 및 제 2 전극으로 이루어지는 전극쌍이 제 2 방향을 따라서 복수배치되는 전극쌍 그룹을 제 1 방향을 따라서 복수개 배치하여 형성되고, 상기 반도체 기판의 셀영역의 하나의 주면에 각 전극쌍 그룹의 제 1 전극에 대응하여 제 2 방향을 따라서 배치되는 복수의 N형 확산 영역, 및 각 전극쌍 그룹의 제 2 전극에 대응하여 제 2 방향을 따라서 배치되는 복수의 P형 확산 영역이 제 1 방향을 따라서 형성되고, 각 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해 기본 셀을 구성하고 있는 마스터 칩을 준비하는 단계와, 1개의 전극쌍 그룹과 이 전극쌍그룹에 대응한 N형 및 P형 확산 영역으로 이루어지는 매크로셀 배치 영역을 마스터 칩에 복수개 설정함과 동시에, 인접하는 매크로셀 배치 영역의 사이에 배선 영역을 설정하는 단계와, 전원선과 접지선으로 이루어지는 전원선 쌍을, 반도체 기판의 셀영역의 하나의 주면상에 제 1 방향을 따라서 직선상에 배치하고, 또한, 제 2 방향을 따라서 서로 소정간격을 두고 복수개 배치하기 위한 배치를 설정하는 단계와, 클럭신호가 인가됨과 동시에 복수의 프리 드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선, 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선, 및 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선을, 각각 평행하게 반도체 기판의 셀영역의 하나의 주면상에 배치하기 위한 배치를 설정하는 단계와, 제 3 공통선에 전기적으로 접속됨과 동시에, 클럭신호를 필요로 하는 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을, 제 3 공통선과 직교하여 반도체 기판의 셀영역의 하나의 주면상에 배치하기 위한 배치를 설정하는 단계와, 제 1 및 제 2 공통선에 접속되는 복수의 프리드라이버를 형성하는 영역을, 제 1 및 제 2 공통선과 병행하게 하고, 복수의 매크로셀 배치 영역과 복수의 전원선 쌍의 교차부에서 선택하여 설정하고, 제 2 및 제 3 공통선에 접속되는 복수의 메인드라이버를 형성하는 영역을, 제 2 및 제 3 공통선과 병행하게 하고, 복수의 매크로셀 배치 영역과 복수의 전원선 쌍의 교차부에서 선택하여 설정하는 단계를 마련한 것이다.

본 발명의 제 11의 발명에 따른 반도체 집적 회로 장치의 제조방법은, 반도체 기판의 셀영역의 하나의 주면상에 제 1 방향을 따라서 배치되는 제 1 및 제 2 전극으로 이루어지는 전극쌍이 제 1 방향과 직교하는 제 2 방향을 따라서 복수개 배치되는 전극쌍 그룹을 제 1 방향을 따라서 복수개 배치하여 형성되고, 반도체 기판의 셀영역의 하나의 주면에 각 전극쌍 그룹의 제 1 전극에 대응하여 상기 제 2 방향을 따라서 배치되는 복수의 N형 확산 영역, 및 각 전극쌍 그룹의 제 2 전극에 대응하여 상기 제 2 방향을 따라서 배치되는 복수의 P형 확산 영역이 제 1 방향을 따라서 형성되고, 각 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해서 기본 셀을 구성하고 있는 마스터 칩을 준비하는 단계와, 1개의 전극쌍 그룹과 이 전극쌍 그룹에 대응한 N형 및 P형 확산 영역으로 이루어지는 매크로셀 배치 영역을 마스터 칩에 복수개 설정함과 동시에, 인접하는 매크로셀 배치 영역 사이에 배선 영역을 설정하는 단계와, 전원선과 접지선으로 이루어지는 전원선 쌍을, 반도체 기판의 셀영역의 하나의 주면상에 제 1 방향을 따라서 직선상에 배치하고, 또한, 제 2 방향을 따라서 서로 소정간격을 두고 복수개 배치하기 위한 배치를 설정하는 단계와, 복수의 매크로셀 배치 영역의 복수의 전원선 쌍과의 교차부를, 프리드라이버 또는 메인드라이버중 어느 한쪽이 형성되는 영역으로서 설정하는 단계와, 클럭신호가 인가됨과 동시에 복수의 프리드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선, 복수의 프리드라이버의 출력노드 및 복수의 메인드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선, 및 복수의 메인드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선을, 각각 평행하게 반도체 기판의 셀영역의 하나의 주면상에 배치하기 위한 배치를 설정하는 단계와, 제 3 공통선에 전기적으로 접속됨과 동시에, 클럭신호를 필요로 하는 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을, 제 3 공통선과 직교하여 반도체 기판의 셀영역의 하나의 주면상에 배치하기 위한 배치를 설정하는 단계와, 제 1 및 제 2 공통선에 접속되는 복수의 프리드라이버를 형성하는 영역을, 매크로셀 배치 영역과 전원선 쌍과의 교차부에서의 프리드라이버의 형성영역에서 선택하고, 제 2 및 제 3 공통선에 접속되는 복수의 메인드라이버를 형성하는 영역을, 매크로셀 배치 영역과 전원선 쌍과의 교차부에서의 메인드라이버의 형성영역에서 선택하는 단계를 마련한 것이다.

(실시예1)

이하, 본 발명의 실시예1을 도 1 내지 도 9를 참조하여 설명한다.

우선, 본 발명의 실시예1에 따르면, 예를 들면, 게이트 어레이 또는 ECA 등의 반도체 집적 회로 장치의 반도체 기판 및 마스터 칩에 관해서 도1 및 도 2를 참조하여 설명한다.

도 1에 도시한 바와 같이, 반도체 기판(1)은 하나의 주면에 셀영역(내부영역, 코아영역)(2)을 가지고, 셀영역(2)의 주변에 마련되는 버퍼영역(주변영역)(3)을 갖는다.

이 반도체 기판(1)의 셀영역(2)의 하나의 주면상에는, 도 2에 도시한 바와 같이, 제 1 방향(세로방향)을 따라 배치되는 제 1 전극(4)과 제 2 전극(5)으로 이루어지는 전극쌍이 제 2 방향(가로방향)을 따라 복수개 배치되는 전극쌍 그룹을 제 1 방향을 따라서 복수개 배치된다. 또한, 반도체 기판(1)의 셀영역(2)의 하나의 주면에는, 도 2에 도시한 바와 같이, 각 전극쌍 그룹의 제 1 전극(4)에 대응하여 제 2 방향을 따라서 배치되는 복수의 N형 확산 영역(6)이 형성됨과 동시에, 각 전극쌍 그룹의 제 2 전극(5)에 대응하여 제 2 방향을 따라서 배치되는 복수의 P형 확산 영역(7)이 대응한 상기 복수의 N형 확산 영역(6)과 제 1 방향을 따라서 배치, 형성된다.

제 1 전극(4)과 그 양측에 위치하는 N형 확산 영역(6)에 의해서 N형 MOS 트랜지스터가 구성되며, 제 2 전극(5)과 그 양측에 위치하는 P형 확산 영역(7)과에 의해서 P형 M0S 트랜지스터가 구성된다. 제 1 방향을 따라서 병렬로 배치되는 1개의 N형 MOS 트랜지스터와 1개의 P형 MOS 트랜지스터에 의해서 기본 셀(8)이 구성된다.

반도체 기판(1)의 셀영역(2)에는, N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 이루어지는 기본 셀(8)이 제 1 방향 및 제 2 방향으로 매트릭스형태로 배치되고, 전면에 채워진 상태로 되어 있다.

이와 같이 반도체 기판(1)의 셀영역(2) 전면에 기본 셀이 채워져 형성된 상태를 마스터 칩이라고 한다.

한편, AND회로 또는 OR회로등의 논리회로나 클럭신호를 필요로 하는 플립플롭회로 등의 내부회로는, 상기한 기본 셀을 소정 수만큼 이용하여 구성되는 셀구조로 되어, 소위 매크로셀이라 칭한다. 이하, 논리회로를 제 1 매크로셀, 내부회로를 제 2 매크로셀이라고 부른다.

따라서, 반도체 기판(1)의 셀영역(2)에는, 도 1에 도시한 바와 같이, 이들 매크로셀이 배치되는 매크로셀 배치 영역(9)이 제 1 방향을 따라서 복수개 마련됨과 동시에, 매크로셀 배치 영역(9) 사이에 매크로셀 배치 영역(9)에 형성되는 매크로셀 사이를 전기적으로 접속하기 위한 배선 영역(10)이 마련된다.

또, 각 매크로셀 배치 영역(9)은, 제 2 방향을 따라서 배치된 기본 셀의 일렬분량(a row of basic cells)에 의해서 구성된다.

또한, 각 배선 영역(10)은, 영역에 배치되는 제 2 방향에 따른 배선의 수에 의해서, 제 2 방향을 따라서 배치된 기본 셀의 일렬분, 또는 복수 열분량(one or a plurality of rows of basic cells)에 의해서 구성된다.

반도체 기판(1)의 버퍼영역(3)에는, 입력버퍼회로, 출력버퍼회로, 입출력 버퍼회로등의 회로가 형성된다.

그리고, 이러한 반도체 집적 회로 장치에 있어서는, 클럭신호를 필요로 하는 플립플롭회로 등의 내부회로로 되는 제 2 매크로셀에, 반도체 집적 회로 장치 외부로부터의 클럭신호를 인가하기 위한 클럭 드라이버회로가 마련된다.

이하에, 본 발명의 실시예1에 있어서의 클럭 드라이버회로에 대해서 설명한다.

도 3을 참조하면, (11)은 클럭 입력 패드(12)에 클럭 입력선(13)을 통해 입력노드가 전기적으로 접속되는 클럭 입력 드라이버, (14a) 내지 (14c)는 각각 복수의 제 2 매크로셀을 3개로 분할한 것 중에서 1분할에 대응하여 마련되고, 상기 클럭입력 드라이버(11)로부터 출력되는 클럭신호를 수신하여, 대응하는 분할된 복수의 제 2 매크로셀에 클럭신호를 인가하기 위한 클럭 드라이버회로이다.

각 클럭 드라이버회로(14a 내지 14c)는 모두 동일한 회로로 구성되어 있으므로, 이하, 클럭 드라이버회로(14a)를 대표하여 설명한다. 또, 부호에 있어서, 첨자 a, b, c는 클럭 드라이버회로(14a) 내지 (14c)에 각각 대응하여 부여한 것이므로, 이하의 설명에서는 첨자 a, b, c를 생략하여 설명한다.

프리드라이버(15(1)∼15(n))는 상기 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17)을 통해 전기적으로 접속되는 제 1 공통선(16)에 입력노드 IN가 전기적으로 접속됨과 동시에, 출력노드 OUT가 제 2 공통선(18)에 전기적으로 접속되는 복수의 프리드라이버로, 예를 들면 도 4에 도시한 바와 같이, 직렬접속된 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터로 이루어지는 인버터회로를 2개 종속결합한 회로에 의해서 구성되어 있다.

복수의 메인드라이버(19(1)∼19(m))는 입력노드IN가 상기 제 2 공통선(18)에 전기적으로 접속됨과 동시에, 각각 클럭 신호를 필요로 하는 내부회로(제 2 매크로셀)(20)의 클럭 입력노드가 전기적으로 접속되는 복수의 클럭 신호공급선(21(1)∼21(s))이 접속되는 제 3 공통선(22)에 출력노드OUT가 전기적으로 접속되는, 예를 들면, 도5에 도시한 바와 같이, 직렬접속된 P형MOS트랜지스터 및 N형MOS트랜지스터로 이루어진 인버터회로를 2단종속접속한 회로에 의해 구성되어 있다.

또한, 상기 프리드라이버(15(1)∼15(n)) 및 메인드라이버(19(1)∼19(m))는 각각 인버터회로를 2단종속접속한 회로로 구성하였지만, 2단으로 한정되는 것이 아니며 몇단이라도 가능하다. 단지, 프리드라이버를 구성하는 인버터의 수와 메인드라이버를 구성하는 인버터회로의 수의 합은 짝수가 되도록 하는 편이 좋다.

또한, 상기 클럭 입력드라이버(11)는, 도 4 및 도 5에 도시한 상기 프리드라이버(15(1)∼15(n)) 및 메인드라이버(19(1)∼19(m))와 마찬가지로, 인버터회로를 2단종속접속한 회로로 구성되더라도 무방하다.

다음으로, 도 3에 도시한 회로구성으로 된 클럭 드라이버회로(14a∼14c)를, 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성한 예에 관하여 설명한다.

우선, 클럭 드라이버회로(14a∼14c)는 전부 같은 회로구성을 하고 있으므로, 이해하기 쉽도록, 클럭 드라이버회로(14a)를 대표하여 도 6을 사용하여 설명한다. 또한, 도 6에 있어서, 첨자 a, b, c를 생략한다.

프리드라이버(15(1)∼15(n))는 복수의 매크로셀 배치 영역(9)의 2이상의 소정수(이 예에 있어서는 n개)의 매크로셀 배치 영역의 각각에, 제 1 방향에 따른 동일직선상에 서로 소정 간격을 가지면서 배치, 형성된다. 이 실시예1에 있어서 소정 간격은, 전부에 있어서 매크로셀 배치 영역 하나 걸러 배치되어 있지만, 이것에 한정되는 것이 아니라, 프리드라이버(15)의 수에 맞추어 임의로 배치해도 된다.

각 프리드라이버(15)는, 상세하게는, 도 7에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어진 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 매크로셀 배치 영역(9)에 형성된다.

각 프리드라이버(15)내의 배선은, 제 1 매크로셀(40)로 된 논리회로내 및 제 2 매크로셀(20)로 된 내부회로내의 배선 및 논리회로간의 배선 및 논리회로와 내부회로간의 배선과 마찬가지로, 제 2 방향을 따라 배치되는 직선 형태의 제 1 배선 또는 제 1 방향을 따라 배치되는 직선 형태의 제 2 배선중 적어도 어느 한쪽의 배선으로 구성된다.

또한, 제 1 배선은 기본 셀(8)을 구성하는 전극쌍상에 층간절연막을 통해 형성되는 제 1 도전체층에서 형성되며, 제 2 배선은 제 1 도전체층상에 층간절연막을 통해 형성되는 제 2 도전체층에서 형성된다. 제 1 도전체층과 제 2 도전체층과의 상하관계가 반대이더라도 상관없다. 제 1 및 제 2 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해 형성된다.

상기 전원선(25)은 전원전위가 인가되어, 접지선(26)은 접지전위로 된다. 도 7에 도시한 바와 같이 전원선쌍을 구성하는 전원선(25)과 접지선(26)은 인접하고 또한 평행하게 배치되며, 제 2 도전체층에 의해 형성된다. 전원선(25)과 접지선(26)으로 이루어진 전원선쌍은 반도체 기판(1)의 셀 영역(2)의 하나의 주면상에 제 1 방향을 따라 셀 영역(2)을 가로 질러 직선상에 배치된다.

전원선쌍을 구성하는 전원선(25)의 외측변과 접지선(26)의 외측변과의 거리는, 이 실시예1에서는 46BC(Basic Cel1, 1Basic Cell은 기본 셀(8)의 폭(제 2 방향에 따른 길이)이고, 이 실시예1에서는 2.65μm)이기 때문에, 프리드라이버(15)는 전원선(25)과 접지선(26)과의 사이에 충분히 형성할 수 있다.

또한, 도 7에 있어서, 프리드라이버(15)의 제 2 방향에 따른 길이를 전원선(25)의 외측변에서 접지선(26)의 외측변까지로 하고 있지만, 이것으로 한정되는 것이 아니라, 프리드라이버(15)의 구성에 의해서는, 전원선(25)의 외측변와 접지선(26)의 외측변과의 거리보다 짧은 것이라도 무방하다. 중요한 것은 프리드라이버(15)가 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치되어 있으면 된다.

각 프리드라이버(15)는 도 7에 도시한 바와 같이 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되고, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다. 전원선(23)은 매크로셀 배치 영역(9)의 한쪽 측부(도면의 상측 측부)상에 제 2 방향을 따라 매크로셀 배치 영역(9)전체 길이에 걸쳐 배치된다. 전원선(23)은 제 1 도전체층에 의해 형성되어, 접촉 구멍(27)을 통해 프리드라이버(15)에 전기적으로 접속됨과 동시에 접촉 구멍(28)을 통해 전원선(25)에 전기적으로 접속된다. 접지선(24)은 매크로셀 배치 영역(9)의 다른 측부(도면의 하측 측부)상에 제 2 방향을 따라 매크로셀 배치 영역(9) 전체 길이에 걸쳐 배치된다. 접지선(24)은 제 1 도전체층에 의해 형성되어, 접촉 구멍(29)을 통해 프리드라이버(15)에 전기적으로 접속됨과 동시에 접촉 구멍(30)을 통해 접지선(26)에 전기적으로 접속된다.

메인드라이버(19(1)∼19(m))는, 도 6에 도시한 바와 같이, 복수의 매크로셀 배치 영역(9)의, 프리드라이버(15(1)∼15(n))가 배치되는 매크로셀 배치 영역(9)이외의 2이상의 소정수(이 예에 있어서는 m 개)의 매크로셀 배치 영역의 각각에, 제 1 방향에 따른 동일직선상에 서로 소정 간격을 가지고 배치, 형성된다. 이 실시예1에 있어서 소정 간격은, 전체에 있어서 매크로셀 배치 영역의 하나 걸러에 배치되어 있다. 즉, 메인드라이버(19)와 프리드라이버(15)는 제 1 방향에 따른 동일직선상에 교대로 배치된다. 그러나, 이것으로 한정된 것이 아니라, 메인드라이버(19)의 수에 맞추어 임의로 배치하여도 된다.

각 메인드라이버(19)는, 상세하게는, 도 8에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어진 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26)간의 매크로셀 배치 영역(9)에 형성된다.

각 메인드라이버(19)내의 배선은, 프리드라이버(15)와 마찬가지로 제 2 방향을 따라 배치된 직선 형태의 제 1 배선 또는 제 1 방향을 따라 배치되는 직선 형태의 제 2 배선중 적어도 한쪽의 배선으로 구성된다. 또, 메인드라이버(19)는 전원선(25)과 접지선(26)과의 사이에 충분히 형성할 수 있다.

또, 도 8에 있어서, 메인드라이버(19)의 제 2 방향에 따른 길이를 전원선(25)의 외측변에서 접지선(26)의 외측변까지로 하고 있지만, 이것으로 한정되는 것이 아니라, 메인드라이버(19)의 구성에 의해서는, 전원선(25)의 외측변와 접지선(26)의 외측변과의 거리보다 짧은 것이어도 무방하다. 중요한 것은, 메인드라이버(19)가 전원선쌍을 구성하는 전원선(25)과 접지선(26)과의 사이에 배치되어 있으면 된다.

각 메인드라이버(19)는 도 8에 도시한 바와 같이, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되고, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다. 전원선(23)은 접촉 구멍(31)을 통해 메인드라이버(19)에 전기적으로 접속됨과 동시에 접촉 구멍(32)을 통해 전원선(25)에 전기적으로 접속된다. 접지선(24)은 접촉 구멍(33)을 통해 메인드라이버(19)에 전기적으로 접속됨과 동시에 접촉 구멍(34)을 통해 접지선(26)에 전기적으로 접속된다.

제 1 공통선(16)은, 도 6에 도시한 바와 같이, 복수의 프리드라이버 (l5(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 1 공통선(16)은 제 2 도전체층에서 형성되고, 도 7에 도시한 바와 같이, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 전원선(25)과 접지선(26)이 평행하게 배치된다. 제 1 공통선(16)은 접촉 구멍(35)을 통해 복수의 프리드라이버(15(1)∼15(n))의 입력노드에 전기적으로 접속되고, 복수의 프리드라이버(15(1)∼15(n))의 입력노드를 단락한다.

제 2 공통선(18)은, 도 6에 도시한 바와 같이, 복수의 프리드라이버(15(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 2 공통선(18)은 제 2 도전체층에서 형성되어, 도 7∼8에 도시한 바와 같이 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 1 공통선(16)과 평행하게 배치된다. 제 2 공통선(18)은 접촉 구멍(36)을 통해 복수의 프리드라이버(15(1)∼15(n))의 출력노드에 전기적으로 접속됨과 동시에, 접촉 구멍(37)을 통해 복수의 메인드라이버(19(1)∼19(m))의 입력노드에 접속되어, 복수의 프리드라이버(15(1)∼15(n))의 출력노드 및 복수의 메인드라이버(19(1)∼19(m))의 입력노드를 단락한다.

제 3 공통선(22)은, 도 6에 도시한 바와 같이, 복수의 프리드라이버(15(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 3 공통선(22)은 제 2 도전체층에서 형성되어, 도 8에 도시한 바와 같이, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 1 공통선(16)과 평행하게 배치된다. 제 3 공통선(22)은 접촉 구멍(38)을 통해 복수의 메인드라이버(19(1)∼19(m))의 출력노드에 접속되어, 복수의 메인드라이버(19(1)∼19(m))의 출력노드를 단락한다.

복수의 클럭 신호공급선(21(1)∼21(s))은, 도 6에 도시한 바와 같이, 제 2 매크로셀(20)이 각각 배치되는 복수의 매크로셀 배치 영역(9) 각각에 대응하여 제 2 방향에 따른 직선상에 배치된다.

본 실시예1에 있어서는, 복수의 매크로셀 배치 영역(9) 전체에 대하여 일대일로 대응하여 클럭 신호공급선(21)을 배치하고 있지만, 서로 인접해 있는 두개의 매크로셀 배치 영역(9)에 대하여 한개, 즉 2대1로 대응하여 클럭 신호공급선(21)을 배치해도 상관없다. 또, 제 2 매크로셀(20)이 배치되는 매크로셀 배치 영역(9)에 대해서만 클럭 신호공급선(21)을 배치해도 되고, 이 경우, 서로 인접해 있는 두개의 매크로셀 배치 영역(9)의 양자에 제 2 매크로셀(20)이 배치되면, 이 인접한 두개의 매크로셀 배치 영역(9)에 대하여 한개의 클럭 신호공급선(21)을 배치하도록 해도 무방하다.

각 클럭 신호공급선(21(1)∼21(s))은, 제 1 도전체층에 의해 형성되어, 배선 영역(10)상에, 서로 평행하게 배치된다. 각 클럭 신호공급선(21(1)∼21(s))은, 그 중앙부에서 접촉 구멍(39)을 통해 제 3 공통선(22)에 전기적으로 접속된다. 각 클럭 신호공급선(21(1)∼21(s))은, 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(20)인 내부회로의 클럭 입력노드에 배선(41)을 통해 접속된다. 배선(41)은 제 2 도전체층에서 형성된다.

제 3 공통선(22)의 선폭은, 제 1 및 제 2 공통선(16) 및 (18)의 선폭보다 크게 한다. 즉, 다음 이유에 의해서 제 3 공통선(22)의 선폭을 크게 한다.

제 1 공통선(16)에 접속되는 것은 복수의 프리드라이버(15(1)∼15(n))의 입력노드이고, 도 4에 도시한 바와 같이, 입력노드IN이 접속되는 것은 P형MOS트랜지스터 및 N형MOS트랜지스터의 게이트전극이므로, 제 1 공통선(16)에 접속되는 부하용량치는 작다. 또, 제 2 공통선(18)에 접속되는 것은 복수의 메인드라이버(19(1)∼19(m))의 입력노드이고, 도 5에 도시한 바와 같이, 입력노드IN가 접속되는 것은 P형MOS트랜지스터 및 N형MOS트랜지스터의 게이트전극이므로, 제 2 공통선(18)에 접속되는 부하용량치는 작다. 이것에 대하여, 제 3 공통선(22)에 접속되는 것은, 복수의 클럭 신호공급선(21(1)∼21(s)) 및 복수의 내부회로(20)의 클럭 입력노드이기 때문에, 부하용량치는 크다.

또, 제 2 공통선(18)의 선폭은, 접속되는 부하용량치의 차이에 의해, 제 1 공통선(16)의 선폭보다 크게 한다.

또, 도 6에 있어서, 논리회로로 된 제 1 매크로셀(40) 및 클럭 신호를 필요로 하는 내부회로로 된 제 2 매크로셀(20)을, 번잡함을 피하기 위해, 랜덤하게 배치하여 도시했지만, 실제는, 전원선쌍을 구성하는 전원선(25)과 접지선(26)간의 영역을 제외한 매크로셀 배치 영역(9) 전체영역에 있어서, 효율좋게, 빈틈없이 (매크로셀간의 절연영역(일반적으로 한개의 기본 셀에 의해서 매크로셀간의 전기적절연이 이루어진다)은 존재한다) 제 1 및 제 2 매크로셀(40 및 20)이 배치된다.

또한, 도 6에 있어서는, 한개의 클럭 드라이버회로(14)의 구성을 도시하고, 이 한개의 클럭 드라이버회로(14)에 관하여, 클럭 신호가 공급되는 매크로셀 배치 영역(9), 및 클럭 신호를 전달하기 위한 제 1 내지 제 3 공통선(16), (18), (22) 및 복수의 클럭 신호공급선(21(1)∼21(s))을 도시한 것이 된다. 이 도 6에 도시한 것을, 이하 편의상, 기본구성 블럭으로 칭한다.

다음으로, 도 3의 회로에 도시한 바와 같이 세개의 클럭 드라이버회로(14a∼14c)를 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성한 예, 즉, 도 6에 도시한 기본구성블럭이 세개의 반도체 기판(1)의 셀영역(2)에 설치된 예에 관해서 도 9를 이용하여 설명한다.

반도체 기판(1)의 셀영역(2)에 있어서의 복수의 매크로셀 배치 영역(9)은, 제 2 방향(도 9의 도면에서 상측 횡방향)에 복수, 즉, 이 실시예1에 있어서는 3분할된다.

각 분할된 영역은, 도 6에서 도시한 기본구성블럭이 된다. 요컨대, 각 분할된 영역에 대응하여 한개의 클럭 드라이버회로(14a∼14c)가 배치된다. 환언하면, 세개의 클럭 드라이버회로(14a∼14c)가 제 2 방향(횡방향으로 도시함)을 따라 배치된다.

도 9에 있어서, 번잡함을 피하기 위해, 전원선(25) 및 접지선(26)으로 이루어지는 전원선쌍은 도시되어 있지 않지만, 이 실시예1에 있어서는, 반도체 기판(1)의 셀영역(2)의 하나의 주면상에 제 1 방향을 따라 셀영역(2)을 가로 질러 직선상에 배치되는 전원선쌍이 소정 간격(210BC)마다 배치되어 있다. 또한, 이 실시예1에 있어서는, 반도체 기판(1)의 셀영역(2)의 제 2 방향에 따른 길이를 9mm로 하기 때문에, 각 분할된 영역에서는 복수의 전원선쌍이 배치된다.

클럭 드라이버회로(14a)는, 대응한 분할영역, 도 9에 있어서 도 9의 좌측의1/3의 영역에 있어서의 제 2 방향에 따른 중앙부에 배치된다. 즉, 대응한 분할영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 위치하는 매크로셀 배치 영역에, 프리 드라이버(15a(1)∼15a(n)) 및 메인드라이버(19a(1)∼19a(m))가 배치된다. 제 1 내지 제 3 공통선(16a), (18a), (22a)은 대응한 분할영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 신호공급선(21a(1)∼21a(s))은, 대응한 매크로셀 배치 영역(9)의 대응한 분할영역 전역에 걸쳐 배치되어, 그 중앙부에서 제 3 공통선(22a)에 전기적으로 접속된다.

클럭 드라이버회로(14b)는, 대응한 분할영역, 도 9에 있어서 도면의 중앙1/3의 영역에 있어서의 제 2 방향에 따른 중앙부에 배치된다. 요컨대, 대응한 분할영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(25)과 접지선(26)과의 사이에 위치하는 매크로셀 배치 영역에, 프리드라이버(15b(1)∼15b(n)) 및 메인드라이버(19b(1)∼19b(m))이 배치된다. 제 1 내지 제 3 공통선(16b), (18b), (22b)은 대응한 분할영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 신호공급선(21b(1)∼21b(s))은, 대응한 매크로셀 배치 영역(9)의 대응한 분할영역 전역에 걸쳐 배치되어, 그 중앙부에서 제 3 공통선(22b)에 전기적으로 접속된다.

클럭 드라이버회로(14c)는, 대응한 분할영역, 도 9에 있어서 도 9의 우측의 1/3의 영역에 있어서의 제 2 방향에 따른 중앙부에 배치된다. 요컨대, 대응한 분할영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 위치하는 매크로셀 배치 영역에, 프리드라이버(15c(1)∼15c(n)) 및 메인드라이버(19c(1)∼19c(m))가 배치된다. 제 1 내지 제 3 공통선(16c), (18c), (22c)은 대응한 분할영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 신호공급선(21c(1)∼21c(s))은, 대응한 매크로셀 배치 영역(9)의 대응한 분할영역 전역에 걸쳐 배치되어, 그 중앙부에서 제 3 공통선(22c)에 전기적으로 접속된다.

또한, 이 실시예1에 있어서는, 클럭 드라이버회로(14a∼14c)를 3개 이용한 것을 도시하지만, 3개에 관계없이, 4개이어도 5개이어도 무방하다. 이 경우, 각 클럭 드라이버회로에 대한 기본구성블럭은 같은 크기가 좋다.

클럭 입력드라이버(11)는, 도 9에 도시한 바와 같이, 복수의 매크로셀 배치 영역(9)의 제 1 방향(도면의 종방향)에 따른 중앙부에 위치한 매크로셀 배치 영역(9)의 제 2 방향(도면의 횡방향)에 따른 중앙부에 배치된다. 이 실시예1에 있어서는, 클럭 입력드라이버(11)는 제 2 클럭 드라이버회로(14b)가 배치되는 전원선쌍에 대하여 인접한 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 입력드라이버(11)의 입력노드는, 반도체 기판의 하나의 주면상에 형성되었던 클럭 입력패드(12)에 클럭 입력선(13)을 통해 전기적으로 접속된다.

클럭 입력선(13)은, 제 1 도전체층에서 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에서 형성되는 제 1 방향에 따른 제 2 배선에 의해 형성된다.

클럭 입력드라이버(11)의 출력노드는, 클럭 출력선(17a∼17c)을 통해 각각 제 1 공통선(16a∼16c)에 전기적으로 접속된다.

클럭 출력선(17a)는, 제 1 도전체층에서 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에서 형성되는 제 1 방향에 따른 제 2 배선에 의해 형성된다. 클럭 출력선(17a)의 한쪽 단부는 클럭 입력드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16a)의 중앙부에 전기적으로 접속된다.

클럭 출력선(17b)는, 제 1 도전체층에서 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에서 형성되는 제 1 방향에 따른 제 2 배선에 의해 형성된다. 클럭 출력선(17b)의 한쪽 단부는 클럭 입력드라이버(11)의 출력노드에, 다른 단부는 제 1 공통선(16b)의 중앙부에 전기적으로 접속된다.

클럭 출력선(17c)은, 제 1 도전체층에서 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에서 형성되는 제 1 방향에 따른 제 2 배선에 의해 형성된다. 클럭 출력선(17c)의 한쪽 단부는 클럭 입력드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16c)의 중앙부에 전기적으로 접속된다.

클럭 출력선(17a∼17c)의 배선길이는, 클럭 입력드라이버(11)로부터 가장 먼 제 1 공통선까지의 배선길이를 기준으로 하여, 제 1 배선 및 제 2 배선을 적절하게 이용함으로써, 전부 같은 길이로 한다.

다음으로, 이와 같이 구성된 반도체 집적 회로 장치에 있어서, 클럭 입력패드(12)에 클럭 신호가 입력되고 나서, 제 2 매크로셀(20)인 내부회로의 클럭 입력노드에 클럭 신호가 입력되기까지의 동작에 관해서 설명한다.

클럭 입력패드(12)에 외부에서 클럭 신호가 입력되면, 클럭 입력선(13)을 통해 클럭 입력드라이버(11)에 입력된다. 클럭 입력드라이버(11)는 입력된 클럭 신호에 기초한 클럭 신호가 출력되어, 이 클럭 신호가 클럭 출력선(17a∼17c)을 통해 제 1 공통선(16a∼16c)에 인가되고, 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))에 입력된다.

클럭 출력선(17a∼17c)의 배선길이는 전부 같게 되어 있으므로, 제 1 공통선(16a∼16c) 각각에 있어서의 클럭 신호의 변화(하강 및 상승)는 동일해 진다. 더구나, 복수의 프리 드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 입력노드는 각각 제 1 공통선(l6a∼16c)에 의해 단락되어, 제 1 공통선(16a∼16c)에 대한 부하용량치도 작기 때문에, 복수의 프리 드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 입력노드 각각에 나타나는 클럭 신호의 변화도 동일해 진다.

복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 출력노드에 나타나는 클럭 신호의 변화는 동일하다. 또한, 제 2 공통선(18a∼18c) 각각에는 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 복수의 프리드라이브(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 출력노드가 접속되므로, 제 2 공통선(18a∼18c) 각각에 나타나는 클럭 신호의 변화는 제 2 공통선(18a∼18c)의 전체 길이에 걸쳐 동일해 진다.

제 2 공통선(18a∼18c)에서 입력노드가 단락되는 복수의 메인드라이버 (19a(1)∼19a(m)), (19b(1)∼19b(m), (19c(1)∼19c(m))의 출력노드에 나타나는 클럭 신호의 변화도 동일해 진다.

복수의 메인드라이브(19a(1)∼19a(m)), (19b(1)∼19b(m)), (19c(1)∼19c(m))의 출력노드는, 제 3 공통선(22a∼22c)에 대하여 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 접속되기 때문에, 제 3 공통선(22a∼22c) 각각에 나타나는 클럭 신호의 변화는 제 3 공통선(22a∼22c)의 전체 길이에 걸쳐 동일해 진다.

결국, 클럭 입력패드(12)에 입력되는 클럭 신호의 변화는, 제 3 공통선(22a∼22c)의 전체 길이에 걸쳐 동일하게 나타난다. 환언하면, 클럭 입력패드(12)에 입력되는 클럭 신호의 제 3 공통선(22a∼22c)에 도달시간의 어긋남, 결국 클럭스큐는 제 3 공통선(22a∼22c)의 전체 길이에 걸쳐 거의 없다.

제 3 공통선(22a∼22c)에 전달된 클럭 신호는 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))을 통해 클럭 신호를 필요로 하는 내부회로(제 2 매크로셀(20))의 클럭 입력노드에 인가된다.

이 때, 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))각각의 제 3 공통선(22a∼22c)과의 접속점, 즉 중앙부에 있어서의 클럭 신호의 변화는 동일함에도 불구하고, 양쪽 단부에 있어서의 클럭 신호의 변화는 중앙부에 있어서의 클럭 신호의 변화보다 약간 늦어진다.

그러나, 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(l)∼21c(s))각각의 길이는, 매크로셀 배치 영역(9)의 제 2 방향(도면의 횡방향)에 따른 길이의 1/3로 되어 있고, 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))각각의 배선저항 및 배선용량은 작은 것이다. 또한, 클럭 신호공급선(21a(1)∼21a(s)), (21b(l)∼21b(s)), (21c(1)∼21c(s)) 각각에 접속되는 제 2 매크로셀(20)의 수도 적다.

그 결과, 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))의 중앙부에 있어서의 클럭 신호의 변화에 대하여 가장 늦어지는 양쪽 단부에 있어서의 클럭 신호의 변화의 지연도 대단히 작은 것으로 된다.

결국, 제 2 매크로셀(20) 전체에 대하여 클럭스큐가 저감된다.

본 실시예1는, 이상에서 말한 것으로부터 분명한 바와 같이, 다음과 같은 효과를 나타내는 것이다.

(가) 클럭 입력패드(12)에 입력된 클럭 신호의 변화는, 제 3 공통선(22a∼22c)의 전체 길이에 걸쳐 동일하게 변화하고, 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))에 의한 시간적 지연도 대단히 작게 할 수 있어, 클럭 신호를 필요로 하는 내부회로로 된 제 2 매크로셀(20) 전체에 대하여 인가되는 클럭 신호사이에 일어나는 클럭스큐는 작아진다.

(나)클럭 드라이버회로(14a∼14c)를 구성하는 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))와 복수의 메인드라이버(19a(1)∼19a(m)), (19b(1)∼19b(m)), (19c(1)∼19c(m))는, 제 1 매크로셀(40) 및 제 2 매크로셀(20)이 배치되지 않은 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치되므로, 셀영역(2)에 대한 제 1 및 제 2 매크로셀(40) 및 (20)의 수를 감하지 않고, 클럭 드라이버회로(14a∼14c)를 셀영역내에 배치할 수 있다.

(다) 클럭 입력선(13), 클럭 출력선(17a∼17c), 제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c), 및 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s)) 각각을, 그 선폭이 좁은 것을 사용해도, 제 2 매크로셀(20)전체에 대하여 클럭 스큐가 저감된다. 그 결과, 클럭 입력선(13), 클럭 출력선(17a∼17c), 제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c), 및 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))전체에 의한 배선으로서의 총면적을 작게 할 수 있으므로, 배선으로서의 용량치를 낮게 할 수 있고, 클럭 드라이버회로(14a∼14c)에 의한 소비전력의 저감도 도모된다.

(라)도 6에 도시한 것을, 기본구성 블럭으로 하므로, 셀영역(2)의 제 2 방향(도면의 횡방향)의 길이가 길어진 경우라도, 이 기본구성 블럭을 추가함으로써 대응할 수 있고, 동등한 클럭스큐를 가진 여러가지의 반도체 집적 회로 장치를 얻을 수 있다.

또한, 상기 실시예1에 있어서, 클럭 입력드라이버(11)의 입력노드가 클럭 입력선(13)을 통해 입력패드(12)에 접속하는 구성으로 하였지만, 클럭 입력드라이버(11)의 입력노드와 입력패드(12) 사이에 PLL회로를 개재시켜 클럭 입력드라이버(11)에 입력되는 클럭 신호를 안정화시킨 것이라도 무방하다.

(실시예2)

도 10는 본 발명의 실시예2를 도시하는 것으로, 상기한 실시예1에 대하여 이하의 점이 다를 뿐, 기타는 동일하다.

즉, 실시예1에 있어서의 제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c)이 제 2 도전체층에 의해 형성되고, 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))이 제 1 도전체층에 의해 형성되고 있는 데 반해, 이 실시예2에 있어서는, 제 1 및 제 2 도전체층과는 다른 층인 제 3 및 제 4 도전체층을 설치하고, 제 3 공통선(22a∼22c) 및 클럭 신호공급선(21a(1)∼21a(s)), (21b(l)∼21b(s)), (21c(1)∼21c(s))을 도 11에 도시한 바와 같이 제 3 도전체층에 의해 일체적으로 형성하고, 제 1 및 제 2 공통선(16a∼16c), (18a∼18c)을 도 12에 도시한 바와 같이 제 4 도전체층에 의해 형성하고 있다.

제 3 도전체층은 제 2 도전체층상에 층간 절연막을 통해 형성된다. 제 4 도전체층은 제 3 도전체층상에 층간 절연막을 통해 형성된다. 제 3 도전체층과 제 4 도전체층의 상하관계는 반대이더라도 무방하다. 제 3 및 제 4 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c)은, 제 3 또는 제 4 도전체층에 의해 형성되지만, 실시예1과 마찬가지로 대응한 클럭 드라이버회로(14a∼14c)의 복수의 프리드라이버(15(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))상에 위치하여, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 위치하는 제 1 방향에 따른 직선상에 배치된다.

제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c)과, 대응한 클럭 드라이버회로(14a∼14c)의 복수의 프리드라이버(15(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))의 전기적접속은, 실시예1과 마찬가지로, 도 10에 도시한 바와 같이 접촉 구멍(35∼38)을 통해 행해진다.

복수의 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))은, 도 10에 도시한 바와 같이 제 2 매크로셀(20)이 각각 배치되는 복수의 매크로셀 배치 영역(9)각각에 대응하여, 그 바로 상부에서의 제 2 방향에 따른 직선상에 배치된다.

복수의 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))의 매크로셀 배치 영역(9)에 대한 배치를 생각함에 있어서, 실시예1과 동일하게 1대1이라도 무방하고, 2대1이라도 무방하며, 제 2 매크로셀(20)이 배치되는 매크로셀 배치 영역(9)에 대한 것만이라도 무방하고, 제 2 매크로셀(20)이 배치된 서로 인접한 2개의 매크로셀 배치 영역(9) 양쪽에 대하여 1개이더라도 무방하다.

각 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))은, 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(20)인 내부회로의 클럭 입력노드에 도 10에 도시한 바와 같이 접촉 구멍(42)을 통해 접속된다.

또한, 도 10 내지 도 12에 있어서, 실시예1을 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

이와 같이 구성된 반도체 집적 회로 장치에 있어서도, 상기한 실시예1과 동일한 효과(가)∼(라)를 갖는 반면, (마) 각 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))을 대응한 매크로셀 배치 영역(9)의 바로 상부에 배치하고 있으므로, 배선 영역(10)을 유효하게 활용할 수 있고, 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있고, 또 배선 영역(10)에 있어서의 매크로셀(20),(40)간을 접속하기위한 배선(제 1 및 제 2 도전체층에 의해 형성된다)의 최적화를 도모할 수 있고, 또 (바) 각 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))과 제 2 매크로셀(20)의 입력노드 사이의 전기적접속을 상기 배선(41)을 사용하지 않고, 접촉 구멍(42)을 통해 행하고 있으므로, 각각의 배선 길이가 다르기 때문에 일어나는 클럭스큐가 거의 없는 효과가 있다.

또한, 상기 실시예2에 있어서는, 제 1 및 제 2 공통선(16a∼16c), (18a∼18c)을 제 4 도전체층에 의해 형성한 것을 도시했지만, 실시예1과 마찬가지로 제 2 도전체층에서 형성한 것이더라도 동일한 효과를 갖는다.

(실시예3)

도 13은 본 발명의 실시예3를 도시한 것이다.

상기한 실시예1 및 실시예2에 도시한 것이, 각 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))을 그 중앙부에서 각 제 3 공통선(22a∼22c)에 전기적으로 접속한 것에 대하여, 이 실시예3에 도시하는 것은, 클럭 신호공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))과 각 제 3 공통선(22a∼22c)과의 전기적접속위치를 특정한 위치로 한 점이 상위하고, 그 밖의 점에 있어서는 실시예1 및 2에 도시한 것과 동일하다.

도 13은 실시예1에 의해 설명한 도 6에 도시했던 것과 마찬가지로 1개의 기본구성 블럭을 도시한다.

각 클럭 신호공급선(21(1)∼21(s))은, 그 한쪽 단부로부터 클럭 신호를 필요로 하는 복수의 내부회로(제 2 매크로셀(20))의 클럭 입력노드와의 접속점까지의 각각의 거리의 총합을 복수의 내부회로의 수로써 제산한 값의 거리에 기초를 둔 위치에 의해 상기 제 3 공통선(22)에 전기적으로 접속되어 있다.

결국, 기본구성 블럭에 있어서의 모든 제 2 매크로셀(20)(이 실시예3에 있어서는 m개라고 한다)에 대하여, 도 13에 도시한 바와 같이, 클럭 신호공급선(21(1)∼21(s))의 한 단부(도면의 좌단)부터, 제 2 매크로셀(20)의 클럭 입력노드와 대응했던 클럭 신호공급선(21(1)∼21(s))과의 접속점까지의 거리 X1∼Xm을 구하여, 제 2 매크로셀(20)의 수(m)로 제산한다. 결국, 다음 수학식 1으로부터 클럭 신호공급선(21(1)∼21(s))의 한 단부로부터의 고정길이 Xo를 구한다.

X₀=(X1+ X2+ X3+······+ Xm-1+ Xm) / m

이 제산결과인 고정길이Xo에 근거하여, 클럭 신호공급선(21(l)∼21(s))의 한 단부로부터 고정길이Xo의 거리, 또는 그 부근에 있는 전원선쌍(이하, 고정길이Xo의 전원선쌍으로 약칭한다. 도 13에는 도시하지 않음)를 설정한다.

결국, 고정길이Xo의 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 클럭 드라이버회로(14)를 배치한다. 결국, 실시예1과 마찬가지로, 복수의 매크로셀 배치 영역(9)에 있어서, 고정길이Xo의 전원선쌍을 구성하는 전원선(25)과 접지선(26)사이의 복수의 프리드라이버(15(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))를 배치한다.

제 1 내지 제 3 공통선(16), (18), (22)은, 실시예1과 마찬가지로, 복수의 프리드라이버(15(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))상에 위치하여, 고정길이Xo의 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 위치하는 제 1 방향(도면의 종방향)에 따른 직선상에 배치된다.

복수의 신호공급선(21(1)∼21(s))은, 실시예1과 마찬가지로, 제 2 매크로셀(20)이 각각 배치되는 복수의 매크로셀 배치 영역(9) 각각에 대응하여, 제 2 방향(도면의횡방향)에 따른 직선상에 배치된다.

각 클럭 신호공급선(21(l)∼21(s))은, 고정길이Xo의 전원선쌍의 전원선(25)과 접지선(26)과의 사이에서(도 13에 도시한 바와 같이) 접촉 구멍(39)을 통해 접속된다.

또한, 실시예2와 마찬가지로, 클럭 신호공급선(21(l)∼21(s))으로 제 3 공통선(22)까지를 제 3 도전체층에 의해 일체적으로 구성했던 것에 있어서는, 고정길이Xo의 전원선쌍의 전원선(25)과 접지선(26) 사이에서 클럭 신호공급선(21(1)∼21(s))이 제 3 공통선(22)으로부터 분기된다.

또한, 도 13에 있어서, 실시예1에 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

이와 같이 구성된 반도체 집적 회로 장치에 있어서도, 상기한 실시예1과 동일한 효과(가)∼(라) 또는 상기한 실시예2와 동일한 효과(가)∼(바)를 갖는 것 이외, (사) 매크로셀 배치 영역(9)에 배치되는 제 2 매크로셀(20)이 극단적으로, 도 13에 도시한 우단 또는 좌단에 기울어 배치된 경우이더라도, 제 3 공통선(22)과의 접속점으로부터 도면에서 우측에 위치하는 제 2 매크로셀(20)의 수와 좌측에 위치하는 제 2 매크로셀(20)의 수까지를 거의 동일하게 할 수있고, 제 3 공통선(22)과의 접속점으로부터 도면에서 우측에 도시하여 위치하는 클럭 신호공급선(21(1)∼21(s))의 부하용량치와 좌측에 위치하는 클럭 신호공급선(21(1)∼21(s))의 부하용량치가 거의 동일하게 되어, 모든 제 2 매크로셀(20)에 대한 클럭스큐를 한층 작게 할 수있는 효과를 갖는다.

(실시예4)

도 14 내지 도 17는 본 발명의 실시예4를 도시한다.

이 실시예4는, 실시예1과 마찬가지로, 도 1 및 도 2에 도시한 마스터 칩이 사용된다.

또한, 이 실시예4는, 클럭 신호를 필요로 하는 플립플롭회로등의 내부회로로 된 제 2 매크로셀에, 반도체 집적 회로 장치 외부로부터의 클럭 신호를 인가하기 위한 클럭 드라이버회로(14a∼14c)의 회로구성에 관해서도 실시예1과 마찬가지로, 도 3에 도시된 회로구성과 동일하게 된다.

결국, 이 실시예4는, 실시예1에 대하여, 도 3에 도시한 회로구성을 한 클럭 드라이버회로(14a∼14c)를, 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성하는 방법이 상위하는 것으로, 이 점을 중심으로 이하에서 설명한다.

또, 도 14 내지 도 17에 있어서, 실시예1에 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

우선, 클럭 드라이버회로(14a∼14c)는 전부 동일한 회로구성을 하고있으므로, 이해하기 쉽게, 클럭 드라이버회로(14a)를 대표하여 도 14를 사용하여 설명한다. 또, 도 14에 있어서, 첨자 a, b, c를 생략한다. 또한, 도 14에 도시한 것은, 실시예1에서 설명한 도 6에 대응했던 것으로, 도 6에 도시한 것과 마찬가지로, 이하 편의상, 기본구성 블럭으로 칭한다.

프리드라이버(15(1)∼15(n))는 복수의 매크로셀 배치 영역(9)의 1개의 매크로셀 배치 영역(9), 이 실시예4에 있어서는 기본구성 블럭내의 복수 매크로셀 배치 영역(9)중의 중앙에 위치하는 매크로셀 배치 영역(9) (이하, 편의상 드라이버용 매크로셀 배치 영역으로 칭한다)에, 서로 소정 간격을 가지고 배치, 형성된다.

각 프리드라이버(15)는, 상세하게는, 도 15에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 결국, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 드라이버용 매크로셀 배치 영역(9)에 형성된다.

각 프리드라이버(15)내의 배선은, 실시예1과 마찬가지로, 제 1 매크로셀(40)로 된 논리회로내 및 제 2 매크로셀(20)로 된 내부회로내의 배선 및 논리회로간의 배선 및 논리회로와 내부회로간의 배선과 마찬가지로, 제 2 방향(도 14의 횡방향)을 따라 배치되는 직선 형태의 제 1 배선 길이 또는 제 1 방향(도 14의 종방향)을 따라 배치되는 직선 형태의 제 2 배선 길이중 적어도 한쪽의 배선으로 구성된다.

또, 도 15에 있어서, 프리드라이버(15)의 제 2 방향에 따른 길이를 전원선(25)의 외측변에서 접지선(26)의 외측변까지로 하고 있지만, 이것에 한정되는 것이 아니라, 프리드라이버(15)의 구성에 따라서는, 전원선(25)의 외측변과 접지선(26)의 외측변과의 거리보다 짧은 것이라도 무방하다. 중요한 것은 프리드라이버(15)가 전원선쌍을 구성하는 전원선(25)과 접지선(26)과의 사이에 배치되어 있으면 된다.

각 프리드라이버(15)는 도 15에 도시한 바와 같이 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되고, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다. 전원선(23)은 제 1 도전체층에서 형성되어, 접촉 구멍(27)을 통해 프리드라이버(15)에 전기적으로 접속됨과 동시에 접촉 구멍(28)을 통해 전원선(25)에 전기적으로 접속된다. 접지선(24)은 제 1 도전체층에서 형성되어, 접촉 구멍(29)을 통해 프리드라이버(15)에 전기적으로 접속됨과 동시에 접촉 구멍(30)을 통해 접지선(26)에 전기적으로 접속된다.

메인드라이버(19(1)∼19(m))는 드라이버용 매크로셀 배치 영역(9)에 서로 소정 간격을 가지며 배치, 형성된다. 이 실시예4에 있어서는, 메인드라이버(19)와 프리드라이버(15)는 드라이버용 매크로셀 배치 영역내에 교대로 배치된다. 그러나, 이것에 한정되는 것이 아니라, 프리드라이버(15) 및 메인드라이버(19)의 수에 맞추어 임의로 배치해도 무방하다.

각 메인드라이버(19)는, 상세하게는, 도 16에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 결국, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 드라이버용 매크로셀 배치 영역(9)에 형성된다.

각 메인드라이버(19)내의 배선은, 프리드라이버(15)와 마찬가지로 제 2 방향(도시 횡방향)을 따라서 배치되는 직선 형태의 제 1 배선 길이는 제 1 방향(도면의 종방향)을 따라서 배치되는 직선 형태의 제 2 배선 길이중 적어도 한쪽의 배선으로 구성된다. 또한, 메인드라이버(19)는 전원선(25)과 접지선(26) 사이에 충분히 형성할 수 있다.

또한, 도 16에 있어서, 메인드라이버(19)의 제 2 방향에 따른 길이를 전원선(25)의 외측변에서 접지선(26)의 외측변까지로 하고 있지만, 이것에만 한정되는 것이 아니라, 메인드라이버(19)의 구성에 따라서는, 전원선(25)의 외측변과 접지선(26)의 외측변과의 거리보다 짧은 것이라도 무방하다. 중요한 것은 메인드라이버(19)가 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치되어 있으면 된다.

각 메인드라이버(19)는 도 16에 도시한 바와 같이 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되고, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다. 전원선(23)은 접촉 구멍(31)을 통해 메인드라이버(19)에 전기적으로 접속됨과 동시에 접촉 구멍(32)을 통해 전원선(25)에 전기적으로 접속된다. 접지선(24)은 접촉 구멍(33)을 통해 메인드라이버(19)에 전기적으로 접속됨과 동시에 접촉 구멍(34)을 통해 접지선(26)에 전기적으로 접속된다.

또한, 드라이버용 매크로셀 배치 영역(9)에 있어서의 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 영역이외에는, 제 1 매크로셀(40) 및 제 2 매크로셀(20)이, 실시예1과 마찬가지로 적절하게 배치되어 있다.

제 1 공통선(16)은, 도 14에 도시한 바와 같이, 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 1 공통선(16)은 제 1 도전체층에 의해 형성된다. 제 1 공통선(16)은, 제 2 도전체층에 의해 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(43)을 통해 복수의 프리드라이버(15(1)∼15(n))의 입력노드에 전기적으로 접속되고, 복수의 프리드라이버(15(1)∼15(n))의 입력노드를 단락한다.

제 2 공통선(18)은, 도 14에 도시한 바와 같이, 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 2 공통선(18)은 제 1 도전체층에 의해 형성된다. 제 2 공통선(18)은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(44)을 통해 복수의 프리드라이버(15(1)∼15(n))의 출력노드에 전기적으로 접속됨과 동시에, 제 2 도전체층에 의해 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(45)을 통해 복수의 메인드라이버(19(1)∼19(m))의 입력노드에 접속되어, 복수의 프리드라이버(15(1)∼15(n))의 출력노드 및 복수의 메인드라이버(19(1)∼19(m))의 입력노드를 단락한다.

제 3 공통선(22)은, 도 14에 도시한 바와 같이, 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 3 공통선(22)은 제 1 도전체층에 의해 형성된다. 제 3 공통선(22)은, 제 2 도전체층에 의해 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(46)을 통해 복수의 메인드라이버(19(1)∼19(m))의 출력노드에 접속되고, 복수의 메인드라이버(19(1)∼19(m))의 출력노드를 단락한다.

복수의 클럭 신호공급선(21(1)∼21(s))은, 제 2 도전체층에 의해 형성되고, 도 14에 도시한 바와 같이, 소정 간격을 갖고 서로 평행한 제 1 방향(도면의 횡방향)에 따른 직선상에 배치된다.

이 실시예4에 있어서는, 복수의 클럭 신호공급선(21(l)∼21(s))은 등간격으로 배치되어, 기본구성 블럭의 복수의 매크로셀 배치 영역(9) 전부를 가로지르도록 배치된다.

각 클럭 신호공급선(21(1)∼21(s))은, 도 14에 도시한 바와 같이 그 중앙부에서 접촉 구멍(39)을 통해 제 3 공통선(22)에 전기적으로 접속된다. 각 클럭 신호공급선(21(1)∼21(s))은, 각각 매크로셀 배치 영역(9)에 근접한 위치에 배치된 제 2 매크로셀(20)인 내부회로의 클럭 입력노드에 배선(41)을 통해 접속된다. 배선(41)은 제 1 도전체층및 제 2 도전체층에 의해 형성된다.

제 3 공통선(22)의 선폭은, 실시예1과 동일한 이유에 의해, 제 1 및 제 2 공통선(16) 및 (18)의 선폭보다 크게 한다. 또한, 제 2 공통선(18)의 선폭도, 실시예1과 동일한 이유에 의해, 제 1 공통선(16)의 선폭보다 크게 한다.

다음으로, 도 3의 회로에 도시한 바와 같이 3가지의 클럭 드라이버회로(14a∼14c)를 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성했던 예, 결국, 도 14에 도시한 기본구성 블럭이 1개의 반도체 기판(1)의 셀영역(2)에 설치했던 예에 관하여 도 17를 사용하여 설명한다.

반도체 기판(1)의 셀영역(2)에 있어서의 복수의 매크로셀 배치 영역(9)은, 제 1 방향(도 17의 도면의 횡방향)에 복수분할, 결국, 이 실시예4에 있어서는 3분할된다.

각 분할된 영역은, 도 14에서 도시했던 기본구성 블럭으로 된다. 요컨대, 각 분할된 영역에 대응하여 1개의 클럭 드라이버회로(14a∼14c)가 배치된다. 환언하면, 3가지의 클럭 드라이버회로(14a∼14c)가 제 1 방향을 따라서 배치된다.

도 17에 있어서, 번잡함을 피하기 위해, 전원선(25) 및 접지선(26)으로 이루어진 전원선쌍은 도시되어 있지 않지만, 이 실시예4에 있어서도, 실시예1과 마찬가지로, 반도체 기판(1)의 셀영역(2)의 하나의 주면상에 제 1 방향(도면의 횡방향)을 따라서 셀영역(2)을 가로 질러 직선상에 배치되는 전원선쌍이 소정 간격(210BC)마다 복수배치되어 있다.

클럭 드라이버회로(14a)는, 대응한 분할영역, 도 17에 있어서 도면의 상측1/3의 영역에 있어서의 제 1 방향에 따른 중앙부에 배치된다. 결국, 대응한 분할영역의 제 1 방향에 따른 중앙부에 배치되는 매크로셀 배치 영역(9)(드라이버용 매크로셀 배치 영역(9)에, 프리드라이버(15a(1)∼15a(n)) 및 메인드라이버(19a(1)∼19a(m))가 배치된다. 프리드라이버(15a(1)∼15a(n)) 및 메인드라이버(19a(1)∼19a(m))는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

또한, 도 17에 있어서, 번잡함을 피하기 위해, 복수의 매크로셀 배치 영역은, 대응한 분할영역에 있어서 도면의 상단과 하단과 중앙의 3가지만을 도시한다.

제 1 내지 제 3 공통선(16a), (18a), (22a)는 대응한 분할영역의 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향을 따라서 배치된다.

클럭 신호공급선(21a(1)∼21a(s))은, 대응한 분할영역의 도면의 상단 및 하단의 매크로셀 배치 영역(9)을 제외한 모든 매크로셀 배치 영역(9)을 가로 질러, 제 1 방향에 직선 형태로 배치되어, 그 중앙부에서 제 3 공통선(22a)에 전기적으로 접속된다.

클럭 신호공급선(21a(1)∼21a(s))은, 서로 평행하게 또한 등간격으로 배치된다.

클럭 드라이버회로(14b)는, 대응한 분할영역, 도 17에 있어서 도면의 하측1/3의 영역에 있어서의 제 1 방향에 따른 중앙부에 배치된다. 결국, 대응한 분할영역의 제 1 방향에 따른 중앙부에 배치되는 매크로셀 배치 영역(9)(드라이버용 매크로셀 배치 영역(9)에, 프리드라이버(15b(1)∼15b(n)) 및 메인드라이버(19b(1)∼19b(m))가 배치된다. 프리드라이버(15b(1)∼15b(n)) 및 메인드라이버(19b(1)∼19b(m))는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

또한, 도 17에 있어서, 번잡함을 피하기 위해, 복수의 매크로셀 배치 영역은, 대응한 분할영역에 있어서의 도면의 상단과 하단과 중앙의 3가지만을 도시한다.

제 1 내지 제 3 공통선(16b), (18b), (22b)는 대응한 분할영역의 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향을 따라서 배치된다.

클럭 신호공급선(21b(1)∼21b(s))은, 대응한 분할영역의 도면의 상단 및 하단의 매크로셀 배치 영역(9)을 제외한 모든 매크로셀 배치 영역(9)을 가로 질러, 제 1 방향에 직선형태로 배치되어, 그 중앙부에서 제 3 공통선(22a)에 전기적으로 접속된다.

클럭 신호공급선(21b(1)∼21b(s))은, 서로 평행하게 또한 등간격으로 배치된다.

클럭 드라이버회로(14c)는, 대응한 분할영역, 도 17에 있어서 도면의 하측1/3의 영역에 있어서의 제 1 방향에 따른 중앙부에 배치된다. 결국, 대응한 분할영역의 제 1 방향에 따른 중앙부에 배치되는 매크로셀 배치 영역(9)(드라이버용 매크로셀 배치 영역(9))에, 프리드라이버(15c(1)∼15c(n)) 및 메인드라이버(19c(1)∼19c(m))가 배치된다. 프리드라이버(15c(1)∼15c(n)) 및 메인드라이버(19c(1)∼19c(m))는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

또한, 도 17에 있어서, 번잡함을 피하기 위해, 복수의 매크로셀 배치 영역은, 대응한 분할영역에 있어서의 도면의 상단과 하단과 중앙의 3가지만을 도시한다.

제 1 내지 제 3 공통선(16c), (18c), (22c)은 대응한 분할영역의 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향을 따라서 배치된다.

클럭 신호공급선(21c(1)∼21c(s))은, 대응한 분할영역의 도면의 상단 및 하단의 매크로셀 배치 영역(9)을 제외한 모든 매크로셀 배치 영역(9)을 가로 질러, 제 1 방향에 직선형태로 배치되어, 그 중앙부에서 제 3 공통선(22c)에 전기적으로 접속된다.

클럭 신호공급선(21c(1)∼21c(s))은, 서로 평행하게 또한 등간격으로 배치된다.

또, 이 실시예4에 있어서는, 클럭 드라이버회로(14a∼14c)를 3가지 사용한 것을 도시하지만, 3가지만이 아니라, 4개라도 5개라도 무방하다. 이 경우, 각 클럭 드라이버회로에 대한 기본구성 블럭은 동일한 크기가 바람직하다.

클럭 입력드라이버(11)는, 도 17에 도시한 바와 같이, 복수의 매크로셀 배치 영역(9)의 제 1 방향에 따른 중앙부에 위치하는 매크로셀 배치 영역(9)의 제 2 방향에 따른 중앙부에 배치된다. 이 실시예4에 있어서는, 클럭 입력드라이버(11)는 제 2 클럭 드라이버회로(14b)가 배치되는 드라이버용 매크로셀 배치 영역(9)에 있어서의, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 입력드라이버(11)의 입력노드는, 반도체 기판의 하나의 주면상에 형성된 클럭 입력패드(12)에 클럭 입력선(13)을 통해 전기적으로 접속된다.

클럭 입력선(13)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라 형성된다.

클럭 입력드라이버(11)의 출력노드는, 클럭 출력선(17a∼17c)을 통해 제 1 공통선(16a∼16c)에 전기적으로 접속된다.

클럭 출력선(17a)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라 형성된다. 클럭 출력선(17a)의 한쪽 단부는 클럭 입력드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16a)의 중앙부에 전기적으로 접속된다.

클럭 출력선(17b)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라 형성된다. 클럭 출력선(17b)의 한쪽 단부는 클럭 입력드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16b)의 중앙부에 전기적으로 접속된다.

클럭 출력선(17c)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 의해 형성된다. 클럭 출력선(l7c)의 한쪽 단부는 클럭 입력드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16c)의 중앙부에 전기적으로 접속된다.

클럭 출력선(17a∼17c)의 배선길이는, 클럭 입력 드라이버(11)로부터 제일 먼 제 1 공통선까지의 배선길이를 기준으로 하여, 제 1 배선 및 제 2 배선을 적시에 사용함에 따라, 전부 같은 길이로 하였다.

다음으로, 이와 같이 구성된 반도체 집적 회로 장치에 있어서, 클럭 입력 패드(12)에 클럭신호가 입력된 후, 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 클럭신호가 입력되기까지의 동작에 관해서 설명한다.

클럭 입력 패드(12)에 외부에서 클럭신호가 입력되면, 클럭 입력선(13)을 통해 클럭 입력 드라이버(11)에 입력된다. 클럭 입력 드라이버(11)는 입력된 클럭신호를 기초로 한 클럭신호가 출력되어, 이 클럭신호가 클럭 출력선(17a∼17c)을 통해 제 1 공통선(16a∼16c)에 인가되고, 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))에 입력된다.

클럭 출력선(17a∼17c)의 배선길이는 전부 같으므로, 제 1 공통선(16a∼16c) 각각에 있어서의 클럭신호의 변화(하강 및 상승)는 동일하다. 더구나, 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 입력노드는 각각 제 1 공통선(16a∼16c)에 의해서 단락되고, 제 1 공통선(16a∼16c)에 대한 부하용량치도 작은 것으로부터, 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 입력노드 각각에 나타나는 클럭신호의 변화도 동일하게 된다.

복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 출력노드에 나타나는 클럭신호의 변화는 동일하다. 더구나, 제 2 공통선(18a∼18c) 각각에는 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n)), (15c(1)∼15c(n))의 출력노드가 접속되므로, 제 2 공통선(18a∼18c) 각각에 나타나는 클럭신호의 변화는 제 2 공통선(18a∼18c)의 전체 길이에 걸쳐 동일하게 된다.

제 2 공통선(18a∼18c)에서 입력노드가 단락되는 복수의 메인드라이버(19a(1)∼19a(m)), (19b(1)∼19b(m)), (19c(1)∼19c(m))의 출력노드에 나타나는 클럭신호의 변화도 동일하게 된다.

복수의 메인드라이버(19a(1)∼19a(m)), (19b(1)∼19b(m)), (19c(1)∼19c(m))의 출력노드는, 제 3 공통선(22a∼22c)에 대하여 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 접속되므로, 제 3 공통선(22a∼22c) 각각에 나타나는 클럭신호의 변화는 제 3 공통선(22a∼22c)의 전체 길이에 걸쳐 동일하게 된다.

결국, 클럭 입력 패드(12)에 입력되는 클럭신호의 변화는, 제 3 공통선(22a∼22c)의 전체 길이에 걸쳐 동일하게 나타난다. 환언하면, 클럭 입력 패드(12)에 입력되는 클럭신호의 제 3 공통선(22a∼22c)에 도달시간의 엇갈림, 결국 클럭스큐는 제 3 공통선(22a∼22c)의 전체 길이에 걸쳐 거의 없다.

제 3 공통선(22a∼22c)에 전달되었던 클럭신호는 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))을 통해 클럭신호를 필요로 하는 내부회로(제 2 매크로셀(20))의 클럭입력노드에 인가된다.

이 때, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s)) 각각의 제 3 공통선(22a∼22c)과의 접속점, 결국 중앙부에 있어서의 클럭신호의 변화는 같음에도 불구하고, 양쪽 단부에 있어서의 클럭신호의 변화는 중앙부에 있어서의 클럭신호의 변화보다 약간 지연된다.

그러나, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s)) 각각의 길이는, 마이크로셀 배치 영역(9)의 제 1 방향에 따른 길이의 1/3로 되어 있고, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(l)∼21b(s)), (21c(1)∼21c(s)) 각각의 배선저항 및 배선용량은 작은 것이다. 더구나, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s)) 각각에 접속되는 제 2 매크로셀(20)의 수도 적다.

그 결과, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))의 중앙부에 있어서의 클럭신호의 변화에 대하여 제일 늦은 양쪽 단부에 있어서의 클럭신호의 변화의 지연도 대단 작은 것으로 된다.

결국, 제 2 매크로셀(20) 전부에 대하여 클럭스큐가 저감된다.

실시예4는, 이상으로 기술한 바와 같이, 상기한 실시예1과 마찬가지로 효과(가)∼(다)를 가지면서, 또한 다음 효과(라)를 갖는다.

(라) 도 14에 도시한 것을, 기본구성 블럭으로 하므로, 셀영역(2)의 제 1 방향의 길이가 길어진 경우라도, 이 기본구성 블럭을 추가함으로써 대응할 수 있고, 동등한 클럭스큐를 가진 가지각색의 반도체 집적 회로 장치를 얻을 수 있다.

또한, 상기 실시예4에 있어서, 클럭 입력 드라이버(11)의 입력노드가 클럭 입력선(13)을 통해 입력패드(12)에 접속하는 구성으로 했지만, 클럭 입력 드라이버(11)의 입력노드와 입력패드(12) 사이에 PLL회로를 개재시켜 클럭 입력 드라이버(11)에 입력되는 클럭신호를 안정화한 것이라도 무방하다.

(실시예5)

도 18는 본 발명의 실시예5를 도시하는 것으로, 상기한 실시예4에 대하여 이하의 점이 상위할 뿐이고, 그외는 동일하다.

결국, 실시예4에 있어서의 제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c)이 제 2 도전체층에 의해 형성되고, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))이 제 1 도전체층에 의해 형성되고 있는 데 대하여, 이 실시예5에 있어서는, 특히 제 1 및 제 2 도전체층과는 다른 층인 제 3 및 제 4 도전체층을 설치하고, 제 3 공통선(22a∼22c) 및 클럭 신호 공급선(21a(1)∼21a(s)), (21b(l)∼21b(s)), (21c(1)∼21c(s))을 도 19에 도시한 바와 같이 제 3 도전체층에 의해 일체적으로 형성하고, 제 1 및 제 2 공통선(16a∼16c), (18a∼18c)을 도 20에 도시한 바와 같이 제 4 도전체층에 의해 형성하고 있다.

제 3 도전체층은 제 2 도전체층상에 층간 절연막을 통해 형성된다. 제 4 도전체층은 제 3 도전체층상에 층간 절연막을 통해 형성된다. 제 3 도전체층과 제 4 도전체층과의 상하관계는 반대이더라도 상관없다. 제 3 및 제 4 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c)은, 제 3 또는 제 4 도전체층에 의해 형성하고 있으므로, 드라이버용 매크로셀 배치 영역(9)의 바로 상부에 제 2 방향에 따른 직선상에 배치된다.

제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c)과, 대응한 클럭 드라이버 회로(14a∼14c)의 복수의 프리드라이버(15(1)∼15(n)) 및 복수의 메인드라이버(19(1)∼19(m))와의 전기적 접속은, 상기한 실시예1과 같이, 접촉 구멍(48∼51)을 통해 행하여진다.

복수의 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))은, 각각이 제 2 매크로셀(20)의 바로 상부에 그 일부가 위치하고, 또한 제 1 방향에 따른 직선상에 배치된다. 복수의 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s)) 각각은, 대응한 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 접촉 구멍(47)을 통해 전기적으로 접속된다.

또한, 복수의 제 2 매크로셀(20)의 배치에 의해서는, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))의 수가 지나치게 많아지는 경우가 있다. 이 경우는 모든 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))가 제 2 매크로셀(20)의 바로 상부에 위치시키지 않아도 무방하다. 이 때, 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21 b(s)), (21c(1)∼21c(s))이 바로 상부에 위치하지 않는 제 2 매크로셀(20)은 상기한 실시예4와 마찬가지로 배선(41)에 의해서 전기적으로 접속하면 된다.

또한, 도 18 내지 도 20에 있어서, 실시예4를 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

이와 같이 구성된 반도체 집적 회로 장치에 있어서도, 상기한 실시예4와 동일한 효과(가)∼(라)가 있는 것 이외에, (마) 제 1 내지 제 3 공통선(16a∼16c), (18a∼18c), (22a∼22c)을 드라이버용 매크로셀 배치 영역(9)의 바로 상부에 배치하고 있으므로, 배선 영역(10)을 유효하게 활용할 수 있고, 나아가서는 반도체 기판(1)의 소면적화를 도모하고, 또한 배선 영역(10)에 있어서의 매크로셀(20),(40)간을 접속하기 위한 배선(제 1 및 제 2 도전체층에서 형성된다)의 최적화를 도모하고, 또 (바) 각 클럭 신호 공급선(21a(1)∼21a(s)), (21b(1)∼21b(s)), (21c(1)∼21c(s))과 제 2 매크로셀(20)의 입력노드와의 전기적접속을 접촉 구멍(47)을 통해 행하고 있으므로, 이 전기적접속에 의한 클럭스큐는 거의 없다고 하는 효과를 갖는다.

또한, 상기 실시예5에 있어서는, 제 1 및 제 2 공통선(16a∼16c), (18a∼18c)을 제 4 도전체층에서 형성했던 것을 도시했지만, 실시예1과 마찬가지로 제 2 도전체층에서 형성한 것이더라도 동일한 효과가 있다.

(실시예6)

도 21은 본 발명의 실시예6를 도시한 것으로, 발명의 개요를 이해하기 쉽게 하기 위해, 간략화하여 기재한다.

도 21에 도시한 반도체 집적 회로 장치는, 도 1 및 도 2에 도시한 마스터 칩에, RAM, ROM 등의 컴파일된 셀(이 실시예6에 있어서는 RAM)이 조립되는 제 1 내지 제 4 기억 블럭(52∼55)과, 클럭신호를 필요로 하는 내부회로로 되는 매크로셀을 갖는 내부논리회로가 조립되는 제 1 내지 제 4 논리블럭(56∼59)이 배치, 형성된다.

제 1 내지 제 4 기억 블럭(52∼55)과 제 1 내지 제 4 논리 블럭(56∼59)는 각각 제 1 내지 제 4 기능 블럭(61∼64)을 구성한다.

제 1 논리 블럭(56)은 실시예1에 적용한 도 6에 도시한 기본구성 블럭 또는 실시예2에 적용한 기본구성 블럭으로 구성된다.

제 2 논리 블럭(57)은 실시예4에 적용한 도 14에 도시한 기본구성 블럭 또는 실시예5에 적용한 기본구성 블럭으로 구성된다.

제 3 논리 블럭(58)은 실시예4에 적용한 도 14에 도시한 기본구성 블럭 또는 실시예5에 적용한 기본구성 블럭을 제 1 방향을 따라 병렬로 2개 배치하여 구성된다. 2개의 기본구성블럭은 제 2 방향에 따른 길이가 다르다.

제 4 논리 블럭(59)은 실시예1에 적용한 도 6에 도시하는 기본구성 블럭 또는 실시예2에 적용한 기본구성 블럭을 제 2 방향을 따라 병행하게 2개 배치하여 구성된다. 2개의 기본구성 블럭은 제 1 방향에 따른 길이가 다르다.

제 1 내지 제 4 논리 블럭(56∼59)을 구성하는 기본구성 블록 각각은, 도 22에 도시한 클럭 드라이버 회로(14)를 갖고 있다.

또한, 도 21에 부여된 부호에서 상기한 실시예를 설명하는 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있는 것이며, (1)은 반도체 기판, (2)는 셀영역, (3)은 버퍼영역, (16), (18), (22)은 제 1 내지 제 3 공통선(도면에서는 1개로써 도시하고 있다), (17)은 클럭 출력선, (21)은 클럭 신호 공급선이다. 또한, (60)은 제 1 내지 제 4 기능 블럭(61∼64)에 전원공급하기 위한 전원선쌍을 도시하고 있다.

이와 같이 구성된 반도체 집적 회로 장치에 있어서, 제 1 논리 블록(56) 및 제 4 논리 블럭(59)에 있어서는, 상기한 실시예1 또는 실시예2와 동일한 효과를 갖고, 제 2 논리블럭(57) 및 제 3 논리 블럭(58)에 있어서는, 상기한 실시예4 또는 실시예5와 동일한 효과를 갖는 반면, 각 논리 블럭(56∼59)단위로써 클럭스큐의 관리를 행함과 동시에, 기본구성 블럭을 1개의 단위로 하여 배치, 형성하므로, 블럭레이아웃을 임의로 행할 수 있는 효과를 갖는다.

또한, 상기의 실시예6에 있어서는, 제 1 내지 제 4 기억 블럭(52∼55)도 도 2에 도시한 것과 같이 게이트전극이 도포된 영역에 형성했던 것으로 도시했지만, 이것으로 한정되는 것이 아니라, 제 1 내지 제 4 기억 블럭(52∼55)은, 일반의 RAM 등이 형성되는 방법으로써 형성된 것이라도 무방하다.

(실시예7)

도 23 및 도 24는 본 발명의 실시예7를 도시한다.

이 실시예7은, 실시예1과 같이, 도 1 및 도 2에 도시한 마스터 칩이 사용된다.

또, 이 실시예7은, 클럭신호를 필요로 하는 플립플롭회로등의 내부회로로 된 제 2 매크로셀에, 반도체 집적 회로 장치 외부로부터의 클럭신호를 인가하기 위한 클럭 드라이버 회로의 회로구성 및 클럭 드라이버 회로를 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성하는 방법이 약간 다른 것으로, 이 점을 중심으로 이하에서 설명한다.

또한, 도 23 및 도 24에 있어서, 상기한 실시예를 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

이 실시예7에 있어서, 클럭 드라이버 회로의 수는 2개이다.

우선, 클럭 드라이버 회로의 회로구성에 관해서 도 23를 이용하여 설명한다.

도 23에 있어서, (11)은 클럭 입력 패드(12)에 클럭 입력선(13)을 통해 입력노드가 전기적으로 접속되는 클럭 입력 드라이버, (14a)는 제 2 방향의 중앙부에 위치한 제 1 클럭 드라이버 회로로, 복수의 프리드라이버(15a(1)∼15a(n))와 복수의 메인드라이버(19a(l)∼19a(m)를 구비하고, 상기 클럭 입력 드라이버(11)로부터 출력되는 클럭신호를 수신하여, 복수의 제 2 매크로셀에 클럭신호를 인가하기 위한 것이다.

제 1 클럭 드라이버 회로(14a)를 구성하는 복수의 프리드라이버(15a(1)∼15a(n))는 상기 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17)을 통해 전기적으로 접속되는 제 1 공통선(16a)에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 2 공통선(18a)에 전기적으로 접속된다. 복수의 프리드라이버(15a(1)∼15a(n)) 각각은 예를 들면, 실시예1과 마찬가지로 도 4에 도시한 것이어도 무방하다.

제 1 클럭 드라이버 회로(14a)를 구성하는 복수의 메인드라이버(19a(1)∼19a(m))는 입력노드가 상기 제 2 공통선(18a)에 전기적으로 접속됨과 동시에, 각각에 클럭신호를 필요로 하는 내부회로(제 2 매크로셀)(20)의 클럭입력노드가 전기적으로 접속되는 복수의 제 1 클럭 신호 공급선(21a(1)∼21a(s))이 접속되는 제 3 공통선(22a)에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19a(1)∼19a(m)) 각각은 예를 들면, 실시예1과 마찬가지로 도 5에 도시하는 것이어도 무방하다.

제 2 클럭 드라이버 회로(14b)는 제 1 방향의 중앙부에 위치하는 제 2 클럭 드라이버 회로로서, 복수의 프리드라이버(15b(1)∼15b(n))와 복수의 메인드라이버(19b(1)∼19b(m))를 구비하고, 상기 클럭 입력 드라이버(11)로부터 출력된 클럭신호를 수신하여, 복수의 제 2 매크로셀에 클럭신호를 인가하기 위한 것이다.

제 2 클럭 드라이버 회로(14b)를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))는 상기 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17)을 통해 전기적으로 접속되는 제 4 공통선(16b)에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 5 공통선(18b)에 전기적으로 접속된다. 복수의 프리드라이버(15b(1)∼15b(n)) 각각은 예를 들면, 실시예1과 마찬가지로 도 4에 도시하는 것이어도 무방하다.

제 2 클럭 드라이버 회로(14b)를 구성하는 복수의 메인드라이버(19b(1)∼19b(m))는 입력노드가 상기 제 5 공통선(18b)에 전기적으로 접속됨과 동시에, 복수의 제 2 클럭 신호 공급선(21b(1)∼21b(s))이 접속되는 제 6 공통선(22b)에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19b(1)∼19b(m)) 각각은 예를 들면, 실시예1과 마찬가지로 도 5에 도시하는 것이어도 무방하다.

또, 제 4 공통선(16b)는 제 1 공통선(16a)에 그 교차부에 인가된 접촉 구멍(65)을 통해 전기적으로 접속된다.

제 5 공통선(18b)는 제 2 공통선(18a)에 그 교차부에서 접촉 구멍(66)을 통해 전기적으로 접속된다.

제 6 공통선(22b)는 제 3 공통선(22a)에 그 교차부에서 접촉 구멍(67)을 통해 전기적으로 접속된다.

복수의 제 1 클럭 신호 공급선(21a(1)∼21a(s))은 각각 복수의 제 2 클럭 신호 공급선(21b(1)∼21b(s))에 그 교차부에서 접촉 구멍(68)을 통해 전기적으로 접속된다.

다음으로, 도 23에 도시하는 회로구성으로 된 제 1 및 제 2 클럭 드라이버 회로(14a) 및 (14b)를, 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성한 예를 도 24을 이용하여 설명한다.

도 24에 있어서, 번잡함을 피하기 위해, 전원선 및 접지선으로 이루어지는 전원선쌍은 도시하지 않았지만, 실시예1과 마찬가지로, 반도체 기판(1)의 셀영역(2)의 하나의 주면상에 제 1 방향을 따라서 셀영역(2)을 가로 질러 직선상에 배치되는 전원선이 소정 간격(210BC)마다 배치되어 있다.

제 1 클럭 드라이버 회로(14a)를 구성하는 프리드라이버(15a(1)∼15a(n))는 복수의 매크로셀 배치 영역(9)의 2이상의 소정수(이 예에 있어서는 n개)의 매크로셀 배치 영역의 각각에, 제 2 방향에 따른 중앙부에 위치하여, 제 1 방향에 따른 동일직선상에 서로 소정간격을 가지면서 배치, 형성된다. 프리드라이버(15a(1)∼15a(n))간의 소정 간격은 실시예1과 마찬가지 생각을 기초로 하여 설정된다.

각 프리드라이버(15a(1)∼15a(n))는, 실시예1과 마찬가지로 도 7에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어진 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 결국, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위 GND가 인가된다.

각 프리드라이버(15a(1)∼15a(n))내의 배선은, 제 1 매크로셀(40)로 되는 논리회로내 및 제 2 매크로셀(20)로 되는 내부회로내의 배선 및 논리회로 사이의 배선 및 논리회로와 내부회로 사이의 배선과 마찬가지로, 제 2 방향(도면의 횡방향)을 따라서 배치되는 직선 형태의 제 1 배선 또는 제 1 방향(도면의 종방향)을 따라서 배치되는 직선 형태의 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

또한, 제 1 배선은 기본 셀(8)을 구성하는 전극상에 층간 절연막을 통해 형성되는 제 1 도전체층에 의해 형성되고, 제 2 배선은 제 1 도전체층상에 층간 절연막을 통해 형성되는 제 2 도전체층에 의해 형성된다. 제 1 도전체층과 제 2 도전체층의 상하관계는 반대이더라도 무방하다. 제 1 및 제 2 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 클럭 드라이버 회로(14a)를 구성하는 메인드라이버(19a(1)∼19a(m))는 복수의 매크로셀 배치 영역(9)의, 프리드라이버(15a(1)∼15a(n))가 배치된 매크로셀 배치 영역(9)이외의 2이상의 소정수(이 예에 있어서는 m개)의 매크로셀 배치 영역 각각에, 제 2 방향에 따른 중앙부에 위치하여, 제 1 방향에 따른 동일직선상에 서로 소정 간격을 갖으면서 배치, 형성된다. 메인드라이버(19a(1)∼19a(m))간의 소정 간격은 실시예1과 마찬가지 생각에 기초하여 설정된다.

각 메인드라이버(19a(1)∼19a(m))는, 실시예1과 마찬가지로, 도 8에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위 GND가 인가된다.

각 메인드라이버(19a(1)∼19a(m))내의 배선은, 프리드라이버(15a(1)∼15a(n))과 마찬가지로 제 2 방향을 따라서 배치되는 직선 형태의 제 1 배선 또는 제 1 방향을 따라서 배치되는 제 2 직선 배선중 적어도 한쪽의 배선으로 구성된다.

제 1 공통선(16a)은, 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 1 공통선(16a)는 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 전원선(25)과 접지선(26)이 평행하게 배치된다. 제 1 공통선(16a)은 접촉 구멍(35)을 통해 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드에 전기적으로 접속되어, 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드를 단락한다.

제 2 공통선(18a)는, 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 2 공통선(18a)는 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 1 공통선(16a)와 평행하게 배치된다. 제 2 공통선(18a)는 접촉 구멍(36)을 통해 복수의 프리드라이버 (15a(1)∼15a(n))의 출력노드에 전기적으로 접속됨과 동시에, 접촉 구멍(37)을 통해 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드에 접속되어, 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드및 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드를 단락한다.

제 3 공통선(22a)는, 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 3 공통선(22a)은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 1 공통선(16a)과 평행하게 배치된다. 제 3 공통선(22a)은 접촉 구멍(38)을 통해 복수의 메인드라이버(19a(1)∼19a(m))의 출력노드에 접속되어, 복수의 메인드라이버(19a(1)∼19a(m))의 출력노드를 단락한다.

복수의 제 1 클럭 신호 공급선(21a(1)∼21a(s))은, 제 2 매크로셀(20)이 각각 배치되는 복수의 매크로셀 배치 영역(9) 각각에 대응하여 제 2 방향에 따른 직선상에 배치된다. 제 1 클럭 신호 공급선(21a(1)∼21a(s))의 배치는 실시예1과 마찬가지 생각을 근거로 이루어진다.

각 제 1 클럭 신호 공급선(21a(1)∼21a(s))은, 제 1 도전체층에 의해 형성되고, 배선 영역(10)상에, 서로 평행하게 배치된다. 각 클럭 신호 공급선(21a(1)∼21a(s))은, 그 중앙부에서 접촉 구멍(39)을 통해 제 3 공통선(22a)에 전기적으로 접속된다. 각 클럭 신호 공급선(21a(1)∼21a(s))은, 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 배선(41)을 통해 접속된다. 배선(41)은 제 2 도전체층에 의해 형성된다.

제 3 공통선(22a)의 선폭은, 실시예1과 마찬가지로 제 1 및 제 2 공통선(16a) 및 (18a)의 선폭보다 크게한다. 또한, 제 2 공통선(18a)의 선폭도, 실시예1과 마찬가지로 제 1 공통선(16a)의 선폭보다 크게한다.

또한, 논리회로로 된 제 1 매크로셀(40) 및 클럭신호를 필요로 하는 내부회로로 된 제 2 매크로셀(20)은, 실시예1과 동일하게 배치된다.

제 2 클럭 드라이버 회로(14b)를 구성하는 프리드라이버(15b(1)∼15b(n))는 복수의 매크로셀 배치 영역(9)의 1개의 매크로셀 배치 영역(9), 즉 중앙에 위치한 매크로셀 배치 영역(9) (이하, 편의상 드라이버용 매크로셀 배치 영역으로 칭한다)에, 서로 소정 간격을 가지며 배치, 형성된다.

각 프리드라이버(15b(1)∼l5b(n))는, 실시예4와 마찬가지로 도 15에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

각 프리드라이버(15b(1)∼15b(n))내의 배선은, 프리드라이버(15a(1)∼15a(n))와 마찬가지로, 제 2 방향을 따라서 배치되는 제 1 배선 또는 제 1 방향을 따라서 배치되는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 2 클럭 드라이버 회로(14b)를 구성하는 메인드라이버(19b(1)∼19b(m))는 드라이버용 매크로셀 배치 영역(9)에 서로 소정 간격을 가지며 배치, 형성된다. 프리드라이버(15b(1)∼15b(n))와 메인드라이버(19b(1)∼19b(m))의 배치는, 실시예4와 동일하게 행하여진다.

각 메인드라이버(19b(1)∼19b(m))는, 실시예4와 마찬가지로 도 16에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되어, 접지선(26)에 접지선(24)을 통해 접속된 접지전위GND가 인가된다.

각 메인드라이버(19b(1)∼19b(m))내의 배선은, 프리드라이버(15b(1)∼15b(n))와 동일하게 제 1 배선 또는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 4 공통선(16b)는, 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 4 공통선(16b)은 제 1 도전체층에서 형성된다. 제 4 공통선(16b)은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(43)을 통해 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드에 전기적으로 접속되어, 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드를 단락한다. 제 4 공통선(16b)은, 제 1 공통선(16a)에 그 교차부에서 접촉 구멍(65)을 통해 전기적으로 접속된다.

제 5 공통선(18b)은, 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 5 공통선(18b)은 제 1 도전체층에 의해 형성된다. 제 5 공통선(18b)은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(44)을 통해 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드에 전기적으로 접속됨과 동시에, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(45)을 통해 복수의 메인드라이버(19b(1)∼19b(m))의 입력노드에 접속되어, 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드 및 복수의 메인드라이버(19b(1)∼19b(m))의 입력노드를 단락한다. 제 5 공통선(18b)는, 제 2 공통선(18a)에 그 교차부에서 접촉 구멍(66)을 통해 전기적으로 접속된다.

제 6 공통선(22b)은, 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 6 공통선(22b)은 제 1 도전체층에 의해 형성된다. 제 6 공통선(22b)은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(46)을 통해 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드에 접속되어, 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드를 단락한다. 제 6 공통선(22b)은, 제 3 공통선(22a)에 그 교차부에서 접촉 구멍(67)을 통해 전기적으로 접속된다.

복수의 제 2클럭 신호 공급선(21b(1)∼21b(s))은, 제 2 도전체층에 의해 형성되어, 소정 간격(이 실시예7에 있어서는 등간격)을 가지며 서로 평행한 제 1 방향에 따른 직선상에 배치된다.

각 제 2 클럭 신호 공급선(21b(1)∼21b(s))은, 그 중앙부에서 접촉 구멍(39)을 통해 제 6 공통선(22b)에 전기적으로 접속됨과 동시에, 제 1 클럭 신호 공급선(21a(1)∼21a(s))에 그 교차부에서 접촉 구멍(68)을 통해 전기적으로 접속된다.

제 6 공통선(22b)의 선폭은, 실시예4와 마찬가지로 제 4 및 제 5 공통선(16b) 및 (18b)의 선폭보다 크게한다. 또한, 제 5 공통선(18b)의 선폭도 , 실시예4와 마찬가지로 제 4 공통선(16b)의 선폭보다 크게한다.

클럭 입력 드라이버(11)는, 복수의 매크로셀 배치 영역(9)의 제 1 방향에 따른 중앙부에 위치하는 매크로셀 배치 영역(9)의 제 2 방향에 따른 중앙부에 배치된다. 이 실시예7에 있어서는, 클럭 입력 드라이버(11)는 제 1 클럭 드라이버 회로(14a)가 배치되는 전원선쌍에 대하여 서로 인접한 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 입력 드라이버(11)의 입력노드는, 반도체 기판의 하나의 주면상에 형성된 클럭 입력 패드(12)에 클럭 입력선(13)을 통해 전기적으로 접속된다.

클럭 입력선(13)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라 형성된다.

클럭 입력 드라이버(11)의 출력노드는, 클럭 출력선(17)을 통해 접촉 구멍(65)에서 접속되는 제 1 공통선(16a) 및 제 4 공통선(16b)과 접촉 구멍(65)의 위치에서 전기적으로 접속된다.

클럭 출력선(17)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라 형성된다. 클럭 출력선(17)의 한쪽 단부는 클럭 입력 드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16a) 및 제 4 공통선(16b)의 중앙부에 전기적으로 접속된다.

다음으로, 이와 같이 구성된 반도체 집적 회로 장치에 있어서, 클럭 입력 패드(12)에 클럭신호가 입력되고 나서, 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 클럭신호가 입력되기까지의 동작에 관해서 설명한다.

클럭 입력 패드(12)에 외부에서 클럭신호가 입력되면, 클럭 입력선(13)을 통해 클럭 입력 드라이버(11)에 입력된다. 클럭 입력 드라이버(11)는 입력된 클럭신호에 기초한 클럭신호가 출력되고, 이 클럭신호가 클럭 출력선(17)을 통해 제 1 공통선(16a) 및 제 4 공통선(16b)에 인가되어, 복수의 프리드라이버(15a(1)∼15a(n)), (15b(l)∼15b(n))에 입력된다.

제 1 공통선(16a) 및 제 4 공통선(16b) 각각에 있어서의 클럭신호의 변화(하강 및 상승)는 동일하게 된다. 특히, 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n))의 입력노드는 각각 제 1 공통선(16a), 제 4 공통선(16b)에 의해서 단락되고, 제 1 공통선(16a) 및 제 4 공통선(16b)에 대한 부하용량치도 작기 때문에, 복수의 프리드라이버(15a(1)∼15a(n)), (15b(l)∼15b(n))의 입력노드 각각에 나타나는 클럭신호의 변화도 동일하게 된다.

복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n))의 출력노드에 나타나는 클럭신호의 변화는 동일하다. 특히, 제 2 공통선(18a) 및 제 5 공통선(18b) 각각은 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n))의 출력노드가 접속되므로, 제 2 공통선(18a) 및 제 5 공통선(18b) 각각에 나타나는 클럭신호의 변화는 제 2 공통선(18a) 및 제 5 공통선(18b)의 전체 길이에 걸쳐 동일하게 된다.

제 2 공통선(18a) 및 제 5 공통선(18b)에서 입력노드가 단락되는 복수의 메인드라이버(19a(1)∼19a(m)), (19b(l)∼19b(m))의 출력노드에 나타나는 클럭신호의 변화도 동일하게 된다.

복수의 메인드라이버(19a(1)∼19a(m)), (19b(1)∼19b(m))의 출력노드는, 제 3 공통선(22a), 제 6 공통선(22b)에 대하여 그 전체 길이에 걸쳐 소정 간격을 갖고, 분산시켜 접속되므로, 제 3 공통선(22a) 및 제 6 공통선(22b) 각각에 나타나는 클럭신호의 변화는 제 3 공통선(22a) 및 제 6 공통선(22b)의 전체 길이에 걸쳐 같게 된다.

결국, 클럭 입력 패드(12)에 입력되는 클럭신호의 변화는, 제 3 공통선(22a) 및 제 6 공통선(22b)의 전체 길이에 걸쳐 동일하게 나타난다. 환언하면 클럭 입력 패드(12)에 입력되는 클럭신호의 제 3 공통선(22a) 및 제 6 공통선(22b)에 도달하는 시간의 어긋남, 결국 클럭스큐는 제 3 공통선(22a) 및 제 6 공통선(22b)의 전체 길이에 걸쳐 거의 없다.

제 3 공통선(22a) 및 제 6 공통선(22b)에 전달된 클럭신호는 제 1 클럭 신호 공급선(21a(1)∼21a(s)) 및 제 2클럭 신호 공급선(21b(1)∼21b(s))을 통해 클럭신호를 필요로 하는 내부회로(제 2 매크로셀(20))의 클럭입력노드에 인가된다.

이 때, 제 1 클럭 신호 공급선(21a(1)∼21a(s))의 제 3 공통선(22a)과의 접속점, 요컨대 중앙부에서의 클럭신호의 변화는 동일하지만, 양단부에 있어서의 클럭신호의 변화는 중앙부에서의 클럭신호의 변화보다 약간 늦다. 제 2 클럭 신호 공급선(21b(1)∼21b(s))의 제 6 공통선(22b)과의 접속점, 결국 중앙부에 있어서의 클럭신호의 변화는 동일하지만, 양단부에 있어서의 클럭신호의 변화는 중앙부에 있어서의 클럭신호의 변화보다 약간 늦다.

그러나, 제 1 클럭 신호 공급선(21a(1)∼21a(s))과 제 2 클럭 신호 공급선(21b(1)∼21b(s))이 서로 그 교차부에서 접촉 구멍(68)을 통해 전기적으로 접속되어 있으므로, 양단부에서의 클럭신호의 변화의 지연은 중앙부에 있어서의 클럭신호의 변화에 대하여 억제되어, 대단히 작은 것으로 된다.

결국, 제 2 매크로셀(20) 전부에 대하여 클럭스큐가 줄어든다.

본 실시예7은, 이상과 같이, 상기한 실시예1과 마찬가지로 효과(가)∼(다)를 가짐과 동시에, (자) 제 1 클럭 신호 공급선(21a(1)∼21a(s))과 제 2 클럭 신호 공급선(21b(1)∼21b(s))이 서로 그 교차부에서 접촉 구멍(68)을 통해 전기적으로 접속되어 있으므로, 클럭신호를 필요로 하는 내부회로로 된 제 2 매크로셀(20) 전부에 대하여 한층 클럭스큐가 줄어든다.

또한, 상기실시예7에 있어서, 클럭 입력 드라이버(11)의 입력노드가 클럭 입력선(13)을 통해 입력패드(12)에 접속한 구성으로 하였지만, 클럭 입력 드라이버(11)의 입력노드와 입력패드(12) 사이에 PLL회로를 개재시켜 클럭 입력 드라이버(11)에 입력되는 클럭신호를 안정화한 것이라도 무방하다.

(실시예8)

도 25 내지 도 28은 본 발명의 실시예8을 도시하는 것으로, 상기한 실시예7에 대하여 이하의 점이 상위할 뿐, 기타는 동일하다.

결국, 실시예7에 있어서의 제 1 내지 제 3 공통선(16a), (18a), (22a)과 제 2 클럭공급선(21b(1)∼21b(s))이 제 2 도전체층에 의해 형성되고, 제 4 내지 제 6 공통선(16b), (18b), (22b)과 제 1 클럭 신호 공급선(21a(1)∼21a(s))이 제 1 도전체층에 의해 형성되고 있음에 반해, 이 실시예8에 있어서는, 제 1 및 제 2 도전체층과는 다른 층인 제 3 내지 제 5 도전체층을 설치하여, 제 3 공통선(22a)과 제 6 공통선(22b)과 복수의 제 1 클럭 신호 공급선(21a(1)∼21a(s))과 복수의 제 2 클럭 신호 공급선(21b(1)∼21b(s))을 도 26에 도시한 바와 같이 제 3 도전체층에 의해 일체적으로 형성하고, 제 2 공통선(18a)과 제 5 공통선(18b)을 도 27에 도시한 바와 같이 제 4 도전체층에 의해 일체적으로 형성하고, 제 1 공통선(16a)과 제 4 공통선(16b)을 도 28에 도시한 바와 같이 제 5 도전체층에 의해 일체적으로 형성하고 있다.

제 3 도전체층은 제 2 도전체층상에 층간 절연막을 통해 형성된다. 제 4 도전체층은 제 3 도전체층상에 층간 절연막을 통해 형성된다. 제 5 도전체층은 제 4 도전체층상에 층간 절연막을 통해 형성된다. 제 3 내지 제 5 도전체층의 상하관계는 이것에만 한정되는 것이 아니라, 각 층이 다른 층이면 된다. 제 3 내지 제 5 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 내지 제 6 공통선(16a), (18a), (22a), (16b), (18b), (22b)은, 제 3 내지 제 5 도전체층중 어느하나의 층에 의해 형성되지만, 실시예7와 마찬가지로, 도25에 도시한 바와 같이 제 1 내지 제 3 공통선(16a), (18a), (22a)은 제 1 클럭 드라이버 회로(14a)의 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하고, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 위치하는 제 1 방향에 따른 직선상에 배치되고, 제 4 내지 제 6 공통선(16b), (18b), (22b)은 제 2 클럭 드라이버 회로(14b)의 복수의 프리드라이버(15b(1)∼15b(n)) 및 복수의 메인드라이버(19b(1)∼19b(m))상, 즉, 드라이버용 매크로셀 배치 영역(9)의 바로 상부에 위치하는 제 2 방향에 따른 직선상에 배치된다.

제 1 내지 제 3 공통선(16a), (18a), (22a)과, 제 1 클럭 드라이버 회로(14a)의 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))와의 전기적접속은, 실시예7과 마찬가지로, 도 25에 도시한 바와 같이 접촉 구멍(35∼38)을 통해 행하여지고, 제 4 내지 제 6 공통선(16b), (18b), (22b)과, 제 2 클럭 드라이버 회로(14b)의 복수의 프리드라이버(15b(1)∼15b(n)) 및 복수의 메인드라이버(19b(1)∼19b(m))와의 전기적접속은, 실시예5와 마찬가지로, 접촉 구멍(48∼51)을 통해 행하여진다.

복수의 제 1 클럭 신호 공급선(21a(1)∼21a(s))은 제 2 매크로셀(20)이 각각 배치되는 복수의 매크로셀 배치 영역(9) 각각에 대응하여, 그 바로 상부에서의 제 2 방향(도면의 횡방향)에 따른 직선상에 배치되고, 제 2 클럭 신호 공급선(21b(1)∼21b(s))은 제 2 방향을 따라서 등간격으로 위치하여, 제 1 방향(도면의 종방향)에 따른 직선상에 배치된다.

제 1 클럭 신호 공급선(21a(1)∼21a(s))의 매크로셀 배치 영역(9)에 대한 배치에 대한 생각에 있어서는, 실시예7와 동일하다.

제 1 클럭 신호 공급선(21a(1)∼21a(s))은, 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 접촉 구멍(42)을 통해 접속된다.

또한, 도 25 내지 도 28에 있어서, 상기한 실시예에 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

이와 같이 구성된 반도체 집적 회로 장치에 있어서도, 상기한 실시예7와 동일한 효과((가)∼(다), (자))를 갖는 것 이외에, 상기한 실시예2와 동일한 효과((마), (바))와 상기한 실시예5와 동일한 효과(사)를 갖는다.

또한, 상기실시예8에 있어서는, 제 2 공통선(18a)과 제 5 공통선(18b)을 제 4 도전체층에 의해 일체적으로 형성함과 동시에, 제 1 공통선(16a)과 제 4 공통선(16b)을 제 5 도전층에 의해 일체적으로 형성한 것을 도시하였지만, 제 4 공통선(16b)과 제 5 공통선(18b)을 제 4 도전체층에 의해 형성함과 동시에, 제 1 공통선(16a)과 제 2 공통선(18a)을 제 5 도전체층에 의해 형성하여, 제 1 공통선(16a)과 제 4 공통선(16b)을 접촉 구멍을 통해 전기적으로 접속함과 동시에, 제 2 공통선(18a)과 제 5 공통선(18b)까지를 접촉 구멍을 통해 전기적으로 접속하는 것이더라도 동일한 효과가 있다.

(실시예9)

도 29 및 도 30은 본 발명의 실시예9를 도시한다.

이 실시예9는, 실시예1과 마찬가지로, 도 1 및 도 2에 도시한 마스터 칩이 사용된다.

또한, 이 실시예9는, 클럭신호를 필요로 하는 플립플롭회로 등의 내부회로로 된 제 2 매크로셀에, 반도체 집적 회로 장치 외부로부터의 클럭신호를 인가하기위한 클럭 드라이버 회로의 회로구성 및 클럭 드라이버 회로를 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성하는 방법이 약간 다르므로, 이 점을 중심으로 이하에서 설명한다.

또한, 도 29 및 도 30에 있어서, 상기한 실시예를 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

이 실시예9에 있어서, 클럭 드라이버 회로의 수는 3개 이상의 복수이고, 1개의 제 1 클럭 드라이버 회로(14a)와 복수의 제 2 클럭 드라이버 회로(14b(1)∼14b(t))를 갖는다.

우선, 클럭 드라이버 회로의 회로구성에 관하여 도 29를 사용하여 설명한다.

도 29에 있어서, (11)은 클럭 입력 패드(12)에 클럭 입력선(13)을 통해 입력노드가 전기적으로 접속되는 클럭 입력 드라이버, (14a)는 제 2 방향의 중앙부에 위치하는 제 1 클럭 드라이버 회로로, 복수의 프리드라이버(15a(1)∼15a(n))와 복수의 메인드라이버(19a(1)∼19a(m))를 구비하고, 상기 클럭 입력 드라이버(11)로부터 출력된 클럭신호를 수신한다.

제 1 클럭 드라이버 회로(14a)를 구성하는 복수의 프리드라이버(15a(l)∼15a(n))는 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17)을 통해 전기적으로 접속되는 제 1 공통선(16a)에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 2 공통선(18a)에 전기적으로 접속된다. 복수의 프리드라이버(15a(1)∼15a(n)) 각각은 예를 들면, 실시예1과 마찬가지로 도 4에 도시하는 것이어도 무방하다.

제 1 클럭 드라이버 회로(14a)를 구성하는 복수의 메인드라이버(19a(1)∼19a(m))는 입력노드가 제 2 공통선(18a)에 전기적으로 접속됨과 동시에, 제 3 공통선(22a)에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19a(1)∼19a(m)) 각각은 예를 들면, 실시예1과 마찬가지로 도 5에 도시한 것이어도 무방하다.

(14b(1)∼14b(t))는 제 1 방향을 따라서 서로 소정 간격으로 배치된 복수의 제 2 클럭 드라이버 회로로, 각 제 2 클럭 드라이버 회로는 복수의 프리드라이버(15b(1)∼15b(n))와 복수의 메인드라이버(19b(1)∼19b(m))를 구비하고, 제 1 클럭 드라이버 회로(14a)로부터 출력되는 클럭신호를 수신하여, 복수의 제 2 매크로셀에 클럭신호를 인가하기위한 것이다.

각 제2 클럭 드라이버 회로(14b(1)∼14b(t))를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))는 제 3 공통선(22a)에 전기적으로 접속되는 제 4 공통선(16b)에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 5 공통선(18b)에 전기적으로 접속된다. 복수의 프리드라이버(15b(1)∼15b(n)) 각각은 예를 들면, 실시예1과 마찬가지로 도 4에 도시한 것이어도 무방하다.

각 제 2 클럭 드라이버 회로(14b(1)∼14b(t))를 구성하는 복수의 메인드라이버(19b(1)∼19b(m))는 입력노드가 제 5 공통선(18b)에 전기적으로 접속됨과 동시에, 각각 클럭신호를 필요로 하는 내부회로(제 2 매크로셀)(20)의 클럭입력노드가 전기적으로 접속되는 제 6 공통선(22b)(클럭 신호 공급선을 겸한다)에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19b(1)∼19b(m)) 각각은 예를 들면, 실시예1과 마찬가지로 도 5에 도시한 것이어도 무방하다.

또한, 제 4 공통선(16b)은 제 3 공통선(22a)에 그 교차부에서 접촉 구멍(69)을 통해 전기적으로 접속된다.

다음으로, 도 29에 도시하는 회로구성으로 된 제 1 클럭 드라이버 회로(14a) 및 제 2 클럭 드라이버 회로(14b(1)∼14b(t))를, 도 1 및 도 2에 도시한 마스터 칩에 배치, 형성한 예를 도 30을 사용하여 설명한다.

도 30에 있어서, 번잡함을 피하기 위해, 전원선 및 접지선으로 이루어지는 전원선쌍은 도시하지 않지만, 실시예1과 마찬가지로, 반도체 기판(1)의 셀영역(2)의 하나의 주면상에 제 1 방향을 따라서 셀영역(2)을 가로 질러 직선상에 배치되는 전원선쌍이 소정 간격(210BC)마다 배치되어 있다.

제 1 클럭 드라이버 회로(14a)를 구성하는 프리드라이버(15a(1)∼15a(n))는 복수의 매크로셀 배치 영역(9)의 2이상의 소정수(이 예에 있어서는 n개)의 매크로셀 배치 영역의 각각에, 제 2 방향에 따른 중앙부에 위치하여, 제 1 방향에 따른 동일직선상에 서로 소정 간격을 가지면서 배치, 형성된다. 프리드라이버(15a(l)∼15a(n))사이의 소정 간격은 실시예1과 마찬가지의 생각에 따라서 설정된다.

각 프리드라이버(15a(1)∼15a(n))는, 실시예1과 마찬가지로 도 7에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

각 프리드라이버(15a(1)∼15a(n))내의 배선은, 제 1 매크로셀(40)로 된 논리회로내 및 제 2 매크로셀(20)로 된 내부회로내의 배선 및 논리회로간의 배선 및 논리회로와 내부회로간의 배선과 마찬가지로, 제 2 방향을 따라서 배치되는 제 1 직선 형태의 배선 또는 제 1 방향을 따라서 배치되는 제 2 직선 형태의 배선중 적어도 한쪽의 배선으로 구성된다.

또한, 제 1 배선은 기본 셀(8)을 구성하는 전극쌍상에 층간 절연막을 통해 형성되는 제 1 도전체층에 의해 형성되어, 제 2 배선은 제 1 도전체층상에 층간 절연막을 통해 형성되는 제 2 도전체층에 의해 형성된다. 제 1 도전체층과 제 2 도전체층과의 상하관계는 반대이더라도 무방하다. 제 1 및 제 2 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 클럭 드라이버 회로(14a)를 구성하는 메인드라이버(19a(1)∼19a(m))는 복수의 매크로셀 배치 영역(9)의, 프리드라이버(15a(1)∼15a(n))가 배치되는 매크로셀 배치 영역(9) 이외의 2이상의 소정수(이 예에 있어서는 m개)의 매크로셀 배치 영역의 각각에, 제 2 방향에 따른 중앙부에 위치하여, 제 1 방향에 따른 동일 직선상에 서로 소정 간격을 갖고 배치, 형성된다. 메인드라이버(19a(1)∼19a(m))사이의 소정 간격은 실시예1과 마찬가지 생각에 따라서 설정된다.

각 메인드라이버(19a(1)∼19a(m))는, 실시예1과 마찬가지로, 도 8에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

각 메인드라이버(19a(1)∼19a(m))내의 배선은, 프리드라이버(15a(1)∼15a(n))와 마찬가지로 제 2 방향을 따라 배치되는 제 1 직선형태의 배선 또는 제 1 방향을 따라 배치되는 제 2 직선 형태의 배선중 적어도 한쪽의 배선으로 구성된다.

제 1 공통선(16a)은, 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 1 공통선(16a)은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 전원선(25)과 접지선(26)과 평행하게 배치된다. 제 1 공통선(16a)은 접촉 구멍(35)을 통해 복수의 프리드라이버(15a(l)∼15a(n))의 입력노드에 전기적으로 접속되어, 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드를 단락한다.

제 2 공통선(18a)은, 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제l의 방향에 따른 직선상에 배치된다. 제 2 공통선(18a)은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 1 공통선(16a)과 평행하게 배치된다. 제 2 공통선(18a)은 접촉 구멍(36)을 통해 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드에 전기적으로 접속됨과 동시에, 접촉 구멍(37)을 통해 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드에 접속되어, 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드 및 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드를 단락한다.

제 3 공통선(22a)은, 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 3 공통선(22a)은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 1 공통선(16a)과 평행하게 배치된다. 제 3 공통선(22a)은 접촉 구멍(38)을 통해 복수의 인가된 메인드라이버(19a(1)∼19a(m))의 출력노드에 접속되어, 복수의 메인드라이버(19a(1)∼19a(m))의 출력노드를 단락한다.

제 3 공통선(22a)의 선폭은, 실시예1과 마찬가지로 제 1 및 제 2 공통선(16a) 및 (18a)의 선폭보다 크게 한다. 또한, 제 2 공통선(18a)의 선폭도, 실시예1과 마찬가지로 제 1 공통선(16a)의 선폭보다 크게 한다.

복수의 제 2 클럭 드라이버 회로(14b(1)∼14b(t))는 제 1 방향을 따라서 서로 소정 간격에 사이를 두고 배치, 즉, 이 실시예9에 있어서는 복수의 매크로셀 배치 영역(9)중에 서로 소정간격에 사이를 두고 배치되는 매크로셀 배치 영역(9)에 배치된다. 또, 상기 소정 간격은 등간격으로라도 무방하며, 각각 임의의 간격으로라도 무방하다.

이 실시예9에 있어서는, 복수의 매크로셀 배치 영역(9) 전부에 대하여 1대1로 대응하여 제 2 클럭 드라이버 회로(14b(l)∼14b(t))를 배치하고 있지만, 서로 인접한 2개의 매크로셀 배치 영역(9)에 대하여 1개, 결국 2대1로 대응하여 제 2 클럭 드라이버 회로(14b(1)∼14b(t))를 배치하더라도 무방하다. 또한, 제 2 매크로셀(20)이 배치되는 매크로셀 배치 영역(9)에 대해서만 제 2 클럭 드라이버 회로(14b(1)∼14b(t))를 배치해도 무방하며, 이 경우, 서로 인접하는 2개의 매크로셀 배치 영역(9) 양자에 제 2 매크로셀(20)이 배치되면, 이 서로 인접한 2개의 매크로셀 배치 영역(9)에 대하여 1개의 제 2 클럭 드라이버 회로(14b(1)∼14b(t))를 배치하도록 해도 된다.

또, 각 제 2 클럭 드라이버 회로(14b(1)∼14b(t))가 배치되는 매크로셀 배치 영역(9)을, 이하, 편의상 드라이버용 매크로셀 배치 영역으로 칭한다.

각 제 2 클럭 드라이버 회로(14b(1)∼14b(t))를 구성하는 프리드라이버(15b(1)∼15b(n))는 대응한 드라이버용 매크로셀 배치 영역(9)에, 서로 소정간격을 두고 배치, 형성된다.

각 프리드라이버(15b(1)∼15b(n))는, 실시예4와 마찬가지로 도 15에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 드라이버용 매크로셀 배치영역(9)와의 교차부에 형성, 즉 전원선쌍을 구성하는 전원선(15)과 접지선(26)과의 사이의 드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

각 프리드라이버(15b(1)∼15b(n))내의 배선은, 프리드라이버(15a(1)∼15b(n))과 마찬가지로, 제 2 방향을 따라서 배치되는 제 1 배선 또는 제 1 방향을 따라서 배치되는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 2 클럭 드라이버 회로(14b(1)∼14b(t))를 구성하는 메인드라이버(19b(1)∼19b(m))는 대응한 드라이버용 매크로셀 배치 영역(9)에 서로 소정간격을 가지면서 배치, 형성된다. 프리드라이버(15b(1)∼15b(n))와 메인드라이버(19b(1)∼19b(m))의 배치는, 실시예4와 마찬가지로 행해진다.

각 메인드라이버(19b(1)∼19b(m))는, 실시예4와 마찬가지로 도 16에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되어, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

각 메인드라이버(19b(1)∼19b(m))내의 배선은, 프리드라이버(15b(1)∼15b(n))와 마찬가지로 제 1 배선 또는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

복수의 제 4 공통선(16b) 각각은, 대응한 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 각 제 4 공통선(16b)은 제 1 도전체층에 의해 형성된다. 각 제 4 공통선(16b)은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(43)을 통해 대응한 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드에 전기적으로 접속되어, 대응한 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드를 단락한다. 각 제 4 공통선(16b)은, 제 3 공통선(16a)에 그 교차부에서 접촉 구멍(69)을 통해 전기적으로 접속된다.

복수의 제 5 공통선(18b) 각각은, 대응한 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 각 제 5 공통선(18b)은 제 1 도전체층에 의해 형성된다. 각 제 5 공통선(18b)은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(44)을 통해 대응한 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드에 전기적으로 접속됨과 동시에, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(45)을 통해 대응한 복수의 메인드라이버(19b(1)∼19b(m))의 입력노드에 접속되어, 대응한 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드 및 대응한 복수의 메인드라이버(19b(1)∼19b(m))의 입력노드를 단락한다.

복수의 제 6 공통선(22b) 각각은, 대응한 드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 각 제 6 공통선(22b)은 제 1 도전체층에 의해 형성된다. 각 제 6 공통선(22b)은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(46)을 통해 대응한 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드에 접속되어, 대응한 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드를 단락한다.

각 제 6 공통선(22b)은, 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 배선(70)을 통해 접속된다.

제 6 공통선(22b)의 선폭은, 실시예4와 마찬가지로 제 4 및 제 5 공통선(16b) 및 (18b)의 선폭보다 크게 한다. 또한, 제 5 공통선(18b)의 선폭도, 실시예4와 마찬가지로 제 4 공통선(16b)의 선폭보다 크게 한다.

또한, 논리회로로 된 제 1 매크로셀(40) 및 클럭신호를 필요로 하는 내부회로로 된 제 2 매크로셀(20)은, 실시예1과 동일하게 배치된다.

클럭 입력 드라이버(11)는, 복수의 매크로셀 배치 영역(9)의 제 1 방향에 따라 중앙부에 위치하는 매크로셀 배치 영역(9)의 제 2 방향에 따른 중앙부에 배치된다. 이 실시예9에 있어서는, 클럭 입력 드라이버(11)는 제 1 클럭 드라이버 회로(14a)가 배치되는 전원선쌍에 대하여 서로 인접하는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 입력 드라이버(11)의 입력노드는, 반도체 기판의 하나의 주면상에 형성된 클럭 입력 패드(12)에 클럭 입력선(13)을 통해 전기적으로 접속된다.

클럭 입력선(13)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라 형성된다.

클럭 입력 드라이버(11)의 출력노드는, 클럭 출력선(17)을 통해 제 1 공통선(16a)과, 제 1 공통선(16a)의 제 1 방향의 중앙위치에서 전기적으로 접속된다.

클럭 출력선(17)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라 형성된다. 클럭 출력선(17)의 한쪽 단부는 클럭 입력 드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16a)의 중앙부에 전기적으로 접속된다.

다음으로, 이와 같이 구성된 반도체 집적 회로 장치에 있어서, 클럭 입력 패드(12)에 클럭신호가 입력되고 나서, 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 클럭신호가 입력되기 까지의 동작에 관해서 설명한다.

클럭 입력 패드(12)에 외부로부터 클럭신호가 입력되면, 클럭 입력선(13)을 통해 클럭 입력 드라이버(11)에 입력된다. 클럭 입력 드라이버(11)는 입력된 클럭신호에 기초를 둔 클럭신호를 출력할 수 있어, 이 클럭신호가 클럭 출력선(17)을 통해 제 1 공통선(16a)에 인가되어, 제 1 클럭 드라이버 회로(14a)의 복수의 프리드라이버(15a(1)∼15a(n))에 입력된다.

제 1 클럭 드라이버 회로(14a)의 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드는 각각 제 1 공통선(16a)에 의해서 단락되고, 제 1 공통선(16a)에 대한 부하용량치도 작기 때문에, 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드 각각에 나타나는 클럭신호의 변화도 동일하게 된다.

제 1 클럭 드라이버 회로(14a)의 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드에 나타나는 클럭신호의 변화는 동일하다. 특히, 제 2 공통선(18a)에는 그 전체 길이에 걸쳐 소정간격을 갖고, 분산시켜 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드가 접속되므로, 제 2 공통선(18a)에 나타나는 클럭신호의 변화는 제 2 공통선(18a)의 전체 길이에 걸쳐 동일하게 된다.

제 2 공통선(18a)에서 입력노드가 단락되는 복수의 메인드라이버(19a(1)∼19a(m))의 출력노드에 나타나는 클럭신호의 변화도 동일하게 된다.

복수의 메인드라이버(19a(1)∼19a(m))의 출력노드는, 제 3 공통선(22a)에 대하여 그 전체 길이에 걸쳐 소정간격을 갖고, 분산시켜 접속되므로, 제 3 공통선(22a)에 나타나는 클럭신호의 변화는 제 3 공통선(22a)의 전체 길이에 걸쳐 동일하게 된다.

클럭신호는, 제 3 공통선(22a)에 그 교차부에서 접속된 복수의 제 4 공통선(16b)에 인가되어, 복수의 제 2 클럭 드라이버 회로(14b(1)∼14b(t))의 복수의 프리드라이버(15b(1)∼15b(n))에 입력된다.

각 제 2 클럭 드라이버 회로(14b(1)∼14b(t))의 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드는 각각에 대응한 제 4 공통선(16b)에 의해서 단락되고, 제 3 및 제 4 공통선(22a) 및 (16b) 에 대한 부하용량치도 작기 때문에, 복수의 프리드라이버(15b(l)∼15b(n))의 입력노드 각각에 나타나는 클럭신호의 변화도 동일하게 된다.

각 제 2 클럭 드라이버 회로(14b(1)∼14b(t))의 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드에 나타나는 클럭신호의 변화는 동일하다.

또한, 각 제 5 공통선(18b)에는 그 전체 길이에 걸쳐 소정간격을 갖고, 분산시켜 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드가 접속되므로, 각 제 5 공통선(18b)에 나타나는 클럭신호의 변화는 각 제 5 공통선(18b)의 전체 길이에 걸쳐 동일하게 된다.

각 제 5 공통선(18b)에서 입력노드가 단락되는 복수의 메인드라이버(19b(1)∼19a(m))의 출력노드에 나타나는 클럭신호의 변화도 동일하게 된다.

복수의 메인드라이버(19b(1)∼19b(m))의 출력노드는, 대응한 제 6 공통선(22b)에 대하여 그 전체 길이에 걸쳐 소정간격을 갖고, 분산시켜 접속되므로, 각 제 6 공통선(22b)에 나타나는 클럭신호의 변화는 각 제 6 공통선(22b)의 전체 길이에 걸쳐 동일하게 된다.

결국, 클럭 입력 패드(12)에 입력되는 클럭신호의 변화는, 각 제 6 공통선(22b)의 전체 길이에 걸쳐 동일하게 나타난다. 환언하면, 클럭 입력 패드(12)에 입력되는 클럭신호의 각 제 6 공통선(22b)에 도달시간의 어긋남, 즉 클럭 스큐는 각 제 6 공통선(22b)의 전체 길이에 걸쳐 거의 없다.

각 제 6 공통선(22b)에 나타난 클럭신호가 직접 배선(70)을 통해 클럭신호를 필요로 하는 내부회로(제 2 매크로셀(20))의 클럭입력노드에 인가된다.

따라서, 제 2 매크로셀(20)전부에 대하여, 인가되는 클럭신호사이에 일어나는 클럭 스큐는 작게 된다.

본 실시예(9)는, 이상과 같이, 상기한 실시예1과 마찬가지로 효과(가)∼(다)를 가짐과 동시에, (차) 각 제 6 공통선(22b)에 나타난 클럭신호가 직접배선(70)을 클럭신호를 필요로 하는 내부회로(제 2 매크로셀(20))의 클럭입력노드에 전기적으로 접속되어 있으므로, 제 2 매크로셀(20)전부에 대하여 한층 클럭 스큐가 저감된다.

또, 상기 실시예(9)에 있어서, 클럭 입력 드라이버(11)의 입력노드가 클럭 입력선(13)을 통해 입력패드(12)에 접속하는 구성으로 하였지만, 클럭 입력 드라이버(11)의 입력노드와 입력패드(12)와의 사이에 PLL 회로를 개재시켜 클럭 입력 드라이버(11)에 입력되는 클럭신호를 안정화한 것이라도 무방하다.

(실시예10)

도 31 내지 도 33은 본 발명의 실시예10을 도시하는 것으로, 상기한 실시예(9)에 대하여 이하의 점이 상위할 뿐, 그외는 동일하다.

결국, 실시예(9)에 있어서의 제 1 내지 제 3 공통선(16a), (18a), (22a)가 제 2 도전체층에 의해 형성되고, 제 4 내지 제 6 공통선(16b), (18b), (22b)가 제 1 도전체층에 의해 형성되고 있는 데 반해, 본 실시예10에 있어서는, 제 1 및 제 2 도전체층과는 다른 층인 제 3 및 제 4 도전체층을 설치하여, 제 4 내지 제 6 공통선(16b), (18b), (22b)를 도 32에 도시한 바와 같이 제 3 도전체층에 의해 형성하고, 제 1 내지 제 3 공통선(16a), (18a), (22a)를 도 33에 도시한 바와 같이 제 4 도전체층에 의해 형성하고 있다.

제 3 도전체층은 제 2 도전체층상에 층간 절연막을 통해 형성된다. 제 4 도전체층은 제 3 도전체층상에 층간 절연막을 통해 형성된다. 제 3 도전체층과 제 4 도전체층과의 상하관계는 반대이더라도 무방하다. 제 3 및 제 4 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 내지 제 3 공통선(16a), (18a), (22a)는, 제 4 도전체층에 의해 형성되지만, 실시예9와 마찬가지로 대응한 제 1 클럭 드라이버 회로(14a)의 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하여, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 위치하는 제 1 방향에 따른 직선상에 배치된다.

제 1 내지 제 3 공통선(16a), (18a), (22a)와, 제 1 클럭 드라이버 회로(14a)의 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))의 전기적접속은, 실시예9와 마찬가지로, 접촉 구멍(35∼38)을 통해 행하여진다.

제 4 내지 제 6 공통선(16b), (18b), (22b)을 제 3 도전체층에 의해 형성하며, 대응한 제 2 클럭 드라이버 회로(14b(1))∼14b(t))가 배치되는 드라이버용 매크로셀 배치 영역(9) 각각에 대응하여, 그 바로 상부에서의 제 2 방향에 따른 직선상에 배치된다.

제 2 클럭 드라이버 회로(14b(1))∼14b(t))의 매크로셀 배치 영역(9)에 대한 배치에 대한 생각에 있어서는, 실시예9와 마찬가지로 1대1이라도 무방하며, 2대1이라도 무방하고, 제 2 매크로셀(20)이 배치되는 매크로셀 배치 영역(9)에 대해서만이라도 무방하며, 제 2 매크로셀(20)이 배치된 서로 인접된 2개의 매크로셀 배치 영역(9) 양자에 대하여 1개라도 무방하다.

각 제 6 공통선(22b)은, 대응한 매크로셀 배치 영역(9)에 배치된 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 접촉 구멍(71)을 통해 접속된다.

또, 도 31 내지 도 33에 있어서, 실시예9에 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

이와 같이 구성된 반도체 집적 회로 장치에 있더라도, 상기한 실시예1과 동일한 효과(가)∼(다), (차)를 갖는 것 이외에, (카) 각 제 4 내지 제 6 공통선(16b), (18b), (22b)을 대응한 드라이버용 매크로셀 배치 영역(9)의 바로 상부에 배치하고 있으므로, 배선 영역(10)을 유효하게 활용할 수 있고, 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있음과 동시에, 배선 영역(10)에 있어서의 매크로셀(20), (40)간을 접속하기위한 배선(제 1 및 제 2 도전체층에 의해 형성된다)의 최적화가 도모될 수 있음과 동시에, (타) 각 제 4 내지 제 6 공통선(16b), (18b), (22b)와 제 2 매크로셀(20)의 입력노드와의 전기적접속을 접촉 구멍(71)을 통해 행하고 있으므로, 이 전기적접속에 의한 클럭 스큐가 거의 없다고 하는 효과를 갖는다.

또한, 상기 실시예10에 있어서는, 제 1 내지 제 3 공통선(16a), (18a), (22a)을 제 4 도전체층에 의해 형성한 것을 도시했지만, 실시예9와 마찬가지로 제 2 도전체층에 의해 형성한 것이더라도 동일한 효과가 있다.

(실시예11)

도 34및 도 35은 본 발명의 실시예11를 도시한다.

이 실시예11은, 실시예1과 마찬가지로, 도 1 및 도 2에 도시한 마스터칩이 사용된다.

또한, 이 실시예11은, 클럭신호를 필요로 하는 플립플롭회로 등의 내부회로로 된 제 2 매크로셀에, 반도체 집적 회로 장치 외부로부터의 클럭신호를 인가한기 위한 클럭 드라이버 회로의 회로구성 및 클럭 드라이버 회로를 도 1 및 도 2에 도시한 마스터칩에 배치, 형성하는 방법이 약간 다르므로, 이 점을 중심으로 이하에서 설명한다.

또한, 도 34 및 도 35에 있어서, 상기한 실시예를 도시한 도면에 부여된 번호와 동일한 부분에는 동일 또는 상당 부분을 도시하고 있다.

본 실시예11에 있어서, 클럭 드라이버 회로의 수는 4개이고, 제 1 및 제 2 클럭 드라이버 회로(14a(1)) 및 (14a(2))로 구성된 제 1군의 클럭 드라이버 회로와, 제 3 및 제 4 클럭 드라이버 회로(14b(l)) 및 (14b(2))로 구성된 제 2군의 클럭 드라이버 회로를 갖고 있다.

우선, 클럭 드라이버 회로의 회로구성에 관해서 도 34를 사용하여 설명한다.

도 34에 있어서, (11)은 클럭 입력 패드(12)에 클럭 입력선(13)을 통해 입력노드가 전기적으로 접속되는 클럭 입력 드라이버이다.

(14a(1))은 매크로셀 배치 영역(9)의 한쪽 단부에 위치하는 제 1 클럭 드라이버 회로로, 복수의 프리드라이버(15a(1)∼15a(n))으로 복수의 메인드라이버(19a(1)∼19a(m))을 구비하여, 상기 클럭 입력 드라이버(11)로부터 출력되는 클럭신호를 수신한다.

제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n))는 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17a(1))을 통해 전기적으로 접속되는 제 1 공통선(16a(1))에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 2 공통선(18a(1))에 전기적으로 접속된다. 복수의 프리드라이버(15a(1)∼15a(n)) 각각은 예를 들면, 실시예1과 마찬가지로 도 4에 도시하는 것이어도 무방하다.

제 1 클럭 드라이버 회로(14a)를 구성하는 복수의 메인드라이버(19a(1)∼19a(m))는 입력노드가 제 2 공통선(18a(1))에 전기적으로 접속됨과 동시에, 클럭신호를 필요로 하는 내부회로(제 2 매크로셀(20))의 클럭입력노드가 전기적으로 접속되는 제 1 클럭 신호 공급선(21a(1)∼21a(s))의 한쪽 단부가 전기적으로 접속되는 제 3 공통선(22a(1))에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19a(1)∼19a(m)) 각각은 예를 들면 실시예1과 마찬가지로 도 5에 도시하는 것이어도 무방하다.

(14a(2))는 매크로셀 배치 영역(9)의 다른쪽 단부에 위치하는 제 2 클럭 드라이버 회로로, 복수의 프리드라이버(15a(1)∼15a(n))로 복수의 메인드라이버(19a(1)∼19a(m))을 구비하여, 상기 클럭 입력 드라이버(11)로부터 출력되는 클럭신호를 수신한다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n))는 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17a(2))을 통해 전기적으로 접속되는 제 4 공통선(16a(2))에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 5 공통선(18a(2))에 전기적으로 접속된다. 복수의 프리드라이버(15a(1)∼15a(n)) 각각은 예를 들면 실시예1과 마찬가지로 도 4에 도시하는 것이어도 무방하다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 메인드라이버(19a(1)∼19a(m))는 입력노드가 제 5 공통선(18a(2))에 전기적으로 접속됨과 동시에, 제 1 클럭 신호 공급선(21a(1)∼21a(s))의 다른쪽 단부가 전기적으로 접속되는 제 6 공통선(22a(2))에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19a(1)∼19a(m)) 각각은 예를 들면 실시예1과 마찬가지로 도 5에 도시하는 것이어도 무방하다.

(14b(1))는 복수의 매크로셀 배치 영역(9)의 한쪽 단부에 위치하는 제 3 클럭 드라이버 회로로, 복수의 프리드라이버(15b(1)∼15b(n))와 복수의 메인드라이버(19b(1)∼19b)를 구비하여, 상기 클럭 입력 드라이버(11)로부터 출력되는 클럭신호를 수신한다.

제 3 클럭 드라이버 회로(14b(1))를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))는 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17a(3))을 통해 전기적으로 접속되는 제 7 공통선(16b(1))에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 8 공통선(18b(1))에 전기적으로 접속된다. 복수의 프리드라이버(15b(1)∼15b(n))각각은 예컨대 실시예1과 마찬가지로 도 4에 도시하는 것이어도 무방하다.

제 3 클럭 드라이버 회로(14b(1))를 구성하는 복수의 메인드라이버(19b(1)∼19b(m))는 입력노드가 제 8 공통선(18b(1))에 전기적으로 접속됨과 동시에, 제 2 매크로셀(20)의 클럭입력노드가 전기적으로 접속되는 제 2 클럭 신호 공급선(21a(1)∼21a(s))의 한쪽 단부에 전기적으로 접속되는 제 9 공통선(22b(1))에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19b(1)∼19b(m)) 각각은 예컨대 실시예 l과 마찬가지로 도 5에 도시하는 것이어도 무방하다.

(14b(2))는 복수의 매크로셀 배치 영역(9)의 다른쪽 단부에 위치하는 제 4 클럭 드라이버 회로로, 복수의 프리드라이버(15b(1)∼15b(n))와 복수의 메인드라이버(19b(1)∼19b(m))를 구비하고, 상기 클럭 입력 드라이버(11)로부터 출력되는 클럭신호를 수신한다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))는 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17a(4))을 통해 전기적으로 접속되는 제 10 공통선(16b(2))에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 11 공통선(18b(2))에 전기적으로 접속된다. 복수의 프리드라이버(15b(1)∼15b(n)) 각각은 예컨대 실시예1과 마찬가지로 도 4에 도시하는 것이어도 무방하다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 복수의 메인드라이버(19b(1)∼19b(m))는 입력노드가 제 11 공통선(18b(2))에 전기적으로 접속됨과 동시에, 제 2 클럭 신호 공급선(21b(1)∼21b(s))의 다른쪽 단부에 전기적으로 접속되는 제 12 공통선(22b(2))에 출력노드가 전기적으로 접속된다. 복수의 메인드라이버(19b(1)∼19b(m)) 각각은 실시예1과 마찬가지로 도 5에 도시하는 것이어도 무방하다.

제 3 공통선(22a(1))의 한쪽 단부는 제 9 공통선(22b(1))의 한쪽 단부에, 다른쪽 단부는 제 12 공통선(22b(2))의 한쪽 단부에 전기적으로 접속된다. 제 6 공통선(22a(2))의 한쪽 단부는 제 9 공통선(22b(1))의 다른쪽 단부에, 다른쪽 단부가 제 12공통선(22b(2))의 다른쪽 단부에 전기적으로 접속된다.

제 1 클럭 신호 공급선(21a(1)∼21a(s))와 제 2 클럭 신호 공급선(21b(1)∼21b(s))은, 그 교차부에 있어서 전기적으로 접속된다.

다음으로, 도 34에 도시하는 회로구성으로 된 제 1 내지 제 4 클럭 드라이버 회로(14a(1)), (14a(2)), (14b(1)), (14b(2))를, 도 1 및 도 2에 도시한 마스터칩에 배치, 형성한 예를 도 35을 사용하여 설명한다.

도 35에 있어서, 번잡함을 피하기 위해, 전원선 및 접지선으로 이루어지는 전원선쌍은 도시하지 않지만, 실시예1과 마찬가지로, 반도체 기판(1)의 셀영역(2)의 하나의 주면상에 제 1 방향을 따라서 셀영역(2)을 가로질러 직선상에 배치되는 전원선쌍이 소정간격(210BC)마다 배치되어 있다.

제 1 클럭 드라이버 회로(14a(1))를 구성하는 프리드라이버(15a(1)∼15a(n))는 복수의 매크로셀 배치 영역(9)의 2이상의 기 설정된수(이 예에 있어서는 n개)의 매크로셀 배치 영역의 각각에, 매크로셀 배치 영역(9)의 한쪽 단부(도면의 좌측단부)에 위치하여, 제 1 방향에 따른 동일직선상에서 서로 소정간격을 가지고 배치, 형성된다. 프리드라이버(15a(1)∼15a(n))간의 소정간격은 실시예1과 마찬가지인 생각에 따라 설정된다.

제 1 클럭 드라이버 회로(14a(1))를 구성하는 각 프리드라이버(15a(1)∼15a(n))는, 실시예1과 마찬가지로 도 7에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 매크로셀 배치 영역(9)에 형성되고, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 1 클럭 드라이버 회로(14a(1))를 구성하는 각 프리드라이버(15a(1)∼15a(n))내의 배선은, 제 1 매크로셀(40)로 된 논리회로내 및 제 2 매크로셀(20)로 된 내부회로내의 배선 및 논리회로간의 배선 및 논리회로와 내부회로간의 배선과 마찬가지로, 제 2 방향을 따라서 배치되는 제 1 직선 형태의 배선 또는 제 1 방향을 따라서 배치되는 제 2 직선 형태의 배선중 적어도 한쪽의 배선으로 구성된다.

또, 제 1 배선은 기본 셀(8)을 구성하는 전극쌍상에 층간 절연막을 통해 형성되는 제 1 도전체층에 의해 형성되고, 제 2 배선은 제 1 도전체층상에 층간 절연막을 통해 형성되는 제 2 도전체층에서 형성된다. 제 1 도전체층과 제 2 도전체층과의 상하관계는 반대이더라도 무방하다. 제 1 및 제 2 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 클럭 드라이버 회로(14a(1))를 구성하는 메인드라이버(19a(1)∼19a(m))는 복수의 매크로셀 배치 영역(9)의, 프리드라이버(15a(1)∼15a(n))가 배치되는 매크로셀 배치 영역(9)이외의 2이상의 소정수(이 예에 있어서는 m개)의 매크로셀 배치 영역의 각각에, 매크로셀 배치 영역(9)의 한쪽 단부에 위치하여, 제 1 방향에 따른 동일직선상에 서로 소정간격을 두고 배치, 형성된다. 메인드라이버(19a(1)∼19a(m))간의 소정간격은 실시예1과 같은 생각에 따라서 설정된다.

제 1 클럭 드라이버 회로(14a(1))를 구성하는 각 메인드라이버(19a(1)∼19a(m))는, 실시예1과 마찬가지로, 도 8에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 1 클럭 드라이버 회로(14a(1))를 구성하는 각 메인드라이버 (19a(1)∼19a(m))내의 배선은, 프리드라이버(15a(1)∼15a(n))와 마찬가지로 제 2 방향을 따라서 배치되는 직선 형태의 제 1 배선 또는 제 1 방향을 따라서 배치되는 직선 형태의의 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 1 공통선(16a(1))은, 제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 1 공통선(16a(1))은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 전원선(25)과 접지선(26)과 평행하게 배치된다. 제 1 공통선(16a(1))은 접촉 구멍(35)을 통해 제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 프리드라이버 (15a(1)∼15a(n))의 입력노드에 전기적으로 접속되어, 이들 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드를 단락한다. 제 1 공통선(16a(1))은 접촉 구멍(73)을 통해 제 1 도전체층에서 형성된 제 1 클럭 출력선(17a(1))에 전기적으로 접속된다.

제 2 공통선(18a(l))은, 제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 2 공통선(18a(1))은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26)과의 사이에 제 1 공통선(16a(1))으로 평행하게 배치된다. 제 2 공통선(18a(1))은 접촉 구멍(36)을 통해 제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드에 전기적으로 접속됨과 동시에, 접촉 구멍(37)을 통해 제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드에 접속되어, 이들 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드 및 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드를 단락한다.

제 3 공통선(22a(1))은, 제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 3 공통선(22a(1))은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26)과의 사이에 제 1 공통선(16a(1))과 평행하게 배치된다. 제 3 공통선(22a(1))은 접촉 구멍(38)을 통해 제 1 클럭 드라이버 회로(14a(1))를 구성하는 복수의 메인드라이버(19a(1)∼19a (m))의 출력노드에 접속되어, 이들 복수의 메인드라이버(19a(1)∼19a(m))의 출력노드를 단락한다.

제 3 공통선(22a(1))의 선폭은, 실시예1과 마찬가지로 제 1 및 제 2 공통선(16a(1)) 및 (18a(1))의 선폭보다 크게 한다. 또한, 제 2 공통선(18a(1))의 선폭도, 실시예1과 마찬가지로 제 1 공통선(16a(1))의 선폭보다 크게 한다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 프리드라이버(15a(1)∼15a(n))는 복수의 매크로셀 배치 영역(9)의 2이상의 소정수(이 예에 있어서는 n개)의 매크로셀 배치 영역의 각각에, 매크로셀 배치 영역(9)의 다른쪽 단부(도면의 우측단부)에 위치하여, 제 1 방향에 따른 동일직선상에 서로 소정간격을 갖고 배치, 형성된다. 프리드라이버 (15a(1)∼15a(n))간의 소정간격은 실시예1과 같은 생각에 따라서 설정된다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 각 프리드라이버(15a(1)∼15a(n))는, 실시예1과 마찬가지로 도 7에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26)의 사이의 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 각 프리드라이버(15a(1)∼15a(n))내의 배선은, 제 2 방향을 따라서 배치되는 직선형태의 제 1 배선 또는 제 1 방향을 따라서 배치되는 직선 형태의 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 메인드라이버(19a(1)∼19a(m))는 복수의 매크로셀 배치 영역(9)의, 프리드라이버(15a(1)∼15a(n))가 배치되는 매크로셀 배치 영역(9) 이외의 2이상의 소정수(이 예에 있어서는 m개)의 매크로셀 배치 영역의 각각에, 매크로셀 배치 영역(9)의 다른쪽 단부에 위치하여, 제 1 방향에 따른 동일직선상에 서로 소정간격을 갖고 배치, 형성된다. 메인드라이버(19a(1)∼19a(m))간의 소정간격은 실시예1과 같은 생각에 따라서 설정된다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 각 메인드라이버(19a(1)∼19a(m))는, 실시예1과 마찬가지로, 도 8에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26)과의간의 매크로셀 배치 영역(9)에 형성되고, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 2 클럭 드라이버 회로(14a(2))를 구성하는 각 메인드라이버 19a(1)∼19a(m))내의 배선은, 프리드라이버(15a(1)∼15a(n))와 마찬가지로 제 2 방향을 따라서 배치되는 직선 형태의 제 1 배선 또는 제 1 방향을 따라서 배치되는 직선 형태의 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 4 공통선(16a(2))은, 제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 4 공통선(16a(2))은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 전원선(25)과 접지선(26)과 평행하게 배치된다. 제 4 공통선(16a(2))은 접촉 구멍(35)을 통해 제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드에 전기적으로 접속되어, 이들 복수의 프리드라이버(15a(1)∼15a(n))의 입력노드를 단락한다. 제 4 공통선(16a(2))은 접촉 구멍(73)을 통해 제 1 도전체층에 의해 형성된 제 2 클럭 출력선(17a(2))에 전기적으로 접속된다.

제 1 클럭 출력선(17a(1))과 제 2 클럭 출력선(17a(2))은 제 1 방향에 따른 중앙에 제 2 방향에 따른 직선상에 일체적으로 형성되어, 그 중앙으로써 제 1 클럭 출력선 (l7a(1))과 제 2 클럭 출력선(17a(2))을 편의상 나누고 있다.

제 5 공통선(18a(2))은, 제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19(1)∼19(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 5 공통선(18a(2))은 제 2 도전체층에 의해 형성되어, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 4 공통선(16a(2))으로 평행하게 배치된다. 제 5 공통선(18a(2))은 접촉 구멍(36)을 통해 제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드에 전기적으로 접속됨과 동시에, 접촉 구멍(37)을 통해 제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드에 접속되어, 이들 복수의 프리드라이버(15a(1)∼15a(n))의 출력노드 및 복수의 메인드라이버(19a(1)∼19a(m))의 입력노드를 단락한다.

제 6 공통선(22a(2))은, 제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 6 공통선(22a(2))은 제 2 도전체층에 의해 형성되고, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 제 4 공통선(16a(2))으로 평행하게 배치된다. 제 6 공통선(22a(2))은 접촉 구멍(38)을 통해 제 2 클럭 드라이버 회로(14a(2))를 구성하는 복수의 메인드라이버(19a(1)∼19a(m))의 출력노드에 접속되어, 이들 복수의 메인드라이버 (19a(1)∼19a(m))의 출력노드를 단락한다.

제 6 공통선(22a(2))의 선폭은, 실시예1과 마찬가지로 제 4 및 제 5 공통선(16a(2)) 및 (18a(2))의 선폭보다 크게 한다. 또한, 제 5 공통선(18a(2))의 선폭도, 실시예1과 마찬가지로 제 4 공통선(16a(2))의 선폭보다 크게 한다.

복수의 제 1 클럭 신호 공급선(21a(1)∼21a(s))은, 각각 제 1 방향으로 등간격으로 해서, 제 2 방향에 따른 직선상에 배치된다.

각 제 1 클럭 신호 공급선(21a(1)∼21a(s))은, 제 1 도전체층에 의해 형성되어, 배선 영역(10)상에, 서로 평행하게 배치된다. 각 제 1 클럭 신호 공급선(21a(1)∼21a(s))은, 그 한쪽 단부에서 접촉 구멍(75)을 통해 제 3 공통선(22a(1))에 전기적으로 접속됨과 동시에, 다른쪽 단부에서 접촉 구멍(75)을 통해 제 6 공통선(22a(2))에 전기적으로 접속된다. 각 제 1 클럭 신호 공급선(21a(1)∼21a(s))은, 근접한 위치의 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 배선(41)을 통해 접속된다. 배선(41)은 제 1 및 제 2 도전체층에 의해 형성된다.

제 3 클럭 드라이버 회로(14b(l))를 구성하는 프리드라이버(15b(1)∼15b(n))는 복수의 매크로셀 배치 영역(9)의 한쪽 단부(도면의 위쪽단부)에 위치하는 매크로셀 배치 영역(9)(이하, 상측드라이버용 매크로셀 배치 영역으로 편의상 칭한다)에 서로 소정간격을 가지고 배치, 형성된다.

제 3 클럭 드라이버 회로(14b(1))를 구성하는 각 프리드라이버(15b(1)∼15b(n))는, 실시예4와 마찬가지로 도 15에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 상측드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26)간의 상측 드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 3 클럭 드라이버 회로(14b(1))를 구성하는 각 프리드라이버(15b(1)∼15b(n))내의 배선은, 프리드라이버(15a(1)∼15a(n))와 같이, 제 2 방향을 따라서 배치되는 제 1 배선 또는 제 1 방향을 따라서 배치되는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 3 클럭 드라이버 회로(14b(1))를 구성하는 메인드라이버(19b(1)∼19b(m))는 상측드라이버용 매크로셀 배치 영역(9)에 서로 소정간격을 갖고 배치, 형성된다. 제 3 클럭 드라이버 회로(14b(1))를 구성하는 프리드라이버(15b(1)∼15b(n))와 메인드라이버(19b(1)∼19b(m))의 배치는, 실시예4와 마찬가지로 행하여진다.

제 3 클럭 드라이버 회로(14b(1))를 구성하는 각 메인드라이버(19b(1)∼19(m))는, 실시예4와 마찬가지로 도 16에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 상측드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 상측드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되고, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 3 클럭 드라이버 회로(14b(1))를 구성하는 각 메인드라이버(19b(1)∼19b)내의 배선은, 프리드라이버(15b(1)∼15b(n))와 마찬가지로 제 1 배선 또는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 7 공통선(16b(1))은, 상측드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 7 공통선(16b(1))은 제 1 도전체층에 의해 형성된다. 제 7 공통선(16b(1))은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(43)을 통해 제 3 클럭 드라이버 회로(14b(1))를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드에 전기적으로 접속되어, 이들 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드를 단락한다. 제 7 공통선(16b(1))은 접촉 구멍(73)을 통해 제 2 도전체층에 의해 형성된 제 3 클럭 출력선(17b(1))에 전기적으로 접속된다.

제 8 공통선(18b(1))은, 상측드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 8 공통선(18b(1))은 제 1 도전체층에 의해 형성된다. 제 8 공통선(18b(l))은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(44)을 통해 제 3 클럭 드라이버 회로(14b(1))를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드에 전기적으로 접속됨과 동시에, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(45)을 통해 제 3 클럭 드라이버 회로(14b(1))를 구성하는 복수의 메인드라이버(19b(1)∼19b(m))의 입력노드에 접속되어, 이들 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드 및 대응한 복수의 메인드라이버(19b(1)∼19b(m))의 입력노드를 단락한다.

제 9 공통선(22b(1))은, 상측드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 9 공통선(22b(1))은 제 1 도전체층에 의해 형성된다. 제 9 공통선(22b(1))은, 제 2 도전체층에 의해 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(46)을 통해 제 3 클럭 드라이버 회로(14b(1))를 구성하는 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드에 접속되어, 이들 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드를 단락한다. 제 9 공통선(22b(l))은, 그 한쪽 단부에서 제 3 공통선(22a(1))의 한쪽 단부에, 다른쪽 단부에서 제 6 공통선(22a(2))의 한쪽 단부에 접촉 구멍(74)을 통해 전기적으로 접속된다.

제 9 공통선(22b(1))의 선폭은, 실시예4와 마찬가지로 제 7 및 제 8 공통선(16b(1)) 및 (18b(1))의 선폭보다 크게 한다. 또한, 제 8 공통선(18b(1))의 선폭도, 실시예4와 마찬가지로 제 7 공통선(16b(1))의 선폭보다 크게 한다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 프리드라이버(15b(1)∼15b(n))는 복수의 매크로셀 배치 영역(9)의 다른쪽 단부(도면의 하측단부)에 위치하는 매크로셀 배치 영역(9)(이하, 편의상 하측드라이버용 매크로셀 배치 영역으로 칭한다)에 서로 소정간격을 갖고 배치, 형성된다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 각 프리드라이버(15b(1)∼15b(n))는, 실시예4와 마찬가지로 도 15에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 상측드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 하측드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가됨과 동시에, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 각 프리드라이버(15b(1)∼l5b(n)내의 배선은, 프리드라이버(15a(1)∼15a(n))와 같이, 제 2 방향을 따라서 배치되는 제 1 배선 또는 제 1 방향을 따라서 배치되는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 메인드라이버(19b(1)∼19b(m))는 하측드라이버용 매크로셀 배치 영역(9)에 서로 소정간격을 갖고 배치, 형성된다. 제 4 클럭 드라이버 회로(14b(2))를 구성하는 프리드라이버(15b(1)∼15b(n))와 메인드라이버(19b(1)∼19b(m))의 배치는, 실시예4와 마찬가지로 행하여진다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 각 메인드라이버(19b(1)∼19b(m))는, 실시예4와 마찬가지로 도 16에 도시한 바와 같이, 전원선(25)과 접지선(26)으로 이루어지는 전원선쌍과 하측드라이버용 매크로셀 배치 영역(9)과의 교차부에 형성, 즉, 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이의 하측드라이버용 매크로셀 배치 영역(9)에 형성되어, 전원선(25)으로부터 전원선(23)을 통해 전원전위Vcc가 인가되어, 접지선(26)에 접지선(24)을 통해 접속되어 접지전위GND가 인가된다.

제 4 클럭 드라이버 회로(14b(2))를 구성하는 각 메인드라이버(19b(1)∼19b(m))내의 배선은, 프리드라이버(15b(1)∼15b(n))와 같이 제 1 배선 또는 제 2 배선중 적어도 한쪽의 배선으로 구성된다.

제 10 공통선(16b(2))은, 하측드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 10 공통선(16b(2))은 제 1 도전체층에 의해 형성된다. 제 10 공통선(16b(2))은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(43)을 통해 제 4 클럭 드라이버 회로(14b(2))를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드에 전기적으로 접속되어, 이들 복수의 프리드라이버(15b(1)∼15b(n))의 입력노드를 단락한다. 제 10 공통선(16b(2))은 접촉 구멍(73)을 통해 제 2 도전체층에서 형성된 제 4 클럭 출력선(17b(2))에 전기적으로 접속된다.

제 3 클럭 출력선(17b(1))과 제 4 클럭 출력선(17b(2))은 제 2 방향에 따른 중앙에 제 1 방향에 따른 직선상에 일체적으로 형성되어, 그 중앙에서 제 3 클럭 출력선(17b(1))과 제 4 클럭 출력선(17b(2))을 편의상 나누고 있다. 일체적으로 형성되는 제 1 클럭 출력선(17a(1))과 제 2 클럭 출력선(17a(2))은, 일체적으로 형성되는 제 3 클럭 출력선(17b(1))과 제 4 클럭 출력선(17b(2))과, 그 교차부, 즉 각각의 중앙에 있어서 접촉 구멍(72)을 통해 전기적으로 접속된다.

이 실시예11에 있어서는, 제 1 클럭 출력선(17a(1)), 제 2 클럭 출력선(17a(2)), 제 3 클럭 출력선(17b(1)), 및 제 4 클럭 출력선(17b(2))의 길이를 동일하게 한다.

제 11 공통선(18b(2))은, 하측드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 11 공통선(18b(2))은 제 1 도전체층에 의해 형성된다. 제 11 공통선(18b(2))은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(44)을 통해 제 4 클럭 드라이버 회로(14b(2))를 구성하는 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드에 전기적으로 접속됨과 동시에, 제 2 도전체층에 의해 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(45)을 통해 제 4 클럭 드라이버 회로(14b(2))를 구성하는 복수의 메인드라이버(19b(l)∼19b(m))의 입력노드에 접속되고, 이들 복수의 프리드라이버(15b(1)∼15b(n))의 출력노드 및 대응한 복수의 메인드라이버(19b(1)∼19b(m))의 입력노드를 단락한다.

제 12 공통선(22b(2))은, 하측드라이버용 매크로셀 배치 영역(9)에 따르고, 또한 제 2 방향에 따른 직선상에 배치된다. 제 11 공통선(22b(2))은 제 1 도전체층에 의해 형성된다. 제 12 공통선(22b(2))은, 제 2 도전체층에 의해 형성되어, 제 1 방향에 따른 직선상에 배치되는 배선(46)을 통해 제 4 클럭 드라이버 회로(14b(2))를 구성하는 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드에 접속되어, 이들 복수의 메인드라이버(19b(1)∼19b(m))의 출력노드를 단락한다. 제 12 공통선(22b(2))은, 그 한쪽 단부에서 제 3 공통선(22a(1))의 다른쪽 단부에, 다른쪽 단부에서 제 6 공통선(22a(2))의 다른쪽 단부에 접촉 구멍(74)을 통해 전기적으로 접속된다.

제 12 공통선(22b(2))의 선폭은, 실시예4와 마찬가지로 제 10 및 제 11 공통선(16b(2)) 및 (18b(2))의 선폭보다 크게 한다. 또한, 제 11 공통선(18b(2))의 선폭도, 실시예4와 마찬가지로 제 10 공통선(16b(2))의 선폭보다 크게 한다.

복수의 제 2 클럭 신호 공급선(21b(1)∼21b(s))은, 각각 제 2 방향으로 등간격으로 해서, 제 1 방향에 따른 직선상에 배치된다.

각 제 2 클럭 신호 공급선(21b(1)∼21b(s))은, 제 2 도전체층에 의해 형성되고, 서로 등간격으로 평행하게 배치된다. 각 제 2 클럭 신호 공급선(21b(1)∼21b(s))은, 그 한쪽 단부에서 접촉 구멍(75)을 통해 제 9 공통선(22b(1))에 전기적으로 접속됨과 동시에, 다른쪽 단부에서 접촉 구멍(75)을 통해 제 6 공통선(22b(2))에 전기적으로 접속된다. 각 제 2 클럭 신호 공급선(21b(l)∼21b(s))은, 근접한 위치의 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 배선(41)을 통해 접속된다. 배선(41)은 제 1 및 제 2 도전체층에 의해 형성된다.

제 1 클럭 신호 공급선(21a(1)∼21a(s))과 제 2 클럭 신호 공급선(21b(1)∼21b(s))은 그 교차부에 있어서 접촉 구멍(76)을 통해 전기적으로 접속된다.

또한, 논리회로로 된 제 1 매크로셀(40) 및 클럭신호를 필요로 하는 내부회로로 된 제 2 매크로셀(20)은, 실시예1과 마찬가지로 배치된다.

클럭 입력 드라이버(11)는, 복수의 매크로셀 배치 영역(9)의 제 1 방향에 따른 중앙부에 위치하는 매크로셀 배치 영역(9)의 제 2 방향에 따른 중앙부에 배치된다. 이 실시예11에 있어서는, 클럭 입력 드라이버(11)는 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(25)과 접지선(26) 사이에 배치된다.

클럭 입력 드라이버(11)의 입력노드는, 반도체 기판의 하나의 주면상에 형성된 클럭 입력 패드(12)에 클럭 입력선(13)을 통해 전기적으로 접속된다.

클럭 입력선(13)은, 제 1 도전체층에 의해 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층에 의해 형성되는 제 1 방향에 따른 제 2 배선에 따라서 형성된다.

클럭 입력 드라이버(11)의 출력노드는, 제 1 내지 제 4 클럭 출력선(17a(l)), (17a(2)), (17b(1)), (17b(2))을 통해 제 1, 제 4, 제 7 및 제 10 공통선(16a(1)), (16a(2)), (16b(1)), (16b(2))에 전기적으로 접속된다.

다음으로, 이와 같이 구성된 반도체 집적 회로 장치에 있어서, 클럭 입력 패드(12)에 클럭신호가 입력되고 나서, 제 2 매크로셀(20)인 내부회로의 클럭입력노드에 클럭신호가 입력되기까지의 동작에 관해서 설명한다.

클럭 입력 패드(12)에 외부에서 클럭신호가 입력되면, 클럭 입력선(13)을 통해 클럭 입력 드라이버(11)에 입력된다. 클럭 입력 드라이버(11)는 입력된 클럭신호에 기초한 클럭신호가 출력되어, 이 클럭신호가 제 1 내지 제 4 클럭 출력선(17a(1)), (17a(2)), (17b(1)), (17b(2))을 통해 제 1, 제 4, 제 7 및 제 10 공통선(16a(l)), (16a(2)), (16b(1)), (16b(2))에 인가되고, 제 1 내지 제 4 클럭 드라이버 회로(14a(1)), (14a(2)), (14b(1)), (14b(2))에 있어서의 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n))에 입력된다.

제 1, 제 4, 제 7 및 제 10 공통선(16a(1)), (16a(2)), (16b(1)), (16b(2)) 각각에 있어서의 클럭신호의 변화(하강 및 상승)는 동일하게 된다. 특히, 제 1 내지 제 4 클럭 드라이버 회로(14a(1)), (14a(2)), (14b(1)), (14b(2))에 있어서의 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n))의 입력노드는 각각 제 1, 제 4, 제 7 및 제 10 공통선(16a(l)), (16a(2)), (16b(l)), (16b(2))에 의해서 단락되고, 제 1, 제 4, 제 7 및 제 10 공통선(16a(1)), (16a(2)), (16b(1)), (16b(2))에 대한 부하용량치도 작기 때문에, 제 1 내지 제 4 클럭 드라이버 회로(14a(1)), (14a(2)), (14b(1)), (14b(2))에 있어서의 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n))의 입력노드 각각에 나타나는 클럭신호의 변화도 동일하게 된다.

제 1 내지 제 4 클럭 드라이버 회로(14a(1)), (14a(2)), (14b(1)), (14b(2))에 있어서의 복수의 프리드라이버(15a(1)∼15a(n)), (15b(1)∼15b(n))의 출력노드에 나타나는 클럭신호의 변화는 동일하다. 또한, 제 2, 제 5, 제 8 및 제 11 공통선(18a(1)), (18a(2)), (18b(1)), (18b(2)) 각각은 그 전체 길이에 걸쳐 소정간격을 갖고, 분산시켜 복수의 프리드라이버 (15a(1)∼15a(n)), (15b(1)∼15b(n))의 출력노드가 접속되므로, 제 2, 제 5, 제 8 및 제 11 공통선(18a(1)), (18a(2)), (18b(1)), (18b(2)) 각각에 나타나는 클럭신호의 변화는 제 2, 제 5, 제 8 및 제 11 공통선(18a(1)), (18a(2)), (18b(1)), (18b(2))의 전체 길이에 걸쳐 동일하게 된다.

제 2, 제 5, 제 8 및 제 11 공통선(18a(1)), (18a(2)), (18b(1)), (18b(2))에서 입력노드가 단락되는 제 1 내지 제 4 클럭 드라이버 회로(14a(1)), (14a(2)), (14b(1)), (14b(2))에 있어서의 복수의 메인드라이버 (19a(1)∼19a(m)), (19b(1)∼19b(m))의 출력노드에 나타나는 클럭신호의 변화도 동일하게 된다.

제 1 내지 제 4 클럭 드라이버 회로(14a(1)), (14a(2)), (14b(1)), (14b(2))에 있어서의 복수의 메인드라이버(19a(1)∼19a(m)), (19b(1)∼19b(m))의 출력노드는, 제 3, 제 6, 제 9 및 제 12 공통선(22a(1)), (22a(2)), (22b(1)), (22b(2))에 대하여 그 전체 길이에 걸쳐 소정간격을 갖고, 분산시켜 접속되므로, 제 3, 제 6, 제 9 및 제 12 공통선(22a(1)), (22a(2)), (22b(1)), (22b(2)) 각각에 나타나는 클럭신호의 변화는 제 3, 제 6, 제 9 및 제 12 공통선(22a(1)), (22a(2)), (22b(1)), (22b(2))의 전체 길이에 걸쳐 동일하게 된다.

결국, 클럭 입력 패드(12)에 입력되는 클럭신호의 변화는, 제 3, 제 6, 제 9 및 제 12 공통선(22a(1)), (22a(2)), (22b(1)), (22b(2))의 전체 길이에 걸쳐 거의 동일하게 나타난다. 환언하면, 클럭 입력 패드(12)에 입력되는 클럭신호의 제 3, 제 6, 제 9 및 제 12 공통선(22a(1)), (22a(2)), (22b(1)), (22b(2))에 도달하는 시간의 어긋남, 결국 클럭 스큐는 제 3, 제 6, 제 9 및 제 12 공통선(22a(1)), (22a(2)), (22b(1)), (22b(2))의 전체 길이에 걸쳐 거의 없다.

제 3, 제 6, 제 9 및 제 12 공통선(22a(1)), (22a(2)), (22b(1)), (22b(2))에 전달된 클럭신호는 제 1 클럭 신호 공급선(21a(1)∼21a(s)) 및 제 2 클럭 신호 공급선(21b(1)∼21b(s))을 통해 클럭신호를 필요로 하는 내부회로(제 2 매크로셀(20))의 클럭입력노드에 인가된다.

이 때, 제 1 클럭 신호 공급선(21a(1)∼21a(s))이 그 양단부에 의해 제 3 및 제 6 공통선(22a(1)), (22a(2))에 전기적으로 접속되어, 제 2 클럭 신호 공급선(21b(1)∼21b(s))이 제 9 및 제 12 공통선(22b(1)), (22b(2))과 전기적으로 접속되고, 또한, 제 1 클럭 신호 공급선(21a(1)∼21a(s))과 제 2 클럭 신호 공급선(21b(1)∼21b(s))이 그 교차부에서 전기적으로 접속되어 있으므로, 제 1 클럭 신호 공급선(21a(1)∼21a(s))과 제 2 클럭 신호 공급선(21b(1)∼21b(s))에 나타나는 클럭신호의 변화는 대단히 작다.

결국, 제 2 매크로셀(20) 전부에 대하여 클럭 스큐가 저감된다.

본 실시예11은, 이상에 서술한 바와 같이, 상기한 실시예1과 같이 효과(가)∼(다)를 가짐과 동시에, (파)제 1 클럭 신호 공급선(21a(1)∼21a(s))과 제 2 클럭 신호 공급선(21b(1)∼21 b(s))이 서로 그 교차부에서 접촉 구멍(76)을 통해 전기적으로 접속되어 있기 때문에, 클럭신호를 필요로 하는 내부회로가 되는 제 2 매크로셀(20) 전부에 대하여 한층 클럭 스큐가 저감된다.

또, 상기 실시예11에 있어서, 클럭입력 드라이버(11)의 입력노드가 클럭 입력선(13)을 통해 입력패드(12)에 접속하는 구성으로 하였지만, 클럭 입력 드라이버(11)의 입력노드와 입력패드(12)와의 사이에 PLL회로를 개재시켜 클럭 입력 드라이버(11)에 입력되는 클럭신호를 안정화한 것이라도 무방하다.

(실시예12)

도 36 및 도 37은 본 발명의 실시예12를 도시한 것으로, 상기한 실시예11에 대하여 하기의 점이 다를뿐, 그 외는 같은 것이다.

즉, 실시예11에서의 제 1 내지 제 6 공통선(16a(1), 18 a(1), 22a(1), 16a(2), 18a(2), 22a(2)), 복수의 제 2 클럭 신호 공급선(21b(1)∼21b(s)), 및 제 3 및 제 4 클럭 출력선(17b(1), 17b(2))을 상기 제 2 도전체층에 의해 형성하고, 제 7 내지 제 12 공통선(16b(1), 18b(1), 22b(1), 16b(2), 18b(2), 22b(2)), 복수의 제 1 클럭 신호 공급선(21a(1)∼21a(s)) 및 제 1 및 제 2 클럭 출력선(17a(1), 17a(2))을 제 1 도전체층에의해 형성하고 있는 데 반하여, 본 실시예12에 있어서는, 제 1 및 제 2 도전체층과는 다른 층인 제 3 및 제 4 도전체층을 더 마련하고, 제 1 내지 제 12 공통선(16a(l), 18a(1), 22a(l), 16a(2), 18a(2), 22a(2), 16b(1), 18b(1), 22b(1), 16b(2), 18b(2), 22b(2)) 및 복수의 제 1 및 제 2 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s))을 도37에 도시한 바와 같이, 상기 제 3 도전체층에 의해 형성하고, 제 1 내지 제 4 클럭 출력선(17a(1), 17a(2), 17b(1), 17b(2))을 상기제 4 도전체층에 의해 형성하고 있다.

제 3 도전체층은 제 2 도전체층상에 층간 절연막을 통해 형성된다. 제 4 도전체층은 제 3 도전체층상에 층간 절연막을 통해 형성된다. 제 3 도전체층과 제 4 도전체층과의 상하관계는 반대이더라도 무방하다. 제 3 및 제 4 도전체층은, 알루미늄금속층(알루미늄합금층을 포함한다)에 의해서 형성된다.

제 1 내지 제 3 공통선(16a(1), 18a(1), 22a(1))은 상기 실시예11와 마찬가지로 제 1 클럭 드라이버 회로(14a(1))의 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19 a(1)∼19 a(m))상에 위치하고, 전원선쌍을 구성하는 전원선(25)과 접지선(26)의 사이에 위치하는 제 1 방향에 따른 직선상에 배치된다.

제 4 내지 제 6 공통선(16a(2), 18a(2), 22a(2))은 상기실시예11과 같이 제 2 클럭 드라이버 회로(14a(2))의 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))상에 위치하고, 전원선쌍을 구성하는 전원선(25)과 접지선(26)의 사이에 위치하는 제 1 방향에 따른 직선상에 배치된다.

제 7 내지 제 9 공통선(16b(1), 18b(1), 22b(1))은 제 3 클럭 드라이버 회로(14b(1))의 복수의 프리드라이버(15b(1)∼15 b(n)) 및 복수의 메인드라이버(19b(1)∼19b(m))상, 결국, 상측드라이버용 매크로셀 배치 영역(9)의 바로 상부에 위치하는 제 2 방향에 따른 직선상에 배치된다.

제 10 내지 제 12 공통선(16b(2), 18b(2), 22b(2))은 제 4 클럭 드라이버 회로(14b(2))의 복수의 프리드라이버(15b(1)∼15b(n)) 및 복수의 메인드라이버(19b(1)∼19(m)상, 결국, 하측드라이버용 매크로셀 배치 영역(9)의 바로 상부에 위치하는 제 2 방향에 따른 직선상에 배치된다.

제 1 내지 제 3 공통선(16a(1), 18a(1), 22a(l))과 제 1 클럭 드라이버 회로(14a(1))의 복수의 프리드라이버(15a(1)∼15a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))의 전기적 접속은, 실시예11과 마찬가지로, 접촉 구멍(35∼38)을 통해 행하여진다.

제 4 내지 제 6 공통선(16a(2), 18a(2), 22a(2))와 제 2 클럭 드라이버 회로(14a(2))의 복수의 프리드라이버(15a(1)∼15 a(n)) 및 복수의 메인드라이버(19a(1)∼19a(m))의 전기적접속은, 실시예11과 마찬가지로 접촉 구멍(35∼38)을 통해 행하여진다.

제 7 내지 제 9 의 공통선(16b(1), 18b(1), 22b(1))과 제 3 클럭 드라이버 회로(14b(1))의 복수의 프리드라이버(15b(1)∼15 b(n)) 및 복수의 메인드라이버(19b(1)∼19b(m))의 전기적 접속은, 실시예5와 마찬가지로 접촉 구멍(48∼51)을 통해 행하여진다.

제 10 내지 제 12 공통선(16b(2), 18b(2), 22b(2))과 제 4 클럭 드라이버 회로(14b(2))의 복수의 프리드라이버(15b(1)∼15 b(n)) 및 복수의 메인드라이버(19b(1)∼19b(m))의 전기적접속은, 실시예5와 마찬가지로 접촉 구멍(48∼51)을 통해 행하여진다.

제 3 공통선(22a(1)), 제 6 공통선(22a(2)), 제 9 공통선(22b(1)), 제 12 공통선(22b(2)) 및 복수의 제 1 및 제 2 클럭 신호 공급선(21a(1)∼21a(s)) 및 (21b(1)∼21b(s))은, 도 37에 도시한 바와 같이, 제 3 도전체층에 의해 일체적으로 형성되어, 격자형상을 하고 있다.

제 1 내지 제 4 클럭 출력선(17a(1), 17a(2), 17b(1), 17b(2))은, 도 36에 도시한 바와 같이, 제 4 도전체층에 의해 일체적으로 형성되어, 십자형상을 하고 있다.

제 1 클럭 출력선(17a(1))은, 실시예11과 마찬가지로, 그 한쪽 단부에서 제 1 공통선(16a(1))의 중앙에 접촉 구멍(73)을 통해 전기적으로 접속된다.

제 2 클럭 출력선(17a(2))은, 실시예11과 마찬가지로, 그 한쪽 단부에서 제 4 공통선(16a(2))의 중앙에 접촉 구멍(73)을 통해 전기적으로 접속된다.

제 3 클럭 출력선(17b(1))은, 실시예11과 마찬가지로, 그 한쪽 단부에서 제 7 공통선(16b(1))의 중앙에 접촉 구멍(73)을 통해 전기적으로 접속된다.

제 4 클럭 출력선(17b(2))은, 실시예11과 마찬가지로, 그 한쪽 단부에서 제 10 공통선(16b(2))의 중앙에 접촉 구멍(73)을 통해 전기적으로 접속된다.

또한, 도 36 및 도 37에 있어서, 상기한 실시예를 도시한 도면에 부여한 부호와 동일부호는 동일 또는 상당부분을 나타낸다.

이와 같이 구성된 반도체 집적 회로 장치에 있어서도, 상기한 실시예11과 동일한 효과(가)∼(다)(파)를 갖는 외에, 상기한 실시예5와 동일한 효과(사)를 갖는다.

또한, 상기 실시예12에 있어서는, 제 1 공통선(16a(1)),제 2 공통선(18a(1)), 제 4 공통선(16a(2)) 및 제 5 공통선(18 a(2))을 제 3 도전체층에 의해 형성한 것을 나타냈는 데, 제 4 반도체층 혹은 제 2 도전체층에 의해 형성하더라도 무방하다.

또한, 제 7 공통선(16b(1)), 제 8 공통선(18b(1)), 제 10 공통선(16b(2)) 및 제 11 공통선(18b(2))을 제 3 도전체층에 의해 형성한 것을 나타냈지만, 제 4 도전체층에 의해 형성하더라도 무방하다.

또한, 제 1 내지 제 4 클럭 출력선(17a(1), 17a(2), 17b(1), 17b(2))을 제 4 도전체층에 의해 형성한 것을 나타내었는데, 실시예11과 마찬가지로, 제 1 및 제 2 클럭 출력선(17a(1), 17a(2))을 제 1 도전체층에 의해 형성하고, 제 3 및 제 4 클럭 출력선(17b(1), 17b(2))을 제 2 도전체층에 의해 형성하더라도 무방하다.

(실시예13)

도 38 내지 도 44는 본 발명의 실시예13을 도시한 것으로, 상기한 실시예1 내지 12에 대한 제조방법의 일례를 도시한 것이다. 또한, 기본적으로는 각 실시예와 함께 마찬가지로 제조되는 것이지만, 설명의 번잡함을 피하기 위해서, 실시예1에 기초한 제조방법을 중심으로 설명한다.

우선, 도 38에 도시한 바와 같이, 반도체 기판(1)의 셀영역(2)의 한 주면상에 제 1 방향(도면의 종방향)에 따라 배치되는 제 1 및 제 2 전극(4, 5)으로 이루어진 전극쌍이 제 1 방향과 직교하는 제 2 방향(도면의 횡방향)에 따라 복수개 배치되는 전극쌍의 그룹을 제 1 방향을 따라 복수개 배치하여 형성되고, 반도체 기판(1)의 셀영역의 주면에 각 전극쌍의 그룹의 제 1 전극(4)에 대응하여 제 2 방향을 따라 배치되는 복수의 N형 확산 영역(6) 및 각 전극쌍의 그룹의 제 2 전극(5)에 대응하여 제 2 방향을 따라 배치되는 복수의 P형 확산 영역(7)이 제 1 방향을 따라서 형성되고, 각 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 따라 기본셀(8)을 구성하고 있는 마스터 칩을 준비한다(이하, 단계(1)로 칭한다).

또한, 제 1 전극(4)과 그 양측에 위치하는 N형 확산 영역(6)에서 N형 MOS트랜지스터가 형성되고, 제 2 전극(5)과 그 양측에 위치하는 P형 확산 영역(7)에서 P형 MOS트랜지스터가 형성된다.

그리고, 이들 MOS트랜지스터는, 제 1 방향을 따라, N형, P형, P형, N형, N형, P형, P형, N형,·········N형, P형의 순으로 되도록 배열되어 있다.

다음으로, 상기한 바와 같이 구성된 마스터칩에 있어서, 도 39에 도시한 바와 같이, 1개의 전극쌍 그룹과 이 전극쌍 그룹에 대응한 N형 및 P형 확산 영역으로 이루어지는 매크로셀 배치 영역(9)을 복수개 설정함과 동시에, 서로 이웃하는 매크로셀 배치 영역(9)의 사이에 배선 영역(10)을 설정한다(이하, 단계2로 칭한다).

즉, 1열분량의 기본셀(8)을 1개의 매크로셀 배치 영역(9)으로 하고, 제 1 방향에 따른 원하는 위치에 매크로셀 배치 영역(9)을 설정한다. 서로 이웃하는 매크로셀 배치 영역(9)간의 배선 영역(10)은 1열분량 혹은 복수열분량의 기본셀(8)에 의해 구성된다.

도 40에 도시한 바와 같이, 전원전위가 인가되는 전원선(25)과, 이 전원선(25)에 인접하고 또한 평행하게 배치되어, 접지전위로 되는 접지선(26)으로 이루어지는 전원선쌍을, 상기 단계(1)에서 작성된 마스터칩에 있어서의 반도체 기판(1)의 셀영역(2)의 한 주면상에 제 1 방향을 따라 직선상에 배치하고, 또한 제 2 방향을 따라서 서로 소정간격으로 복수개 배치하기 위한 배치를 설정한다 (이하, 단계(3)으로 칭한다).

다음으로, 도 41에 도시한 바와 같이, 상기 단계2에서 설정된 복수의 매크로셀 배치 영역(9)의, 상기 단계(3)에서 설정된 복수의 전원선쌍과의 교차부를, 클럭 드라이버 회로(14)를 구성하기 위한 프리드라이버(15(1)∼15(n)) 또는 메인드라이버(19(1)∼19(m))중 어느 한쪽이 형성되는 영역(77)으로서 설정한다(이하, 단계(4)라고 칭한다). 영역(77) 이외의 매크로셀 배치 영역(9)에 있어서의 영역에는, 제 1 매크로셀(40) 및 제 2 매크로셀(20)이 원하는 배치에 기초하여 배치된다.

또한, 단계(3)와 단계(4)는 반대이더라도 무방하다.

다음으로, 클럭 드라이버 회로(14)의 배치를 설정한다. 요컨대, 실시예1에 도시하는 것에 있어서는, 제 2 방향으로 3분할된, 각각의 중앙부에서의 전원선쌍의 위치로 설정한다.

설정된 전원선쌍의 사이의 각각에, 도 42에 도시한 바와 같이, 제 1 공통선(16a, 16b, 16c), 제 2 공통선(18a, 18b, 18c) 및 제 3 공통선(22a, 22b, 22c)를 각각 평행하게 마스터칩에 있어서의 반도체 기판(1)의 셀영역(2)의 한 주면상에 배치하기위한 배치를 설정한다(이하, 단계(5)로 칭한다).

또한, 도 42에 도시한 바와 같이, 복수의 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s))을, 제 3 공통선(22a, 22b, 22c)과 직교하여 마스터칩에 있어서의 반도체 기판(1)의 셀영역(2)에 있어서의 배선 영역(10)의 한 주면상에 배치하기위한 배치를 설정한다(이하, 단계(6)으로 칭한다).

영역(77)으로부터 복수의 프리드라이버(15a(1)∼15a(n),15b(1)∼15b(n),15c(1)∼15c(n))를 형성하는 영역을 선택함과 동시에, 영역(77)으로부터 복수의 메인드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))를 형성하는 영역을 선택한다(이하, 단계(7)로 칭한다).

이렇게 해서, 제 1 내지 제 3 클럭 드라이버 회로(14a, 14b, 14c)를 구성하기 위한 복수의 프리드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n)) 및 복수의 메인드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m)와, 제 1 공통선(16 a, 16b, 16c), 제 2 공통선(18a, 18b, 18c) 및 제 3 공통선(22a, 22b, 22c)과, 복수의 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s))의 배치가 설정된다.

한편, 제 1 매크로셀(40) 및 제 2 매크로셀(20)의 배치가, 영역(77)이외의 매크로셀 배치 영역(9)에 있어서의 영역에 설정된다(이하, 단계(8)로 칭한다).

또한, 단계(5) 내지 단계(8)는, 상기한 단계순으로 한정되는 것은 아니고, 어떠한 순서라도 무방하다.

또한, 단계(4)을 생략하고, 단계(7)에 있어서, 복수의 프리드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))를 형성하는 영역을, 상기 단계(2)에서 설정된 복수의 매크로셀 배치 영역(9)의, 상기 단계(5)에서 설정된 전원선쌍과의 교차부로부터 선택함과 동시에, 복수의 메인드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))를 형성하는 영역을, 상기 단계(2)에서 설정된 복수의 매크로셀 배치 영역(9)의, 상기 단계(5)에서 설정된 전원선쌍과의 교차부로부터 선택하여 설정하도록 하더라도 무방하다.

이와 같이 설정된 것에 기초하여 마스크 패턴이 작성되고 마스터칩상에 배선이 형성된다.

결국, 실시예1에 도시한 것을 작성할 경우에는, 각 매크로셀 배치 영역(9)에 대응하여 마련되고, 제 2 방향에 따른 직선상에 배치되는 전원선(23) 및 접지선(24), 제 1 매크로셀(40)내의 배선, 제 2 매크로셀(20)내의 배선, 복수의 프리드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))내의 배선 및 복수의 메인드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m)내의 배선 및 제 1 매크로셀(40) 사이의 배선 및 제 1 매크로셀(40)과 제 2 매크로셀(20) 사이의 배선을, 마스터 칩의 전극쌍상에 형성되는 제 1 도전체층 또는 제 1 도전체층과는 다른 층인 제 2 도전체층의 적어도 한쪽의 도전체층에 의해 형성하고, 또한 각 매크로셀 배치 영역(9)에 대응하여 마련되고, 제 2 방향에 따른 직선상에 배치되는 전원선(23) 및 접지선(24) 및 복수의 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s))을, 제 1 도전체층에 의해 형성함과 동시에, 제 1 방향에 따른 직선상에 배치되는 전원선(25) 및 접지선(26) 및 제 1 공통선(16a, 16b, 16c), 제 2 공통선(18a, 18b, 18c) 및 제 3 공통선(22a, 22b, 22c)를 상기 제 2 도전체층에 의해 형성한다(이하, 단계(9)라고 칭한다).

이 때, 도 43에 도시한 바와 같이, 제 1 매크로셀(40) 및 제 2 매크로셀(20)의 전원노드 및 접지노드는 각각 대응하여 전원선(23) 및 접지선(24)에 접촉 구멍(78, 79)을 통해 전기적으로 접속된다.

복수의 프리드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n)) 및 복수의 프리드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))의 전원노드 및 접지노드는, 도 43에 도시한 바와 같이, 각각 대응하여 전원선(23) 및 접지선(24)에 접촉 구멍(27, 29, 31, 33)을 통해 전기적으로 접속된다.

전원선(23) 및 접지선(24)은, 도 43에 도시한 바와 같이, 각각 대응하여 전원선(25) 및 접지선(26)에 접촉 구멍(27, 30, 31, 34)을 통해 전기적으로 접속된다.

이렇게해서, 실시예1에 도시한 반도체 집적 회로 장치가 제조된다.

본 실시예13에 있어서는, 칩 전체의 회로배치, 특히, 제 1 매크로셀(40) 및 제 2 매크로셀(20)의 배치가 결정되기 전에, 단계(1) 내지 단계(4)(혹은 단계(1) 내지 단계(3))까지를 행하여 클럭 드라이버 회로의 배치를 결정할 수 있기 때문에, 칩 전체의 회로배치가 결정된 후, 조속히 마스터 칩에 클럭 드라이버 회로를 내장하는 효과를 갖는다.

또한, 상기의 실시예13에 있어서는, 실시예1에 대응하여 설명했으므로, 단계(9)에서 도시한 바와 같이, 제 1 공통선(16a, 16b, 16c), 제 2 공통선(18a, 18b, 18c) 및 제 3 공통선(22a, 22b, 22c) 및 복수의 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s))을 제 1 도전체층 또는 제 2 도전체층에 의해 형성하는 것으로서 도시하였다.

그러나, 실시예2에 도시한 것처럼, 제 1 도전체층 및 제 2 도전체층과는 다른 층인 제 3 도전체층 및 제 4 도전체층을 더 이용했을 경우에는, 상기한 단계(9)는 다음과 같이 된다.

결국, 전원선(23) 및 접지선(24), 제 1 매크로셀(40)내의 배선, 제 2 매크로셀(20)내의 배선, 복수의 프리드라이버(15a(1)∼15a(n), 15b(1)∼15b(n), 15c(1)∼15c(n))내의 배선 및 복수의 메인드라이버(19a(1)∼19a(m), 19b(1)∼19b(m), 19c(1)∼19c(m))내의 배선 및 제 1 매크로셀(40) 사이의 배선 및 제 1 매크로셀(40)과 제 2 매크로셀(20) 사이의 배선을, 마스터 칩의 전극쌍상에 형성되는 제 1 도전체층 또는 제 1 도전체층과는 다른 층인 제 2 도전체층의 적어도 한쪽의 도전체층에 의해 형성하고, 또한 전원선(23) 및 접지선(24)을 제 1 도전체층에 의해 형성함과 동시에, 전원선(25) 및 접지선(26)을 상기 제 2 도전체층에 의해 형성한다.

그 후, 복수의 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s)) 및 제 3 공통선(22a, 22b, 22c)를 제 3 의 도전체층에 의해 형성함과 동시에 제 1 공통선(16a, 16b, 16c), 제 2 공통선(18a, 18b, 18c)를 제 4 도전체층에 의해 형성하면 된다.

상기한 바와 같은 본 발명에 따르면, 드라이브능력이 높고, 클럭 스큐가 작은 클럭 드라이버 회로를 얻는다. 제 1 공통선(16)은 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17)을 통해 전기적으로 접속된다. 복수의 프리드라이버(15(1)∼15(n))는 입력노드 IN이 제 1 공통선(16)에, 출력노드 OUT가 제 2 공통선(18)에 전기적으로 접속된다. 복수의 메인드라이버(l9(1)∼19(m))은 입력노드 IN이 제 2 공통선(18)에, 출력노드 OUT가 제 3 공통선(22)에 전기적으로 접속된다. 제 3 공통선(22)은 복수의 클럭 신호 공급선(21(1)∼21(s))에 접속된다. 복수의 클럭 신호 공급선(21(1)∼2l(s))은 클럭신호를 필요로 하는 내부회로(제 2 매크로셀)(20)의 클럭입력노드에 전기적으로 접속된다.

Claims (3)

1. 반도체 기판의 하나의 주면에 형성되어, 상기 반도체 기판의 하나의 주면상에 형성된 클럭 입력 패드에 클럭 입력선을 통해 입력노드가 전기적으로 접속되는 클럭 입력 드라이버와,

   상기 반도체 기판의 하나의 주면에 서로 소정 간격을 갖고 형성되어, 상기 클럭 입력 드라이버의 출력노드에 전기적으로 접속되는 제 1 공통선에 입력노드가 전기적으로 접속됨과 동시에, 출력노드가 제 2 공통선에 전기적으로 접속되는 복수의 프리드라이버와,

   상기 반도체 기판의 하나의 주면에 서로 소정 간격을 갖고 형성되어, 입력노드가 상기 제 2 공통선에 전기적으로 접속됨과 동시에, 각각에 클럭신호를 필요로 하는 내부회로의 클럭입력노드가 전기적으로 접속되는 복수의 클럭 신호 공급선이 접속되는 제 3 공통선에 출력노드가 전기적으로 접속되는 복수의 메인드라이버를 포함하는 클럭 드라이버 회로.
2. 제 1 항에 있어서,

   상기 제 1 내지 제 3 공통선은, 상기 반도체 기판의 하나의 주면상에 제 1 방향을 따라 직선상으로 배치되고,

   상기 각 클럭 신호 공급선은, 상기 반도체 기판의 하나의 주면상에 상기 제 1 방향과 직교하는 제 2 방향을 따라 직선상에 배치됨과 동시에, 서로 평행하게 배치되며,

   상기 복수의 프리드라이버는, 제 1 방향을 따라 반도체 기판의 하나의 주면에 배치되고,

   상기 복수의 메인드라이버는, 제 1 방향을 따라 반도체 기판의 하나의 주면에 배치되어 있는 것을 특징으로 하는 클럭 드라이버 회로.
3. 제 2 항에 있어서,

   상기 복수의 프리드라이버 및 상기 복수의 메인드라이버는, 동일 직선상에 배치되어 있는 것을 특징으로 하는 클럭 드라이버 회로.