KR20010029998A - 반도체 집적 회로 - Google Patents

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Abstract

본 발명은 셀 피치를 단축하는 동시에 제2 배선층에서의 열 방향 셀간 배선을 가능하게 하여 집적도를 보다 향상시키는 것이다.
기본 셀은 N웰(10)내에 P형 영역(11~13)이 열 방향으로 배열되고, N웰(10)에 인접하는 P웰(20)내에 N형 영역(21~23)이 열 방향으로 배열되고, P형 영역 사이의 위쪽을 통과하고 또한 N형 영역 사이의 위쪽을 통과하는 게이트 라인(34A 및 35A)이 행 방향으로 형성되고, 그 양단측의 웰(10 및 20)내에 각각 웰 콘택트 영역(16C 및 26C)이 형성되고 또한 상기 양단에 게이트 콘택트 영역이 형성되어 있지 않다. 제1 배선층 위쪽의 제2 배선층에, 웰 콘택트 영역과 접속되는 전원 배선(VDD 및 VSS)이 열 방향으로 형성되어 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 기본 셀이 서로 직각인 제1 방향 및 제2 방향으로 배열된 마스터 슬라이스 방식이나 스탠다드 셀 방식의 반도체 집적 회로에 관한 것이다.
도14a는 종래의 기본 셀(BCX)의 패턴도이다. 게이트 라인에는 해칭이 실시되어 있다(다른 도면도 동일).
이 기본 셀(BCX)은 2점 쇄선으로 나타내는 N웰(10)내에 P형 확산 영역(11,12 및 13)이 열 방향으로 배열되고, P형 확산 영역(11 과 12) 사이의 위쪽 및 P형 확산 영역(12 와 13) 사이의 위쪽에 게이트 절연막, 예를 들면 게이트 산화막을 통하여 각각 게이트 라인(14 및 15)이 형성되어 있다. N웰(10)내에는 또한 P형 확산 영역(11~13)을 사이에 두도록 N+형 웰 콘택트 영역(16 및 17)이 더 형성되어 있다. N웰(10)에 인접하는, 2점 쇄선으로 나타내는 P웰(20)내에도 마찬가지로, N형　확산 영역(21,22 및 23)이 열 방향으로 배열되고, N형　확산 영역(21 과 22) 사이의 위쪽 및 N형　확산 영역(22 와 23) 사이의 위쪽에 각각 게이트 라인(24 및 25)이 형성되어 있다. P웰(20)내에는 또한 N형　확산 영역(21~23)을 사이에 두도록 P＋형 웰 콘택트 영역(26 및 27)이 더 형성되어 있다. 게이트라인(14,15,24 및 25)의 양단부에는 층간 콘택트를 통하여 다른 배선과 접속하기 위한 게이트 콘택트 영역이 형성되어 있다.
제1 배선층의 셀내 배선 및 제2 배선층의 전원 배선에 의해서, 1개의 기본 셀(BCX)에서 예를 들면 1개의 2 입력 NAND 게이트가 형성된다. N+형 웰 콘택트 영역(16 및 27)은 각각, 제1 배선층 위쪽의 제2 배선층에 형성된 제1 방향의 전원 라인(VDD) 및 접지 라인(VSS)에 접속된다. 도14a에서는 간단화를 위해서, VDD 및 VSS의 배선을 그 중심선(일점 쇄선)으로 나타내고 있다.
이러한 기본 셀(BCX)이 행 및 열로 배열되고, 예를 들면 마스터 슬라이스 방식의 게이트 어레이가 구성된다. 이 기본 셀(BCX)은 행 방향으로는 겹침이 없이 채워져 배치되지만, 도14b에 나타내는 바와 같이, 열 방향으로는 서로 이웃하는 웰 콘택트 영역이 서로 겹치도록 배치된다.
게이트 어레이 중의 셀 피치는 행 방향 및 열 방향에 대해서 각각 10G 및 4G이고, 여기에, G는 그리드 간격, 예를 들면 0.8㎛이다. 셀간 접속은 제2 배선층의 위쪽의 제3 배선층의 배선에 의해 행해진다. 계산기에 의한 자동 배선은 그리드를 따라 행해진다.
기본 셀(BCX)은 P형 확산 영역(11~13)을 사이에 두도록 N웰(10)내에 N+형 웰 컨택트 영역(16 및 17)이 형성되고, N형　확산 영역(21~23)을 사이에 두도록 P웰(20)내에 P＋형 웰 콘택트 영역(26 및 27)이 형성되어 있으므로, 셀 사이즈가 커져서 집적도가 낮아진다.
또, 웰 콘택트 영역(17 및 26)이 쓸모없이 된다.
셀간 배선은 주로 열 방향의 셀간에 대해서 행해지지만, 제2 배선층에 VDD 및 VSS의 전원 라인이 행 방향으로 형성되어 있으므로, 제2 배선층에서, 열 방향의 셀간 배선을 할 수 없다.
도15a는 종래의 다른 기본 셀(BCY)의 패턴도이다.
이 기본 셀(BCY)은 P형 확산 영역(11 과 12A) 사이의 위쪽 및 N형　확산 영역(21 과 22A) 사이의 위쪽을 통과하는 게이트 라인(34)이 연속되고, 마찬가지로, P형 확산 영역(12A 와 13) 사이의 위쪽 및 N형　확산 영역(22A 와 23) 사이의 위쪽을 통과하는 게이트 라인(35)이 연속되어 있다. 이 연속에 의해서, 게이트 어레이의 행 방향셀 피치는 도15b에 나타내는 바와 같이 (8G+G')로 되고, 도14b의 10G보다도 (2G-G')만큼 짧아진다. 예를 들면, G=0.8㎛시 G'=1.0㎛이고, 이 때 2G-G'=0.6㎛이다. 9G가 아니라 (8G+G')인 것은 행 방향으로 셀을 배치했을 때에, 디자인 룰상, 서로 이웃하는 게이트 콘택트 영역 사이를 확보할 필요가 있기 때문이다.
또, 도14a의 N+형 웰 콘택트 영역(16 및 17) 대신에, 게이트 라인(34 및 35)의 일단에 형성된 게이트 콘택트 영역(341 과 351) 사이의 아래쪽의 N웰(10)내에, N+형 웰 콘택트 영역(16A)이 형성되고, 마찬가지로 도14a의 P＋형 웰 콘택트 영역(26 및 27) 대신에, 게이트 라인(34 및35)의 타단에 형성된 게이트 콘택트 영역(342 과 352) 사이의 아래쪽의 P웰(20)내에, P＋형 웰 콘택트 영역(26A)이 형성되어 있다. 디자인 룰상, 게이트 콘택트 영역(341 및 351)과 N+형 웰 콘택트 영역(16A) 사이에 간격을 형성할 필요가 있으므로, 확산 영역(12A 및22A)의 열 방향폭은 다른 확산 영역의 열 방향폭보다도 넓게 할 필요가 있다. 이에 의해서, 게이트 어레이의 열 방향 셀 피치는 도15b에 나타내는 바와 같이 (2G+G')로 된다. 이 때문에, 집적도의 향상이 제한된다.
본 발명의 목적은 이러한 문제점을 감안하여, 집적도를 보다 향상시킬 수 있는 기본 셀을 구비한 반도체 집적 회로를 제공하는 것에 있다.
도1a는 본 발명의 제1 실시예에 관한 기본 셀의 패턴도, 도1b는 도1a의 변형예를 나타내는 패턴도, 도1c는 도1b의 기본 셀을 사용하여 형성된 2 입력 NAND 게이트의 패턴도.
도2는 도1c의 패턴에 대응하여 기재된 2 입력 NAND 게이트의 회로도.
도3은 도1b의 기본 셀을, 서로 이웃하는 웰 콘택트 영역을 서로 중첩시켜 2행 2열로 형성한 어레이를 나타내는 패턴도.
도4a는 본 발명의 제2 실시예에 관한 기본 셀의 패턴도, 도4b는 도4a의 기본 셀과 그 상하 반전(反轉) 패턴을 열 방향으로 서로 이웃시켜 배치한 2행 1열의 어레이를 나타내는 패턴도.
도5는 도4b의 패턴에 대해서, 제1 배선층에 배선을 형성하고, 또한 층간 콘택트를 더 형성하여 구성된 2 입력 NAND 게이트를 나타내는 패턴도.
도6은 도4b의 패턴을 2행 2열로 형성한 어레이를 나타내는 패턴도.
도7은 도4a의 기본 셀의 변형예를 나타내는 패턴도.
도8은 도7의 기본 셀과 이것을 상하 반전시킨 패턴을 열 방향으로 서로 이웃시킨 것을 열 방향으로 반복하여 배치하고, 이 열의 패턴을 좌우 반전시킨 것을 이 열에 인접해서 배치한 어레이를 나타내는 패턴도.
도9a는 본 발명의 제3 실시예에 관한 기본 셀의 패턴도, 도9b는 도9a의 기본 셀과 그 상하 반전 패턴을 열 방향으로 서로 이웃시켜 배치한 2행 1열의 어레이를 나타내는 패턴도.
도10은 도9b의 패턴에 대해서, 제1 배선층에 배선을 형성하고, 또한 층간 콘택트를 더 형성하여 구성된 2 입력 NAND 게이트를 나타내는 패턴도.
도11은 도9b의 패턴을 2행 2열로 형성한 어레이를 나타내는 패턴도.
도12는 도9a의 기본 셀의 변형예를 나타내는 패턴도.
도13은 도12의 기본 셀과 이것을 상하 반전시킨 패턴을 열 방향으로 서로 이웃시킨 것을 열 방향으로 반복하여 배치하고, 이 열의 패턴을 좌우 반전시킨 것을 이 열에 인접해서 배치한 어레이를 나타내는 패턴도.
도14a는 종래의 기본 셀의 패턴도, 도14b는 도14a의 기본 셀을 열 방향으로 일부서로 중첩시켜 배치한 2행 1열의 어레이를 나타내는 패턴도.
도15a는 종래의 다른 기본 셀의 패턴도, 도15b는 도15a의 기본 셀을 열 방향으로 서로 이웃시켜 배치한 2행 1열의 어레이를 나타내는 패턴도.
부호의 설명
BCX, BCY, BC0~BC5 기본 셀　
VDD 전원 라인
VSS 접지 라인
10 N웰
11~13, 12A P형 확산 영역
14, 24, 15, 25, 34, 34A, 34B, 35, 35A, 35B 게이트 라인
340~342, 350~352 게이트 컨택트 영역
16, 16A~16G N+형 웰 컨택트 영역
20　P웰　
21~23, 22A　N형　확산 영역
26, 26A~26H　P＋형　웰　컨택트 영역
C1~C8, C71, C72　　층간　컨택트
L1~L4　　제1 배선층의 배선
청구항1에서는 기본 셀이 서로 직각인 제1 방향 및 제2 방향으로 배열된 반도체집적회로에 있어서,
상기 기본 셀은 N웰내에 복수의 P형 영역이 상기 제2 방향으로 배열되고, 상기 N웰과 상기 제1 방향으로 인접하는 P웰내에 복수의 N형 영역이 상기 제2 방향으로 배열되고, 상기 복수의 P형 영역 사이의 위쪽을 통과하고 또한 상기 복수의 N형 영역 사이의 위쪽을 통과하는 게이트 라인이 상기 제1 방향으로 형성되고, 상기 게이트 라인의 일단측의 상기 N웰내 및 타단측의 상기 P웰내에 각각 N웰 콘택트 영역 및 P웰 콘택트 영역이 형성되는 동시에 상기 일단 및 상기 타단에 게이트 콘택트 영역이 형성되어 있지 않고,
제1 배선층에 셀내 배선이 형성되고,
상기 제1 배선층 위쪽의 제2 배선층에, 상기 N웰 콘택트 영역과 접속되는 전원 배선 및 상기 P웰 콘택트 영역과 접속되는 전원 배선이 상기 제2 방향으로 형성되어 있다.
이 반도체 집적 회로에 의하면, 복수의 P형 영역 및 N형 영역의 상기 제2 방향폭을 서로 동일하게 할 수 있으므로, 셀 피치를 종래보다도 단축하여 고집적화할 수 있다.
또, 전원 배선이 상기 제2 방향이므로, 제2 배선층을 사용하여 상기 제2 방향의 셀간 배선을 형성할 수 있어, 자동 배선에서 결선율이 향상된다. 이에 의하여, 더욱 고집적화가 가능해진다.
청구항2에서는 기본 셀이 서로 직각인 제1 방향 및 제2 방향으로 배열된 반도체 집적 회로에 있어서,
상기 기본 셀은 N웰내에 복수의 P형 영역이 상기 제2 방향으로 배열되고, 상기 N웰과 상기 제1 방향으로 인접하는 P웰내에 복수의 N형 영역이 상기 제2 방향으로 배열되고, 상기 복수의 P형 영역 사이의 위쪽을 통과하고 또한 상기 복수의 N형 영역 사이의 위쪽을 통과하는 게이트 라인이 상기 제1 방향으로 형성되고, 상기 게이트 라인의 하나의 일단측의 상기 N웰내 및 타단측의 상기 P웰내에 각각 N웰 콘택트 영역 및 P웰 콘택트 영역이 형성되는 동시에 상기 일단 및 상기 타단에 게이트 콘택트 영역이 형성되어 있지 않고, 상기 게이트 라인의 다른 하나의 일단 및 타단에 각각 게이트 콘택트 영역이 형성되고,
제1 배선층에 셀내 배선이 형성되고,
상기 제1 배선층 위쪽의 제2 배선층에, 상기 N웰 콘택트 영역과 접속되는 전원 배선 및 상기 P웰 콘택트 영역과 접속되는 전원 배선이 상기 제2 방향으로 형성되어 있다.
이 반도체 집적 회로에 의하면, 복수의 P형 영역 및 N형 영역의 상기 제2 방향폭을 서로 동일하게 할 수 있으므로, 셀 피치를 종래보다도 단축하여 고집적화할 수 있다.
또, 전원 배선이 상기 제2 방향이므로, 제2 배선층을 사용하여 상기 제2 방향의 셀간 배선을 형성할 수 있어, 자동 배선에서 결선율이 향상된다. 이에 의하여, 더욱 고집적화가 가능해진다.
청구항3에서는 기본 셀이 서로 직각인 제1 방향 및 제2 방향으로 배열된 반도체 집적 회로에 있어서,
상기 기본 셀은 N웰내에 복수의 P형 영역이 상기 제2 방향으로 배열되고, 상기 N웰과 상기 제1 방향으로 인접하는 P웰내에 복수의 N형 영역이 상기 제2 방향으로 배열되고, 상기 복수의 P형 영역 사이의 위쪽을 통과하고 또한 상기 복수의 N형 영역 사이의 위쪽을 통과하는 게이트 라인이 상기 제1 방향으로 형성되고, 상기 게이트 라인의 하나의 일단측의 상기 N웰내 및 타단에 각각 N웰 콘택트 영역 및 게이트 콘택트 영역이 형성되고, 상기 게이트 라인의 다른 하나의 일단측의 상기 P웰내 및 타단에 각각 P웰 콘택트 영역 및 게이트 콘택트 영역이 형성되고,
제1 배선층에 셀내 배선이 형성되고,
상기 제1 배선층 위쪽의 제2 배선층에, 상기 N웰 콘택트 영역과 접속되는 전원 배선 및 상기 P웰 콘택트 영역과 접속되는 전원 배선이 상기 제2 방향으로 형성되어 있다.
이 반도체 집적 회로에 의하면, 복수의 P형 영역 및 N형 영역의 상기 제2 방향폭을 서로 동일하게 할 수 있으므로, 셀 피치를 종래보다도 단축하여 고집적화할 수 있다.
또, 전원 배선이 상기 제2 방향이므로, 제2 배선층을 사용하여 상기 제2 방향의 셀간 배선을 형성할 수 있어, 자동 배선에서 결선율이 향상된다. 이에 의하여, 더욱 고집적화가 가능해진다.
청구항4의 반도체 집적 회로에서는 청구항2 또는 3에 있어서,
상기 제2 방향으로 서로 이웃하는 상기 기본 셀의 패턴이 상기 기본 셀간의 제1 방향 라인에 대하여 대칭이고, 상기 P웰 콘택트 영역이 상기 제2 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되고, 상기 N웰 콘택트 영역이 상기 제2 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되어 있다.
이 반도체 집적 회로에 의하면, 기본 셀간의 제1 방향 라인에 관한 대칭성에 의하여 웰 콘택트 영역이 제2 방향으로 서로 이웃하는 기본 셀에 걸쳐 연속하므로, 전원 배선과 웰 콘택트 영역 사이를 접속하는 층간 콘택트의 수를 적게하여, 다른 층간 콘택트를 형성할 수 있다.
청구항5의 반도체 집적 회로에서는 청구항1 내지 4중 어느 하나에 있어서,
상기 제1 방향으로 서로 이웃하는 상기 기본 셀의 패턴이 상기 기본 셀간의 제2 방향 라인에 대하여 대칭이고, 상기 P웰 콘택트 영역이 상기 제1 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되고, 상기 N웰 콘택트 영역이 상기 제1 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되어 있다.
이 반도체 집적 회로에 의하면, 기본 셀간의 제2 방향 라인에 관한 대칭성에 의해서 웰 콘택트 영역이 서로 이웃하는 열에서 연속하므로, 이 웰 콘택트 영역의 위쪽의 전원 배선의 폭을, 상기 대칭성이 없는 경우의 그것의 2배보다 넓게 할 수 있어, 이에 의하여 전원 배선의 허용 전류가 증가하여, 전원 전위가 보다 안정된다.
본 발명의 다른 목적, 구성 및 효과는 이하의 설명으로부터 분명해진다.
실시예
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제1 실시예
도1a는 본 발명의 제1 실시예에 관한 기본 셀(BC0)의 패턴도이다.
이 기본 셀(BC0)은 2점 쇄선으로 나타내는 N웰(10)내에 P형 확산 영역(11~13)이 열 방향으로 배열되고, N웰(10)에 인접하는, 2점 쇄선으로 나타내는 P웰(20)내에 N형　확산 영역(21~23)이 열 방향으로 배열되어 있다. 게이트 라인(34A)은 P형 확산 영역(11 과 12) 사이의 위쪽 및 N형　확산 영역(21 과 22) 사이의 위쪽을 통과하고, 게이트 라인(35A)은 P형 확산 영역(12 와 13) 사이의 위쪽 및 N형　확산 영역(22 와 23) 사이의 위쪽을 통과하고 있다.
게이트 라인(34A 및35A)의 중간부에는 각각 게이트 콘택트 영역(340 및350)이 형성되어 있다. 게이트 콘택트 영역(340)은 P형 확산 영역(11)과 N형　확산 영역(21) 사이의 위쪽에 위치하고, 게이트 콘택트 영역(350)은 P형 확산 영역(13)과 N형　확산 영역(23) 사이의 위쪽에 위치하고 있다. 게이트 라인(34A 및 35A)의 일단측의 N웰(10)내에는 N+형 웰 콘택트 영역(16B)이 형성되고, 게이트 라인(34A 및35A)의 타단측의 P웰(20)내에는 P＋형 웰 콘택트 영역(26B)이 형성되어 있다. 게이트 라인(34A 및 35A)의 양단부에는 게이트 콘택트 영역이 형성되어 있지 않다. 이에 의하여, 확산 영역(12 및 22)의 열 방향폭을, 도15a중의 확산 영역(12 및 22)의 그것보다도 좁게 할 수 있다. 즉, 확산 영역(12 및22)의 열 방향폭은 다른 확산 영역의 그것와 동일하게 되어 있다.
제1 배선층 위쪽의 제2 배선층에는 N+형 웰 콘택트 영역(16B) 및 P＋형 웰 콘택트 영역(26B)의 위쪽으로 또한 열 방향으로 각각 전원 라인(VDD) 및 접지 라인(VSS)이 형성되어 있다. 도1에서는 간단화를 위해서 VDD 및 VSS의 전원 라인을 그 중심선(일점 쇄선)으로 나타내고 있다(다른 도면도 동일).
벌크와 제1 배선층 사이 및 배선층간에는 절연막, 예를 들면 산화막이 배치되어 있다.
도1b에 나타내는 기본 셀(BC1)은 도1a의 변형예이고, N+형 웰 콘택트 영역(16C) 및 P＋형 웰 콘택트 영역(26C)이 각각 N웰(10) 및 P웰(20)내에 열 방향으로 형성되고, 이들 길이는 셀 프레임의 열 방향 길이와 동일하다. 기타는 도1a의 기본 셀(BC0)과 동일하다.
도1c에서는 도1b의 기본 셀(BC1)과 동일한 셀의 제1 배선층에 배선(L1, L2 및 L3)이 형성되고, 또한 ×표를 붙인 층간 콘택트(C1~C7)가 형성되어, 2 입력 NAND 게이트가 구성되어 있다. 층간 콘택트(C1)는 P형 확산 영역(11)과 배선(L1) 사이를 접속하기 위한 것이고, 층간 콘택트(C2)는 N+형 웰 콘택트 영역(16C)과 배선(L1) 사이 및 배선(L1)과 그 위쪽의 전원 라인(VDD) 사이를 접속하기 위한 것이고, 층간 콘택트(C3)는 P형 확산 영역(13)과 배선(L1) 사이를 접속하기 위한 것이다. 층간 콘택트(C4)는 P형 확산 영역(12)과 배선(L2) 사이를 접속하기 위한 것이고, 층간 콘택트(C5)는 N형　확산 영역(21)과 배선(L2) 사이를 접속하기 위한 것이다. 층간 콘택트(C6)는 N형　확산 영역(23)과 배선(L3) 사이를 접속하기 위한 것이고, 층간 콘택트(C7)는 P＋형 웰 콘택트 영역(26C)과 배선(L3) 사이 및 배선(L3)와 그 위쪽의 접지 라인(VSS) 사이를 접속하기 위한 것이다.
전원 라인(VDD)이 P형 확산 영역(11~13)에 가깝고, 접지 라인(VSS)이 N형　확산 영역(21~23)에 가깝기 때문에, 이들 사이의 배선(L1 및 L3)이 짧게 되고, 기타의 셀내 배선(L2)의 자유도가 증가하고 있다.
도2는 도1c의 패턴에 대응하여 기재된 2 입력 NAND 게이트의 회로도이다.
PMOS 트랜지스터(Q1)는 P형 확산 영역(11 및 12)과 이들 사이의 위쪽의 게이트 라인(34A)을 갖고, PMOS 트랜지스터(Q2)는 P형 확산 영역(12 및 13)과 이들 위쪽의 게이트 라인(35A)을 갖고, NMOS 트랜지스터(Q3)는 N형　확산 영역(21 및22)과 이들 위쪽의 게이트 라인(34A)을 갖고, NMOS 트랜지스터(Q4)는 N형　확산 영역(22 및23)과 이들 사이의 위쪽의 게이트 라인(35A)을 갖는다. 도2 중의 S 및 D는 트랜지스터의 소스 및 드레인을 나타내고 있다. 게이트 콘택트 영역(340 및 350)에 각각 입력(1) 및 입력(2)이 공급되어, 층간 콘택트(C5)로부터 출력이 나온다.
도3은 도1b의 기본 셀(BC1)을, 서로 이웃하는 P＋형 웰 콘택트 영역(26C)을 서로 중첩시켜 2행 2열로 형성한 어레이를 나타낸다. 더욱 큰 어레이를 갖는 마스터 슬라이스 반도체 집적 회로에서는 서로 이웃하는 N+형 웰 콘택트 영역도 서로 중첩된다.
이 중첩에 의해서, 셀의 행 방향 및 열 방향의 피치는 각각 8G 및 3G로 되어, 도15b의 (8G+G') 및 (2G+G')보다도 짧기 때문에, 고집적화가 가능하다. 예를 들면 G'=1.2G의 경우, 본 실시예와 종래의 셀 면적비가 (8/9.2)·(3/3.2)=0.82로 되어, 게이트 어레이의 칩상 면적이 종래보다도 약 18% 감소한다.
또, 전원 라인이 열 방향이므로, 제2 배선층을 사용하여 열 방향의 셀간 배선을 형성할 수 있어, 자동 배선에서 결선율이 향상된다. 이에 의하여, 더욱 고집적화가 가능해진다.
제2 실시예
도4a는 본 발명의 제2 실시예에 관한 기본 셀(BC2)의 패턴도이다.
이 기본 셀(BC2)은 도15a의 기본 셀(BCY)의 게이트 라인(35)의 게이트 콘택트 영역(351 및 352)을 삭제한 것을 게이트 라인(35A)으로 하고, 이들 삭제 영역의 아래쪽의 N웰(10) 및 P웰(20)내에 각각 N+형 웰 콘택트 영역(16B) 및 P＋형 웰 콘택트 영역(26B)을 형성한 것이다. 이에 의하여, 확산 영역(12)의 열 방향폭을 확산 영역(11 및 13)의 그것과 동일하게 할 수 있고, 확산 영역(22)에 대해서도 마찬가지이므로, 기본 셀(BCY)보다도 면적이 저감되어 집적도가 향상된다. 예를 들면 G'=1.2G의 경우, 본 실시예와 종래의 셀 면적비가 3/3.2=0.94로 되어, 게이트 어레이의 칩상 면적이 종래보다도 약 6% 감소한다.
또, N+형 웰 콘택트 영역(16B) 및 P＋형 웰 콘택트 영역(26B)의 위쪽의 제2 배선층에 형성된 전원 라인(VDD) 및 접지 라인(VSS)이 열 방향이므로, 상기 제1 실시예에서 기술한 셀내 배선의 자유도 향상 및 셀간 배선의 결선율 향상의 효과가 얻어진다.
도4b는 도4a의 기본 셀(BC2)과 그 상하 반전 패턴을 열 방향으로 서로 이웃시켜 배치한 2행 1열의 어레이를 나타낸다. 이 반전에 의해서, 서로 이웃하는 웰 콘택트가 연속되므로, 전원 라인과 웰 콘택트 사이를 접속하는 층간 콘택트의 수를 적게 하여, 이 영역에 다른 층간 콘택트를 형성할 수 있다.
도5는 도4b의 패턴에 대해서, 도1c와 마찬가지로, 제1 배선층에 배선(L1~L4)을 형성하고, 또한 층간 콘택트(C1~C6, C71, C72 및 C8)를 더 형성하여 구성된 2 입력 NAND 게이트의 패턴도이다.
층간 콘택트(C71)는 배선(L3 및 L4)과 아래쪽의 P＋형 웰 콘택트 영역(26C) 사이를 접속하기 위한 것이고, 층간 콘택트(C72)는 배선(L4)과 위쪽의 접지 라인(VSS) 사이를 접속하기 위한 것이다. 층간 콘택트(C8)는 전원 라인(VDD)과 N+형 웰 콘택트 영역(16C) 사이를 접속하기 위한 것이다.
도6은 도4b의 패턴을 2행 2열로 형성한 어레이를 나타낸다.
도7은 도4a의 기본 셀(BC2)의 변형예를 기본 셀(BC3)로서 나타내는 패턴도이다.
이 기본 셀(BC3)은 N+형 웰 콘택트 영역(16D) 및 P＋형 웰 콘택트 영역(26D)이 모두 행방향 외측을 향해 셀 프레임까지 뻗어 있다. 기타 점은 기본 셀(BC2)과 동일하다.
도8은 도7의 기본 셀(BC3)과, 이것을 상하 반전시킨 패턴을 열 방향으로 서로 이웃시킨 것을 열 방향으로 반복하여 배치하고, 이 열의 패턴을 좌우 반전시킨 것을 이 열에 인접해서 배치한 어레이를 나타낸다.
이 어레이는 도7의 P＋형 웰 콘택트 영역(26D)의 4배의 패턴(26E)을 갖는다.
또, 접지 라인(VSS)의 패턴은 이 4배의 패턴에 대응하여 제2 배선층에 형성되어 있고, 그 폭이 도6의 그것의 2배보다 크기 때문에, 접지 라인(VSS)의 허용 전류가 증가하여, 전원 전위가 보다 안정된다. 이 점은 도8보다 큰 어레이를 갖는 마스터 슬라이스 반도체 집적 회로중의 전원 라인(VDD)에 대해서도 마찬가지이다.
제3 실시예
도9a는 본 발명의 제3 실시예에 관한 기본 셀(BC4)의 패턴도이다.
이 기본 셀(BC4)은 도15a의 기본 셀(BCY)의 게이트 라인(35)의 게이트 콘택트 영역(351) 및 게이트 라인(34)의 게이트 콘택트 영역(342)을 삭제한 것을 각각 게이트 라인(35B 및 34B)으로 하고, 이들 아래쪽의 N웰(10) 및 P웰(20)내에 각각 N+형 웰 콘택트 영역(16F) 및 P＋형 웰 콘택트 영역(26F)을 형성한 것이다. 이에 의하여, 확산 영역(12)의 열 방향폭을 확산 영역(11 및13)의 그것과 동일하게 할 수 있고, 확산 영역(22)에 대해서도 마찬가지이므로, 기본 셀(BCY)보다도 면적이 저감되어 집적도가 향상된다.
또, N+형 웰 콘택트 영역(16F) 및 P＋형 웰 콘택트 영역(26F)의 위쪽의 제2 배선층에 형성된 전원 라인(VDD) 및 접지 라인(VSS)이 열 방향이므로, 상기 제1 실시예에서 기술한 셀내 배선의 자유도 향상 및 셀간 배선의 결선율 향상의 효과가 얻어진다.
도9b는 도9a의 기본 셀(BC4)과 그 상하 반전 패턴을 열 방향으로 서로 이웃시켜 배치한 2행 1열의 어레이를 나타낸다. 이 반전에 의해서, 서로 이웃하는 웰 콘택트가 연속되므로, 전원 라인(VDD)과 N+형 웰 콘택트 영역(16C) 사이를 접속하는 층간 콘택트의 수를 적게하여, 다른 층간 콘택트를 형성할 수 있다. 이 점은 도9b보다 큰 어레이를 갖는 마스터 슬라이스 반도체 집적 회로중의 P＋형 웰 콘택트 영역에 대해서도 동일하다.
도10은 도9b의 패턴에 대해서, 도1c와 마찬가지로, 제1 배선층에 배선(L1~L4)을 형성하고, 또한 층간 콘택트(C1~C6, C72, C7 및 C8)를 더 형성하여 구성된 2입력 NAND 게이트의 패턴도이다.
층간 콘택트(C72)는 배선(L3)과 위쪽의 접지 라인(VSS) 사이를 접속하기 위한 것이고, 층간 콘택트(C7)는 접지 라인(VSS)과 아래쪽의 P＋형 웰 콘택트영역(26F) 사이를 접속하기 위한 것이다. 층간 콘택트(C8)는 전원 라인(VDD)과 아래쪽의 N+형 웰 콘택트 영역(16C) 사이를 접속하기 위한 것이다.
도11은 도9b의 패턴을 2행 2열로 형성한 어레이를 나타낸다.
도12는 도9a의 기본 셀(BC4)의 변형예를, 기본 셀(BC5)로서 나타내는 패턴도이다.
이 기본 셀(BC5)는 N+형 웰 콘택트 영역(16G) 및 P＋형 웰 콘택트 영역(26G)이 모두 제1 방향 외측을 향해 셀 프레임까지 뻗어 있다. 기타 점은 기본 셀(BC4)과 동일하다.
도13은 도12의 기본 셀(BC5)과 이것을 상하 반전시킨 패턴을 열 방향으로 서로 이웃시킨 것을 열 방향으로 반복하여 배치하고, 이 열의 패턴을 좌우 반전시킨 것을 이 열에 인접해서 배치한 어레이를 나타낸다.
이 어레이는 도12의 P+형 웰 콘택트 영역(26G)의 4배의 패턴(26H)을 갖는다. 또, 접지 라인(VSS)의 패턴은 이 4배의 패턴에 대응하여 제2 배선층에 형성되어 있고, 그 폭이 도11의 그것의 2배보다 크기 때문에, 접지 라인(VSS)의 허용 전류가 증가하여, 전원 전위가 보다 안정된다. 이 점은 도13보다 큰 어레이를 갖는 마스터 슬라이스 반도체 집적 회로중의 전원 라인(VDD)에 대해서도 마찬가지이다.
또한, 본 발명에는 이외에도 각종 변형예가 포함된다. 예를 들면 엠베디드 어레이(embeded array)도 게이트 어레이를 가지므로 본 발명에 포함된다. 또, 스탠다드 셀 방식의 반도체 집적 회로도 본 발명에 포함된다.
상기와 같이, 본 발명에 의하면 셀 피치를 단축하는 동시에 제2 배선층에서의 열 방향 셀간 배선을 가능하게 하여 집적도를 보다 향상시킬 수 있다.

Claims (5)

  1. 기본 셀이 서로 직각인 제1 방향 및 제2 방향으로 배열된 반도체 집적 회로에 있어서,
    상기 기본 셀은 N웰내에 복수의 P형 영역이 상기 제2 방향으로 배열되고, 상기 N웰과 상기 제1 방향으로 인접하는 P웰내에 복수의 N형 영역이 상기 제2 방향으로 배열되고, 상기 복수의 P형 영역 사이의 위쪽을 통과하고 또한 상기 복수의 N형 영역 사이의 위쪽을 통과하는 게이트 라인이 상기 제1 방향으로 형성되고, 상기 게이트 라인의 일단측의 상기 N웰내 및 타단측의 상기 P웰내에 각각 N웰 콘택트 영역 및 P웰 콘택트 영역이 형성되고 또한 상기 일단 및 상기 타단에 게이트 콘택트 영역이 형성되어 있지 않고,
    제1 배선층에 셀내 배선이 형성되고,
    상기 제1 배선층 위쪽의 제2 배선층에, 상기 N웰 콘택트 영역과 접속되는 전원 배선 및 상기 P웰 콘택트 영역과 접속되는 전원 배선이 상기 제2 방향으로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  2. 기본 셀이 서로 직각인 제1 방향 및 제2 방향으로 배열된 반도체 집적 회로에 있어서,
    상기 기본 셀은 N웰내에 복수의 P형 영역이 상기 제2 방향으로 배열되고, 상기 N웰과 상기 제1 방향으로 인접하는 P웰내에 복수의 N형 영역이 상기 제2 방향으로 배열되고, 상기 복수의 P형 영역 사이의 위쪽을 통과하고 또한 상기 복수의 N형 영역 사이의 위쪽을 통과하는 게이트 라인이 상기 제1 방향으로 형성되고, 상기 게이트 라인의 하나의 일단측의 상기 N웰내 및 타단측의 상기 P웰내에 각각 N웰 콘택트 영역 및 P웰 콘택트 영역이 형성되고 또한 상기 일단 및 상기 타단에 게이트 콘택트 영역이 형성되어 있지 않고, 상기 게이트 라인의 다른 하나의 일단 및 타단에 각각 게이트 콘택트 영역이 형성되고,
    제1 배선층에 셀내 배선이 형성되고,
    상기 제1 배선층 위쪽의 제2 배선층에, 상기 N웰 콘택트 영역과 접속되는 전원 배선 및 상기 P웰 콘택트 영역과 접속되는 전원 배선이 상기 제2 방향으로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  3. 기본 셀이 서로 직각인 제1 방향 및 제2 방향으로 배열된 반도체 집적 회로에 있어서,
    상기 기본 셀은 N웰내에 복수의 P형 영역이 상기 제2 방향으로 배열되고, 상기 N웰과 상기 제1 방향으로 인접하는 P웰내에 복수의 N형 영역이 상기 제2 방향으로 배열되고, 상기 복수의 P형 영역 사이의 위쪽을 통과하고 또한 상기 복수의 N형 영역 사이의 위쪽을 통과하는 게이트 라인이 상기 제1 방향으로 형성되고, 상기 게이트 라인의 하나의 일단측의 상기 N웰내 및 타단에 각각 N웰 콘택트 영역 및 게이트 콘택트 영역이 형성되고, 상기 게이트 라인의 다른 하나의 일단측의 상기 P웰내 및 타단에 각각 P웰 콘택트 영역 및 게이트 콘택트 영역이 형성되고,
    제1 배선층에 셀내 배선이 형성되고,
    상기 제1 배선층 위쪽의 제2 배선층에, 상기 N웰 콘택트 영역과 접속되는 전원 배선 및 상기 P웰 콘택트 영역과 접속되는 전원 배선이 상기 제2 방향으로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 방향으로 서로 이웃하는 상기 기본 셀의 패턴이 상기 기본 셀간의 제1 방향 라인에 대하여 대칭이고, 상기 P웰 콘택트 영역이 상기 제2 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되고, 상기 N웰 콘택트 영역이 상기 제2 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항 내지 제4항 중 어느 한항에 있어서,
    상기 제1 방향으로 서로 이웃하는 상기 기본 셀의 패턴이 상기 기본 셀간의 제2 방향 라인에 대하여 대칭이고, 상기 P웰 콘택트 영역이 상기 제1 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되고, 상기 N웰 콘택트 영역이 상기 제1 방향으로 서로 이웃하는 상기 기본 셀에 걸쳐서 연속되어 있는 것을 특징으로 하는 반도체 집적 회로.
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