JPH1154632A - メモリセルのレイアウトパターン - Google Patents
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- JPH1154632A JPH1154632A JP9208169A JP20816997A JPH1154632A JP H1154632 A JPH1154632 A JP H1154632A JP 9208169 A JP9208169 A JP 9208169A JP 20816997 A JP20816997 A JP 20816997A JP H1154632 A JPH1154632 A JP H1154632A
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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Abstract
(57)【要約】
【課題】 メモリセルの縦方向(行方向)の長さと横方
向(列方向)の長さとの比(縦/横)が大きい。 【解決手段】 NMOSトランジスタとPMOSトラン
ジスタとを一組として構成されるベーシックセルを、行
方向に1個、列方向に16個配置することにより構成す
る。
向(列方向)の長さとの比(縦/横)が大きい。 【解決手段】 NMOSトランジスタとPMOSトラン
ジスタとを一組として構成されるベーシックセルを、行
方向に1個、列方向に16個配置することにより構成す
る。
Description
【0001】
【発明の属する技術分野】この発明は、メモリセルのレ
イアウトパターンに関するものである。
イアウトパターンに関するものである。
【0002】
従来例1.図8は図1及び図2に示すメモリセル回路を
実現するための、従来のメモリセルのレイアウトパター
ンである。図8において、n1は第1のNMOSトラン
ジスタ、n2は第2のNMOSトランジスタ、n3は第
3のNMOSトランジスタ、n4は第4のNMOSトラ
ンジスタ、n5は第5のNMOSトランジスタ、n6は
第6のNMOSトランジスタ、n7は第7のNMOSト
ランジスタ、n8は第8のNMOSトランジスタ、n9
は第9のNMOSトランジスタ、n10は第10のNM
OSトランジスタ、n11は第11のNMOSトランジ
スタ、n12は第12のNMOSトランジスタ、n13
は第13のNMOSトランジスタ、n14は第14のN
MOSトランジスタ、n15は第15のNMOSトラン
ジスタ、n16は第16のNMOSトランジスタ、p1
は第1のPMOSトランジスタ、p2は第2のPMOS
トランジスタ、p3は第3のPMOSトランジスタ、p
4は第4のPMOSトランジスタ、p5は第5のPMO
Sトランジスタ、p6は第6のPMOSトランジスタ、
p7は第7のPMOSトランジスタ、p8は第8のPM
OSトランジスタ、p9は第9のPMOSトランジス
タ、p10は第10のPMOSトランジスタ、p11は
第11のPMOSトランジスタ、p12は第12のPM
OSトランジスタ、p13は第13のPMOSトランジ
スタ、p14は第14のPMOSトランジスタ、p15
は第15のPMOSトランジスタ、p16は第16のP
MOSトランジスタである。また、Gn1〜Gn16は
それぞれ第1〜第16のNMOSトランジスタn1〜n
16のゲート電極、Sn1〜Sn16はそれぞれ第1〜
第16のNMOSトランジスタn1〜n16のソース領
域、Dn1〜Dn16はそれぞれ第1〜第16のNMO
Sトランジスタn1〜n16のドレイン領域である。ま
た、Gp1〜Gp16はそれぞれ第1〜第16のPMO
Sトランジスタp1〜p16のゲート電極、Sp2,S
p3,Sp6,Sp8,Sp9,Sp10,Sp11,
Sp14,Sp15はそれぞれ第2,第3,第6,第
8,第9,第10,第11,第14,第15,第16の
PMOSトランジスタp2,p3,p6,p8,p9,
p10,p11,p14,p15,p16のソース領
域、Dp2,Dp3,Dp6,Dp8,Dp9,Dp1
0,Dp11,Dp14,Dp15はそれぞれ第2,第
3,第6,第8,第9,第10,第11,第14,第1
5,第16のPMOSトランジスタp2,p3,p6,
p8,p9,p10,p11,p14,p15,p16
のドレイン領域である。また、W0BLは第1層配線に
よって形成された第1の書き込みビット線、W0BLC
は第1層配線によって形成された第2の書き込みビット
線、W0WL0は第2層配線によって形成された第1の
書き込みワード線、W0WL1は第2層配線によって形
成された第2の書き込みワード線、R1WL0は第2層
配線によって形成された第1の読み出しワード線、R1
WL1は第2層配線によって形成された第2の読み出し
ワード線、R1BLは第1配線層によって形成された読
み出しビット線、VDDは第1層配線によって形成され
た電源線、GNDは第1層配線によって形成された接地
線である。第1層配線はNMOSトランジスタおよびP
MOSトランジスタの上方に敷設され、第2層配線は第
1層配線の上方に敷設される。なお、図6には、第1層
配線を実線で示し、第2層配線をハッチングを施した線
で示している。そして、第1層配線とゲート電極、ソー
ス領域またはドレイン領域との接続するコンタクトホー
ルを白抜きの四角形で示し、第1層配線と第2層配線と
を接続するバイアホールを内側に×を付した四角形で示
している。
実現するための、従来のメモリセルのレイアウトパター
ンである。図8において、n1は第1のNMOSトラン
ジスタ、n2は第2のNMOSトランジスタ、n3は第
3のNMOSトランジスタ、n4は第4のNMOSトラ
ンジスタ、n5は第5のNMOSトランジスタ、n6は
第6のNMOSトランジスタ、n7は第7のNMOSト
ランジスタ、n8は第8のNMOSトランジスタ、n9
は第9のNMOSトランジスタ、n10は第10のNM
OSトランジスタ、n11は第11のNMOSトランジ
スタ、n12は第12のNMOSトランジスタ、n13
は第13のNMOSトランジスタ、n14は第14のN
MOSトランジスタ、n15は第15のNMOSトラン
ジスタ、n16は第16のNMOSトランジスタ、p1
は第1のPMOSトランジスタ、p2は第2のPMOS
トランジスタ、p3は第3のPMOSトランジスタ、p
4は第4のPMOSトランジスタ、p5は第5のPMO
Sトランジスタ、p6は第6のPMOSトランジスタ、
p7は第7のPMOSトランジスタ、p8は第8のPM
OSトランジスタ、p9は第9のPMOSトランジス
タ、p10は第10のPMOSトランジスタ、p11は
第11のPMOSトランジスタ、p12は第12のPM
OSトランジスタ、p13は第13のPMOSトランジ
スタ、p14は第14のPMOSトランジスタ、p15
は第15のPMOSトランジスタ、p16は第16のP
MOSトランジスタである。また、Gn1〜Gn16は
それぞれ第1〜第16のNMOSトランジスタn1〜n
16のゲート電極、Sn1〜Sn16はそれぞれ第1〜
第16のNMOSトランジスタn1〜n16のソース領
域、Dn1〜Dn16はそれぞれ第1〜第16のNMO
Sトランジスタn1〜n16のドレイン領域である。ま
た、Gp1〜Gp16はそれぞれ第1〜第16のPMO
Sトランジスタp1〜p16のゲート電極、Sp2,S
p3,Sp6,Sp8,Sp9,Sp10,Sp11,
Sp14,Sp15はそれぞれ第2,第3,第6,第
8,第9,第10,第11,第14,第15,第16の
PMOSトランジスタp2,p3,p6,p8,p9,
p10,p11,p14,p15,p16のソース領
域、Dp2,Dp3,Dp6,Dp8,Dp9,Dp1
0,Dp11,Dp14,Dp15はそれぞれ第2,第
3,第6,第8,第9,第10,第11,第14,第1
5,第16のPMOSトランジスタp2,p3,p6,
p8,p9,p10,p11,p14,p15,p16
のドレイン領域である。また、W0BLは第1層配線に
よって形成された第1の書き込みビット線、W0BLC
は第1層配線によって形成された第2の書き込みビット
線、W0WL0は第2層配線によって形成された第1の
書き込みワード線、W0WL1は第2層配線によって形
成された第2の書き込みワード線、R1WL0は第2層
配線によって形成された第1の読み出しワード線、R1
WL1は第2層配線によって形成された第2の読み出し
ワード線、R1BLは第1配線層によって形成された読
み出しビット線、VDDは第1層配線によって形成され
た電源線、GNDは第1層配線によって形成された接地
線である。第1層配線はNMOSトランジスタおよびP
MOSトランジスタの上方に敷設され、第2層配線は第
1層配線の上方に敷設される。なお、図6には、第1層
配線を実線で示し、第2層配線をハッチングを施した線
で示している。そして、第1層配線とゲート電極、ソー
ス領域またはドレイン領域との接続するコンタクトホー
ルを白抜きの四角形で示し、第1層配線と第2層配線と
を接続するバイアホールを内側に×を付した四角形で示
している。
【0003】このように、図1及び図2に示すメモリセ
ル回路を実現するための、図8に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、NMOSトランジスタとPMOSトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に2個、列方向に8個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
ル回路を実現するための、図8に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、NMOSトランジスタとPMOSトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に2個、列方向に8個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
【0004】従来例2.図9は図5及び図6に示すメモ
リセル回路を実現するための、従来のメモリセルのレイ
アウトパターンである。図9において、n1は第1のN
MOSトランジスタ、n2は第2のNMOSトランジス
タ、n3は第3のNMOSトランジスタ、n4は第4の
NMOSトランジスタ、n5は第5のNMOSトランジ
スタ、n6は第6のNMOSトランジスタ、n7は第7
のNMOSトランジスタ、n8は第8のNMOSトラン
ジスタ、n9は第9のNMOSトランジスタ、n10は
第10のNMOSトランジスタ、n11は第11のNM
OSトランジスタ、n12は第12のNMOSトランジ
スタ、n13は第13のNMOSトランジスタ、n14
は第14のNMOSトランジスタ、n15は第15のN
MOSトランジスタ、n16は第16のNMOSトラン
ジスタ、p1は第1のPMOSトランジスタ、p2は第
2のPMOSトランジスタ、p3は第3のPMOSトラ
ンジスタ、p4は第4のPMOSトランジスタ、p5は
第5のPMOSトランジスタ、p6は第6のPMOSト
ランジスタ、p7は第7のPMOSトランジスタ、p8
は第8のPMOSトランジスタ、p9は第9のPMOS
トランジスタ、p10は第10のPMOSトランジス
タ、p11は第11のPMOSトランジスタ、p12は
第12のPMOSトランジスタ、p13は第13のPM
OSトランジスタ、p14は第14のPMOSトランジ
スタ、p15は第15のPMOSトランジスタ、p16
は第16のPMOSトランジスタである。また、Gn1
〜Gn16はそれぞれ第1〜第16のNMOSトランジ
スタn1〜n16のゲート電極、Sn1〜Sn12はそ
れぞれ第1〜第12のNMOSトランジスタn1〜n1
2のソース領域、Dn1〜Dn12はそれぞれ第1〜第
12のNMOSトランジスタn1〜n12のドレイン領
域である。また、Gp1〜Gp16はそれぞれ第1〜第
16のPMOSトランジスタp1〜p16のゲート電
極、Sp2,Sp3,Sp6,Sp7,Sp8,Sp
9,Sp10,Sp11はそれぞれ第2,第3,第6,
第7,第8,第9,第10,第11のPMOSトランジ
スタp2,p3,p6,p7,p8,p9,p10,p
11のソース領域、Dp2,Dp3,Dp6,Dp7,
Dp8,Dp9,Dp10,Dp11はそれぞれ第2,
第3,第6,第7,第8,第9,第10,第11のPM
OSトランジスタp2,p3,p6,p7,p8,p
9,p10,p11のドレイン領域である。また、W0
BLは第1層配線によって形成された第1の書き込みビ
ット線、W0BLCは第1層配線によって形成された第
2の書き込みビット線、W0WL0は第2層配線によっ
て形成された第1の書き込みワード線、W0WL1は第
2層配線によって形成された第2の書き込みワード線、
R1WL0は第2層配線によって形成された第1の読み
出しワード線、R1WL1は第2層配線によって形成さ
れた第2の読み出しワード線、R1BLは第1層配線に
よって形成された読み出しビット線、VDDは第1層配
線によって形成された電源線、GNDは第1層配線によ
って形成された接地線である。第1層配線はNMOSト
ランジスタおよびPMOSトランジスタの上方に敷設さ
れ、第2層配線は第1層配線の上方に敷設される。な
お、図7には、第1層配線を実線で示し、第2層配線を
ハッチングを施した線で示している。そして、第1層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第1
層配線と第2層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
リセル回路を実現するための、従来のメモリセルのレイ
アウトパターンである。図9において、n1は第1のN
MOSトランジスタ、n2は第2のNMOSトランジス
タ、n3は第3のNMOSトランジスタ、n4は第4の
NMOSトランジスタ、n5は第5のNMOSトランジ
スタ、n6は第6のNMOSトランジスタ、n7は第7
のNMOSトランジスタ、n8は第8のNMOSトラン
ジスタ、n9は第9のNMOSトランジスタ、n10は
第10のNMOSトランジスタ、n11は第11のNM
OSトランジスタ、n12は第12のNMOSトランジ
スタ、n13は第13のNMOSトランジスタ、n14
は第14のNMOSトランジスタ、n15は第15のN
MOSトランジスタ、n16は第16のNMOSトラン
ジスタ、p1は第1のPMOSトランジスタ、p2は第
2のPMOSトランジスタ、p3は第3のPMOSトラ
ンジスタ、p4は第4のPMOSトランジスタ、p5は
第5のPMOSトランジスタ、p6は第6のPMOSト
ランジスタ、p7は第7のPMOSトランジスタ、p8
は第8のPMOSトランジスタ、p9は第9のPMOS
トランジスタ、p10は第10のPMOSトランジス
タ、p11は第11のPMOSトランジスタ、p12は
第12のPMOSトランジスタ、p13は第13のPM
OSトランジスタ、p14は第14のPMOSトランジ
スタ、p15は第15のPMOSトランジスタ、p16
は第16のPMOSトランジスタである。また、Gn1
〜Gn16はそれぞれ第1〜第16のNMOSトランジ
スタn1〜n16のゲート電極、Sn1〜Sn12はそ
れぞれ第1〜第12のNMOSトランジスタn1〜n1
2のソース領域、Dn1〜Dn12はそれぞれ第1〜第
12のNMOSトランジスタn1〜n12のドレイン領
域である。また、Gp1〜Gp16はそれぞれ第1〜第
16のPMOSトランジスタp1〜p16のゲート電
極、Sp2,Sp3,Sp6,Sp7,Sp8,Sp
9,Sp10,Sp11はそれぞれ第2,第3,第6,
第7,第8,第9,第10,第11のPMOSトランジ
スタp2,p3,p6,p7,p8,p9,p10,p
11のソース領域、Dp2,Dp3,Dp6,Dp7,
Dp8,Dp9,Dp10,Dp11はそれぞれ第2,
第3,第6,第7,第8,第9,第10,第11のPM
OSトランジスタp2,p3,p6,p7,p8,p
9,p10,p11のドレイン領域である。また、W0
BLは第1層配線によって形成された第1の書き込みビ
ット線、W0BLCは第1層配線によって形成された第
2の書き込みビット線、W0WL0は第2層配線によっ
て形成された第1の書き込みワード線、W0WL1は第
2層配線によって形成された第2の書き込みワード線、
R1WL0は第2層配線によって形成された第1の読み
出しワード線、R1WL1は第2層配線によって形成さ
れた第2の読み出しワード線、R1BLは第1層配線に
よって形成された読み出しビット線、VDDは第1層配
線によって形成された電源線、GNDは第1層配線によ
って形成された接地線である。第1層配線はNMOSト
ランジスタおよびPMOSトランジスタの上方に敷設さ
れ、第2層配線は第1層配線の上方に敷設される。な
お、図7には、第1層配線を実線で示し、第2層配線を
ハッチングを施した線で示している。そして、第1層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第1
層配線と第2層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
【0005】このように、図5及び図6に示すメモリセ
ル回路を実現するための、図9に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、NMOSトランジスタとPMOSトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に2個、列方向に8個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
ル回路を実現するための、図9に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、NMOSトランジスタとPMOSトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に2個、列方向に8個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
【0006】
【発明が解決しようとする課題】従来のメモリセルのレ
イアウトパターンは以上のように構成されているので、
メモリセルの縦方向(行方向)の長さと横方向(列方
向)の長さとの比(縦/横)が大きい。そして、従来の
メモリセルをアレイ状に配置して構成されるメモリセル
アレイの縦方向(行方向)の長さはビット数に依存し、
横方向(列方向)の長さはワード数に依存する。このた
め、従来のメモリセルをアレイ状に配置してメモリセル
アレイを構成する場合、ビット数が大きくなるとメモリ
セルアレイの縦/横比が飛躍的に大きくなる。従って、
ビット数が大きくなると縦/横比が大きくなるメモリセ
ルアレイを含むRAMを、チップ上に配置する場合、R
AMのビット数及びワード数の構成によっては、RAM
が縦長となり、チップの配置配線が困難になる場合が生
じるという課題があった。
イアウトパターンは以上のように構成されているので、
メモリセルの縦方向(行方向)の長さと横方向(列方
向)の長さとの比(縦/横)が大きい。そして、従来の
メモリセルをアレイ状に配置して構成されるメモリセル
アレイの縦方向(行方向)の長さはビット数に依存し、
横方向(列方向)の長さはワード数に依存する。このた
め、従来のメモリセルをアレイ状に配置してメモリセル
アレイを構成する場合、ビット数が大きくなるとメモリ
セルアレイの縦/横比が飛躍的に大きくなる。従って、
ビット数が大きくなると縦/横比が大きくなるメモリセ
ルアレイを含むRAMを、チップ上に配置する場合、R
AMのビット数及びワード数の構成によっては、RAM
が縦長となり、チップの配置配線が困難になる場合が生
じるという課題があった。
【0007】この発明は上記のような課題を解決するた
めになされたものであり、縦/横比の小さいメモリセル
のレイアウトパターンを得ることを目的とする。
めになされたものであり、縦/横比の小さいメモリセル
のレイアウトパターンを得ることを目的とする。
【0008】また、この発明は面積の小さいメモリセル
のレイアウトパターンを得ることを目的とする。
のレイアウトパターンを得ることを目的とする。
【0009】
【課題を解決するための手段】請求項1記載の発明に係
るメモリセルのレイアウトパターンは、第1行目に、第
2導電型トランジスタが配列された第1行のトランジス
タアレイが配置され、第2行目に、第1導電型トランジ
スタが配列された第2行のトランジスタアレイが配置さ
れ、第1及び第2行のトランジスタアレイは列毎にも揃
えて配置され、第1行のトランジスタアレイにおいて、
第1列目に第3の第2導電型トランジスタが、第2列目
に第7の第2導電型トランジスタが、第3列目に第8の
第2導電型トランジスタが、第4列目に第4の第2導電
型トランジスタが、第5列目に第2の第2導電型トラン
ジスタが、第6列目に第6の第2導電型トランジスタ
が、第7列目に第16の第2導電型トランジスタが、第
8列目に第15の第2導電型トランジスタが、第9列目
に第14の第2導電型トランジスタが、第10列目に第
13の第2導電型トランジスタが、第11列目に第9の
第2導電型トランジスタが、第12列目に第10の第2
導電型トランジスタが、第13列目に第12の第2導電
型トランジスタが、第14列目に第11の第2導電型ト
ランジスタが、第15列目に第5の第2導電型トランジ
スタが、第16列目に第1の第2導電型トランジスタ
が、それぞれ配置され、さらに、第3の第2導電型トラ
ンジスタのドレイン領域と第7の第2導電型トランジス
タのドレイン領域とが、第7の第2導電型トランジスタ
のソース領域と第8の第2導電型トランジスタのソース
領域とが、第8の第2導電型トランジスタのドレイン領
域と第4の第2導電型トランジスタのドレイン領域と
が、第4の第2導電型トランジスタのソース領域と第2
の第2導電型トランジスタのソース領域とが、第2の第
2導電型トランジスタのドレイン領域と第6の第2導電
型トランジスタのドレイン領域とが、第6の第2導電型
トランジスタのソース領域と第16の第2導電型トラン
ジスタのソース領域とが、第16の第2導電型トランジ
スタのドレイン領域と第15の第2導電型トランジスタ
のソース領域とが、第15の第2導電型トランジスタの
ドレイン領域と第14の第2導電型トランジスタのソー
ス領域とが、第14の第2導電型トランジスタのドレイ
ン領域と第13の第2導電型トランジスタのドレイン領
域とが、第13の第2導電型トランジスタのソース領域
と第9の第2導電型トランジスタのソース領域とが、第
9の第2導電型トランジスタのドレイン領域と第10の
第2導電型トランジスタのソース領域とが、第10の第
2導電型トランジスタのドレイン領域と第12の第2導
電型トランジスタのドレイン領域とが、第12の第2導
電型トランジスタのソース領域と第11の第2導電型ト
ランジスタのドレイン領域とが、第11の第2導電型ト
ランジスタのソース領域と第5の第2導電型トランジス
タのソース領域とが、第5の第2導電型トランジスタの
ドレイン領域と第1の第2導電型トランジスタのドレイ
ン領域とが、それぞれ同一の領域に配置され、第2行の
トランジスタアレイにおいて、第2列目に第3の第1導
電型トランジスタが、第3列目に第4の第1導電型トラ
ンジスタが、第6列目に第2の第1導電型トランジスタ
が、第8列目に第8の第1導電型トランジスタが、第9
列目に第7の第1導電型トランジスタが、第10列目に
第6の第1導電型トランジスタが、第11列目に第9の
第1導電型トランジスタが、第14列目に第5の第1導
電型トランジスタが、第15列目に第1の第1導電型ト
ランジスタが、それぞれ配置され、さらに、第3の第1
導電型トランジスタのソース領域と第4の第1導電型ト
ランジスタのソース領域とが、第8の第1導電型トラン
ジスタのドレイン領域と第7の第1導電型トランジスタ
のソース領域とが、第7の第1導電型トランジスタのド
レイン領域と第6の第1導電型トランジスタのドレイン
領域とが、第6の第1導電型トランジスタのドレイン領
域と第9の第1導電型トランジスタのドレイン領域と
が、第5の第1導電型トランジスタのソース領域と第1
の第1導電型トランジスタのソース領域とが、それぞれ
同一の領域に配置され、第1及び第2の書込みビット線
は第1層配線によって、第1及び第2の書き込みワード
線は第1層配線の上方に敷設された第2層配線によっ
て、読み出しワード線は第2層配線によって、読み出し
ビット線は第1層配線によって、第1及び第2の電位線
は第1層配線によって、それぞれ実現されているもので
ある。
るメモリセルのレイアウトパターンは、第1行目に、第
2導電型トランジスタが配列された第1行のトランジス
タアレイが配置され、第2行目に、第1導電型トランジ
スタが配列された第2行のトランジスタアレイが配置さ
れ、第1及び第2行のトランジスタアレイは列毎にも揃
えて配置され、第1行のトランジスタアレイにおいて、
第1列目に第3の第2導電型トランジスタが、第2列目
に第7の第2導電型トランジスタが、第3列目に第8の
第2導電型トランジスタが、第4列目に第4の第2導電
型トランジスタが、第5列目に第2の第2導電型トラン
ジスタが、第6列目に第6の第2導電型トランジスタ
が、第7列目に第16の第2導電型トランジスタが、第
8列目に第15の第2導電型トランジスタが、第9列目
に第14の第2導電型トランジスタが、第10列目に第
13の第2導電型トランジスタが、第11列目に第9の
第2導電型トランジスタが、第12列目に第10の第2
導電型トランジスタが、第13列目に第12の第2導電
型トランジスタが、第14列目に第11の第2導電型ト
ランジスタが、第15列目に第5の第2導電型トランジ
スタが、第16列目に第1の第2導電型トランジスタ
が、それぞれ配置され、さらに、第3の第2導電型トラ
ンジスタのドレイン領域と第7の第2導電型トランジス
タのドレイン領域とが、第7の第2導電型トランジスタ
のソース領域と第8の第2導電型トランジスタのソース
領域とが、第8の第2導電型トランジスタのドレイン領
域と第4の第2導電型トランジスタのドレイン領域と
が、第4の第2導電型トランジスタのソース領域と第2
の第2導電型トランジスタのソース領域とが、第2の第
2導電型トランジスタのドレイン領域と第6の第2導電
型トランジスタのドレイン領域とが、第6の第2導電型
トランジスタのソース領域と第16の第2導電型トラン
ジスタのソース領域とが、第16の第2導電型トランジ
スタのドレイン領域と第15の第2導電型トランジスタ
のソース領域とが、第15の第2導電型トランジスタの
ドレイン領域と第14の第2導電型トランジスタのソー
ス領域とが、第14の第2導電型トランジスタのドレイ
ン領域と第13の第2導電型トランジスタのドレイン領
域とが、第13の第2導電型トランジスタのソース領域
と第9の第2導電型トランジスタのソース領域とが、第
9の第2導電型トランジスタのドレイン領域と第10の
第2導電型トランジスタのソース領域とが、第10の第
2導電型トランジスタのドレイン領域と第12の第2導
電型トランジスタのドレイン領域とが、第12の第2導
電型トランジスタのソース領域と第11の第2導電型ト
ランジスタのドレイン領域とが、第11の第2導電型ト
ランジスタのソース領域と第5の第2導電型トランジス
タのソース領域とが、第5の第2導電型トランジスタの
ドレイン領域と第1の第2導電型トランジスタのドレイ
ン領域とが、それぞれ同一の領域に配置され、第2行の
トランジスタアレイにおいて、第2列目に第3の第1導
電型トランジスタが、第3列目に第4の第1導電型トラ
ンジスタが、第6列目に第2の第1導電型トランジスタ
が、第8列目に第8の第1導電型トランジスタが、第9
列目に第7の第1導電型トランジスタが、第10列目に
第6の第1導電型トランジスタが、第11列目に第9の
第1導電型トランジスタが、第14列目に第5の第1導
電型トランジスタが、第15列目に第1の第1導電型ト
ランジスタが、それぞれ配置され、さらに、第3の第1
導電型トランジスタのソース領域と第4の第1導電型ト
ランジスタのソース領域とが、第8の第1導電型トラン
ジスタのドレイン領域と第7の第1導電型トランジスタ
のソース領域とが、第7の第1導電型トランジスタのド
レイン領域と第6の第1導電型トランジスタのドレイン
領域とが、第6の第1導電型トランジスタのドレイン領
域と第9の第1導電型トランジスタのドレイン領域と
が、第5の第1導電型トランジスタのソース領域と第1
の第1導電型トランジスタのソース領域とが、それぞれ
同一の領域に配置され、第1及び第2の書込みビット線
は第1層配線によって、第1及び第2の書き込みワード
線は第1層配線の上方に敷設された第2層配線によっ
て、読み出しワード線は第2層配線によって、読み出し
ビット線は第1層配線によって、第1及び第2の電位線
は第1層配線によって、それぞれ実現されているもので
ある。
【0010】請求項2記載の発明に係るメモリセルのレ
イアウトパターンは、第1行目に、第2導電型トランジ
スタが配列された第1行のトランジスタアレイが配置さ
れ、第2行目に、第1導電型トランジスタが配列された
第2行のトランジスタアレイが配置され、第1及び第2
行のトランジスタアレイは列毎にも揃えて配置され、第
1行のトランジスタアレイにおいて、第1列目に第3の
第2導電型トランジスタが、第2列目に第7の第2導電
型トランジスタが、第3列目に第8の第2導電型トラン
ジスタが、第4列目に第4の第2導電型トランジスタ
が、第5列目に第2の第2導電型トランジスタが、第6
列目に第6の第2導電型トランジスタが、第7列目に第
10の第2導電型トランジスタが、第8列目に第9の第
2導電型トランジスタが、第9列目に第11の第2導電
型トランジスタが、第10列目に第12の第2導電型ト
ランジスタが、第11列目に第5の第2導電型トランジ
スタが、第12列目に第1の第2導電型トランジスタ
が、それぞれ配置され、さらに、第3の第2導電型トラ
ンジスタのドレイン領域と第7の第2導電型トランジス
タのドレイン領域とが、第7の第2導電型トランジスタ
のソース領域と第8の第2導電型トランジスタのソース
領域とが、第8の第2導電型トランジスタのドレイン領
域と第4の第2導電型トランジスタのドレイン領域と
が、第4の第2導電型トランジスタのソース領域と第2
の第2導電型トランジスタのソース領域とが、第2の第
2導電型トランジスタのドレイン領域と第6の第2導電
型トランジスタのドレイン領域とが、第6の第2導電型
トランジスタのソース領域と第10の第2導電型トラン
ジスタのソース領域とが、第10の第2導電型トランジ
スタのドレイン領域と第9の第2導電型トランジスタの
ソース領域とが、第9の第2導電型トランジスタのドレ
イン領域と第11の第2導電型トランジスタのドレイン
領域とが、第11の第2導電型トランジスタのソース領
域と第12の第2導電型トランジスタのドレイン領域と
が、第12の第2導電型トランジスタのソース領域と第
5の第2導電型トランジスタのソース領域とが、第5の
第2導電型トランジスタのドレイン領域と第1の第2導
電型トランジスタのドレイン領域とが、それぞれ同一の
領域に配置され、第2行のトランジスタアレイにおい
て、第2列目に第3の第1導電型トランジスタが、第3
列目に第4の第1導電型トランジスタが、第6列目に第
2の第1導電型トランジスタが、第7列目に第5の第1
導電型トランジスタが、第8列目に第6の第1導電型ト
ランジスタが、第9列目に第7の第1導電型トランジス
タが、第10列目に第8の第1導電型トランジスタが、
第11列目に第1の第1導電型トランジスタが、それぞ
れ配置され、さらに、第3の第1導電型トランジスタの
ソース領域と第4の第1導電型トランジスタのソース領
域とが、第2の第1導電型トランジスタのソース領域と
第5の第1導電型トランジスタのソース領域とが、第5
の第1導電型トランジスタのドレイン領域と第6の第1
導電型トランジスタのドレイン領域とが、第6の第1導
電型トランジスタのソース領域と第7の第1導電型トラ
ンジスタのソース領域とが、第7の第1導電型トランジ
スタのドレイン領域と第8の第1導電型トランジスタの
ドレイン領域とが、第8の第1導電型トランジスタのソ
ース領域と第1の第1導電型トランジスタのソース領域
とが、それぞれ同一の領域に配置され、第1及び第2の
書込みビット線は第1層配線によって、第1及び第2の
書き込みワード線は第1層配線の上方に敷設された第2
層配線によって、読み出しワード線は第2層配線によっ
て、読み出しビット線は第1層配線によって、第1及び
第2の電位線は第1層配線によって、それぞれ実現され
ているものである。
イアウトパターンは、第1行目に、第2導電型トランジ
スタが配列された第1行のトランジスタアレイが配置さ
れ、第2行目に、第1導電型トランジスタが配列された
第2行のトランジスタアレイが配置され、第1及び第2
行のトランジスタアレイは列毎にも揃えて配置され、第
1行のトランジスタアレイにおいて、第1列目に第3の
第2導電型トランジスタが、第2列目に第7の第2導電
型トランジスタが、第3列目に第8の第2導電型トラン
ジスタが、第4列目に第4の第2導電型トランジスタ
が、第5列目に第2の第2導電型トランジスタが、第6
列目に第6の第2導電型トランジスタが、第7列目に第
10の第2導電型トランジスタが、第8列目に第9の第
2導電型トランジスタが、第9列目に第11の第2導電
型トランジスタが、第10列目に第12の第2導電型ト
ランジスタが、第11列目に第5の第2導電型トランジ
スタが、第12列目に第1の第2導電型トランジスタ
が、それぞれ配置され、さらに、第3の第2導電型トラ
ンジスタのドレイン領域と第7の第2導電型トランジス
タのドレイン領域とが、第7の第2導電型トランジスタ
のソース領域と第8の第2導電型トランジスタのソース
領域とが、第8の第2導電型トランジスタのドレイン領
域と第4の第2導電型トランジスタのドレイン領域と
が、第4の第2導電型トランジスタのソース領域と第2
の第2導電型トランジスタのソース領域とが、第2の第
2導電型トランジスタのドレイン領域と第6の第2導電
型トランジスタのドレイン領域とが、第6の第2導電型
トランジスタのソース領域と第10の第2導電型トラン
ジスタのソース領域とが、第10の第2導電型トランジ
スタのドレイン領域と第9の第2導電型トランジスタの
ソース領域とが、第9の第2導電型トランジスタのドレ
イン領域と第11の第2導電型トランジスタのドレイン
領域とが、第11の第2導電型トランジスタのソース領
域と第12の第2導電型トランジスタのドレイン領域と
が、第12の第2導電型トランジスタのソース領域と第
5の第2導電型トランジスタのソース領域とが、第5の
第2導電型トランジスタのドレイン領域と第1の第2導
電型トランジスタのドレイン領域とが、それぞれ同一の
領域に配置され、第2行のトランジスタアレイにおい
て、第2列目に第3の第1導電型トランジスタが、第3
列目に第4の第1導電型トランジスタが、第6列目に第
2の第1導電型トランジスタが、第7列目に第5の第1
導電型トランジスタが、第8列目に第6の第1導電型ト
ランジスタが、第9列目に第7の第1導電型トランジス
タが、第10列目に第8の第1導電型トランジスタが、
第11列目に第1の第1導電型トランジスタが、それぞ
れ配置され、さらに、第3の第1導電型トランジスタの
ソース領域と第4の第1導電型トランジスタのソース領
域とが、第2の第1導電型トランジスタのソース領域と
第5の第1導電型トランジスタのソース領域とが、第5
の第1導電型トランジスタのドレイン領域と第6の第1
導電型トランジスタのドレイン領域とが、第6の第1導
電型トランジスタのソース領域と第7の第1導電型トラ
ンジスタのソース領域とが、第7の第1導電型トランジ
スタのドレイン領域と第8の第1導電型トランジスタの
ドレイン領域とが、第8の第1導電型トランジスタのソ
ース領域と第1の第1導電型トランジスタのソース領域
とが、それぞれ同一の領域に配置され、第1及び第2の
書込みビット線は第1層配線によって、第1及び第2の
書き込みワード線は第1層配線の上方に敷設された第2
層配線によって、読み出しワード線は第2層配線によっ
て、読み出しビット線は第1層配線によって、第1及び
第2の電位線は第1層配線によって、それぞれ実現され
ているものである。
【0011】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1及び図2はこの発明の実施の形態1
の説明に用いるメモリセル回路である。また、図3は図
2に示すメモリセル回路中の複合論理回路の構成図であ
る。図1〜図3において、1は第1の記憶回路、2は第
2の記憶回路、4は読み出し回路、5は電源線(第1の
電位線)、6は接地線(第2の電位線)である。また、
7は第1のインバータ、8は第2のインバータ、9は第
3のインバータ、10は第4のインバータ、7aは第1
のインバータ7の出力端、8aは第2のインバータ8の
出力端、9aは第3のインバータ9の出力端、10aは
第4のインバータ10の出力端である。また、11は複
合論理回路、11aは複合論理回路11の第1の入力
端、11bは複合論理回路11の第2の入力端、11c
は複合論理回路11の第3の入力端、11dは複合論理
回路11の第4の入力端、11eは複合論理回路11の
出力端である。また、W0BLは第1の書き込みビット
線、W0BLCは第2の書き込みビット線、W0WL0
は第1の書き込みワード線、W0WL1は第2の書き込
みワード線、R1WL0は第1の読み出しワード線、R
1WL1は第2の読み出しワード線、R1BLは読み出
しビット線である。また、n1は第1のNMOSトラン
ジスタ(第3の第2導電型トランジスタ)、n2は第2
のNMOSトランジスタ(第7の第2導電型トランジス
タ)、n3は第3のNMOSトランジスタ(第8の第2
導電型トランジスタ)、n4は第4のNMOSトランジ
スタ(第4の第2導電型トランジスタ)、n5は第5の
NMOSトランジスタ(第2の第2導電型トランジス
タ)、n6は第6のNMOSトランジスタ(第6の第2
導電型トランジスタ)、n7は第7のNMOSトランジ
スタ(第16の第2導電型トランジスタ)、n8は第8
のNMOSトランジスタ(第15の第2導電型トランジ
スタ)、n9は第9のNMOSトランジスタ(第14の
第2導電型トランジスタ)、n10は第10のNMOS
トランジスタ(第13の第2導電型トランジスタ)、n
11は第11のNMOSトランジスタ(第9の第2導電
型トランジスタ)、n12は第12のNMOSトランジ
スタ(第10の第2導電型トランジスタ)、n13は第
13のNMOSトランジスタ(第12の第2導電型トラ
ンジスタ)、n14は第14のNMOSトランジスタ
(第11の第2導電型トランジスタ)、n15は第15
のNMOSトランジスタ(第5の第2導電型トランジス
タ)、n16は第16のNMOSトランジスタ(第1の
第2導電型トランジスタ)、p2は第2のPMOSトラ
ンジスタ(第3の第1導電型トランジスタ)、p3は第
3のPMOSトランジスタ(第4の第1導電型トランジ
スタ)、p6は第6のPMOSトランジスタ(第2の第
1導電型トランジスタ)、p8は第8のPMOSトラン
ジスタ(第8の第1導電型トランジスタ)、p9は第9
のPMOSトランジスタ(第7の第1導電型トランジス
タ)、p10は第10のPMOSトランジスタ(第6の
第1導電型トランジスタ)、p11は第11のPMOS
トランジスタ(第9の第1導電型トランジスタ)、p1
4は第14のPMOSトランジスタ(第5の第1導電型
トランジスタ)、p15は第15のPMOSトランジス
タ(第1の第1導電型トランジスタ)である。
説明する。 実施の形態1.図1及び図2はこの発明の実施の形態1
の説明に用いるメモリセル回路である。また、図3は図
2に示すメモリセル回路中の複合論理回路の構成図であ
る。図1〜図3において、1は第1の記憶回路、2は第
2の記憶回路、4は読み出し回路、5は電源線(第1の
電位線)、6は接地線(第2の電位線)である。また、
7は第1のインバータ、8は第2のインバータ、9は第
3のインバータ、10は第4のインバータ、7aは第1
のインバータ7の出力端、8aは第2のインバータ8の
出力端、9aは第3のインバータ9の出力端、10aは
第4のインバータ10の出力端である。また、11は複
合論理回路、11aは複合論理回路11の第1の入力
端、11bは複合論理回路11の第2の入力端、11c
は複合論理回路11の第3の入力端、11dは複合論理
回路11の第4の入力端、11eは複合論理回路11の
出力端である。また、W0BLは第1の書き込みビット
線、W0BLCは第2の書き込みビット線、W0WL0
は第1の書き込みワード線、W0WL1は第2の書き込
みワード線、R1WL0は第1の読み出しワード線、R
1WL1は第2の読み出しワード線、R1BLは読み出
しビット線である。また、n1は第1のNMOSトラン
ジスタ(第3の第2導電型トランジスタ)、n2は第2
のNMOSトランジスタ(第7の第2導電型トランジス
タ)、n3は第3のNMOSトランジスタ(第8の第2
導電型トランジスタ)、n4は第4のNMOSトランジ
スタ(第4の第2導電型トランジスタ)、n5は第5の
NMOSトランジスタ(第2の第2導電型トランジス
タ)、n6は第6のNMOSトランジスタ(第6の第2
導電型トランジスタ)、n7は第7のNMOSトランジ
スタ(第16の第2導電型トランジスタ)、n8は第8
のNMOSトランジスタ(第15の第2導電型トランジ
スタ)、n9は第9のNMOSトランジスタ(第14の
第2導電型トランジスタ)、n10は第10のNMOS
トランジスタ(第13の第2導電型トランジスタ)、n
11は第11のNMOSトランジスタ(第9の第2導電
型トランジスタ)、n12は第12のNMOSトランジ
スタ(第10の第2導電型トランジスタ)、n13は第
13のNMOSトランジスタ(第12の第2導電型トラ
ンジスタ)、n14は第14のNMOSトランジスタ
(第11の第2導電型トランジスタ)、n15は第15
のNMOSトランジスタ(第5の第2導電型トランジス
タ)、n16は第16のNMOSトランジスタ(第1の
第2導電型トランジスタ)、p2は第2のPMOSトラ
ンジスタ(第3の第1導電型トランジスタ)、p3は第
3のPMOSトランジスタ(第4の第1導電型トランジ
スタ)、p6は第6のPMOSトランジスタ(第2の第
1導電型トランジスタ)、p8は第8のPMOSトラン
ジスタ(第8の第1導電型トランジスタ)、p9は第9
のPMOSトランジスタ(第7の第1導電型トランジス
タ)、p10は第10のPMOSトランジスタ(第6の
第1導電型トランジスタ)、p11は第11のPMOS
トランジスタ(第9の第1導電型トランジスタ)、p1
4は第14のPMOSトランジスタ(第5の第1導電型
トランジスタ)、p15は第15のPMOSトランジス
タ(第1の第1導電型トランジスタ)である。
【0012】第1の記憶回路1は第1及び第2のインバ
ータ7および8の逆並列接続から構成され、第1のイン
バータ7の出力端7aから記憶内容が出力される。第1
のインバータ7は第15のPMOSトランジスタp15
と第15のNMOSトランジスタn15とを有してい
る。第2のインバータ8は第6のPMOSトランジスタ
p6と第6のNMOSトランジスタn6とを有してい
る。第15のPMOSトランジスタp15のゲートは第
2のインバータ8の出力端8aに接続され、ソースは電
源線5に接続され、ドレインは第1のインバータ7の出
力端7aに接続されている。第15のNMOSトランジ
スタn15のゲートは第2のインバータ8の出力端8a
に接続され、ソースは接地線6に接続され、ドレインは
第1のインバータ7の出力端7aに接続されている。第
6のPMOSトランジスタp6のゲートは第1のインバ
ータ7の出力端7aに接続され、ソースは電源線5に接
続され、ドレインは第2のインバータ8の出力端8aに
接続されている。第6のNMOSトランジスタn6のゲ
ートは第1のインバータ7の出力端7aに接続され、ソ
ースは接地線6に接続され、ドレインは第2のインバー
タ8の出力端8aに接続されている。
ータ7および8の逆並列接続から構成され、第1のイン
バータ7の出力端7aから記憶内容が出力される。第1
のインバータ7は第15のPMOSトランジスタp15
と第15のNMOSトランジスタn15とを有してい
る。第2のインバータ8は第6のPMOSトランジスタ
p6と第6のNMOSトランジスタn6とを有してい
る。第15のPMOSトランジスタp15のゲートは第
2のインバータ8の出力端8aに接続され、ソースは電
源線5に接続され、ドレインは第1のインバータ7の出
力端7aに接続されている。第15のNMOSトランジ
スタn15のゲートは第2のインバータ8の出力端8a
に接続され、ソースは接地線6に接続され、ドレインは
第1のインバータ7の出力端7aに接続されている。第
6のPMOSトランジスタp6のゲートは第1のインバ
ータ7の出力端7aに接続され、ソースは電源線5に接
続され、ドレインは第2のインバータ8の出力端8aに
接続されている。第6のNMOSトランジスタn6のゲ
ートは第1のインバータ7の出力端7aに接続され、ソ
ースは接地線6に接続され、ドレインは第2のインバー
タ8の出力端8aに接続されている。
【0013】また、第2の記憶回路2は第3及び第4の
インバータ9および10の逆並列接続から構成され、第
3のインバータ9の出力端9aから記憶内容が出力され
る。第3のインバータ10は第2のPMOSトランジス
タp2と第2のNMOSトランジスタn2とを有してい
る。第4のインバータ10は第3のPMOSトランジス
タp3と第3のNMOSトランジスタn3とを有してい
る。第2のPMOSトランジスタp2のゲートは第4の
インバータ10の出力端10aに接続され、ソースは電
源線5に接続され、ドレインは第3のインバータ9の出
力端9aに接続されている。第2のNMOSトランジス
タn2のゲートは第4のインバータ10の出力端10a
に接続され、ソースは接地線6に接続され、ドレインは
第3のインバータ9の出力端9aに接続されている。第
3のPMOSトランジスタp3のゲートは第3のインバ
ータ9の出力端9aに接続され、ソースは電源線5に接
続され、ドレインは第4のインバータ10の出力端10
aに接続されている。第3のNMOSトランジスタn3
のゲートは第3のインバータ9の出力端9aに接続さ
れ、ソースは接地線6に接続され、ドレインは第4のイ
ンバータ4の出力端10aに接続されている。
インバータ9および10の逆並列接続から構成され、第
3のインバータ9の出力端9aから記憶内容が出力され
る。第3のインバータ10は第2のPMOSトランジス
タp2と第2のNMOSトランジスタn2とを有してい
る。第4のインバータ10は第3のPMOSトランジス
タp3と第3のNMOSトランジスタn3とを有してい
る。第2のPMOSトランジスタp2のゲートは第4の
インバータ10の出力端10aに接続され、ソースは電
源線5に接続され、ドレインは第3のインバータ9の出
力端9aに接続されている。第2のNMOSトランジス
タn2のゲートは第4のインバータ10の出力端10a
に接続され、ソースは接地線6に接続され、ドレインは
第3のインバータ9の出力端9aに接続されている。第
3のPMOSトランジスタp3のゲートは第3のインバ
ータ9の出力端9aに接続され、ソースは電源線5に接
続され、ドレインは第4のインバータ10の出力端10
aに接続されている。第3のNMOSトランジスタn3
のゲートは第3のインバータ9の出力端9aに接続さ
れ、ソースは接地線6に接続され、ドレインは第4のイ
ンバータ4の出力端10aに接続されている。
【0014】また、第16のNMOSトランジスタn1
6のドレインは第1のインバータ7の出力端7aに接続
され、ソースは第2の書き込みビット線W0BLCに接
続され、ゲートは第1の書き込みワード線W0WL0に
接続されている。
6のドレインは第1のインバータ7の出力端7aに接続
され、ソースは第2の書き込みビット線W0BLCに接
続され、ゲートは第1の書き込みワード線W0WL0に
接続されている。
【0015】また、第5のNMOSトランジスタn5の
ドレインは第2のインバータ8の出力端8aに接続さ
れ、ソースは第1の書き込みビット線W0BLに接続さ
れ、ゲートは第1の書き込みワード線W0WL0に接続
されている。
ドレインは第2のインバータ8の出力端8aに接続さ
れ、ソースは第1の書き込みビット線W0BLに接続さ
れ、ゲートは第1の書き込みワード線W0WL0に接続
されている。
【0016】また、第1のNMOSトランジスタn1の
ドレインは第3のインバータ9の出力端9aに接続さ
れ、ソースは第2の書き込みビット線W0BLCに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
ドレインは第3のインバータ9の出力端9aに接続さ
れ、ソースは第2の書き込みビット線W0BLCに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
【0017】また、第4のNMOSトランジスタn4の
ドレインは第4のインバータ10の出力端10aに接続
され、ソースは第1の書き込みビット線W0BLに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
ドレインは第4のインバータ10の出力端10aに接続
され、ソースは第1の書き込みビット線W0BLに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
【0018】また、読み出し回路4は複合論理回路11
と第14のPMOSトランジスタp14と第11のNM
OSトランジスタn11と第12のNMOSトランジス
タn12と第14のNMOSトランジスタn14と第1
3のNMOSトランジスタn13とを有している。複合
論理回路11の第1の出力端11aは第2の記憶回路2
に接続され、第2の入力端11bは第2の読み出しワー
ド線R1WL1に接続され、第3の入力端11cは第1
の記憶回路1に接続され、第4の入力端11dは第1の
読み出しワード線R1WL0に接続されている。第14
のPMOSトランジスタp14のソースは電源線5に接
続され、ゲートは複合論理回路11の出力端11eに接
続され、ドレインは読み出しビット線R1BLに接続さ
れている。第11のNMOSトランジスタn11のソー
スは接地線6に接続され、ゲートは複合論理回路11の
出力端11eに接続され、ドレインは第12のNMOS
トランジスタn12のソースに接続されている。第12
のNMOSトランジスタn12のソースは第11のNM
OSトランジスタn11のドレインに接続され、ゲート
は第1の読み出しワード線R1WL0に接続され、ドレ
インは読み出しビット線R1BLに接続されている。第
14のNMOSトランジスタn14のソースは接地線6
に接続され、ゲートは複合論理回路11の出力端11e
に接続され、ドレインは第13のNMOSトランジスタ
n13のソースに接続されている。第13のNMOSト
ランジスタn13のソースは第14のNMOSトランジ
スタn14のドレインに接続され、ゲートは第2の読み
出しワード線R1WL1に接続され、ドレインは読み出
しビット線R1BLに接続されている。
と第14のPMOSトランジスタp14と第11のNM
OSトランジスタn11と第12のNMOSトランジス
タn12と第14のNMOSトランジスタn14と第1
3のNMOSトランジスタn13とを有している。複合
論理回路11の第1の出力端11aは第2の記憶回路2
に接続され、第2の入力端11bは第2の読み出しワー
ド線R1WL1に接続され、第3の入力端11cは第1
の記憶回路1に接続され、第4の入力端11dは第1の
読み出しワード線R1WL0に接続されている。第14
のPMOSトランジスタp14のソースは電源線5に接
続され、ゲートは複合論理回路11の出力端11eに接
続され、ドレインは読み出しビット線R1BLに接続さ
れている。第11のNMOSトランジスタn11のソー
スは接地線6に接続され、ゲートは複合論理回路11の
出力端11eに接続され、ドレインは第12のNMOS
トランジスタn12のソースに接続されている。第12
のNMOSトランジスタn12のソースは第11のNM
OSトランジスタn11のドレインに接続され、ゲート
は第1の読み出しワード線R1WL0に接続され、ドレ
インは読み出しビット線R1BLに接続されている。第
14のNMOSトランジスタn14のソースは接地線6
に接続され、ゲートは複合論理回路11の出力端11e
に接続され、ドレインは第13のNMOSトランジスタ
n13のソースに接続されている。第13のNMOSト
ランジスタn13のソースは第14のNMOSトランジ
スタn14のドレインに接続され、ゲートは第2の読み
出しワード線R1WL1に接続され、ドレインは読み出
しビット線R1BLに接続されている。
【0019】また、複合論理回路11は第10のPMO
Sトランジスタp10と第9のPMOSトランジスタp
9と第8のPMOSトランジスタp8と第11のPMO
Sトランジスタp11と第10のNMOSトランジスタ
n10と第9のNMOSトランジスタn9と第8のNM
OSトランジスタn8と第7のNMOSトランジスタn
7とを有している。第10のPMOSトランジスタp1
0のドレインは複合論理回路11の出力端11eに接続
され、ゲートは複合論理回路11の第4の入力端11d
に接続され、ソースは第9のPMOSトランジスタp9
のソースに接続されている。第9のPMOSトランジス
タp9のドレインは複合論理回路11の出力端11eに
接続され、ゲートは複合論理回路11の第3の入力端1
1cに接続され、ソースは第10のPMOSトランジス
タp10のソースに接続されている。第8のPMOSト
ランジスタp8のドレインは第10のPMOSトランジ
スタp10のソースに接続され、ゲートは複合論理回路
11の第1の入力端11aに接続され、ソースは電源線
5に接続されている。第11のPMOSトランジスタp
11のドレインは第9のPMOSトランジスタp9のソ
ースに接続され、ゲートは複合論理回路11の第2の入
力端11bに接続され、ソースは電源線5に接続されて
いる。第10のNMOSトランジスタn10のソースは
接地線6に接続され、ゲートは複合論理回路11の第4
の入力端11dに接続され、ドレインは第9のNMOS
トランジスタn9のドレインに接続されている。第9の
NMOSトランジスタn9のドレインは第10のNMO
Sトランジスタn10のドレインに接続され、ゲートは
複合論理回路11の第3の入力端11cに接続され、ソ
ースは複合論理回路11の出力端11eに接続されてい
る。第8のNMOSトランジスタn8のソースは第7の
NMOSトランジスタn7のドレインに接続され、ゲー
トは複合論理回路11の第1の入力端11aに接続さ
れ、ドレインは複合論理回路11の出力端11eに接続
されている。第7のNMOSトランジスタn7のドレイ
ンは第8のNMOSトランジスタn8のソースに接続さ
れ、ゲートは複合論理回路11の第2の入力端11bに
接続され、ソースは接地線6に接続されている。
Sトランジスタp10と第9のPMOSトランジスタp
9と第8のPMOSトランジスタp8と第11のPMO
Sトランジスタp11と第10のNMOSトランジスタ
n10と第9のNMOSトランジスタn9と第8のNM
OSトランジスタn8と第7のNMOSトランジスタn
7とを有している。第10のPMOSトランジスタp1
0のドレインは複合論理回路11の出力端11eに接続
され、ゲートは複合論理回路11の第4の入力端11d
に接続され、ソースは第9のPMOSトランジスタp9
のソースに接続されている。第9のPMOSトランジス
タp9のドレインは複合論理回路11の出力端11eに
接続され、ゲートは複合論理回路11の第3の入力端1
1cに接続され、ソースは第10のPMOSトランジス
タp10のソースに接続されている。第8のPMOSト
ランジスタp8のドレインは第10のPMOSトランジ
スタp10のソースに接続され、ゲートは複合論理回路
11の第1の入力端11aに接続され、ソースは電源線
5に接続されている。第11のPMOSトランジスタp
11のドレインは第9のPMOSトランジスタp9のソ
ースに接続され、ゲートは複合論理回路11の第2の入
力端11bに接続され、ソースは電源線5に接続されて
いる。第10のNMOSトランジスタn10のソースは
接地線6に接続され、ゲートは複合論理回路11の第4
の入力端11dに接続され、ドレインは第9のNMOS
トランジスタn9のドレインに接続されている。第9の
NMOSトランジスタn9のドレインは第10のNMO
Sトランジスタn10のドレインに接続され、ゲートは
複合論理回路11の第3の入力端11cに接続され、ソ
ースは複合論理回路11の出力端11eに接続されてい
る。第8のNMOSトランジスタn8のソースは第7の
NMOSトランジスタn7のドレインに接続され、ゲー
トは複合論理回路11の第1の入力端11aに接続さ
れ、ドレインは複合論理回路11の出力端11eに接続
されている。第7のNMOSトランジスタn7のドレイ
ンは第8のNMOSトランジスタn8のソースに接続さ
れ、ゲートは複合論理回路11の第2の入力端11bに
接続され、ソースは接地線6に接続されている。
【0020】図4は図1及び図2に示すメモリセル回路
を実現するためのこの発明の実施の形態1によるメモリ
セルレイアウトパターンである。図4において、n1は
第1のNMOSトランジスタ、n2は第2のNMOSト
ランジスタ、n3は第3のNMOSトランジスタ、n4
は第4のNMOSトランジスタ、n5は第5のNMOS
トランジスタ、n6は第6のNMOSトランジスタ、n
7は第7のNMOSトランジスタ、n8は第8のNMO
Sトランジスタ、n9は第9のNMOSトランジスタ、
n10は第10のNMOSトランジスタ、n11は第1
1のNMOSトランジスタ、n12は第12のNMOS
トランジスタ、n13は第13のNMOSトランジス
タ、n14は第14のNMOSトランジスタ、n15は
第15のNMOSトランジスタ、n16は第16のNM
OSトランジスタ、p1は第1のPMOSトランジス
タ、p2は第2のPMOSトランジスタ、p3は第3の
PMOSトランジスタ、p4は第4のPMOSトランジ
スタ、p5は第5のPMOSトランジスタ、p6は第6
のPMOSトランジスタ、p7は第7のPMOSトラン
ジスタ、p8は第8のPMOSトランジスタ、p9は第
9のPMOSトランジスタ、p10は第10のPMOS
トランジスタ、p11は第11のPMOSトランジス
タ、p12は第12のPMOSトランジスタ、p13は
第13のPMOSトランジスタ、p14は第14のPM
OSトランジスタ、p15は第15のPMOSトランジ
スタ、p16は第16のPMOSトランジスタである。
また、Gn1〜Gn16はそれぞれ第1〜第16のNM
OSトランジスタn1〜n16のゲート電極、Sn1〜
Sn16はそれぞれ第1〜第16のNMOSトランジス
タn1〜n16のソース領域、Dn1〜Dn16はそれ
ぞれ第1〜第16のNMOSトランジスタn1〜n16
のドレイン領域である。また、Gp1〜Gp16はそれ
ぞれ第1〜第16のPMOSトランジスタp1〜p16
のゲート電極、Sp2,Sp3,Sp6,Sp8,Sp
9,Sp10,Sp11,Sp14,Sp15はそれぞ
れ第2,第3,第6,第8,第9,第10,第11,第
14,第15,第16のPMOSトランジスタp2,p
3,p6,p8,p9,p10,p11,p14,p1
5,p16のソース領域、Dp2,Dp3,Dp6,D
p8,Dp9,Dp10,Dp11,Dp14,Dp1
5はそれぞれ第2,第3,第6,第8,第9,第10,
第11,第14,第15,第16のPMOSトランジス
タp2,p3,p6,p8,p9,p10,p11,p
14,p15,p16のドレイン領域である。また、W
0BLは第1層配線によって形成された第1の書き込み
ビット線、W0BLCは第1層配線によって形成された
第2の書き込みビット線、W0WL0は第2層配線によ
って形成された第1の書き込みワード線、W0WL1は
第2層配線によって形成された第2の書き込みワード
線、R1WL0は第2層配線によって形成された第1の
読み出しワード線、R1WL1は第2層配線によって形
成された第2の読み出しワード線、R1BLは第1層配
線によって形成された読み出しビット線、VDDは第1
層配線によって形成された電源線、GNDは第1層配線
によって形成された接地線である。また、30〜46は
第1及び第2の書き込みビット線W0BL及びW0BL
C、読み出しビット線R1BL、電源線VDD並びに接
地線GND以外の第1層配線、50〜53は第1及び第
2の書き込みワード線W0WL0及びW0WL1並びに
第1及び第2の読み出しワード線R1WL0及びR1W
L1以外の第2層配線である。第1層配線はNMOSト
ランジスタおよびPMOSトランジスタの上方に敷設さ
れ、第2層配線は第1層配線の上方に敷設される。な
お、図4には、第1層配線を実線で示し、第2層配線を
ハッチングを施した線で示している。そして、第1層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第1
層配線と第2層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
を実現するためのこの発明の実施の形態1によるメモリ
セルレイアウトパターンである。図4において、n1は
第1のNMOSトランジスタ、n2は第2のNMOSト
ランジスタ、n3は第3のNMOSトランジスタ、n4
は第4のNMOSトランジスタ、n5は第5のNMOS
トランジスタ、n6は第6のNMOSトランジスタ、n
7は第7のNMOSトランジスタ、n8は第8のNMO
Sトランジスタ、n9は第9のNMOSトランジスタ、
n10は第10のNMOSトランジスタ、n11は第1
1のNMOSトランジスタ、n12は第12のNMOS
トランジスタ、n13は第13のNMOSトランジス
タ、n14は第14のNMOSトランジスタ、n15は
第15のNMOSトランジスタ、n16は第16のNM
OSトランジスタ、p1は第1のPMOSトランジス
タ、p2は第2のPMOSトランジスタ、p3は第3の
PMOSトランジスタ、p4は第4のPMOSトランジ
スタ、p5は第5のPMOSトランジスタ、p6は第6
のPMOSトランジスタ、p7は第7のPMOSトラン
ジスタ、p8は第8のPMOSトランジスタ、p9は第
9のPMOSトランジスタ、p10は第10のPMOS
トランジスタ、p11は第11のPMOSトランジス
タ、p12は第12のPMOSトランジスタ、p13は
第13のPMOSトランジスタ、p14は第14のPM
OSトランジスタ、p15は第15のPMOSトランジ
スタ、p16は第16のPMOSトランジスタである。
また、Gn1〜Gn16はそれぞれ第1〜第16のNM
OSトランジスタn1〜n16のゲート電極、Sn1〜
Sn16はそれぞれ第1〜第16のNMOSトランジス
タn1〜n16のソース領域、Dn1〜Dn16はそれ
ぞれ第1〜第16のNMOSトランジスタn1〜n16
のドレイン領域である。また、Gp1〜Gp16はそれ
ぞれ第1〜第16のPMOSトランジスタp1〜p16
のゲート電極、Sp2,Sp3,Sp6,Sp8,Sp
9,Sp10,Sp11,Sp14,Sp15はそれぞ
れ第2,第3,第6,第8,第9,第10,第11,第
14,第15,第16のPMOSトランジスタp2,p
3,p6,p8,p9,p10,p11,p14,p1
5,p16のソース領域、Dp2,Dp3,Dp6,D
p8,Dp9,Dp10,Dp11,Dp14,Dp1
5はそれぞれ第2,第3,第6,第8,第9,第10,
第11,第14,第15,第16のPMOSトランジス
タp2,p3,p6,p8,p9,p10,p11,p
14,p15,p16のドレイン領域である。また、W
0BLは第1層配線によって形成された第1の書き込み
ビット線、W0BLCは第1層配線によって形成された
第2の書き込みビット線、W0WL0は第2層配線によ
って形成された第1の書き込みワード線、W0WL1は
第2層配線によって形成された第2の書き込みワード
線、R1WL0は第2層配線によって形成された第1の
読み出しワード線、R1WL1は第2層配線によって形
成された第2の読み出しワード線、R1BLは第1層配
線によって形成された読み出しビット線、VDDは第1
層配線によって形成された電源線、GNDは第1層配線
によって形成された接地線である。また、30〜46は
第1及び第2の書き込みビット線W0BL及びW0BL
C、読み出しビット線R1BL、電源線VDD並びに接
地線GND以外の第1層配線、50〜53は第1及び第
2の書き込みワード線W0WL0及びW0WL1並びに
第1及び第2の読み出しワード線R1WL0及びR1W
L1以外の第2層配線である。第1層配線はNMOSト
ランジスタおよびPMOSトランジスタの上方に敷設さ
れ、第2層配線は第1層配線の上方に敷設される。な
お、図4には、第1層配線を実線で示し、第2層配線を
ハッチングを施した線で示している。そして、第1層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第1
層配線と第2層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
【0021】図4に示すように、この発明の実施の形態
1によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下方から順に第1行、第2
行と順序づけ、左側のトランジスタから第1列、・・
・、第16列と順序づけた場合、第1行目に、N型トラ
ンジスタが配列された第1行のトランジスタアレイが配
置され、第2行目に、P型トランジスタが配列された第
2行のトランジスタアレイが配置されている。
1によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下方から順に第1行、第2
行と順序づけ、左側のトランジスタから第1列、・・
・、第16列と順序づけた場合、第1行目に、N型トラ
ンジスタが配列された第1行のトランジスタアレイが配
置され、第2行目に、P型トランジスタが配列された第
2行のトランジスタアレイが配置されている。
【0022】また、第1行のトランジスタアレイにおい
て、第1列目に第1のNMOSトランジスタn1が、第
2列目に第2のNMOSトランジスタn2が、第3列目
に第3のNMOSトランジスタn3が、第4列目に第4
のNMOSトランジスタn4が、第5列目に第5のNM
OSトランジスタn5が、第6列目に第6のNMOSト
ランジスタn6が、第7列目に第7のNMOSトランジ
スタn7が、第8列目に第8のNMOSトランジスタn
8が、第9列目に第9のNMOSトランジスタn9が、
第10列目に第10のNMOSトランジスタn10が、
第11列目に第11のNMOSトランジスタn11が、
第12列目に第12のNMOSトランジスタn12が、
第13列目に第13のNMOSトランジスタn13が、
第14列目に第14のNMOSトランジスタn14が、
第15列目に第15のNMOSトランジスタn15が、
第16列目に第16のNMOSトランジスタn16が、
それぞれ配置されている。
て、第1列目に第1のNMOSトランジスタn1が、第
2列目に第2のNMOSトランジスタn2が、第3列目
に第3のNMOSトランジスタn3が、第4列目に第4
のNMOSトランジスタn4が、第5列目に第5のNM
OSトランジスタn5が、第6列目に第6のNMOSト
ランジスタn6が、第7列目に第7のNMOSトランジ
スタn7が、第8列目に第8のNMOSトランジスタn
8が、第9列目に第9のNMOSトランジスタn9が、
第10列目に第10のNMOSトランジスタn10が、
第11列目に第11のNMOSトランジスタn11が、
第12列目に第12のNMOSトランジスタn12が、
第13列目に第13のNMOSトランジスタn13が、
第14列目に第14のNMOSトランジスタn14が、
第15列目に第15のNMOSトランジスタn15が、
第16列目に第16のNMOSトランジスタn16が、
それぞれ配置されている。
【0023】さらに、第1行のトランジスタアレイにお
いて、第1のNMOSトランジスタn1のドレイン領域
Dn1と第2のNMOSトランジスタn2のドレイン領
域Dn2とが、第2のNMOSトランジスタn2のソー
ス領域Sn2と第3のNMOSトランジスタn3のソー
ス領域Sn3とが、第3のNMOSトランジスタn3の
ドレイン領域Dn3と第4のNMOSトランジスタn4
のドレイン領域Dn4とが、第4のNMOSトランジス
タn4のソース領域Sn4と第5のMOSトランジスタ
n5のソース領域Sn5とが、第5のNMOSトランジ
スタn5のドレイン領域Dn5と第6のNMOSトラン
ジスタn16のドレイン領域Dn6とが、第6のNMO
Sトランジスタn6のソース領域Sn6と第7のNMO
Sトランジスタn7のソース領域Sn7とが、第7のN
MOSトランジスタn7のドレイン領域Dn7と第8の
NMOSトランジスタn8のソース領域Sn8とが、第
8のNMOSトランジスタn8のドレイン領域Dn8と
第9のNMOSトランジスタn9のソース領域Sn9と
が、第9のNMOSトランジスタn9のドレイン領域D
n9と第10のNMOSトランジスタn10のドレイン
領域Dn10とが、第10のNMOSトランジスタn1
0のソース領域Sn10と第11のNMOSトランジス
タn11のソース領域Sn11とが、第11NMOSト
ランジスタn11のドレイン領域Dn11と第12のN
MOSトランジスタn12のソース領域Sn12とが、
第12のNMOSトランジスタn12のドレイン領域D
n12と第13のNMOSトランジスタn13のドレイ
ン領域Dn13とが、第13のNMOSトランジスタn
13のソース領域Sn13と第14のNMOSトランジ
スタn14のドレイン領域Dn14とが、第14のNM
OSトランジスタn14のソース領域Sn14と第15
のNMOSトランジスタn15のソース領域Sn15と
が、第16のNMOSトランジスタn15のドレイン領
域Dn15と第16のNMOSトランジスタn16のド
レイン領域Dn16とが、それぞれ同一の領域に配置さ
れている。
いて、第1のNMOSトランジスタn1のドレイン領域
Dn1と第2のNMOSトランジスタn2のドレイン領
域Dn2とが、第2のNMOSトランジスタn2のソー
ス領域Sn2と第3のNMOSトランジスタn3のソー
ス領域Sn3とが、第3のNMOSトランジスタn3の
ドレイン領域Dn3と第4のNMOSトランジスタn4
のドレイン領域Dn4とが、第4のNMOSトランジス
タn4のソース領域Sn4と第5のMOSトランジスタ
n5のソース領域Sn5とが、第5のNMOSトランジ
スタn5のドレイン領域Dn5と第6のNMOSトラン
ジスタn16のドレイン領域Dn6とが、第6のNMO
Sトランジスタn6のソース領域Sn6と第7のNMO
Sトランジスタn7のソース領域Sn7とが、第7のN
MOSトランジスタn7のドレイン領域Dn7と第8の
NMOSトランジスタn8のソース領域Sn8とが、第
8のNMOSトランジスタn8のドレイン領域Dn8と
第9のNMOSトランジスタn9のソース領域Sn9と
が、第9のNMOSトランジスタn9のドレイン領域D
n9と第10のNMOSトランジスタn10のドレイン
領域Dn10とが、第10のNMOSトランジスタn1
0のソース領域Sn10と第11のNMOSトランジス
タn11のソース領域Sn11とが、第11NMOSト
ランジスタn11のドレイン領域Dn11と第12のN
MOSトランジスタn12のソース領域Sn12とが、
第12のNMOSトランジスタn12のドレイン領域D
n12と第13のNMOSトランジスタn13のドレイ
ン領域Dn13とが、第13のNMOSトランジスタn
13のソース領域Sn13と第14のNMOSトランジ
スタn14のドレイン領域Dn14とが、第14のNM
OSトランジスタn14のソース領域Sn14と第15
のNMOSトランジスタn15のソース領域Sn15と
が、第16のNMOSトランジスタn15のドレイン領
域Dn15と第16のNMOSトランジスタn16のド
レイン領域Dn16とが、それぞれ同一の領域に配置さ
れている。
【0024】なお、第1のNMOSトランジスタn1の
ソース領域Sn1と第16のNMOSトランジスタn1
6のソース領域Sn16とは第2の書き込みビット線W
OBLCにより接続されている。従って、図1及び図2
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、1つのメモリセル
回路の有する第1のNMOSトランジスタn1のソース
領域Sn1と、他のメモリセル回路の有する第16のN
MOSトランジスタn16のソース領域Sn16とを同
一の領域に配置することができる。
ソース領域Sn1と第16のNMOSトランジスタn1
6のソース領域Sn16とは第2の書き込みビット線W
OBLCにより接続されている。従って、図1及び図2
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、1つのメモリセル
回路の有する第1のNMOSトランジスタn1のソース
領域Sn1と、他のメモリセル回路の有する第16のN
MOSトランジスタn16のソース領域Sn16とを同
一の領域に配置することができる。
【0025】また、第2行のトランジスタアレイにおい
て、第1列目にゲート分離された第1のPMOSトラン
ジスタp1が、第2列目に第2のPMOSトランジスタ
p2が、第3列目に第3のPMOSトランジスタP3
が、第4列目にゲート分離された第4のPMOSトラン
ジスタp4が、第5列目にゲート分離された第6のPM
OSトランジスタp5が、第6列目に第6のPMOSト
ランジスタp6が、第7列目にゲート分離された第7の
PMOSトランジスタp7が、第8列目に第8のPMO
Sトランジスタp8が、第9列目に第9のPMOSトラ
ンジスタp9が、第10列目に第10のPMOSトラン
ジスタp10が、第11列目に第11のPMOSトラン
ジスタp11が、第12列目にゲート分離された第12
のPMOSトランジスタp12が、第13列目にゲート
分離された第13のPMOSトランジスタp13が、第
14列目に第14のPMOSトランジスタp14が、第
15列目に第15のPMOSトランジスタp15が、第
16列にゲート分離された第16のPMOSトランジス
タp16が、それぞれ配置されている。
て、第1列目にゲート分離された第1のPMOSトラン
ジスタp1が、第2列目に第2のPMOSトランジスタ
p2が、第3列目に第3のPMOSトランジスタP3
が、第4列目にゲート分離された第4のPMOSトラン
ジスタp4が、第5列目にゲート分離された第6のPM
OSトランジスタp5が、第6列目に第6のPMOSト
ランジスタp6が、第7列目にゲート分離された第7の
PMOSトランジスタp7が、第8列目に第8のPMO
Sトランジスタp8が、第9列目に第9のPMOSトラ
ンジスタp9が、第10列目に第10のPMOSトラン
ジスタp10が、第11列目に第11のPMOSトラン
ジスタp11が、第12列目にゲート分離された第12
のPMOSトランジスタp12が、第13列目にゲート
分離された第13のPMOSトランジスタp13が、第
14列目に第14のPMOSトランジスタp14が、第
15列目に第15のPMOSトランジスタp15が、第
16列にゲート分離された第16のPMOSトランジス
タp16が、それぞれ配置されている。
【0026】さらに、第2行のトランジスタアレイにお
いて、第2のPMOSトランジスタp2のソース領域S
p2と第3のPMOSトランジスタp3のソース領域S
p3とが、第8のPMOSトランジスタp8のドレイン
領域Dp8と第9のPMOSトランジスタp9のソース
領域Sp9とが、第9のPMOSトランジスタp9のド
レイン領域Dp9と第10のPMOSトランジスタp1
0のソース領域Sp10とが、第10のPMOSトラン
ジスタp10のドレイン領域Dp10と第11のPMO
Sトランジスタp11のドレイン領域Dp11とが、第
14のPMOSトランジスタp14のソース領域Sp1
4と第15のPMOSトランジスタp15のソース領域
Sp15とが、それぞれ同一の領域に配置されている。
いて、第2のPMOSトランジスタp2のソース領域S
p2と第3のPMOSトランジスタp3のソース領域S
p3とが、第8のPMOSトランジスタp8のドレイン
領域Dp8と第9のPMOSトランジスタp9のソース
領域Sp9とが、第9のPMOSトランジスタp9のド
レイン領域Dp9と第10のPMOSトランジスタp1
0のソース領域Sp10とが、第10のPMOSトラン
ジスタp10のドレイン領域Dp10と第11のPMO
Sトランジスタp11のドレイン領域Dp11とが、第
14のPMOSトランジスタp14のソース領域Sp1
4と第15のPMOSトランジスタp15のソース領域
Sp15とが、それぞれ同一の領域に配置されている。
【0027】また、第1の書き込みビット線W0BLは
第2行目のトランジスタ上に配置され、第2層配線50
及び第1層配線41を介して第4のNMOSトランジス
タn4のソース領域Sn4(第5のNMOSトランジス
タn5のソース領域Sn5)に接続されている。
第2行目のトランジスタ上に配置され、第2層配線50
及び第1層配線41を介して第4のNMOSトランジス
タn4のソース領域Sn4(第5のNMOSトランジス
タn5のソース領域Sn5)に接続されている。
【0028】また、第2の書き込みビット線W0BLC
は第1行目のトランジスタ上に配置され、第1のNMO
Sトランジスタn1のソース領域Sn1、第16のNM
OSトランジスタn16のソース領域Sn16にそれぞ
れ接続されている。
は第1行目のトランジスタ上に配置され、第1のNMO
Sトランジスタn1のソース領域Sn1、第16のNM
OSトランジスタn16のソース領域Sn16にそれぞ
れ接続されている。
【0029】また、読み出しビット線R1BLは第1行
目のトランジスタ上に配置され、第2層配線53及び第
1層配線44を介して第12のNMOSトランジスタn
12のドレイン領域Dn12(第13のNMOSトラン
ジスタn13のドレイン領域Dn13)に接続され、第
2層配線53及び第1層配線45を介して第14のPM
OSトランジスタp14のドレイン領域に接続されてい
る。
目のトランジスタ上に配置され、第2層配線53及び第
1層配線44を介して第12のNMOSトランジスタn
12のドレイン領域Dn12(第13のNMOSトラン
ジスタn13のドレイン領域Dn13)に接続され、第
2層配線53及び第1層配線45を介して第14のPM
OSトランジスタp14のドレイン領域に接続されてい
る。
【0030】また、電源線VDDは第2行目のトランジ
スタ上に配置され、第1のPMOSトランジスタp1の
ゲート電極Gp1、第4のPMOSトランジスタp4の
ゲート電極Gp4、第5のPMOSトランジスタp5の
ゲート電極Gp5、第7のPMOSトランジスタp7の
ゲート電極Gp7、第12のPMOSトランジスタp1
2のゲート電極Gp12、第13のPMOSトランジス
タp13のゲート電極Gp13、第16のPMOSトラ
ンジスタp16のゲート電極Gp16にそれぞれ接続さ
れている。さらに、第2のPMOSトランジスタp2の
ソース領域Sp2(第3のPMOSトランジスタp3の
ソース領域Sp3)、第6のPMOSトランジスタp6
のソース領域Sp6、第8のPMOSトランジスタp8
のソース領域Sp8、第11のPMOSトランジスタp
11のソース領域Sp11、第14のPMOSトランジ
スタp14のソース領域Sp14(第15のPMOSト
ランジスタp15のソース領域Sp15)にもそれぞれ
接続されている。
スタ上に配置され、第1のPMOSトランジスタp1の
ゲート電極Gp1、第4のPMOSトランジスタp4の
ゲート電極Gp4、第5のPMOSトランジスタp5の
ゲート電極Gp5、第7のPMOSトランジスタp7の
ゲート電極Gp7、第12のPMOSトランジスタp1
2のゲート電極Gp12、第13のPMOSトランジス
タp13のゲート電極Gp13、第16のPMOSトラ
ンジスタp16のゲート電極Gp16にそれぞれ接続さ
れている。さらに、第2のPMOSトランジスタp2の
ソース領域Sp2(第3のPMOSトランジスタp3の
ソース領域Sp3)、第6のPMOSトランジスタp6
のソース領域Sp6、第8のPMOSトランジスタp8
のソース領域Sp8、第11のPMOSトランジスタp
11のソース領域Sp11、第14のPMOSトランジ
スタp14のソース領域Sp14(第15のPMOSト
ランジスタp15のソース領域Sp15)にもそれぞれ
接続されている。
【0031】また、接地線GNDは第1行目のトランジ
スタ上に配置され、第2のNMOSトランジスタn2の
ソース領域Sn2(第3のNMOSトランジスタn3の
ソース領域Sn3)、第6のNMOSトランジスタn6
のソース領域Sn6(第7のNMOSトランジスタn7
のソース領域Sn7)、第10のNMOSトランジスタ
n10のソース領域Sn10(第11のNMOSトラン
ジスタn11のソース領域Sn11)、第14のNMO
Sトランジスタn14のソース領域Sn14(第15の
NMOSトランジスタn15のソース領域Sn15)に
それぞれ接続されている。
スタ上に配置され、第2のNMOSトランジスタn2の
ソース領域Sn2(第3のNMOSトランジスタn3の
ソース領域Sn3)、第6のNMOSトランジスタn6
のソース領域Sn6(第7のNMOSトランジスタn7
のソース領域Sn7)、第10のNMOSトランジスタ
n10のソース領域Sn10(第11のNMOSトラン
ジスタn11のソース領域Sn11)、第14のNMO
Sトランジスタn14のソース領域Sn14(第15の
NMOSトランジスタn15のソース領域Sn15)に
それぞれ接続されている。
【0032】また、第1の書き込みワード線W0WL0
は第6列目及び第16列目のトランジスタ上に配置さ
れ、第6列目のトランジスタ上に配置された第1の書き
込みワード線W0WL0は第1層配線42を介して第5
のNMOSトランジスタn5のゲート電極Gn5に接続
され、第16列目のトランジスタ上に配置された第1の
書き込みワード線W0WL0は第1層配線46を介して
第16のNMOSトランジスタn16のゲート電極Gn
16に接続されている。
は第6列目及び第16列目のトランジスタ上に配置さ
れ、第6列目のトランジスタ上に配置された第1の書き
込みワード線W0WL0は第1層配線42を介して第5
のNMOSトランジスタn5のゲート電極Gn5に接続
され、第16列目のトランジスタ上に配置された第1の
書き込みワード線W0WL0は第1層配線46を介して
第16のNMOSトランジスタn16のゲート電極Gn
16に接続されている。
【0033】また、第2の書き込みワード線W0WL1
は第3列目のトランジスタ上に配置され、第1層配線3
0を介して第1のNMOSトランジスタn1のゲート電
極Gn1、第4のNMOSトランジスタn4のゲート電
極Gn4にそれぞれ接続されている。
は第3列目のトランジスタ上に配置され、第1層配線3
0を介して第1のNMOSトランジスタn1のゲート電
極Gn1、第4のNMOSトランジスタn4のゲート電
極Gn4にそれぞれ接続されている。
【0034】また、第1の読み出しワード線R1WL0
は第10列目のトランジスタ上に配置され、第1層配線
37を介して第10のNMOSトランジスタn10のゲ
ート電極Gn10、第12のNMOSトランジスタn1
2のゲート電極Gn12、第10のPMOSトランジス
タp10のゲート電極Gp10にそれぞれ接続されてい
る。
は第10列目のトランジスタ上に配置され、第1層配線
37を介して第10のNMOSトランジスタn10のゲ
ート電極Gn10、第12のNMOSトランジスタn1
2のゲート電極Gn12、第10のPMOSトランジス
タp10のゲート電極Gp10にそれぞれ接続されてい
る。
【0035】また、第2の読み出しワード線R1WL1
は第12列目のトランジスタ上に配置され、第1層配線
34を介して第7のNMOSトランジスタn7のゲート
電極Gn7、第13のNMOSトランジスタn13のゲ
ート電極Gn13にそれぞれ接続され、第1層配線43
を介して第11のPMOSトランジスタp11のゲート
電極Gp11に接続されている。
は第12列目のトランジスタ上に配置され、第1層配線
34を介して第7のNMOSトランジスタn7のゲート
電極Gn7、第13のNMOSトランジスタn13のゲ
ート電極Gn13にそれぞれ接続され、第1層配線43
を介して第11のPMOSトランジスタp11のゲート
電極Gp11に接続されている。
【0036】なお、第1層配線30は第1のNMOSト
ランジスタn1のゲート電極Gn1と第4のNMOSト
ランジスタn4のゲート電極Gn4とを接続する。ま
た、第1層配線31は第2のNMOSトランジスタn2
のゲート電極Gn2と第2のPMOSトランジスタp2
のゲート電極Gp2と第3のNMOSトランジスタn3
のドレイン領域Dn3(第4のNMOSトランジスタn
4のドレイン領域Dn4)と第3のPMOSトランジス
タp3のドレイン領域Dp3とを接続する。また、第1
層配線32は第3のNMOSトランジスタn3のゲート
電極Gn3と第1のNMOSトランジスタn1のドレイ
ン領域Dn1(第2のNMOSトランジスタn2のドレ
イン領域Dn2)と第2のPMOSトランジスタp2の
ドレイン領域Dp2と第3のPMOSトランジスタp3
のゲート電極Gp3とを接続する。また、第1層配線3
3は第6のNMOSトランジスタn6のゲート電極Gn
6と第6のPMOSトランジスタp6のゲート電極Gp
6と第9のNMOSトランジスタn9のゲート電極Gn
9と第9のPMOSトランジスタp9のゲート電極Gp
9と第15のNMOSトランジスタn15のドレイン領
域Dn15(第16のNMOSトランジスタn16のド
レイン領域Dn16)と第15のPMOSトランジスタ
p15のドレイン領域Dp15とを接続する。また、第
1層配線34は第7のNMOSトランジスタn7のゲー
ト電極Gn7と第13のNMOSトランジスタn13の
ゲート電極Gn13とを接続する。また、第1層配線3
5は第8のNMOSトランジスタn8のゲート電極Gn
8と第8のPMOSトランジスタp8のゲート電極Gp
8とを接続する。また、第1層配線36は第8のNMO
Sトランジスタn8のドレイン領域Dn8(第9のNM
OSトランジスタn9のソース領域Sn9)と第11の
NMOSトランジスタn11のゲート電極Gn11とを
接続する。また、第1層配線37は第10のNMOSト
ランジスタn10のゲート電極Gn10と第10のPM
OSトランジスタp10のゲート電極Gp10と第12
のNMOSトランジスタn12のゲート電極Gn12と
を接統する。また、第1層配線38は第14のNMOS
トランジスタn14のゲート電極Gn14と第14のP
MOSトランジスタp14のゲート電極Gp14と第9
のPMOSトランジスタp9のドレイン領域Dp9(第
10のPMOSトランジスタp10のソース領域Sp1
0)とを接続する。また、第1層配線39は第15のN
MOSトランジスタn15のゲート電極Gn15と第1
5のPMOSトランジスタp15のゲート電極Gp15
と第5のNMOSトランジスタn5のドレイン領域Dn
5(第6のNMOSトランジスタn6のドレイン領域D
n6と第6のPMOSトランジスタp6のドレイン領域
Dp6とを接線する。また、第1層配線40は第8のP
MOSトランジスタp8のドレイン領域Dp8(第9の
PMOSトランジスタp9のソース領域Sp9)と第1
0のPMOSトランジスタp10のドレイン領域Dp1
0(第11のPMOSトランジスタp11のドレイン領
域Dp11)とを接続する。また、第4列目のトランジ
スタ上に配置された第2層配線50は第1の書き込みビ
ット線W0BLと第1層配線41とを接続する。第8列
目のトランジスタ上に配置された第2層配線51は第1
層配線32と第1層配線35とを接続する。また、第1
1列目のトランジスタ上に配置された第2層配線52は
第1層配線36と第1層配線38とを接続する。また、
第15列目のトランジスタ上に配置された第2層配線5
3は読み出しビット線R1BLと第1層配線44と第1
層配線46とを接続する。
ランジスタn1のゲート電極Gn1と第4のNMOSト
ランジスタn4のゲート電極Gn4とを接続する。ま
た、第1層配線31は第2のNMOSトランジスタn2
のゲート電極Gn2と第2のPMOSトランジスタp2
のゲート電極Gp2と第3のNMOSトランジスタn3
のドレイン領域Dn3(第4のNMOSトランジスタn
4のドレイン領域Dn4)と第3のPMOSトランジス
タp3のドレイン領域Dp3とを接続する。また、第1
層配線32は第3のNMOSトランジスタn3のゲート
電極Gn3と第1のNMOSトランジスタn1のドレイ
ン領域Dn1(第2のNMOSトランジスタn2のドレ
イン領域Dn2)と第2のPMOSトランジスタp2の
ドレイン領域Dp2と第3のPMOSトランジスタp3
のゲート電極Gp3とを接続する。また、第1層配線3
3は第6のNMOSトランジスタn6のゲート電極Gn
6と第6のPMOSトランジスタp6のゲート電極Gp
6と第9のNMOSトランジスタn9のゲート電極Gn
9と第9のPMOSトランジスタp9のゲート電極Gp
9と第15のNMOSトランジスタn15のドレイン領
域Dn15(第16のNMOSトランジスタn16のド
レイン領域Dn16)と第15のPMOSトランジスタ
p15のドレイン領域Dp15とを接続する。また、第
1層配線34は第7のNMOSトランジスタn7のゲー
ト電極Gn7と第13のNMOSトランジスタn13の
ゲート電極Gn13とを接続する。また、第1層配線3
5は第8のNMOSトランジスタn8のゲート電極Gn
8と第8のPMOSトランジスタp8のゲート電極Gp
8とを接続する。また、第1層配線36は第8のNMO
Sトランジスタn8のドレイン領域Dn8(第9のNM
OSトランジスタn9のソース領域Sn9)と第11の
NMOSトランジスタn11のゲート電極Gn11とを
接続する。また、第1層配線37は第10のNMOSト
ランジスタn10のゲート電極Gn10と第10のPM
OSトランジスタp10のゲート電極Gp10と第12
のNMOSトランジスタn12のゲート電極Gn12と
を接統する。また、第1層配線38は第14のNMOS
トランジスタn14のゲート電極Gn14と第14のP
MOSトランジスタp14のゲート電極Gp14と第9
のPMOSトランジスタp9のドレイン領域Dp9(第
10のPMOSトランジスタp10のソース領域Sp1
0)とを接続する。また、第1層配線39は第15のN
MOSトランジスタn15のゲート電極Gn15と第1
5のPMOSトランジスタp15のゲート電極Gp15
と第5のNMOSトランジスタn5のドレイン領域Dn
5(第6のNMOSトランジスタn6のドレイン領域D
n6と第6のPMOSトランジスタp6のドレイン領域
Dp6とを接線する。また、第1層配線40は第8のP
MOSトランジスタp8のドレイン領域Dp8(第9の
PMOSトランジスタp9のソース領域Sp9)と第1
0のPMOSトランジスタp10のドレイン領域Dp1
0(第11のPMOSトランジスタp11のドレイン領
域Dp11)とを接続する。また、第4列目のトランジ
スタ上に配置された第2層配線50は第1の書き込みビ
ット線W0BLと第1層配線41とを接続する。第8列
目のトランジスタ上に配置された第2層配線51は第1
層配線32と第1層配線35とを接続する。また、第1
1列目のトランジスタ上に配置された第2層配線52は
第1層配線36と第1層配線38とを接続する。また、
第15列目のトランジスタ上に配置された第2層配線5
3は読み出しビット線R1BLと第1層配線44と第1
層配線46とを接続する。
【0037】次に動作について説明する。先ず、図1及
び図2に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ(図示せず)は、書き込む
データに応じて、第1及び第2の書き込みビット線W0
BL及びW0BLCを「L」レベルまたは「H」レベル
にドライブする。ただし、第1の及び第2の書き込みビ
ット線W0BL及びW0BLCは互いに相補な関係とな
るようにドライブされる。
び図2に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ(図示せず)は、書き込む
データに応じて、第1及び第2の書き込みビット線W0
BL及びW0BLCを「L」レベルまたは「H」レベル
にドライブする。ただし、第1の及び第2の書き込みビ
ット線W0BL及びW0BLCは互いに相補な関係とな
るようにドライブされる。
【0038】そして、第1の記憶回路1にデータを書き
込む場合には、第1の書き込みワード線W0WL0を
「H」レベルにする。このとき、第5及び第16のNM
OSトランジスタn5及びn16が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「H」レベルにされないので、このとき、第2の書
き込みワード線W0WL1は「L」レベルにされ、第1
及び第4のNMOSトランジスタn1及びn4が非導通
状態になる。
込む場合には、第1の書き込みワード線W0WL0を
「H」レベルにする。このとき、第5及び第16のNM
OSトランジスタn5及びn16が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「H」レベルにされないので、このとき、第2の書
き込みワード線W0WL1は「L」レベルにされ、第1
及び第4のNMOSトランジスタn1及びn4が非導通
状態になる。
【0039】このため、第1の記憶回路1と第1及び第
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続され、第1の記憶回路1にデータが書き込まれ
る。以上により、第1の記憶回路1へのデータの書き込
みが完了する。
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続され、第1の記憶回路1にデータが書き込まれ
る。以上により、第1の記憶回路1へのデータの書き込
みが完了する。
【0040】書き込み完了後、第1の書き込みワード線
W0WL0を「L」レベルにドライブすれば、第5及び
第16のNMOSトランジスタn5及びn16が非導通
状態になる。このため、第1の記憶回路1と第1及び第
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続しておらず、その後、第1及び第2の書き込み
ビット線W0BL及びW0BLCのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第1の記憶回路1で保持される。
W0WL0を「L」レベルにドライブすれば、第5及び
第16のNMOSトランジスタn5及びn16が非導通
状態になる。このため、第1の記憶回路1と第1及び第
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続しておらず、その後、第1及び第2の書き込み
ビット線W0BL及びW0BLCのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第1の記憶回路1で保持される。
【0041】同様にして、第2の記憶回路2にデータを
書き込む場合には、第2の書き込みワード線W0WL1
を「H」レベルにする。
書き込む場合には、第2の書き込みワード線W0WL1
を「H」レベルにする。
【0042】次に、複合論理回路11の動作について説
明する。第3及び第4の入力端11c及び11dともに
「H」レベルのデータが与えられると、第9及び第10
のPMOSトランジスタp9及びp10は非導通状態、
第9及び第10のNMOSトランジスタn9及びn10
は導通状態になる。このため、第1及び第2の入力端1
1a及び11bにどんなレベルのデータが与えられて
も、複合論理回路11から「L」レベルのデータが出力
される。
明する。第3及び第4の入力端11c及び11dともに
「H」レベルのデータが与えられると、第9及び第10
のPMOSトランジスタp9及びp10は非導通状態、
第9及び第10のNMOSトランジスタn9及びn10
は導通状態になる。このため、第1及び第2の入力端1
1a及び11bにどんなレベルのデータが与えられて
も、複合論理回路11から「L」レベルのデータが出力
される。
【0043】同様に、第1及び第2の入力端11a及び
11bともに「H」レベルのデータが与えられると、第
8及び第11のPMOSトランジスタp8及びp11は
非導通状態、第7及び第11のNMOSトランジスタn
7及びn8は導通状態になる。このため、第3及び第4
の入力端11c及び11dにどんなレベルのデータが与
えられても、複合論理回路11から「L」レベルのデー
タが出力される。
11bともに「H」レベルのデータが与えられると、第
8及び第11のPMOSトランジスタp8及びp11は
非導通状態、第7及び第11のNMOSトランジスタn
7及びn8は導通状態になる。このため、第3及び第4
の入力端11c及び11dにどんなレベルのデータが与
えられても、複合論理回路11から「L」レベルのデー
タが出力される。
【0044】一方、第1及び第2の入力端11a及び1
1bいずれか一方の端子に「L」レベルのデータが与え
られ、かつ第3及び第4の入力端11c及び11dいず
れか一方の端子に「L」レベルのデータが与えられたと
き、第9及び第10のPMOSトランジスタp9及びp
10のいずれか一方が導通状態、第9及び第10のNM
OSトランジスタn9及びn10のいずれか一方が非導
通状態、第8及び第11のPMOSトランジスタp8及
びp11のいずれか一方が導通状態、第7及び第8のN
MOSトランジスタn7及びn8のいずれか一方が非導
通状態になる。このため、複合論理回路11から「H」
レベルのデータが出力される。
1bいずれか一方の端子に「L」レベルのデータが与え
られ、かつ第3及び第4の入力端11c及び11dいず
れか一方の端子に「L」レベルのデータが与えられたと
き、第9及び第10のPMOSトランジスタp9及びp
10のいずれか一方が導通状態、第9及び第10のNM
OSトランジスタn9及びn10のいずれか一方が非導
通状態、第8及び第11のPMOSトランジスタp8及
びp11のいずれか一方が導通状態、第7及び第8のN
MOSトランジスタn7及びn8のいずれか一方が非導
通状態になる。このため、複合論理回路11から「H」
レベルのデータが出力される。
【0045】次に、図1及び図2に示すメモリセル回路
からデータを読み出す場合の動作について説明する。第
1の記憶回路1に記憶されているデータを読み出す場
合、第1の読み出しワード線R1WL0を「H」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「H」レベルにされないので、このとき、第2
の読み出しワード線W0WL1は「L」レベルにされ
る。従って、このとき、第10及び第12のNMOSト
ランジスタn10及びn12、並びに第11のPMOS
トランジスタp11が導通状態、第7及び第13のNM
OSトランジスタn7及びn13、並びに第10のPM
OSトランジスタp10が非導通状態になる。このた
め、複合論理回路11の第1の入力端11aにどんなレ
ベルのデータが与えられても、複合論理回路11の第4
の入力端11dに「H」レベルのデータが与えられれ
ば、第9のNMOSトランジスタn9が導通状態にな
り、複合論理回路11から「L」レベルのデータが出力
され、「L」レベルのデータが与えられれば、第9のP
MOSトランジスタp9が導通状態になり、複合論理回
路11から「H」レベルのデータが出力される。そし
て、複合論理回路11から「H」レベルのデータが出力
されたとき、第11のNMOSトランジスタn11が導
通状態になり、読み出しビット線R1BLには「L」レ
ベルのデータが出力され、複合論理回路11から「L」
レベルのデータが出力されたとき、第14のPMOSト
ランジスタp14が導通状態になり、読み出しビット線
R1BLには「H」レベルのデータが出力される。
からデータを読み出す場合の動作について説明する。第
1の記憶回路1に記憶されているデータを読み出す場
合、第1の読み出しワード線R1WL0を「H」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「H」レベルにされないので、このとき、第2
の読み出しワード線W0WL1は「L」レベルにされ
る。従って、このとき、第10及び第12のNMOSト
ランジスタn10及びn12、並びに第11のPMOS
トランジスタp11が導通状態、第7及び第13のNM
OSトランジスタn7及びn13、並びに第10のPM
OSトランジスタp10が非導通状態になる。このた
め、複合論理回路11の第1の入力端11aにどんなレ
ベルのデータが与えられても、複合論理回路11の第4
の入力端11dに「H」レベルのデータが与えられれ
ば、第9のNMOSトランジスタn9が導通状態にな
り、複合論理回路11から「L」レベルのデータが出力
され、「L」レベルのデータが与えられれば、第9のP
MOSトランジスタp9が導通状態になり、複合論理回
路11から「H」レベルのデータが出力される。そし
て、複合論理回路11から「H」レベルのデータが出力
されたとき、第11のNMOSトランジスタn11が導
通状態になり、読み出しビット線R1BLには「L」レ
ベルのデータが出力され、複合論理回路11から「L」
レベルのデータが出力されたとき、第14のPMOSト
ランジスタp14が導通状態になり、読み出しビット線
R1BLには「H」レベルのデータが出力される。
【0046】読み出しビット線R1BLには、センスア
ンプ回路(図示せず)が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
1の記憶回路1からのデータの読み出しが完了する。
ンプ回路(図示せず)が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
1の記憶回路1からのデータの読み出しが完了する。
【0047】同様にして、第2の記憶回路2に記憶され
ているデータを読み出す場合には、第2の読み出しワー
ド線R1WL1を「H」レベルにする。
ているデータを読み出す場合には、第2の読み出しワー
ド線R1WL1を「H」レベルにする。
【0048】以上のように、この実施の形態1によれ
ば、図1及び図2に示すメモリセル回路を実現するメモ
リセルを、NMOSトランジスタとPMOSトランジス
タとを一組として構成されるベーシックセルを、行方向
に1個、列方向に16個配置することにより構成できる
ので、縦/横比の小さいメモリセルを得ることができる
効果が得られる。
ば、図1及び図2に示すメモリセル回路を実現するメモ
リセルを、NMOSトランジスタとPMOSトランジス
タとを一組として構成されるベーシックセルを、行方向
に1個、列方向に16個配置することにより構成できる
ので、縦/横比の小さいメモリセルを得ることができる
効果が得られる。
【0049】なお、この実施の形態によれば、1つの記
憶手段に対して、8個のベーシックセルを必要とし、従
来と同じであるため、メモリセルをアレイ状に配置して
構成されるメモリセルアレイの集積度を従来と同程度に
することができる。
憶手段に対して、8個のベーシックセルを必要とし、従
来と同じであるため、メモリセルをアレイ状に配置して
構成されるメモリセルアレイの集積度を従来と同程度に
することができる。
【0050】実施の形態2.図5及び図6はこの発明の
実施の形態2の説明に用いるメモリセル回路である。図
5及び図6において、12は読み出し回路、12aは読
み出し回路12の第1の入力端、12bは読み出し回路
の第2の入力端、12cは読み出し回路12の第3の入
力端、12dは読み出し回路の第4の入力端12dであ
る。また、n1は第1のNMOSトランジスタ(第3の
第2導電型トランジスタ)、n2は第2のNMOSトラ
ンジスタ(第7の第2導電型トランジスタ)、n3は第
3のNMOSトランジスタ(第8の第2導電型トランジ
スタ)、n4は第4のNMOSトランジスタ(第4の第
2導電型トランジスタ)、n5は第5のNMOSトラン
ジスタ(第2の第2導電型トランジスタ)、n6は第6
のNMOSトランジスタ(第6の第2導電型トランジス
タ)、n7は第7のNMOSトランジスタ(第10の第
2導電型トランジスタ)、n8は第8のNMOSトラン
ジスタ(第9の第2導電型トランジスタ)、n9は第9
のNMOSトランジスタ(第11の第2導電型トランジ
スタ)、n10は第10のNMOSトランジスタ(第1
2の第2導電型トランジスタ)、n11は第11のNM
OSトランジスタ(第5の第2導電型トランジスタ)、
n12は第12のNMOSトランジスタ(第1の第2導
電型トランジスタ)、p2は第2のPMOSトランジス
タ(第3の第1導電型トランジスタ)、p3は第3のP
MOSトランジスタ(第4の第1導電型トランジス
タ)、p6は第6のPMOSトランジスタ(第2の第1
導電型トランジスタ)、p7は第7のPMOSトランジ
スタ(第5の第1導電型トランジスタ)、p8は第8の
PMOSトランジスタ(第6の第1導電型トランジス
タ)、p9は第9のPMOSトランジスタ(第7の第1
導電型トランジスタ)、p10は第10のPMOSトラ
ンジスタ(第8の第1導電型トランジスタ)、p11は
第11のPMOSトランジスタ(第1の第1導電型トラ
ンジスタ)である。なお、その他の構成は、図1及び図
2において同一符号を付したものと同一であるため、そ
の詳細な説明は省略する。
実施の形態2の説明に用いるメモリセル回路である。図
5及び図6において、12は読み出し回路、12aは読
み出し回路12の第1の入力端、12bは読み出し回路
の第2の入力端、12cは読み出し回路12の第3の入
力端、12dは読み出し回路の第4の入力端12dであ
る。また、n1は第1のNMOSトランジスタ(第3の
第2導電型トランジスタ)、n2は第2のNMOSトラ
ンジスタ(第7の第2導電型トランジスタ)、n3は第
3のNMOSトランジスタ(第8の第2導電型トランジ
スタ)、n4は第4のNMOSトランジスタ(第4の第
2導電型トランジスタ)、n5は第5のNMOSトラン
ジスタ(第2の第2導電型トランジスタ)、n6は第6
のNMOSトランジスタ(第6の第2導電型トランジス
タ)、n7は第7のNMOSトランジスタ(第10の第
2導電型トランジスタ)、n8は第8のNMOSトラン
ジスタ(第9の第2導電型トランジスタ)、n9は第9
のNMOSトランジスタ(第11の第2導電型トランジ
スタ)、n10は第10のNMOSトランジスタ(第1
2の第2導電型トランジスタ)、n11は第11のNM
OSトランジスタ(第5の第2導電型トランジスタ)、
n12は第12のNMOSトランジスタ(第1の第2導
電型トランジスタ)、p2は第2のPMOSトランジス
タ(第3の第1導電型トランジスタ)、p3は第3のP
MOSトランジスタ(第4の第1導電型トランジス
タ)、p6は第6のPMOSトランジスタ(第2の第1
導電型トランジスタ)、p7は第7のPMOSトランジ
スタ(第5の第1導電型トランジスタ)、p8は第8の
PMOSトランジスタ(第6の第1導電型トランジス
タ)、p9は第9のPMOSトランジスタ(第7の第1
導電型トランジスタ)、p10は第10のPMOSトラ
ンジスタ(第8の第1導電型トランジスタ)、p11は
第11のPMOSトランジスタ(第1の第1導電型トラ
ンジスタ)である。なお、その他の構成は、図1及び図
2において同一符号を付したものと同一であるため、そ
の詳細な説明は省略する。
【0051】第1の記憶回路1は第1及び第2のインバ
ータ7および8の逆並列接続から構成され、第1のイン
バータ7の出力端7aから記憶内容が出力される。第1
のインバータ7は第11のPMOSトランジスタp11
と第11のNMOSトランジスタn11とを有してい
る。第2のインバータ8は第6のPMOSトランジスタ
p6と第6のNMOSトランジスタn6とを有してい
る。第11のPMOSトランジスタp11のゲートは第
2のインバータ8の出力端8aに接続され、ソースは電
源線5に接続され、ドレインは第1のインバータ7の出
力端7aに接続されている。第11のNMOSトランジ
スタn11のゲートは第2のインバータ8の出力端8a
に接続され、ソースは接地線6に接続され、ドレインは
第1のインバータ7の出力端7aに接続されている。第
6のPMOSトランジスタp6のゲートは第1のインバ
ータ7の出力端7aに接続され、ソースは電源線5に接
続され、ドレインは第2のインバータ8の出力端8aに
接続されている。第6のNMOSトランジスタn6のゲ
ートは第1のインバータ7の出力端7aに接続され、ソ
ースは接地線6に接続され、ドレインは第2のインバー
タ8の出力端8aに接続されている。
ータ7および8の逆並列接続から構成され、第1のイン
バータ7の出力端7aから記憶内容が出力される。第1
のインバータ7は第11のPMOSトランジスタp11
と第11のNMOSトランジスタn11とを有してい
る。第2のインバータ8は第6のPMOSトランジスタ
p6と第6のNMOSトランジスタn6とを有してい
る。第11のPMOSトランジスタp11のゲートは第
2のインバータ8の出力端8aに接続され、ソースは電
源線5に接続され、ドレインは第1のインバータ7の出
力端7aに接続されている。第11のNMOSトランジ
スタn11のゲートは第2のインバータ8の出力端8a
に接続され、ソースは接地線6に接続され、ドレインは
第1のインバータ7の出力端7aに接続されている。第
6のPMOSトランジスタp6のゲートは第1のインバ
ータ7の出力端7aに接続され、ソースは電源線5に接
続され、ドレインは第2のインバータ8の出力端8aに
接続されている。第6のNMOSトランジスタn6のゲ
ートは第1のインバータ7の出力端7aに接続され、ソ
ースは接地線6に接続され、ドレインは第2のインバー
タ8の出力端8aに接続されている。
【0052】また、第2の記憶回路2は第3及び第4の
インバータ9および10の逆並列接続から構成され、第
3のインバータ9の出力端9aから記憶内容が出力され
る。第3のインバータ10は第2のPMOSトランジス
タp2と第2のNMOSトランジスタn2とを有してい
る。第4のインバータ10は第3のPMOSトランジス
タp3と第3のNMOSトランジスタn3とを有してい
る。第2のPMOSトランジスタp2のゲートは第4の
インバータ10の出力端10aに接続され、ソースは電
源線5に接続され、ドレインは第3のインバータ9の出
力端9aに接続されている。第2のNMOSトランジス
タn2のゲートは第4のインバータ10の出力端10a
に接続され、ソースは接地線6に接続され、ドレインは
第3のインバータ9の出力端9aに接続されている。第
3のPMOSトランジスタp3のゲートは第3のインバ
ータ9の出力端9aに接続され、ソースは電源線5に接
続され、ドレインは第4のインバータ10の出力端10
aに接続されている。第3のNMOSトランジスタn3
のゲートは第3のインバータ9の出力端9aに接続さ
れ、ソースは接地線6に接続され、ドレインは第4のイ
ンバータ4の出力端10aに接続されている。
インバータ9および10の逆並列接続から構成され、第
3のインバータ9の出力端9aから記憶内容が出力され
る。第3のインバータ10は第2のPMOSトランジス
タp2と第2のNMOSトランジスタn2とを有してい
る。第4のインバータ10は第3のPMOSトランジス
タp3と第3のNMOSトランジスタn3とを有してい
る。第2のPMOSトランジスタp2のゲートは第4の
インバータ10の出力端10aに接続され、ソースは電
源線5に接続され、ドレインは第3のインバータ9の出
力端9aに接続されている。第2のNMOSトランジス
タn2のゲートは第4のインバータ10の出力端10a
に接続され、ソースは接地線6に接続され、ドレインは
第3のインバータ9の出力端9aに接続されている。第
3のPMOSトランジスタp3のゲートは第3のインバ
ータ9の出力端9aに接続され、ソースは電源線5に接
続され、ドレインは第4のインバータ10の出力端10
aに接続されている。第3のNMOSトランジスタn3
のゲートは第3のインバータ9の出力端9aに接続さ
れ、ソースは接地線6に接続され、ドレインは第4のイ
ンバータ4の出力端10aに接続されている。
【0053】また、第12のNMOSトランジスタn1
2のドレインは第1のインバータ7の出力端7aに接続
され、ソースは第2の書き込みビット線W0BLCに接
続され、ゲートは第1の書き込みワード線W0WL0に
接続されている。
2のドレインは第1のインバータ7の出力端7aに接続
され、ソースは第2の書き込みビット線W0BLCに接
続され、ゲートは第1の書き込みワード線W0WL0に
接続されている。
【0054】また、第5のNMOSトランジスタn5の
ドレインは第2のインバータ8の出力端8aに接続さ
れ、ソースは第1の書き込みビット線W0BLに接続さ
れ、ゲートは第1の書き込みワード線W0WL0に接続
されている。
ドレインは第2のインバータ8の出力端8aに接続さ
れ、ソースは第1の書き込みビット線W0BLに接続さ
れ、ゲートは第1の書き込みワード線W0WL0に接続
されている。
【0055】また、第1のNMOSトランジスタn1の
ドレインは第3のインバータ9の出力端9aに接続さ
れ、ソースは第2の書き込みビット線W0BLCに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
ドレインは第3のインバータ9の出力端9aに接続さ
れ、ソースは第2の書き込みビット線W0BLCに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
【0056】また、第4のNMOSトランジスタn4の
ドレインは第4のインバータ10の出力端10aに接続
され、ソースは第1の書き込みビット線W0BLに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
ドレインは第4のインバータ10の出力端10aに接続
され、ソースは第1の書き込みビット線W0BLに接続
され、ゲートは第2の書き込みワード線W0WL1に接
続されている。
【0057】また、読み出し回路4は第8のNMOSト
ランジスタn8と第7のNMOSトランジスタn7と第
7のPMOSトランジスタp7と第8のPMOSトラン
ジスタp8と第9のNMOSトランジスタn9と第10
のNMOSトランジスタn10と第9のPMOSトラン
ジスタp9と第10のPMOSトランジスタp10とを
有している。読み出し回路12のの第1の出力端12a
は第2の記憶回路2に接続され、第2の入力端12bは
第2の読み出しワード線R1WL1に接続され、第3の
入力端12cは第1の記憶回路1に接続され、第4の入
力端12dは第1の読み出しワード線R1WL0に接続
されている。第8のNMOSトランジスタn8のドレイ
ンは読み出しビット線R1BLに接続され、ゲートは読
み出し回路12の第2の入力端12bに接続され、ソー
スは第7のNMOSトランジスタn7、第7のPMOS
トランジスタp7及び第8のPMOSトランジスタp8
のドレインに接続されている。第7のNMOSトランジ
スタn7のドレインは第8のNMOSトランジスタn8
のソースに接続され、ゲートは読み出し回路12の第1
の入力端12aに接続され、ソースは接地線6に接続さ
れている。第7のPMOSトランジスタp7のドレイン
は第8のNMOSトランジスタn8のソースに接続さ
れ、ゲートは読み出し回路12の第1の入力端12aに
接続され、ソースは電源線5に接続されている。第8の
PMOSトランジスタp8のドレインは第8のNMOS
トランジスタn8のソースに接続され、ゲートは読み出
し回路12の第1の入力端12aに接続され、ソースは
電源線5に接続されている。第9のNMOSトランジス
タn9のドレインは読み出しビット線R1BLに接続さ
れ、ゲートは読み出し回路12の第4の入力端12dに
接続され、ソースは第10のNMOSトランジスタn1
0、第9のPMOSトランジスタp9及び第10のPM
OSトランジスタp10のドレインに接続されている。
第10のNMOSトランジスタn10のドレインは第9
のNMOSトランジスタn9のソースに接続され、ゲー
トは読み出し回路12の第3の入力端12cに接続さ
れ、ソースは接地線6に接続されている。第9のPMO
Sトランジスタp9のドレインは第9のNMOSトラン
ジスタn9のソースに接続され、ゲートは読み出し回路
12の第3の入力端12cに接続され、ソースは電源線
5に接続されている。第10のPMOSトランジスタp
10のドレインは第9のNMOSトランジスタn10の
ソースに接続され、ゲートは読み出し回路12の第3の
入力端12cに接続され、ソースは電源線5に接続され
ている。
ランジスタn8と第7のNMOSトランジスタn7と第
7のPMOSトランジスタp7と第8のPMOSトラン
ジスタp8と第9のNMOSトランジスタn9と第10
のNMOSトランジスタn10と第9のPMOSトラン
ジスタp9と第10のPMOSトランジスタp10とを
有している。読み出し回路12のの第1の出力端12a
は第2の記憶回路2に接続され、第2の入力端12bは
第2の読み出しワード線R1WL1に接続され、第3の
入力端12cは第1の記憶回路1に接続され、第4の入
力端12dは第1の読み出しワード線R1WL0に接続
されている。第8のNMOSトランジスタn8のドレイ
ンは読み出しビット線R1BLに接続され、ゲートは読
み出し回路12の第2の入力端12bに接続され、ソー
スは第7のNMOSトランジスタn7、第7のPMOS
トランジスタp7及び第8のPMOSトランジスタp8
のドレインに接続されている。第7のNMOSトランジ
スタn7のドレインは第8のNMOSトランジスタn8
のソースに接続され、ゲートは読み出し回路12の第1
の入力端12aに接続され、ソースは接地線6に接続さ
れている。第7のPMOSトランジスタp7のドレイン
は第8のNMOSトランジスタn8のソースに接続さ
れ、ゲートは読み出し回路12の第1の入力端12aに
接続され、ソースは電源線5に接続されている。第8の
PMOSトランジスタp8のドレインは第8のNMOS
トランジスタn8のソースに接続され、ゲートは読み出
し回路12の第1の入力端12aに接続され、ソースは
電源線5に接続されている。第9のNMOSトランジス
タn9のドレインは読み出しビット線R1BLに接続さ
れ、ゲートは読み出し回路12の第4の入力端12dに
接続され、ソースは第10のNMOSトランジスタn1
0、第9のPMOSトランジスタp9及び第10のPM
OSトランジスタp10のドレインに接続されている。
第10のNMOSトランジスタn10のドレインは第9
のNMOSトランジスタn9のソースに接続され、ゲー
トは読み出し回路12の第3の入力端12cに接続さ
れ、ソースは接地線6に接続されている。第9のPMO
Sトランジスタp9のドレインは第9のNMOSトラン
ジスタn9のソースに接続され、ゲートは読み出し回路
12の第3の入力端12cに接続され、ソースは電源線
5に接続されている。第10のPMOSトランジスタp
10のドレインは第9のNMOSトランジスタn10の
ソースに接続され、ゲートは読み出し回路12の第3の
入力端12cに接続され、ソースは電源線5に接続され
ている。
【0058】図7は図5及び図6に示すメモリセル回路
を実現するためのこの発明の実施の形態2によるメモリ
セルレイアウトパターンである。図7において、n1は
第1のNMOSトランジスタ、n2は第2のNMOSト
ランジスタ、n3は第3のNMOSトランジスタ、n4
は第4のNMOSトランジスタ、n5は第5のNMOS
トランジスタ、n6は第6のNMOSトランジスタ、n
7は第7のNMOSトランジスタ、n8は第8のNMO
Sトランジスタ、n9は第9のNMOSトランジスタ、
n10は第10のNMOSトランジスタ、n11は第1
1のNMOSトランジスタ、n12は第12のNMOS
トランジスタ、p1は第1のPMOSトランジスタ、p
2は第2のPMOSトランジスタ、p3は第3のPMO
Sトランジスタ、p4は第4のPMOSトランジスタ、
p5は第5のPMOSトランジスタ、p6は第6のPM
OSトランジスタ、p7は第7のPMOSトランジス
タ、p8は第8のPMOSトランジスタ、p9は第9の
PMOSトランジスタ、p10は第10のPMOSトラ
ンジスタ、p11は第11のPMOSトランジスタ、p
12は第12のPMOSトランジスタである。また、G
n1〜Gn12はそれぞれ第1〜第12のNMOSトラ
ンジスタn1〜n12のゲート電極、Sn1〜Sn12
はそれぞれ第1〜第12のNMOSトランジスタn1〜
n12のソース領域、Dn1〜Dn12はそれぞれ第1
〜第12のNMOSトランジスタn1〜n12のドレイ
ン領域である。また、Gp1〜Gp12はそれぞれ第1
〜第12のPMOSトランジスタp1〜p12のゲート
電極、Sp2,Sp3,Sp6,Sp7,Sp8,Sp
9,Sp10,Sp11はそれぞれ第2,第3,第6,
第7,第8,第9,第10,第11のPMOSトランジ
スタp2,p3,p6,p7,p8,p9,p10,p
11のソース領域、Dp2,Dp3,Dp6,Dp7,
Dp8,Dp9,Dp10,Dp11はそれぞれ第2,
第3,第6,第7,第8,第9,第10,第11のPM
OSトランジスタp2,p3,p6,p7,p8,p
9,p10,p11のドレイン領域である。また、W0
BLは第1層配線によって形成された第1の書き込みビ
ット線、W0BLCは第1層配線によって形成された第
2の書き込みビット線、W0WL0は第2層配線によっ
て形成された第1の書き込みワード線、W0WL1は第
2層配線によって形成された第2の書き込みワード線、
R1WL0は第2層配線によって形成された第1の読み
出しワード線、R1WL1は第2層配線によって形成さ
れた第2の読み出しワード線、R1BLは第1層配線に
よって形成された読み出しビット線、VDDは第1層配
線によって形成された電源線、GNDは第1層配線によ
って形成された接地線である。また、130〜145は
第1及び第2の書き込みビット線W0BL及びW0BL
C、読み出しビット線R1BL、電源線VDD並びに接
地線GND以外の第1層配線、150〜153は第1及
び第2の書き込みワード線W0WL0及びW0WL1並
びに第1及び第2の読み出しワード線R1WL0及びR
1WL1以外の第2層配線である。第1層配線はNMO
SトランジスタおよびPMOSトランジスタの上方に敷
設され、第2層配線は第1層配線の上方に敷設される。
なお、図7には、第1層配線を実線で示し、第2層配線
をハッチングを施した線で示している。そして、第1層
配線とゲート電極、ソース領域またはドレイン領域との
接続するコンタクトホールを白抜きの四角形で示し、第
1層配線と第2層配線とを接続するバイアホールを内側
に×を付した四角形で示している。
を実現するためのこの発明の実施の形態2によるメモリ
セルレイアウトパターンである。図7において、n1は
第1のNMOSトランジスタ、n2は第2のNMOSト
ランジスタ、n3は第3のNMOSトランジスタ、n4
は第4のNMOSトランジスタ、n5は第5のNMOS
トランジスタ、n6は第6のNMOSトランジスタ、n
7は第7のNMOSトランジスタ、n8は第8のNMO
Sトランジスタ、n9は第9のNMOSトランジスタ、
n10は第10のNMOSトランジスタ、n11は第1
1のNMOSトランジスタ、n12は第12のNMOS
トランジスタ、p1は第1のPMOSトランジスタ、p
2は第2のPMOSトランジスタ、p3は第3のPMO
Sトランジスタ、p4は第4のPMOSトランジスタ、
p5は第5のPMOSトランジスタ、p6は第6のPM
OSトランジスタ、p7は第7のPMOSトランジス
タ、p8は第8のPMOSトランジスタ、p9は第9の
PMOSトランジスタ、p10は第10のPMOSトラ
ンジスタ、p11は第11のPMOSトランジスタ、p
12は第12のPMOSトランジスタである。また、G
n1〜Gn12はそれぞれ第1〜第12のNMOSトラ
ンジスタn1〜n12のゲート電極、Sn1〜Sn12
はそれぞれ第1〜第12のNMOSトランジスタn1〜
n12のソース領域、Dn1〜Dn12はそれぞれ第1
〜第12のNMOSトランジスタn1〜n12のドレイ
ン領域である。また、Gp1〜Gp12はそれぞれ第1
〜第12のPMOSトランジスタp1〜p12のゲート
電極、Sp2,Sp3,Sp6,Sp7,Sp8,Sp
9,Sp10,Sp11はそれぞれ第2,第3,第6,
第7,第8,第9,第10,第11のPMOSトランジ
スタp2,p3,p6,p7,p8,p9,p10,p
11のソース領域、Dp2,Dp3,Dp6,Dp7,
Dp8,Dp9,Dp10,Dp11はそれぞれ第2,
第3,第6,第7,第8,第9,第10,第11のPM
OSトランジスタp2,p3,p6,p7,p8,p
9,p10,p11のドレイン領域である。また、W0
BLは第1層配線によって形成された第1の書き込みビ
ット線、W0BLCは第1層配線によって形成された第
2の書き込みビット線、W0WL0は第2層配線によっ
て形成された第1の書き込みワード線、W0WL1は第
2層配線によって形成された第2の書き込みワード線、
R1WL0は第2層配線によって形成された第1の読み
出しワード線、R1WL1は第2層配線によって形成さ
れた第2の読み出しワード線、R1BLは第1層配線に
よって形成された読み出しビット線、VDDは第1層配
線によって形成された電源線、GNDは第1層配線によ
って形成された接地線である。また、130〜145は
第1及び第2の書き込みビット線W0BL及びW0BL
C、読み出しビット線R1BL、電源線VDD並びに接
地線GND以外の第1層配線、150〜153は第1及
び第2の書き込みワード線W0WL0及びW0WL1並
びに第1及び第2の読み出しワード線R1WL0及びR
1WL1以外の第2層配線である。第1層配線はNMO
SトランジスタおよびPMOSトランジスタの上方に敷
設され、第2層配線は第1層配線の上方に敷設される。
なお、図7には、第1層配線を実線で示し、第2層配線
をハッチングを施した線で示している。そして、第1層
配線とゲート電極、ソース領域またはドレイン領域との
接続するコンタクトホールを白抜きの四角形で示し、第
1層配線と第2層配線とを接続するバイアホールを内側
に×を付した四角形で示している。
【0059】図7に示すように、この発明の実施の形態
2によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下から順に第1行、第2行
と順序づけ、左側のトランジスタから第1列、・・・、
第16列と順序づけた場合、第1行目に、N型トランジ
スタが配列された第1行のトランジスタアレイが配置さ
れ、第2行目に、P型トランジスタが配列された第2行
のトランジスタアレイが配置されている。
2によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下から順に第1行、第2行
と順序づけ、左側のトランジスタから第1列、・・・、
第16列と順序づけた場合、第1行目に、N型トランジ
スタが配列された第1行のトランジスタアレイが配置さ
れ、第2行目に、P型トランジスタが配列された第2行
のトランジスタアレイが配置されている。
【0060】また、第1行のトランジスタアレイにおい
て、第1列目に第1のNMOSトランジスタn1が、第
2列目に第2のNMOSトランジスタn2が、第3列目
に第3のNMOSトランジスタn3が、第4列目に第4
のNMOSトランジスタn4が、第5列目に第5のNM
OSトランジスタn5が、第6列目に第6のNMOSト
ランジスタn6が、第7列目に第7のNMOSトランジ
スタn7が、第8列目に第8のNMOSトランジスタn
8が、第9列目に第9のNMOSトランジスタn9が、
第10列目に第10のNMOSトランジスタn10が、
第11列目に第11のNMOSトランジスタn11が、
第12列目に第12のNMOSトランジスタn12が、
それぞれ配置されている。
て、第1列目に第1のNMOSトランジスタn1が、第
2列目に第2のNMOSトランジスタn2が、第3列目
に第3のNMOSトランジスタn3が、第4列目に第4
のNMOSトランジスタn4が、第5列目に第5のNM
OSトランジスタn5が、第6列目に第6のNMOSト
ランジスタn6が、第7列目に第7のNMOSトランジ
スタn7が、第8列目に第8のNMOSトランジスタn
8が、第9列目に第9のNMOSトランジスタn9が、
第10列目に第10のNMOSトランジスタn10が、
第11列目に第11のNMOSトランジスタn11が、
第12列目に第12のNMOSトランジスタn12が、
それぞれ配置されている。
【0061】さらに、第1のトランジスタアレイにおい
て、第1のNMOSトランジスタn1のドレイン領域D
n1と第2のNMOSトランジスタn2のドレイン領域
Dn2とが、第2のNMOSトランジスタn2のソース
領域Sn12と第13のNMOSトランジスタn13の
ソース領域Sn3とが、第3のNMOSトランジスタn
3のドレイン領域Dn3と第4のNMOSトランジスタ
n4のドレイン領域Dn4とが、第4のNMOSトラン
ジスタn4のソース領域Sn4と第5のNMOSトラン
ジスタn5のソース領域Sn5とが、第5のNMOSト
ランジスタn5のドレイン領域Dn5と第6のNMOS
トランジスタn6のドレイン領域Dn6とが、第6のN
MOSトランジスタn6のソース領域Sn6と第7のN
MOSトランジスタn7のソース領域Sn7とが、第7
のNMOSトランジスタn7のドレイン領域Dn7と第
8のNMOSトランジスタn8のソース領域Sn8と
が、第8のNMOSトランジスタn8のドレイン領域D
n8と第9のNMOSトランジスタn9のドレイン領域
Dn9とが、第9のNMOSトランジスタn9のソース
領域Sn9と第10のNMOSトランジスタn10のド
レイン領域Dn10とが、第10のNMOSトランジス
タn10のソース領域Sn10と第11のNMOSトラ
ンジスタn11のソース領域Sn11とが、第11のN
MOSトランジスタn11のドレイン領域Dn11と第
12のNMOSトランジスタn12のドレイン領域Dn
12とが、それぞれ同一の領域に配置されている。
て、第1のNMOSトランジスタn1のドレイン領域D
n1と第2のNMOSトランジスタn2のドレイン領域
Dn2とが、第2のNMOSトランジスタn2のソース
領域Sn12と第13のNMOSトランジスタn13の
ソース領域Sn3とが、第3のNMOSトランジスタn
3のドレイン領域Dn3と第4のNMOSトランジスタ
n4のドレイン領域Dn4とが、第4のNMOSトラン
ジスタn4のソース領域Sn4と第5のNMOSトラン
ジスタn5のソース領域Sn5とが、第5のNMOSト
ランジスタn5のドレイン領域Dn5と第6のNMOS
トランジスタn6のドレイン領域Dn6とが、第6のN
MOSトランジスタn6のソース領域Sn6と第7のN
MOSトランジスタn7のソース領域Sn7とが、第7
のNMOSトランジスタn7のドレイン領域Dn7と第
8のNMOSトランジスタn8のソース領域Sn8と
が、第8のNMOSトランジスタn8のドレイン領域D
n8と第9のNMOSトランジスタn9のドレイン領域
Dn9とが、第9のNMOSトランジスタn9のソース
領域Sn9と第10のNMOSトランジスタn10のド
レイン領域Dn10とが、第10のNMOSトランジス
タn10のソース領域Sn10と第11のNMOSトラ
ンジスタn11のソース領域Sn11とが、第11のN
MOSトランジスタn11のドレイン領域Dn11と第
12のNMOSトランジスタn12のドレイン領域Dn
12とが、それぞれ同一の領域に配置されている。
【0062】なお、第1のNMOSトランジスタn1の
ソース領域Sn1と第12のNMOSトランジスタn1
2のソース領域Sn12とは第2の書き込みビット線W
OBLCにより接続されている。従って、図5及び図6
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、1つのメモリセル
回路の有する第1のNMOSトランジスタn1のソース
領域Sn1と、他のメモリセル回路の有する第12のN
MOSトランジスタn12のソース領域Sn12とを同
一の領域に配置することができる。
ソース領域Sn1と第12のNMOSトランジスタn1
2のソース領域Sn12とは第2の書き込みビット線W
OBLCにより接続されている。従って、図5及び図6
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、1つのメモリセル
回路の有する第1のNMOSトランジスタn1のソース
領域Sn1と、他のメモリセル回路の有する第12のN
MOSトランジスタn12のソース領域Sn12とを同
一の領域に配置することができる。
【0063】また、第2行のトランジスタアレイにおい
て、第1列目にゲート分離された第1のPMOSトラン
ジスタp1が、第2列目に第2のPMOSトランジスタ
p2が、第3列目に第3のPMOSトランジスタp3
が、第4列目にゲート分離された第4のPMOSトラン
ジスタp4が、第5列目にゲート分離された第5のPM
OSトランジスタp5が、第6列目に第6のPMOSト
ランジスタp6が、第7列目に第7のPMOSトランジ
スタp7が、第8列目に第8のPMOSトランジスタp
8が、第9列目に第9のPMOSトランジスタp9が、
第10列目に第10のPMOSトランジスタp10が、
第11列目に第11のPMOSトランジスタp11が、
第12列目ににゲート分離された第12のPMOSトラ
ンジスタp12が、それぞれ配置されている。
て、第1列目にゲート分離された第1のPMOSトラン
ジスタp1が、第2列目に第2のPMOSトランジスタ
p2が、第3列目に第3のPMOSトランジスタp3
が、第4列目にゲート分離された第4のPMOSトラン
ジスタp4が、第5列目にゲート分離された第5のPM
OSトランジスタp5が、第6列目に第6のPMOSト
ランジスタp6が、第7列目に第7のPMOSトランジ
スタp7が、第8列目に第8のPMOSトランジスタp
8が、第9列目に第9のPMOSトランジスタp9が、
第10列目に第10のPMOSトランジスタp10が、
第11列目に第11のPMOSトランジスタp11が、
第12列目ににゲート分離された第12のPMOSトラ
ンジスタp12が、それぞれ配置されている。
【0064】さらに、第2行のトランジスタアレイにお
いて、第2のPMOSトランジスタp2のソース領域S
p2と第3のPMOSトランジスタp3のソース領域S
p3とが、第6のPMOSトランジスタp6のソース領
域Sp6と第7のPMOSトランジスタp7のソース領
域Sp7とが、第7のPMOSトランジスタp7のドレ
イン領域Dp7と第8のPMOSトランジスタp8のド
レイン領域Dp8とが、第8のPMOSトランジスタp
8のソース領域Sp8と第9のPMOSトランジスタp
9のソース領域Sp9とが、第9のPMOSトランジス
タp9のドレイン領域Dp9と第10のPMOSトラン
ジスタp10のドレイン領域Dp10とが、第10のP
MOSトランジスタp10のソース領域Sp10と第1
1のPMOSトランジスタp11のソース領域Sp11
とが、それぞれ同一の領域に配置されている。
いて、第2のPMOSトランジスタp2のソース領域S
p2と第3のPMOSトランジスタp3のソース領域S
p3とが、第6のPMOSトランジスタp6のソース領
域Sp6と第7のPMOSトランジスタp7のソース領
域Sp7とが、第7のPMOSトランジスタp7のドレ
イン領域Dp7と第8のPMOSトランジスタp8のド
レイン領域Dp8とが、第8のPMOSトランジスタp
8のソース領域Sp8と第9のPMOSトランジスタp
9のソース領域Sp9とが、第9のPMOSトランジス
タp9のドレイン領域Dp9と第10のPMOSトラン
ジスタp10のドレイン領域Dp10とが、第10のP
MOSトランジスタp10のソース領域Sp10と第1
1のPMOSトランジスタp11のソース領域Sp11
とが、それぞれ同一の領域に配置されている。
【0065】また、第1の書き込みビット線W0BLは
第2行目のトランジスタ上に配置され、第2層配線15
0及び第1層配線137を介して第4のNMOSトラン
ジスタn4のソース領域Sn4(第5のNMOSトラン
ジスタn5のソース領域Sn5)に接続されている。
第2行目のトランジスタ上に配置され、第2層配線15
0及び第1層配線137を介して第4のNMOSトラン
ジスタn4のソース領域Sn4(第5のNMOSトラン
ジスタn5のソース領域Sn5)に接続されている。
【0066】また、第2の書き込みビット線W0BLC
は第1行目のトランジスタ上に配置され、第1のNMO
Sトランジスタn1のソース領域Sn1、第12のNM
OSトランジスタn16のソース領域Sn16にそれぞ
れ接続されている。
は第1行目のトランジスタ上に配置され、第1のNMO
Sトランジスタn1のソース領域Sn1、第12のNM
OSトランジスタn16のソース領域Sn16にそれぞ
れ接続されている。
【0067】また、読み出しビット線R1BLは第1行
目のトランジスタ上に配置され、第8のNMOSトラン
ジスタn8のドレイン領域Dn8(第9のNMOSトラ
ンジスタn9のドレイン領域Sn9)に接続されてい
る。
目のトランジスタ上に配置され、第8のNMOSトラン
ジスタn8のドレイン領域Dn8(第9のNMOSトラ
ンジスタn9のドレイン領域Sn9)に接続されてい
る。
【0068】また、電源線VDDは第2行目のトランジ
スタ上に配置され、第1のPMOSトランジスタp1の
ゲート電極Gp1、第4のPMOSトランジスタp4の
ゲート電極Gp4、第5のPMOSトランジスタp5の
ゲート電極Gp5、第12のPMOSトランジスタp1
2のゲート電極Gp12にそれぞれ接続されている。さ
らに、第2のPMOSトランジスタp2のソース領域S
p2(第3のPMOSトランジスタp3のソース領域S
p3)、第7のPMOSトランジスタp7のソース領域
Sp7、第8のPMOSトランジスタp8のソース領域
Sp8(第9のPMOSトランジスタp9のソース領域
Sp9)、第10のPMOSトランジスタp10のソー
ス領域Sp10(第11のPMOSトランジスタp11
のソース領域Sp11)にもそれぞれ接続されている。
スタ上に配置され、第1のPMOSトランジスタp1の
ゲート電極Gp1、第4のPMOSトランジスタp4の
ゲート電極Gp4、第5のPMOSトランジスタp5の
ゲート電極Gp5、第12のPMOSトランジスタp1
2のゲート電極Gp12にそれぞれ接続されている。さ
らに、第2のPMOSトランジスタp2のソース領域S
p2(第3のPMOSトランジスタp3のソース領域S
p3)、第7のPMOSトランジスタp7のソース領域
Sp7、第8のPMOSトランジスタp8のソース領域
Sp8(第9のPMOSトランジスタp9のソース領域
Sp9)、第10のPMOSトランジスタp10のソー
ス領域Sp10(第11のPMOSトランジスタp11
のソース領域Sp11)にもそれぞれ接続されている。
【0069】また、接地線GNDは第1行目のトランジ
スタ上に配置され、第2のNMOSトランジスタn2の
ソース領域Sn2(第3のNMOSトランジスタn3の
ソース領域Sn3)、第6のNMOSトランジスタn6
のソース領域Sn6(第7のNMOSトランジスタn7
のソース領域Sn7)、第10のNMOSトランジスタ
n10のソース領域Sn10(第11のNMOSトラン
ジスタn11のソース領域Sn11)にそれぞれ接続さ
れている。
スタ上に配置され、第2のNMOSトランジスタn2の
ソース領域Sn2(第3のNMOSトランジスタn3の
ソース領域Sn3)、第6のNMOSトランジスタn6
のソース領域Sn6(第7のNMOSトランジスタn7
のソース領域Sn7)、第10のNMOSトランジスタ
n10のソース領域Sn10(第11のNMOSトラン
ジスタn11のソース領域Sn11)にそれぞれ接続さ
れている。
【0070】また、第1の書き込みワード線W0WL0
は第5列目及び第12列目のトランジスタ上に配置さ
れ、第5列目のトランジスタ上に配置された第1の書き
込みワード線W0WL0は第1層配線138を介して第
5のNMOSトランジスタn5のゲート電極Gn5に接
続され、第12列目のトランジスタ上に配置された第1
の書き込みワード線W0WL0は第1層配線145を介
して第12のNMOSトランジスタn16のゲート電極
Gn16に接続されている。
は第5列目及び第12列目のトランジスタ上に配置さ
れ、第5列目のトランジスタ上に配置された第1の書き
込みワード線W0WL0は第1層配線138を介して第
5のNMOSトランジスタn5のゲート電極Gn5に接
続され、第12列目のトランジスタ上に配置された第1
の書き込みワード線W0WL0は第1層配線145を介
して第12のNMOSトランジスタn16のゲート電極
Gn16に接続されている。
【0071】また、第2の書き込みワード線W0WL1
は第3列目のトランジスタ上に配置され、第1層配線1
30を介して第1のNMOSトランジスタn1のゲート
電極Gn1、第4のNMOSトランジスタn4のゲート
電極Gn4にそれぞれ接続されている。
は第3列目のトランジスタ上に配置され、第1層配線1
30を介して第1のNMOSトランジスタn1のゲート
電極Gn1、第4のNMOSトランジスタn4のゲート
電極Gn4にそれぞれ接続されている。
【0072】また、第1の読み出しワード線R1WL0
は第10列目のトランジスタ上に配置され、第1層配線
142を介して第9のNMOSトランジスタn9のゲー
ト電極Gn9接続されている。
は第10列目のトランジスタ上に配置され、第1層配線
142を介して第9のNMOSトランジスタn9のゲー
ト電極Gn9接続されている。
【0073】また、第2の読み出しワード線R1WL1
は第9列目のトランジスタ上に配置され、第1層配線1
41を介して第8のNMOSトランジスタn8のゲート
電極Gn8に接続されている。
は第9列目のトランジスタ上に配置され、第1層配線1
41を介して第8のNMOSトランジスタn8のゲート
電極Gn8に接続されている。
【0074】なお、第1層配線130は第1のNMOS
トランジスタn1のゲート電極Gn1と第4のNMOS
トランジスタn4のゲート電極Gn4とを接続する。ま
た、第1層配線131は第2のNMOSトランジスタn
2のゲート電極Gn2と第2のPMOSトランジスタp
2のゲート電極Gp2と第3のNMOSトランジスタn
3のドレイン領域Dn3(第4のNMOSトランジスタ
n4のドレイン領域Dn4)と第3のPMOSトランジ
スタp3のドレイン領域Dp3とを接続する。また、第
1層配線132は第3のNMOSトランジスタn3のゲ
ート電極Gn3と第1のNMOSトランジスタn1のド
レイン領域Dn1(第2のNMOSトランジスタn2の
ドレイン領域Dn2)と第2のPMOSトランジスタp
2のドレイン領域Dp2と第3のPMOSトランジスタ
P3のゲート電極Gn3とを接続する。また、第1層配
線133は第6のNMOSトランジスタn6のゲート電
極Gn6と第6のPMOSトランジスタp6のゲート電
極Gp6と第11のNMOSトランジスタn11のドレ
イン領域Dn11(第12のNMOSトランジスタn1
2のドレイン領域Dn12)と第11のPMOSトラン
ジスタp11のドレイン領域Dp11と第10NMOS
トランジスタn10のゲート電極Gn10と第9のPM
OSトランジスタp9のゲート電極Gp9と第10のP
MOSトランジスタp10のゲート電極Gp10とを接
続する。また、第1層配線134は第7のNMOSトラ
ンジスタn7のゲート電極Gn7と第8のPMOSトラ
ンジスタp8のゲート電極Gp8とを接続する。また、
第1層配線135は第11のNMOSトランジスタd1
1のゲート電極Gn11と第11のPMOSトランジス
タp11のゲート電極Gp11と第5のNMOSトラン
ジスタn5のドレイン領域Dn5(第6のNMOSトラ
ンジスタn6のドレイン領域Dn6)と第6のPMOS
トランジスタp6のドレイン領域Dp6とを接続する。
また、第1層配線136は第7のPMOSトランジスタ
p7のゲート電極Gp7と第8のPMOSトランジスタ
p8のゲート電極Gp8とを接続する。また、第4列目
のトランジスタ上に配置された第2層配線150は第1
の書き込みビット線W0BLと第1層配線137とを接
続する。また、第6列目のトランジスタ上に配置された
第2層配線151は第1層配線132と第1層配線13
4とを接続する。また、第8列目のトランジスタ上に配
置された第2層配線152は第1層配線139と第1層
配線140とを接続する。また、第11列目のトランジ
スタ上に配置された第2層配線153は第1層配線14
3と第1層配線144とを接続する。
トランジスタn1のゲート電極Gn1と第4のNMOS
トランジスタn4のゲート電極Gn4とを接続する。ま
た、第1層配線131は第2のNMOSトランジスタn
2のゲート電極Gn2と第2のPMOSトランジスタp
2のゲート電極Gp2と第3のNMOSトランジスタn
3のドレイン領域Dn3(第4のNMOSトランジスタ
n4のドレイン領域Dn4)と第3のPMOSトランジ
スタp3のドレイン領域Dp3とを接続する。また、第
1層配線132は第3のNMOSトランジスタn3のゲ
ート電極Gn3と第1のNMOSトランジスタn1のド
レイン領域Dn1(第2のNMOSトランジスタn2の
ドレイン領域Dn2)と第2のPMOSトランジスタp
2のドレイン領域Dp2と第3のPMOSトランジスタ
P3のゲート電極Gn3とを接続する。また、第1層配
線133は第6のNMOSトランジスタn6のゲート電
極Gn6と第6のPMOSトランジスタp6のゲート電
極Gp6と第11のNMOSトランジスタn11のドレ
イン領域Dn11(第12のNMOSトランジスタn1
2のドレイン領域Dn12)と第11のPMOSトラン
ジスタp11のドレイン領域Dp11と第10NMOS
トランジスタn10のゲート電極Gn10と第9のPM
OSトランジスタp9のゲート電極Gp9と第10のP
MOSトランジスタp10のゲート電極Gp10とを接
続する。また、第1層配線134は第7のNMOSトラ
ンジスタn7のゲート電極Gn7と第8のPMOSトラ
ンジスタp8のゲート電極Gp8とを接続する。また、
第1層配線135は第11のNMOSトランジスタd1
1のゲート電極Gn11と第11のPMOSトランジス
タp11のゲート電極Gp11と第5のNMOSトラン
ジスタn5のドレイン領域Dn5(第6のNMOSトラ
ンジスタn6のドレイン領域Dn6)と第6のPMOS
トランジスタp6のドレイン領域Dp6とを接続する。
また、第1層配線136は第7のPMOSトランジスタ
p7のゲート電極Gp7と第8のPMOSトランジスタ
p8のゲート電極Gp8とを接続する。また、第4列目
のトランジスタ上に配置された第2層配線150は第1
の書き込みビット線W0BLと第1層配線137とを接
続する。また、第6列目のトランジスタ上に配置された
第2層配線151は第1層配線132と第1層配線13
4とを接続する。また、第8列目のトランジスタ上に配
置された第2層配線152は第1層配線139と第1層
配線140とを接続する。また、第11列目のトランジ
スタ上に配置された第2層配線153は第1層配線14
3と第1層配線144とを接続する。
【0075】次に動作について説明する。先ず、図5及
び図6に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ(図示せず)は、書き込む
データに応じて、第1及び第2の書き込みビット線W0
BL及びW0BLCを「L」レベルまたは「H」レベル
にドライブする。ただし、第1の及び第2の書き込みビ
ット線W0BL及びW0BLCは互いに相補な関係とな
るようにドライブされる。
び図6に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ(図示せず)は、書き込む
データに応じて、第1及び第2の書き込みビット線W0
BL及びW0BLCを「L」レベルまたは「H」レベル
にドライブする。ただし、第1の及び第2の書き込みビ
ット線W0BL及びW0BLCは互いに相補な関係とな
るようにドライブされる。
【0076】そして、第1の記憶回路1にデータを書き
込む場合には、第1の書き込みワード線W0WL0を
「H」レベルにする。このとき、第5及び第12のNM
OSトランジスタn5及びn12が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「H」レベルにされないので、このとき、第2の書
き込みワード線W0WL1は「L」レベルにされ、第1
及び第4のNMOSトランジスタn1及びn4が非導通
状態になる。
込む場合には、第1の書き込みワード線W0WL0を
「H」レベルにする。このとき、第5及び第12のNM
OSトランジスタn5及びn12が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「H」レベルにされないので、このとき、第2の書
き込みワード線W0WL1は「L」レベルにされ、第1
及び第4のNMOSトランジスタn1及びn4が非導通
状態になる。
【0077】このため、第1の記憶回路1と第1及び第
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続され、第1の記憶回路1にデータが書き込まれ
る。以上により、第1の記憶回路1へのデータの書き込
みが完了する。
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続され、第1の記憶回路1にデータが書き込まれ
る。以上により、第1の記憶回路1へのデータの書き込
みが完了する。
【0078】書き込み完了後、第1の書き込みワード線
W0WL0を「L」レベルにドライブすれば、第5及び
第12のNMOSトランジスタn5及びn12が非導通
状態になる。このため、第1の記憶回路1と第1及び第
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続しておらず、その後、第1及び第2の書き込み
ビット線W0BL及びW0BLCのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第1の記憶回路1で保持される。
W0WL0を「L」レベルにドライブすれば、第5及び
第12のNMOSトランジスタn5及びn12が非導通
状態になる。このため、第1の記憶回路1と第1及び第
2の書き込みビット線W0BL及びW0BLCとが電気
的に接続しておらず、その後、第1及び第2の書き込み
ビット線W0BL及びW0BLCのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第1の記憶回路1で保持される。
【0079】同様にして、第2の記憶回路2にデータを
書き込む場合には、第2の書き込みワード線W0WL1
を「H」レベルにする。
書き込む場合には、第2の書き込みワード線W0WL1
を「H」レベルにする。
【0080】次に、図1及び図2に示すメモリセル回路
からデータを読み出す場合の動作について説明する。第
1の記憶回路1に記憶されているデータを読み出す場
合、第1の読み出しワード線R1WL0を「H」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「H」レベルにされないので、このとき、第2
の読み出しワード線W0WL1は「L」レベルにされ
る。従って、このとき、第9のNMOSトランジスタn
10が導通状態、第8のNMOSトランジスタn8が非
導通状態になる。このため、第1の記憶回路1と読み出
しビット線R1BLとが、第10のNMOSトランジス
タn10、並びに第9及び第10のPMOSトランジス
タp9及びp10を介して電気的に接続され、第1の記
憶回路1からデータが読み出される。
からデータを読み出す場合の動作について説明する。第
1の記憶回路1に記憶されているデータを読み出す場
合、第1の読み出しワード線R1WL0を「H」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「H」レベルにされないので、このとき、第2
の読み出しワード線W0WL1は「L」レベルにされ
る。従って、このとき、第9のNMOSトランジスタn
10が導通状態、第8のNMOSトランジスタn8が非
導通状態になる。このため、第1の記憶回路1と読み出
しビット線R1BLとが、第10のNMOSトランジス
タn10、並びに第9及び第10のPMOSトランジス
タp9及びp10を介して電気的に接続され、第1の記
憶回路1からデータが読み出される。
【0081】読み出しビット線R1BLには、センスア
ンプ回路(図示せず)が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
1の記憶回路1からのデータの読み出しが完了する。
ンプ回路(図示せず)が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
1の記憶回路1からのデータの読み出しが完了する。
【0082】同様にして、第2の記憶回路2に記憶され
ているデータを読み出す場合には、第2の読み出しワー
ド線R1WL1を「H」レベルにする。
ているデータを読み出す場合には、第2の読み出しワー
ド線R1WL1を「H」レベルにする。
【0083】以上のように、この実施の形態2によれ
ば、図5及び図6に示すメモリセル回路を実現するメモ
リセルを、NMOSトランジスタとPMOSトランジス
タとを一組として構成されるベーシックセルを、行方向
に1個、列方向に12個配置することにより構成できる
ので、縦/横比の小さいメモリセルを得ることができる
効果が得られる
ば、図5及び図6に示すメモリセル回路を実現するメモ
リセルを、NMOSトランジスタとPMOSトランジス
タとを一組として構成されるベーシックセルを、行方向
に1個、列方向に12個配置することにより構成できる
ので、縦/横比の小さいメモリセルを得ることができる
効果が得られる
【0084】また、この実施の形態によれば、1つの記
憶手段に対して、6個のベーシックセルだけ必要とし、
従来(8個)より少ないため、メモリセルの面積を従来
より3/4程度小さくすることができ、メモリセルをア
レイ状に配置して構成されるメモリセルアレイの集積度
を従来より4/3倍程度増大させることができる効果が
得られる。
憶手段に対して、6個のベーシックセルだけ必要とし、
従来(8個)より少ないため、メモリセルの面積を従来
より3/4程度小さくすることができ、メモリセルをア
レイ状に配置して構成されるメモリセルアレイの集積度
を従来より4/3倍程度増大させることができる効果が
得られる。
【0085】なお、上記の実施の形態1及び実施の形態
2において、「ゲート分離されたPMOSトランジス
タ」とは、ゲート電極が電源線に接続されたPMOSト
ランジスタであり、チャネルを形成していないものであ
る。
2において、「ゲート分離されたPMOSトランジス
タ」とは、ゲート電極が電源線に接続されたPMOSト
ランジスタであり、チャネルを形成していないものであ
る。
【0086】
【発明の効果】以上のように、この発明によれば、所望
のメモリセル回路を実現する、縦/横比の小さいメモリ
セルを得ることができる効果がある。
のメモリセル回路を実現する、縦/横比の小さいメモリ
セルを得ることができる効果がある。
【0087】また、この発明によれば、所望のメモリセ
ル回路を実現する、面積の小さいメモリセルを得ること
ができ、メモリセルをアレイ状に配置して構成されるメ
モリセルアレイの集積度を増大させることができる効果
が得られる。
ル回路を実現する、面積の小さいメモリセルを得ること
ができ、メモリセルをアレイ状に配置して構成されるメ
モリセルアレイの集積度を増大させることができる効果
が得られる。
【図1】 この発明の実施の形態1の説明に用いるメモ
リセル回路である。
リセル回路である。
【図2】 図1につづく、この発明の実施の形態1の説
明に用いるメモリセル回路である。
明に用いるメモリセル回路である。
【図3】 複合論理回路の構成図である。
【図4】 この発明の実施の形態1によるメモリセルレ
イアウトパターンである。
イアウトパターンである。
【図5】 この発明の実施の形態2の説明に用いるメモ
リセル回路である。
リセル回路である。
【図6】 図5につづく、この発明の実施の形態2の説
明に用いるメモリセル回路である。
明に用いるメモリセル回路である。
【図7】 この発明の実施の形態2によるメモリセルレ
イアウトパターンである。
イアウトパターンである。
【図8】 従来例1によるメモリセルレイアウトパター
ンである。
ンである。
【図9】 従来例2によるメモリセルレイアウトパター
ンである。
ンである。
1 第1の記憶回路、2 第2の記憶回路、4 読み出
し回路、5 電源線(第1の電位線)、6 接地線(第
2の電位線)、7 第1のインバータ、7a出力端、8
第2のインバータ、8a 出力端、9 第3のインバ
ータ、9a出力端、10 第4のインバータ、10a
出力端、11 複合論理回路、11a 第1の入力端、
11b 第2の入力端、11c 第3の入力端、11d
第4の入力端、11e 出力端、12 読み出し回
路、12a 第1の入力端、12b 第2の入力端、1
2c 第3の入力端、12d 第4の入力端、W0BL
第1の書き込みビット線、W0BLC 第2の書き込み
ビット線、W0WL0第1の書き込みワード線、W0W
L1 第2の書き込みワード線、R1WL0第1の読み
出しワード線、R1WL1 第2の読み出しワード線、
R1BL読み出しビット線、n1 第1のNMOSトラ
ンジスタ(第3の第2導電型トランジスタ)、n2 第
2のNMOSトランジスタ(第7の第2導電型トランジ
スタ)、n3 第3のNMOSトランジスタ(第8の第
2導電型トランジスタ)、n4 第4のNMOSトラン
ジスタ(第4の第2導電型トランジスタ)、n5第5の
NMOSトランジスタ(第2の第2導電型トランジス
タ)、n6 第6のNMOSトランジスタ(第6の第2
導電型トランジスタ)、n7 第7のNMOSトランジ
スタ(第16の第2導電型トランジスタ、第10の第2
導電型トランジスタ)、n8 第8のNMOSトランジ
スタ(第15の第2導電型トランジスタ、第9の第2導
電型トランジスタ)、n9 第9のNMOSトランジス
タ(第14の第2導電型トランジスタ、第11の第2導
電型トランジスタ)、n10第10のNMOSトランジ
スタ(第13の第2導電型トランジスタ、第12の第2
導電型トランジスタ)、n11 第11のNMOSトラ
ンジスタ(第9の第2導電型トランジスタ、第5の第2
導電型トランジスタ)、n12 第12のNMOSトラ
ンジスタ(第10の第2導電型トランジスタ、第1の第
2導電型トランジスタ)、n13 第13のNMOSト
ランジスタ(第12の第2導電型トランジスタ)、n1
4 第14のNMOSトランジスタ(第11の第2導電
型トランジスタ)、n15 第15のNMOSトランジ
スタ(第5の第2導電型トランジスタ)、n16 第1
6のNMOSトランジスタ(第1の第2導電型トランジ
スタ)、p2 第2のPMOSトランジスタ(第3の第
1導電型トランジスタ)、p3 第3のPMOSトラン
ジスタ(第4の第1導電型トランジスタ)、p6第6の
PMOSトランジスタ(第2の第1導電型トランジス
タ)、p7 第7のPMOSトランジスタ(第5の第1
導電型トランジスタ)、p8 第8のPMOSトランジ
スタ(第8の第1導電型トランジスタ、第6の第1導電
型トランジスタ)、p9 第9のPMOSトランジスタ
(第7の第1導電型トランジスタ)、p10 第10の
PMOSトランジスタ(第6の第1導電型トランジス
タ、第8の第1導電型トランジスタ)、p11 第11
のPMOSトランジスタ(第9の第1導電型トランジス
タ、第1の第1導電型トランジスタ)、p14 第14
のPMOSトランジスタ(第5の第1導電型トランジス
タ)、p15 第15のPMOSトランジスタ(第1の
第1導電型トランジスタ)、VDD 電源線(第1の電
位線)、GND 接地線(第2の電位線)、Sn1〜S
n16,Sp2,Sp3,Sp6〜Sp11,Sp1
4,Sp15 ソース領域、Dn1〜Dn16,Dp
2,Dp3,Dp6〜Dp11,Dp14,Dp15
ドレイン領域。
し回路、5 電源線(第1の電位線)、6 接地線(第
2の電位線)、7 第1のインバータ、7a出力端、8
第2のインバータ、8a 出力端、9 第3のインバ
ータ、9a出力端、10 第4のインバータ、10a
出力端、11 複合論理回路、11a 第1の入力端、
11b 第2の入力端、11c 第3の入力端、11d
第4の入力端、11e 出力端、12 読み出し回
路、12a 第1の入力端、12b 第2の入力端、1
2c 第3の入力端、12d 第4の入力端、W0BL
第1の書き込みビット線、W0BLC 第2の書き込み
ビット線、W0WL0第1の書き込みワード線、W0W
L1 第2の書き込みワード線、R1WL0第1の読み
出しワード線、R1WL1 第2の読み出しワード線、
R1BL読み出しビット線、n1 第1のNMOSトラ
ンジスタ(第3の第2導電型トランジスタ)、n2 第
2のNMOSトランジスタ(第7の第2導電型トランジ
スタ)、n3 第3のNMOSトランジスタ(第8の第
2導電型トランジスタ)、n4 第4のNMOSトラン
ジスタ(第4の第2導電型トランジスタ)、n5第5の
NMOSトランジスタ(第2の第2導電型トランジス
タ)、n6 第6のNMOSトランジスタ(第6の第2
導電型トランジスタ)、n7 第7のNMOSトランジ
スタ(第16の第2導電型トランジスタ、第10の第2
導電型トランジスタ)、n8 第8のNMOSトランジ
スタ(第15の第2導電型トランジスタ、第9の第2導
電型トランジスタ)、n9 第9のNMOSトランジス
タ(第14の第2導電型トランジスタ、第11の第2導
電型トランジスタ)、n10第10のNMOSトランジ
スタ(第13の第2導電型トランジスタ、第12の第2
導電型トランジスタ)、n11 第11のNMOSトラ
ンジスタ(第9の第2導電型トランジスタ、第5の第2
導電型トランジスタ)、n12 第12のNMOSトラ
ンジスタ(第10の第2導電型トランジスタ、第1の第
2導電型トランジスタ)、n13 第13のNMOSト
ランジスタ(第12の第2導電型トランジスタ)、n1
4 第14のNMOSトランジスタ(第11の第2導電
型トランジスタ)、n15 第15のNMOSトランジ
スタ(第5の第2導電型トランジスタ)、n16 第1
6のNMOSトランジスタ(第1の第2導電型トランジ
スタ)、p2 第2のPMOSトランジスタ(第3の第
1導電型トランジスタ)、p3 第3のPMOSトラン
ジスタ(第4の第1導電型トランジスタ)、p6第6の
PMOSトランジスタ(第2の第1導電型トランジス
タ)、p7 第7のPMOSトランジスタ(第5の第1
導電型トランジスタ)、p8 第8のPMOSトランジ
スタ(第8の第1導電型トランジスタ、第6の第1導電
型トランジスタ)、p9 第9のPMOSトランジスタ
(第7の第1導電型トランジスタ)、p10 第10の
PMOSトランジスタ(第6の第1導電型トランジス
タ、第8の第1導電型トランジスタ)、p11 第11
のPMOSトランジスタ(第9の第1導電型トランジス
タ、第1の第1導電型トランジスタ)、p14 第14
のPMOSトランジスタ(第5の第1導電型トランジス
タ)、p15 第15のPMOSトランジスタ(第1の
第1導電型トランジスタ)、VDD 電源線(第1の電
位線)、GND 接地線(第2の電位線)、Sn1〜S
n16,Sp2,Sp3,Sp6〜Sp11,Sp1
4,Sp15 ソース領域、Dn1〜Dn16,Dp
2,Dp3,Dp6〜Dp11,Dp14,Dp15
ドレイン領域。
Claims (2)
- 【請求項1】 (A)第1及び第2のインバータの逆並
列接続から構成され、前記第1のインバータの出力端か
ら記憶内容が出力される第1の記憶回路と、 (B)第3及び第4のインバータの逆並列接続から構成
され、前記第3のインバータの出力端から記憶内容が出
力される第2の記憶回路と、 (C)前記第1及び第2の記憶回路のいずれか一方に記
憶させる、互いに相補的な一対の信号がそれぞれ載る第
1及び第2の書き込みビット線と、 (D)前記第1のインバータの前記出力端に接続された
ドレインと、前記第2の書き込みビット線に接続された
ソースと、ゲートとを含む第1の第2導電型トランジス
タと、 (E)前記第2のインバータの出力端に接続されたドレ
インと、前記第1の書き込みビット線に接続されたソー
スと、ゲートとを含む第2の第2導電型トランジスタ
と、 (F)前記第3のインバータの前記出力端に接続された
ドレインと、前記第2の書き込みビット線に接続された
ソースと、ゲートとを含む第3の第2導電型トランジス
タと、 (G)前記第4のインバータの出力端に接続されたドレ
インと、前記第1の書き込みビット線に接続されたソー
スと、ゲートとを含む第4の第2導電型トランジスタ
と、 (H)前記第1及び第2の第2導電型トランジスタの前
記ゲートを共通して接続し、前記第1の記憶回路に対す
る前記第1及び第2の書き込みビット線からの書き込み
の可否を制御する第1の書き込みワード線と、 (I)前記第3及び第4の第2導電型トランジスタの前
記ゲートを共通して接続し、前記第2の記憶回路に対す
る前記第1及び第2の書き込みビット線からの書き込み
の可否を制御する第2の書き込みワード線と、 (J)常にいずれか一方が非活性な信号が与えられる第
1及び第2の読み出しワード線と、 (K)読み出しビット線と、 (L)前記第1及び第2の読み出しワード線に与えられ
た信号の活性/非活性に基づいて、前記第1及び第2の
記憶回路の記憶内容を前記読み出しビット線に与える読
み出し回路と、 (M)第1の電位を与える第1の電位線と、 (N)前記第1の電位と異なる第2の電位を与える第2
の電位線とを備え、 前記第1のインバータは (A−1)前記第2のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第1のインバータの前記出力端に接続されたド
レインとを含む第1の第1導電型トランジスタと、 (A−2)前記第2のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第1のインバータの前記出力端に接続されたド
レインとを含む第5の第2導電型トランジスタとを有
し、 前記第2のインバータは (A−3)前記第1のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第2のインバータの前記出力端に接続されたド
レインとを含む第2の第1導電型トランジスタと、 (A−4)前記第1のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第2のインバータの前記出力端に接続されたド
レインとを含む第6の第2導電型トランジスタとを有
し、 前記第3のインバータは (B−1)前記第4のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第3のインバータの前記出力端に接続されたド
レインとを含む第3の第1導電型トランジスタと、 (B−2)前記第4のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第3のインバータの前記出力端に接続されたド
レインとを含む第7の第2導電型トランジスタとを有
し、 前記第4のインバータは (B−3)前記第3のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第4のインバータの前記出力端に接続されたド
レインとを含む第4の第1導電型トランジスタと、 (B−4)前記第3のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第4のインバータの前記出力端に接続されたド
レインとを含む第8の第2導電型トランジスタとを有
し、 前記読み出し回路は (L−1)(L−1−1)前記第2の記憶回路に接続さ
れた第1の入力端と、 (L−1−2)前記第2の読み出しワード線に接続され
た第2の入力端と、 (L−1−3)前記第1の記憶回路に接続された第3の
入力端と、 (L−1−4)前記第1の読み出しワード線に接続され
た第4の入力端と、 (L−1−5)出力端とを有する複合論理回路と、 (L−2)前記第1の電位線に接続されたソースと、前
記複合論理回路の前記出力端に接続されたゲートと、前
記読み出しビット線に接続されたドレインとを含む第5
の第1導電型トランジスタと、 (L−3)前記第2の電位線に接続されたソースと、前
記複合論理回路の前記出力端に接続されたゲートと、ド
レインとを含む第9の第2導電型トランジスタと、 (L−4)前記第9の第2導電型トランジスタの前記ド
レインに接続されたソースと、前記第1の読み出しワー
ド線に接続されたゲートと、前記読み出しビット線に接
続されたドレインとを含む第10の第2導電型トランジ
スタと、 (L−5)前記第2の電位線に接続されたソースと、前
記複合論理回路の前記出力端に接続されたゲートと、ド
レインとを含む第11の第2導電型トランジスタと、 (L−6)前記第11の第2導電型トランジスタの前記
ドレインに接続されたソースと、前記第2の読み出しワ
ード線に接続されたゲートと、前記読み出しビット線に
接続されたドレインとを含む第12の第2導電型トラン
ジスタとを有し、 前記複合論理回路は (L−1−6)前記複合論理回路の前記出力端に接続さ
れたドレインと、前記複合論理回路の前記第4の入力端
に接続されたゲートと、ソースとを含む第6の第1導電
型トランジスタと、 (L−1−7)前記複合論理回路の前記出力端に接続さ
れたドレインと、前記複合論理回路の前記第3の入力端
に接続されたゲートと、前記第6の第1導電型トランジ
スタの前記ソースに接続されたソースとを含む第7の第
1導電型トランジスタと、 (L−1−8)前記第6の第1導電型トランジスタの前
記ソースに接続されたドレインと、前記複合論理回路の
前記第1の入力端に接続されたゲートと、前記第1の電
位線に接続されたソースとを含む第8の第1導電型トラ
ンジスタと、 (L−1−9)前記第7の第1導電型トランジスタの前
記ソースに接続されたドレインと、前記複合論理回路の
前記第2の入力端に接続されたゲートと、前記第1の電
位線に接続されたソースとを含む第9の第1導電型トラ
ンジスタと、 (L−1−10)前記第2の電位線に接続されたソース
と、前記複合論理回路の前記第4の入力端に接続された
ゲートと、ドレインとを含む第13の第2導電型トラン
ジスタと、 (L−1−11)前記第13の第2導電型トランジスタ
の前記ドレインに接続されたドレインと、前記複合論理
回路の前記第3の入力端に接続されたゲートと、前記複
合論理回路の前記出力端に接続されたソースとを含む第
14の第2導電型トランジスタと、 (L−1−12)ソースと、前記複合論理回路の前記第
1の入力端に接続されたゲートと、前記複合論理回路の
前記出力端に接続されたドレインとを含む第15の第2
導電型トランジスタと、 (L−1−13)前記第15の第2導電型トランジスタ
の前記ソースに接続されたドレインと、前記複合論理回
路の前記第2の入力端に接続されたゲートと、前記第2
の電位線に接続されたソースとを含む第16の第2導電
型トランジスタとをさらに有するメモリセル回路を実現
するためのメモリセルのレイアウトパターンにおいて、 第1行目に、第2導電型トランジスタが配列された第1
行のトランジスタアレイが配置され、 第2行目に、第1導電型トランジスタが配列された第2
行のトランジスタアレイが配置され、 前記第1及び第2行のトランジスタアレイは列毎にも揃
えて配置され、 前記第1行のトランジスタアレイにおいて、 第1列目に前記第3の第2導電型トランジスタが、第2
列目に前記第7の第2導電型トランジスタが、第3列目
に前記第8の第2導電型トランジスタが、第4列目に前
記第4の第2導電型トランジスタが、第5列目に前記第
2の第2導電型トランジスタが、第6列目に前記第6の
第2導電型トランジスタが、第7列目に前記第16の第
2導電型トランジスタが、第8列目に前記第15の第2
導電型トランジスタが、第9列目に前記第14の第2導
電型トランジスタが、第10列目に前記第13の第2導
電型トランジスタが、第11列目に前記第9の第2導電
型トランジスタが、第12列目に前記第10の第2導電
型トランジスタが、第13列目に前記第12の第2導電
型トランジスタが、第14列目に前記第11の第2導電
型トランジスタが、第15列目に前記第5の第2導電型
トランジスタが、第16列目に前記第1の第2導電型ト
ランジスタが、それぞれ配置され、 さらに、前記第3の第2導電型トランジスタのドレイン
領域と前記第7の第2導電型トランジスタのドレイン領
域とが、前記第7の第2導電型トランジスタのソース領
域と前記第8の第2導電型トランジスタのソース領域と
が、前記第8の第2導電型トランジスタのドレイン領域
と前記第4の第2導電型トランジスタのドレイン領域と
が、前記第4の第2導電型トランジスタのソース領域と
前記第2の第2導電型トランジスタのソース領域とが、
前記第2の第2導電型トランジスタのドレイン領域と前
記第6の第2導電型トランジスタのドレイン領域とが、
前記第6の第2導電型トランジスタのソース領域と前記
第16の第2導電型トランジスタのソース領域とが、前
記第16の第2導電型トランジスタのドレイン領域と前
記第15の第2導電型トランジスタのソース領域とが、
前記第15の第2導電型トランジスタのドレイン領域と
前記第14の第2導電型トランジスタのソース領域と
が、前記第14の第2導電型トランジスタのドレイン領
域と前記第13の第2導電型トランジスタのドレイン領
域とが、前記第13の第2導電型トランジスタのソース
領域と前記第9の第2導電型トランジスタのソース領域
とが、前記第9の第2導電型トランジスタのドレイン領
域と前記第10の第2導電型トランジスタのソース領域
とが、前記第10の第2導電型トランジスタのドレイン
領域と前記第12の第2導電型トランジスタのドレイン
領域とが、前記第12の第2導電型トランジスタのソー
ス領域と前記第11の第2導電型トランジスタのドレイ
ン領域とが、前記第11の第2導電型トランジスタのソ
ース領域と前記第5の第2導電型トランジスタのソース
領域とが、前記第5の第2導電型トランジスタのドレイ
ン領域と前記第1の第2導電型トランジスタのドレイン
領域とが、それぞれ同一の領域に配置され、 前記第2行のトランジスタアレイにおいて、 第2列目に前記第3の第1導電型トランジスタが、第3
列目に前記第4の第1導電型トランジスタが、第6列目
に前記第2の第1導電型トランジスタが、第8列目に前
記第8の第1導電型トランジスタが、第9列目に前記第
7の第1導電型トランジスタが、第10列目に前記第6
の第1導電型トランジスタが、第11列目に前記第9の
第1導電型トランジスタが、第14列目に前記第5の第
1導電型トランジスタが、第15列目に前記第1の第1
導電型トランジスタが、それぞれ配置され、 さらに、前記第3の第1導電型トランジスタのソース領
域と前記第4の第1導電型トランジスタのソース領域と
が、前記第8の第1導電型トランジスタのドレイン領域
と前記第7の第1導電型トランジスタのソース領域と
が、前記第7の第1導電型トランジスタのドレイン領域
と前記第6の第1導電型トランジスタのドレイン領域と
が、前記第6の第1導電型トランジスタのドレイン領域
と前記第9の第1導電型トランジスタのドレイン領域と
が、前記第5の第1導電型トランジスタのソース領域と
前記第1の第1導電型トランジスタのソース領域とが、
それぞれ同一の領域に配置され、 前記第1及び第2の書込みビット線は第1層配線によっ
て、前記第1及び第2の書き込みワード線は前記第1層
配線の上方に敷設された第2層配線によって、前記読み
出しワード線は前記第2層配線によって、前記読み出し
ビット線は前記第1層配線によって、前記第1及び第2
の電位線は前記第1層配線によって、それぞれ実現され
ていることを特徴とするメモリセルのレイアウトパター
ン。 - 【請求項2】 (A)第1及び第2のインバータの逆並
列接続から構成され、前記第1のインバータの出力端か
ら記憶内容が出力される第1の記憶回路と、 (B)第3及び第4のインバータの逆並列接続から構成
され、前記第3のインバータの出力端から記憶内容が出
力される第2の記憶回路と、 (C)前記第1及び第2の記憶回路のいずれか一方に記
憶させる、互いに相補的な一対の信号がそれぞれ載る第
1及び第2の書き込みビット線と、 (D)前記第1のインバータの前記出力端に接続された
ドレインと、前記第2の書き込みビット線に接続された
ソースと、ゲートとを含む第1の第2導電型トランジス
タと、 (E)前記第2のインバータの出力端に接続されたドレ
インと、前記第1の書き込みビット線に接続されたソー
スと、ゲートとを含む第2の第2導電型トランジスタ
と、 (F)前記第3のインバータの前記出力端に接続された
ドレインと、前記第2の書き込みビット線に接続された
ソースと、ゲートとを含む第3の第2導電型トランジス
タと、 (G)前記第4のインバータの出力端に接続されたドレ
インと、前記第1の書き込みビット線に接続されたソー
スと、ゲートとを含む第4の第2導電型トランジスタ
と、 (H)前記第1及び第2の第2導電型トランジスタの前
記ゲートを共通して接続し、前記第1の記憶回路に対す
る前記第1及び第2の書き込みビット線からの書き込み
の可否を制御する第1の書き込みワード線と、 (I)前記第3及び第4の第2導電型トランジスタの前
記ゲートを共通して接続し、前記第2の記憶回路に対す
る前記第1及び第2の書き込みビット線からの書き込み
の可否を制御する第2の書き込みワード線と、 (J)常にいずれか一方が非活性な信号が与えられる第
1及び第2の読み出しワード線と、 (K)読み出しビット線と、 (L)前記第1及び第2の読み出しワード線に与えられ
た信号の活性/非活性に基づいて、前記第1及び第2の
記憶回路の記憶内容を前記読み出しビット線に与える読
み出し回路と、 (M)第1の電位を与える第1の電位線と、 (N)前記第1の電位と異なる第2の電位を与える第2
の電位線とを備え、 前記第1のインバータは (A−1)前記第2のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第1のインバータの前記出力端に接続されたド
レインとを含む第1の第1導電型トランジスタと、 (A−2)前記第2のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第1のインバータの前記出力端に接続されたド
レインとを含む第5の第2導電型トランジスタとを有
し、 前記第2のインバータは (A−3)前記第1のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第2のインバータの前記出力端に接続されたド
レインとを含む第2の第1導電型トランジスタと、 (A−4)前記第1のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第2のインバータの前記出力端に接続されたド
レインとを含む第6の第2導電型トランジスタとを有
し、 前記第3のインバータは (B−1)前記第4のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第3のインバータの前記出力端に接続されたド
レインとを含む第3の第1導電型トランジスタと、 (B−2)前記第4のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第3のインバータの前記出力端に接続されたド
レインとを含む第7の第2導電型トランジスタとを有
し、 前記第4のインバータは (B−3)前記第3のインバータの前記出力端に接続さ
れたゲートと、前記第1の電位線に接続されたソース
と、前記第4のインバータの前記出力端に接続されたド
レインとを含む第4の第1導電型トランジスタと、 (B−4)前記第3のインバータの前記出力端に接続さ
れたゲートと、前記第2の電位線に接続されたソース
と、前記第4のインバータの前記出力端に接続されたド
レインとを含む第8の第2導電型トランジスタとを有
し、 前記読み出し回路は (L−1)前記第2の記憶回路に接続された第1の入力
端と、 (L−2)前記第2の読み出しワード線に接続された第
2の入力端と、 (L−3)前記第1の記憶回路に接続された第3の入力
端と、 (L−4)前記第1の読み出しワード線に接続された第
4の入力端と、 (L−5)前記読み出しビット線に接続されたドレイン
と、前記読み出し回路の前記第2の入力端に接続された
ゲートと、ソースとを含む第9の第2導電型トランジス
タと、 (L−6)前記第9の第2導電型トランジスタのソース
に接続されたドレインと、前記読み出し回路の前記第1
の入力端に接続されたゲートと、前記第2の電位線に接
続されたソースとを含む第10の第2導電型トランジス
タと、 (L−7)前記第9の第2導電型トランジスタのソース
に接続されたドレインと、前記読み出し回路の前記第1
の入力端に接続されたゲートと、前記第1の電位線に接
続されたソースとを含む第5の第1導電型トランジスタ
と、 (L−8)前記第9の第2導電型トランジスタのソース
に接続されたドレインと、前記読み出し回路の前記第1
の入力端に接続されたゲートと、前記第1の電位線に接
続されたソースとを含む第6の第1導電型トランジスタ
と、 (L−9)前記読み出しビット線に接続されたドレイン
と、前記読み出し回路の前記第4の入力端に接続された
ゲートと、ソースとを含む第11の第2導電型トランジ
スタと、 (L−10)前記第11の第2導電型トランジスタのソ
ースに接続されたドレインと、前記読み出し回路の前記
第3の入力端に接続されたゲートと、前記第2の電位線
に接続されたソースとを含む第12の第2導電型トラン
ジスタと、 (L−11)前記第11の第2導電型トランジスタのソ
ースに接続されたドレインと、前記読み出し回路の前記
第3の入力端に接続されたゲートと、前記第1の電位線
に接続されたソースとを含む第7の第1導電型トランジ
スタと、 (L−12)前記第11の第2導電型トランジスタのソ
ースに接続されたドレインと、前記読み出し回路の前記
第3の入力端に接続されたゲートと、前記第1の電位線
に接続されたソースとを含む第8の第2導電型トランジ
スタとを有するメモリセル回路を実現するためのメモリ
セルのレイアウトパターンにおいて、 第1行目に、第2導電型トランジスタが配列された第1
行のトランジスタアレイが配置され、 第2行目に、第1導電型トランジスタが配列された第2
行のトランジスタアレイが配置され、 前記第1及び第2行のトランジスタアレイは列毎にも揃
えて配置され、 前記第1行のトランジスタアレイにおいて、 第1列目に前記第3の第2導電型トランジスタが、第2
列目に前記第7の第2導電型トランジスタが、第3列目
に前記第8の第2導電型トランジスタが、第4列目に前
記第4の第2導電型トランジスタが、第5列目に前記第
2の第2導電型トランジスタが、第6列目に前記第6の
第2導電型トランジスタが、第7列目に前記第10の第
2導電型トランジスタが、第8列目に前記第9の第2導
電型トランジスタが、第9列目に前記第11の第2導電
型トランジスタが、第10列目に前記第12の第2導電
型トランジスタが、第11列目に前記第5の第2導電型
トランジスタが、第12列目に前記第1の第2導電型ト
ランジスタが、それぞれ配置され、 さらに、前記第3の第2導電型トランジスタのドレイン
領域と前記第7の第2導電型トランジスタのドレイン領
域とが、前記第7の第2導電型トランジスタのソース領
域と前記第8の第2導電型トランジスタのソース領域と
が、前記第8の第2導電型トランジスタのドレイン領域
と前記第4の第2導電型トランジスタのドレイン領域と
が、前記第4の第2導電型トランジスタのソース領域と
前記第2の第2導電型トランジスタのソース領域とが、
前記第2の第2導電型トランジスタのドレイン領域と前
記第6の第2導電型トランジスタのドレイン領域とが、
前記第6の第2導電型トランジスタのソース領域と前記
第10の第2導電型トランジスタのソース領域とが、前
記第10の第2導電型トランジスタのドレイン領域と前
記第9の第2導電型トランジスタのソース領域とが、前
記第9の第2導電型トランジスタのドレイン領域と前記
第11の第2導電型トランジスタのドレイン領域とが、
前記第11の第2導電型トランジスタのソース領域と前
記第12の第2導電型トランジスタのドレイン領域と
が、前記第12の第2導電型トランジスタのソース領域
と前記第5の第2導電型トランジスタのソース領域と
が、前記第5の第2導電型トランジスタのドレイン領域
と前記第1の第2導電型トランジスタのドレイン領域と
が、それぞれ同一の領域に配置され、 前記第2行のトランジスタアレイにおいて、 第2列目に前記第3の第1導電型トランジスタが、第3
列目に前記第4の第1導電型トランジスタが、第6列目
に前記第2の第1導電型トランジスタが、第7列目に前
記第5の第1導電型トランジスタが、第8列目に前記第
6の第1導電型トランジスタが、第9列目に前記第7の
第1導電型トランジスタが、第10列目に前記第8の第
1導電型トランジスタが、第11列目に前記第1の第1
導電型トランジスタが、それぞれ配置され、 さらに、前記第3の第1導電型トランジスタのソース領
域と前記第4の第1導電型トランジスタのソース領域と
が、前記第2の第1導電型トランジスタのソース領域と
前記第5の第1導電型トランジスタのソース領域とが、
前記第5の第1導電型トランジスタのドレイン領域と前
記第6の第1導電型トランジスタのドレイン領域とが、
前記第6の第1導電型トランジスタのソース領域と前記
第7の第1導電型トランジスタのソース領域とが、前記
第7の第1導電型トランジスタのドレイン領域と前記第
8の第1導電型トランジスタのドレイン領域とが、前記
第8の第1導電型トランジスタのソース領域と前記第1
の第1導電型トランジスタのソース領域とが、それぞれ
同一の領域に配置され、 前記第1及び第2の書込みビット線は前記第1層配線に
よって、前記第1及び第2の書き込みワード線は前記第
1層配線の上方に敷設された第2層配線によって、前記
読み出しワード線は前記第2層配線によって、前記読み
出しビット線は前記第1層配線によって、前記第1及び
第2の電位線は前記第1層配線によって、それぞれ実現
されていることを特徴とするメモリセルのレイアウトパ
ターン。
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US6800882B2 (en) * | 2003-02-28 | 2004-10-05 | Lsi Logic Corporation | Multiple-bit memory latch cell for integrated circuit gate array |
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JP2005063548A (ja) * | 2003-08-11 | 2005-03-10 | Semiconductor Energy Lab Co Ltd | メモリ及びその駆動方法 |
US7362603B2 (en) * | 2006-05-25 | 2008-04-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stagger memory cell array |
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Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0383375A (ja) * | 1989-08-25 | 1991-04-09 | Sony Corp | 半導体装置 |
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JP2855049B2 (ja) * | 1993-05-14 | 1999-02-10 | ローム株式会社 | レイアウトパターン生成方法 |
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JP3771283B2 (ja) * | 1993-09-29 | 2006-04-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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-
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1998
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