JPH1154632A - メモリセルのレイアウトパターン - Google Patents
メモリセルのレイアウトパターンInfo
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- JPH1154632A JPH1154632A JP9208169A JP20816997A JPH1154632A JP H1154632 A JPH1154632 A JP H1154632A JP 9208169 A JP9208169 A JP 9208169A JP 20816997 A JP20816997 A JP 20816997A JP H1154632 A JPH1154632 A JP H1154632A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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Abstract
(57)【要約】
【課題】 メモリセルの縦方向（行方向）の長さと横方
向（列方向）の長さとの比（縦／横）が大きい。 【解決手段】 ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタとを一組として構成されるベーシックセルを、行
方向に１個、列方向に１６個配置することにより構成す
る。
向（列方向）の長さとの比（縦／横）が大きい。 【解決手段】 ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタとを一組として構成されるベーシックセルを、行
方向に１個、列方向に１６個配置することにより構成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセルのレ
イアウトパターンに関するものである。
イアウトパターンに関するものである。
【０００２】
従来例１．図８は図１及び図２に示すメモリセル回路を
実現するための、従来のメモリセルのレイアウトパター
ンである。図８において、ｎ１は第１のＮＭＯＳトラン
ジスタ、ｎ２は第２のＮＭＯＳトランジスタ、ｎ３は第
３のＮＭＯＳトランジスタ、ｎ４は第４のＮＭＯＳトラ
ンジスタ、ｎ５は第５のＮＭＯＳトランジスタ、ｎ６は
第６のＮＭＯＳトランジスタ、ｎ７は第７のＮＭＯＳト
ランジスタ、ｎ８は第８のＮＭＯＳトランジスタ、ｎ９
は第９のＮＭＯＳトランジスタ、ｎ１０は第１０のＮＭ
ＯＳトランジスタ、ｎ１１は第１１のＮＭＯＳトランジ
スタ、ｎ１２は第１２のＮＭＯＳトランジスタ、ｎ１３
は第１３のＮＭＯＳトランジスタ、ｎ１４は第１４のＮ
ＭＯＳトランジスタ、ｎ１５は第１５のＮＭＯＳトラン
ジスタ、ｎ１６は第１６のＮＭＯＳトランジスタ、ｐ１
は第１のＰＭＯＳトランジスタ、ｐ２は第２のＰＭＯＳ
トランジスタ、ｐ３は第３のＰＭＯＳトランジスタ、ｐ
４は第４のＰＭＯＳトランジスタ、ｐ５は第５のＰＭＯ
Ｓトランジスタ、ｐ６は第６のＰＭＯＳトランジスタ、
ｐ７は第７のＰＭＯＳトランジスタ、ｐ８は第８のＰＭ
ＯＳトランジスタ、ｐ９は第９のＰＭＯＳトランジス
タ、ｐ１０は第１０のＰＭＯＳトランジスタ、ｐ１１は
第１１のＰＭＯＳトランジスタ、ｐ１２は第１２のＰＭ
ＯＳトランジスタ、ｐ１３は第１３のＰＭＯＳトランジ
スタ、ｐ１４は第１４のＰＭＯＳトランジスタ、ｐ１５
は第１５のＰＭＯＳトランジスタ、ｐ１６は第１６のＰ
ＭＯＳトランジスタである。また、Ｇｎ１〜Ｇｎ１６は
それぞれ第１〜第１６のＮＭＯＳトランジスタｎ１〜ｎ
１６のゲート電極、Ｓｎ１〜Ｓｎ１６はそれぞれ第１〜
第１６のＮＭＯＳトランジスタｎ１〜ｎ１６のソース領
域、Ｄｎ１〜Ｄｎ１６はそれぞれ第１〜第１６のＮＭＯ
Ｓトランジスタｎ１〜ｎ１６のドレイン領域である。ま
た、Ｇｐ１〜Ｇｐ１６はそれぞれ第１〜第１６のＰＭＯ
Ｓトランジスタｐ１〜ｐ１６のゲート電極、Ｓｐ２，Ｓ
ｐ３，Ｓｐ６，Ｓｐ８，Ｓｐ９，Ｓｐ１０，Ｓｐ１１，
Ｓｐ１４，Ｓｐ１５はそれぞれ第２，第３，第６，第
８，第９，第１０，第１１，第１４，第１５，第１６の
ＰＭＯＳトランジスタｐ２，ｐ３，ｐ６，ｐ８，ｐ９，
ｐ１０，ｐ１１，ｐ１４，ｐ１５，ｐ１６のソース領
域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄｐ８，Ｄｐ９，Ｄｐ１
０，Ｄｐ１１，Ｄｐ１４，Ｄｐ１５はそれぞれ第２，第
３，第６，第８，第９，第１０，第１１，第１４，第１
５，第１６のＰＭＯＳトランジスタｐ２，ｐ３，ｐ６，
ｐ８，ｐ９，ｐ１０，ｐ１１，ｐ１４，ｐ１５，ｐ１６
のドレイン領域である。また、Ｗ０ＢＬは第１層配線に
よって形成された第１の書き込みビット線、Ｗ０ＢＬＣ
は第１層配線によって形成された第２の書き込みビット
線、Ｗ０ＷＬ０は第２層配線によって形成された第１の
書き込みワード線、Ｗ０ＷＬ１は第２層配線によって形
成された第２の書き込みワード線、Ｒ１ＷＬ０は第２層
配線によって形成された第１の読み出しワード線、Ｒ１
ＷＬ１は第２層配線によって形成された第２の読み出し
ワード線、Ｒ１ＢＬは第１配線層によって形成された読
み出しビット線、ＶＤＤは第１層配線によって形成され
た電源線、ＧＮＤは第１層配線によって形成された接地
線である。第１層配線はＮＭＯＳトランジスタおよびＰ
ＭＯＳトランジスタの上方に敷設され、第２層配線は第
１層配線の上方に敷設される。なお、図６には、第１層
配線を実線で示し、第２層配線をハッチングを施した線
で示している。そして、第１層配線とゲート電極、ソー
ス領域またはドレイン領域との接続するコンタクトホー
ルを白抜きの四角形で示し、第１層配線と第２層配線と
を接続するバイアホールを内側に×を付した四角形で示
している。
実現するための、従来のメモリセルのレイアウトパター
ンである。図８において、ｎ１は第１のＮＭＯＳトラン
ジスタ、ｎ２は第２のＮＭＯＳトランジスタ、ｎ３は第
３のＮＭＯＳトランジスタ、ｎ４は第４のＮＭＯＳトラ
ンジスタ、ｎ５は第５のＮＭＯＳトランジスタ、ｎ６は
第６のＮＭＯＳトランジスタ、ｎ７は第７のＮＭＯＳト
ランジスタ、ｎ８は第８のＮＭＯＳトランジスタ、ｎ９
は第９のＮＭＯＳトランジスタ、ｎ１０は第１０のＮＭ
ＯＳトランジスタ、ｎ１１は第１１のＮＭＯＳトランジ
スタ、ｎ１２は第１２のＮＭＯＳトランジスタ、ｎ１３
は第１３のＮＭＯＳトランジスタ、ｎ１４は第１４のＮ
ＭＯＳトランジスタ、ｎ１５は第１５のＮＭＯＳトラン
ジスタ、ｎ１６は第１６のＮＭＯＳトランジスタ、ｐ１
は第１のＰＭＯＳトランジスタ、ｐ２は第２のＰＭＯＳ
トランジスタ、ｐ３は第３のＰＭＯＳトランジスタ、ｐ
４は第４のＰＭＯＳトランジスタ、ｐ５は第５のＰＭＯ
Ｓトランジスタ、ｐ６は第６のＰＭＯＳトランジスタ、
ｐ７は第７のＰＭＯＳトランジスタ、ｐ８は第８のＰＭ
ＯＳトランジスタ、ｐ９は第９のＰＭＯＳトランジス
タ、ｐ１０は第１０のＰＭＯＳトランジスタ、ｐ１１は
第１１のＰＭＯＳトランジスタ、ｐ１２は第１２のＰＭ
ＯＳトランジスタ、ｐ１３は第１３のＰＭＯＳトランジ
スタ、ｐ１４は第１４のＰＭＯＳトランジスタ、ｐ１５
は第１５のＰＭＯＳトランジスタ、ｐ１６は第１６のＰ
ＭＯＳトランジスタである。また、Ｇｎ１〜Ｇｎ１６は
それぞれ第１〜第１６のＮＭＯＳトランジスタｎ１〜ｎ
１６のゲート電極、Ｓｎ１〜Ｓｎ１６はそれぞれ第１〜
第１６のＮＭＯＳトランジスタｎ１〜ｎ１６のソース領
域、Ｄｎ１〜Ｄｎ１６はそれぞれ第１〜第１６のＮＭＯ
Ｓトランジスタｎ１〜ｎ１６のドレイン領域である。ま
た、Ｇｐ１〜Ｇｐ１６はそれぞれ第１〜第１６のＰＭＯ
Ｓトランジスタｐ１〜ｐ１６のゲート電極、Ｓｐ２，Ｓ
ｐ３，Ｓｐ６，Ｓｐ８，Ｓｐ９，Ｓｐ１０，Ｓｐ１１，
Ｓｐ１４，Ｓｐ１５はそれぞれ第２，第３，第６，第
８，第９，第１０，第１１，第１４，第１５，第１６の
ＰＭＯＳトランジスタｐ２，ｐ３，ｐ６，ｐ８，ｐ９，
ｐ１０，ｐ１１，ｐ１４，ｐ１５，ｐ１６のソース領
域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄｐ８，Ｄｐ９，Ｄｐ１
０，Ｄｐ１１，Ｄｐ１４，Ｄｐ１５はそれぞれ第２，第
３，第６，第８，第９，第１０，第１１，第１４，第１
５，第１６のＰＭＯＳトランジスタｐ２，ｐ３，ｐ６，
ｐ８，ｐ９，ｐ１０，ｐ１１，ｐ１４，ｐ１５，ｐ１６
のドレイン領域である。また、Ｗ０ＢＬは第１層配線に
よって形成された第１の書き込みビット線、Ｗ０ＢＬＣ
は第１層配線によって形成された第２の書き込みビット
線、Ｗ０ＷＬ０は第２層配線によって形成された第１の
書き込みワード線、Ｗ０ＷＬ１は第２層配線によって形
成された第２の書き込みワード線、Ｒ１ＷＬ０は第２層
配線によって形成された第１の読み出しワード線、Ｒ１
ＷＬ１は第２層配線によって形成された第２の読み出し
ワード線、Ｒ１ＢＬは第１配線層によって形成された読
み出しビット線、ＶＤＤは第１層配線によって形成され
た電源線、ＧＮＤは第１層配線によって形成された接地
線である。第１層配線はＮＭＯＳトランジスタおよびＰ
ＭＯＳトランジスタの上方に敷設され、第２層配線は第
１層配線の上方に敷設される。なお、図６には、第１層
配線を実線で示し、第２層配線をハッチングを施した線
で示している。そして、第１層配線とゲート電極、ソー
ス領域またはドレイン領域との接続するコンタクトホー
ルを白抜きの四角形で示し、第１層配線と第２層配線と
を接続するバイアホールを内側に×を付した四角形で示
している。
【０００３】このように、図１及び図２に示すメモリセ
ル回路を実現するための、図８に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に２個、列方向に８個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
ル回路を実現するための、図８に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に２個、列方向に８個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
【０００４】従来例２．図９は図５及び図６に示すメモ
リセル回路を実現するための、従来のメモリセルのレイ
アウトパターンである。図９において、ｎ１は第１のＮ
ＭＯＳトランジスタ、ｎ２は第２のＮＭＯＳトランジス
タ、ｎ３は第３のＮＭＯＳトランジスタ、ｎ４は第４の
ＮＭＯＳトランジスタ、ｎ５は第５のＮＭＯＳトランジ
スタ、ｎ６は第６のＮＭＯＳトランジスタ、ｎ７は第７
のＮＭＯＳトランジスタ、ｎ８は第８のＮＭＯＳトラン
ジスタ、ｎ９は第９のＮＭＯＳトランジスタ、ｎ１０は
第１０のＮＭＯＳトランジスタ、ｎ１１は第１１のＮＭ
ＯＳトランジスタ、ｎ１２は第１２のＮＭＯＳトランジ
スタ、ｎ１３は第１３のＮＭＯＳトランジスタ、ｎ１４
は第１４のＮＭＯＳトランジスタ、ｎ１５は第１５のＮ
ＭＯＳトランジスタ、ｎ１６は第１６のＮＭＯＳトラン
ジスタ、ｐ１は第１のＰＭＯＳトランジスタ、ｐ２は第
２のＰＭＯＳトランジスタ、ｐ３は第３のＰＭＯＳトラ
ンジスタ、ｐ４は第４のＰＭＯＳトランジスタ、ｐ５は
第５のＰＭＯＳトランジスタ、ｐ６は第６のＰＭＯＳト
ランジスタ、ｐ７は第７のＰＭＯＳトランジスタ、ｐ８
は第８のＰＭＯＳトランジスタ、ｐ９は第９のＰＭＯＳ
トランジスタ、ｐ１０は第１０のＰＭＯＳトランジス
タ、ｐ１１は第１１のＰＭＯＳトランジスタ、ｐ１２は
第１２のＰＭＯＳトランジスタ、ｐ１３は第１３のＰＭ
ＯＳトランジスタ、ｐ１４は第１４のＰＭＯＳトランジ
スタ、ｐ１５は第１５のＰＭＯＳトランジスタ、ｐ１６
は第１６のＰＭＯＳトランジスタである。また、Ｇｎ１
〜Ｇｎ１６はそれぞれ第１〜第１６のＮＭＯＳトランジ
スタｎ１〜ｎ１６のゲート電極、Ｓｎ１〜Ｓｎ１２はそ
れぞれ第１〜第１２のＮＭＯＳトランジスタｎ１〜ｎ１
２のソース領域、Ｄｎ１〜Ｄｎ１２はそれぞれ第１〜第
１２のＮＭＯＳトランジスタｎ１〜ｎ１２のドレイン領
域である。また、Ｇｐ１〜Ｇｐ１６はそれぞれ第１〜第
１６のＰＭＯＳトランジスタｐ１〜ｐ１６のゲート電
極、Ｓｐ２，Ｓｐ３，Ｓｐ６，Ｓｐ７，Ｓｐ８，Ｓｐ
９，Ｓｐ１０，Ｓｐ１１はそれぞれ第２，第３，第６，
第７，第８，第９，第１０，第１１のＰＭＯＳトランジ
スタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ９，ｐ１０，ｐ
１１のソース領域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄｐ７，
Ｄｐ８，Ｄｐ９，Ｄｐ１０，Ｄｐ１１はそれぞれ第２，
第３，第６，第７，第８，第９，第１０，第１１のＰＭ
ＯＳトランジスタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ
９，ｐ１０，ｐ１１のドレイン領域である。また、Ｗ０
ＢＬは第１層配線によって形成された第１の書き込みビ
ット線、Ｗ０ＢＬＣは第１層配線によって形成された第
２の書き込みビット線、Ｗ０ＷＬ０は第２層配線によっ
て形成された第１の書き込みワード線、Ｗ０ＷＬ１は第
２層配線によって形成された第２の書き込みワード線、
Ｒ１ＷＬ０は第２層配線によって形成された第１の読み
出しワード線、Ｒ１ＷＬ１は第２層配線によって形成さ
れた第２の読み出しワード線、Ｒ１ＢＬは第１層配線に
よって形成された読み出しビット線、ＶＤＤは第１層配
線によって形成された電源線、ＧＮＤは第１層配線によ
って形成された接地線である。第１層配線はＮＭＯＳト
ランジスタおよびＰＭＯＳトランジスタの上方に敷設さ
れ、第２層配線は第１層配線の上方に敷設される。な
お、図７には、第１層配線を実線で示し、第２層配線を
ハッチングを施した線で示している。そして、第１層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第１
層配線と第２層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
リセル回路を実現するための、従来のメモリセルのレイ
アウトパターンである。図９において、ｎ１は第１のＮ
ＭＯＳトランジスタ、ｎ２は第２のＮＭＯＳトランジス
タ、ｎ３は第３のＮＭＯＳトランジスタ、ｎ４は第４の
ＮＭＯＳトランジスタ、ｎ５は第５のＮＭＯＳトランジ
スタ、ｎ６は第６のＮＭＯＳトランジスタ、ｎ７は第７
のＮＭＯＳトランジスタ、ｎ８は第８のＮＭＯＳトラン
ジスタ、ｎ９は第９のＮＭＯＳトランジスタ、ｎ１０は
第１０のＮＭＯＳトランジスタ、ｎ１１は第１１のＮＭ
ＯＳトランジスタ、ｎ１２は第１２のＮＭＯＳトランジ
スタ、ｎ１３は第１３のＮＭＯＳトランジスタ、ｎ１４
は第１４のＮＭＯＳトランジスタ、ｎ１５は第１５のＮ
ＭＯＳトランジスタ、ｎ１６は第１６のＮＭＯＳトラン
ジスタ、ｐ１は第１のＰＭＯＳトランジスタ、ｐ２は第
２のＰＭＯＳトランジスタ、ｐ３は第３のＰＭＯＳトラ
ンジスタ、ｐ４は第４のＰＭＯＳトランジスタ、ｐ５は
第５のＰＭＯＳトランジスタ、ｐ６は第６のＰＭＯＳト
ランジスタ、ｐ７は第７のＰＭＯＳトランジスタ、ｐ８
は第８のＰＭＯＳトランジスタ、ｐ９は第９のＰＭＯＳ
トランジスタ、ｐ１０は第１０のＰＭＯＳトランジス
タ、ｐ１１は第１１のＰＭＯＳトランジスタ、ｐ１２は
第１２のＰＭＯＳトランジスタ、ｐ１３は第１３のＰＭ
ＯＳトランジスタ、ｐ１４は第１４のＰＭＯＳトランジ
スタ、ｐ１５は第１５のＰＭＯＳトランジスタ、ｐ１６
は第１６のＰＭＯＳトランジスタである。また、Ｇｎ１
〜Ｇｎ１６はそれぞれ第１〜第１６のＮＭＯＳトランジ
スタｎ１〜ｎ１６のゲート電極、Ｓｎ１〜Ｓｎ１２はそ
れぞれ第１〜第１２のＮＭＯＳトランジスタｎ１〜ｎ１
２のソース領域、Ｄｎ１〜Ｄｎ１２はそれぞれ第１〜第
１２のＮＭＯＳトランジスタｎ１〜ｎ１２のドレイン領
域である。また、Ｇｐ１〜Ｇｐ１６はそれぞれ第１〜第
１６のＰＭＯＳトランジスタｐ１〜ｐ１６のゲート電
極、Ｓｐ２，Ｓｐ３，Ｓｐ６，Ｓｐ７，Ｓｐ８，Ｓｐ
９，Ｓｐ１０，Ｓｐ１１はそれぞれ第２，第３，第６，
第７，第８，第９，第１０，第１１のＰＭＯＳトランジ
スタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ９，ｐ１０，ｐ
１１のソース領域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄｐ７，
Ｄｐ８，Ｄｐ９，Ｄｐ１０，Ｄｐ１１はそれぞれ第２，
第３，第６，第７，第８，第９，第１０，第１１のＰＭ
ＯＳトランジスタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ
９，ｐ１０，ｐ１１のドレイン領域である。また、Ｗ０
ＢＬは第１層配線によって形成された第１の書き込みビ
ット線、Ｗ０ＢＬＣは第１層配線によって形成された第
２の書き込みビット線、Ｗ０ＷＬ０は第２層配線によっ
て形成された第１の書き込みワード線、Ｗ０ＷＬ１は第
２層配線によって形成された第２の書き込みワード線、
Ｒ１ＷＬ０は第２層配線によって形成された第１の読み
出しワード線、Ｒ１ＷＬ１は第２層配線によって形成さ
れた第２の読み出しワード線、Ｒ１ＢＬは第１層配線に
よって形成された読み出しビット線、ＶＤＤは第１層配
線によって形成された電源線、ＧＮＤは第１層配線によ
って形成された接地線である。第１層配線はＮＭＯＳト
ランジスタおよびＰＭＯＳトランジスタの上方に敷設さ
れ、第２層配線は第１層配線の上方に敷設される。な
お、図７には、第１層配線を実線で示し、第２層配線を
ハッチングを施した線で示している。そして、第１層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第１
層配線と第２層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
【０００５】このように、図５及び図６に示すメモリセ
ル回路を実現するための、図９に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に２個、列方向に８個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
ル回路を実現するための、図９に示す従来のメモリセル
のレイアウトパターンでは、トランジスタアレイの方向
を行方向とし、トランジスタアレイが隣接する方向を列
方向とした場合、ＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとを一組として構成されるベーシックセルが、
行方向に２個、列方向に８個配置されている。また、ワ
ード線が行方向に配置され、ビット線が列方向に配置さ
れている。
【０００６】
【発明が解決しようとする課題】従来のメモリセルのレ
イアウトパターンは以上のように構成されているので、
メモリセルの縦方向（行方向）の長さと横方向（列方
向）の長さとの比（縦／横）が大きい。そして、従来の
メモリセルをアレイ状に配置して構成されるメモリセル
アレイの縦方向（行方向）の長さはビット数に依存し、
横方向（列方向）の長さはワード数に依存する。このた
め、従来のメモリセルをアレイ状に配置してメモリセル
アレイを構成する場合、ビット数が大きくなるとメモリ
セルアレイの縦／横比が飛躍的に大きくなる。従って、
ビット数が大きくなると縦／横比が大きくなるメモリセ
ルアレイを含むＲＡＭを、チップ上に配置する場合、Ｒ
ＡＭのビット数及びワード数の構成によっては、ＲＡＭ
が縦長となり、チップの配置配線が困難になる場合が生
じるという課題があった。
イアウトパターンは以上のように構成されているので、
メモリセルの縦方向（行方向）の長さと横方向（列方
向）の長さとの比（縦／横）が大きい。そして、従来の
メモリセルをアレイ状に配置して構成されるメモリセル
アレイの縦方向（行方向）の長さはビット数に依存し、
横方向（列方向）の長さはワード数に依存する。このた
め、従来のメモリセルをアレイ状に配置してメモリセル
アレイを構成する場合、ビット数が大きくなるとメモリ
セルアレイの縦／横比が飛躍的に大きくなる。従って、
ビット数が大きくなると縦／横比が大きくなるメモリセ
ルアレイを含むＲＡＭを、チップ上に配置する場合、Ｒ
ＡＭのビット数及びワード数の構成によっては、ＲＡＭ
が縦長となり、チップの配置配線が困難になる場合が生
じるという課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたものであり、縦／横比の小さいメモリセル
のレイアウトパターンを得ることを目的とする。
めになされたものであり、縦／横比の小さいメモリセル
のレイアウトパターンを得ることを目的とする。
【０００８】また、この発明は面積の小さいメモリセル
のレイアウトパターンを得ることを目的とする。
のレイアウトパターンを得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
るメモリセルのレイアウトパターンは、第１行目に、第
２導電型トランジスタが配列された第１行のトランジス
タアレイが配置され、第２行目に、第１導電型トランジ
スタが配列された第２行のトランジスタアレイが配置さ
れ、第１及び第２行のトランジスタアレイは列毎にも揃
えて配置され、第１行のトランジスタアレイにおいて、
第１列目に第３の第２導電型トランジスタが、第２列目
に第７の第２導電型トランジスタが、第３列目に第８の
第２導電型トランジスタが、第４列目に第４の第２導電
型トランジスタが、第５列目に第２の第２導電型トラン
ジスタが、第６列目に第６の第２導電型トランジスタ
が、第７列目に第１６の第２導電型トランジスタが、第
８列目に第１５の第２導電型トランジスタが、第９列目
に第１４の第２導電型トランジスタが、第１０列目に第
１３の第２導電型トランジスタが、第１１列目に第９の
第２導電型トランジスタが、第１２列目に第１０の第２
導電型トランジスタが、第１３列目に第１２の第２導電
型トランジスタが、第１４列目に第１１の第２導電型ト
ランジスタが、第１５列目に第５の第２導電型トランジ
スタが、第１６列目に第１の第２導電型トランジスタ
が、それぞれ配置され、さらに、第３の第２導電型トラ
ンジスタのドレイン領域と第７の第２導電型トランジス
タのドレイン領域とが、第７の第２導電型トランジスタ
のソース領域と第８の第２導電型トランジスタのソース
領域とが、第８の第２導電型トランジスタのドレイン領
域と第４の第２導電型トランジスタのドレイン領域と
が、第４の第２導電型トランジスタのソース領域と第２
の第２導電型トランジスタのソース領域とが、第２の第
２導電型トランジスタのドレイン領域と第６の第２導電
型トランジスタのドレイン領域とが、第６の第２導電型
トランジスタのソース領域と第１６の第２導電型トラン
ジスタのソース領域とが、第１６の第２導電型トランジ
スタのドレイン領域と第１５の第２導電型トランジスタ
のソース領域とが、第１５の第２導電型トランジスタの
ドレイン領域と第１４の第２導電型トランジスタのソー
ス領域とが、第１４の第２導電型トランジスタのドレイ
ン領域と第１３の第２導電型トランジスタのドレイン領
域とが、第１３の第２導電型トランジスタのソース領域
と第９の第２導電型トランジスタのソース領域とが、第
９の第２導電型トランジスタのドレイン領域と第１０の
第２導電型トランジスタのソース領域とが、第１０の第
２導電型トランジスタのドレイン領域と第１２の第２導
電型トランジスタのドレイン領域とが、第１２の第２導
電型トランジスタのソース領域と第１１の第２導電型ト
ランジスタのドレイン領域とが、第１１の第２導電型ト
ランジスタのソース領域と第５の第２導電型トランジス
タのソース領域とが、第５の第２導電型トランジスタの
ドレイン領域と第１の第２導電型トランジスタのドレイ
ン領域とが、それぞれ同一の領域に配置され、第２行の
トランジスタアレイにおいて、第２列目に第３の第１導
電型トランジスタが、第３列目に第４の第１導電型トラ
ンジスタが、第６列目に第２の第１導電型トランジスタ
が、第８列目に第８の第１導電型トランジスタが、第９
列目に第７の第１導電型トランジスタが、第１０列目に
第６の第１導電型トランジスタが、第１１列目に第９の
第１導電型トランジスタが、第１４列目に第５の第１導
電型トランジスタが、第１５列目に第１の第１導電型ト
ランジスタが、それぞれ配置され、さらに、第３の第１
導電型トランジスタのソース領域と第４の第１導電型ト
ランジスタのソース領域とが、第８の第１導電型トラン
ジスタのドレイン領域と第７の第１導電型トランジスタ
のソース領域とが、第７の第１導電型トランジスタのド
レイン領域と第６の第１導電型トランジスタのドレイン
領域とが、第６の第１導電型トランジスタのドレイン領
域と第９の第１導電型トランジスタのドレイン領域と
が、第５の第１導電型トランジスタのソース領域と第１
の第１導電型トランジスタのソース領域とが、それぞれ
同一の領域に配置され、第１及び第２の書込みビット線
は第１層配線によって、第１及び第２の書き込みワード
線は第１層配線の上方に敷設された第２層配線によっ
て、読み出しワード線は第２層配線によって、読み出し
ビット線は第１層配線によって、第１及び第２の電位線
は第１層配線によって、それぞれ実現されているもので
ある。
るメモリセルのレイアウトパターンは、第１行目に、第
２導電型トランジスタが配列された第１行のトランジス
タアレイが配置され、第２行目に、第１導電型トランジ
スタが配列された第２行のトランジスタアレイが配置さ
れ、第１及び第２行のトランジスタアレイは列毎にも揃
えて配置され、第１行のトランジスタアレイにおいて、
第１列目に第３の第２導電型トランジスタが、第２列目
に第７の第２導電型トランジスタが、第３列目に第８の
第２導電型トランジスタが、第４列目に第４の第２導電
型トランジスタが、第５列目に第２の第２導電型トラン
ジスタが、第６列目に第６の第２導電型トランジスタ
が、第７列目に第１６の第２導電型トランジスタが、第
８列目に第１５の第２導電型トランジスタが、第９列目
に第１４の第２導電型トランジスタが、第１０列目に第
１３の第２導電型トランジスタが、第１１列目に第９の
第２導電型トランジスタが、第１２列目に第１０の第２
導電型トランジスタが、第１３列目に第１２の第２導電
型トランジスタが、第１４列目に第１１の第２導電型ト
ランジスタが、第１５列目に第５の第２導電型トランジ
スタが、第１６列目に第１の第２導電型トランジスタ
が、それぞれ配置され、さらに、第３の第２導電型トラ
ンジスタのドレイン領域と第７の第２導電型トランジス
タのドレイン領域とが、第７の第２導電型トランジスタ
のソース領域と第８の第２導電型トランジスタのソース
領域とが、第８の第２導電型トランジスタのドレイン領
域と第４の第２導電型トランジスタのドレイン領域と
が、第４の第２導電型トランジスタのソース領域と第２
の第２導電型トランジスタのソース領域とが、第２の第
２導電型トランジスタのドレイン領域と第６の第２導電
型トランジスタのドレイン領域とが、第６の第２導電型
トランジスタのソース領域と第１６の第２導電型トラン
ジスタのソース領域とが、第１６の第２導電型トランジ
スタのドレイン領域と第１５の第２導電型トランジスタ
のソース領域とが、第１５の第２導電型トランジスタの
ドレイン領域と第１４の第２導電型トランジスタのソー
ス領域とが、第１４の第２導電型トランジスタのドレイ
ン領域と第１３の第２導電型トランジスタのドレイン領
域とが、第１３の第２導電型トランジスタのソース領域
と第９の第２導電型トランジスタのソース領域とが、第
９の第２導電型トランジスタのドレイン領域と第１０の
第２導電型トランジスタのソース領域とが、第１０の第
２導電型トランジスタのドレイン領域と第１２の第２導
電型トランジスタのドレイン領域とが、第１２の第２導
電型トランジスタのソース領域と第１１の第２導電型ト
ランジスタのドレイン領域とが、第１１の第２導電型ト
ランジスタのソース領域と第５の第２導電型トランジス
タのソース領域とが、第５の第２導電型トランジスタの
ドレイン領域と第１の第２導電型トランジスタのドレイ
ン領域とが、それぞれ同一の領域に配置され、第２行の
トランジスタアレイにおいて、第２列目に第３の第１導
電型トランジスタが、第３列目に第４の第１導電型トラ
ンジスタが、第６列目に第２の第１導電型トランジスタ
が、第８列目に第８の第１導電型トランジスタが、第９
列目に第７の第１導電型トランジスタが、第１０列目に
第６の第１導電型トランジスタが、第１１列目に第９の
第１導電型トランジスタが、第１４列目に第５の第１導
電型トランジスタが、第１５列目に第１の第１導電型ト
ランジスタが、それぞれ配置され、さらに、第３の第１
導電型トランジスタのソース領域と第４の第１導電型ト
ランジスタのソース領域とが、第８の第１導電型トラン
ジスタのドレイン領域と第７の第１導電型トランジスタ
のソース領域とが、第７の第１導電型トランジスタのド
レイン領域と第６の第１導電型トランジスタのドレイン
領域とが、第６の第１導電型トランジスタのドレイン領
域と第９の第１導電型トランジスタのドレイン領域と
が、第５の第１導電型トランジスタのソース領域と第１
の第１導電型トランジスタのソース領域とが、それぞれ
同一の領域に配置され、第１及び第２の書込みビット線
は第１層配線によって、第１及び第２の書き込みワード
線は第１層配線の上方に敷設された第２層配線によっ
て、読み出しワード線は第２層配線によって、読み出し
ビット線は第１層配線によって、第１及び第２の電位線
は第１層配線によって、それぞれ実現されているもので
ある。
【００１０】請求項２記載の発明に係るメモリセルのレ
イアウトパターンは、第１行目に、第２導電型トランジ
スタが配列された第１行のトランジスタアレイが配置さ
れ、第２行目に、第１導電型トランジスタが配列された
第２行のトランジスタアレイが配置され、第１及び第２
行のトランジスタアレイは列毎にも揃えて配置され、第
１行のトランジスタアレイにおいて、第１列目に第３の
第２導電型トランジスタが、第２列目に第７の第２導電
型トランジスタが、第３列目に第８の第２導電型トラン
ジスタが、第４列目に第４の第２導電型トランジスタ
が、第５列目に第２の第２導電型トランジスタが、第６
列目に第６の第２導電型トランジスタが、第７列目に第
１０の第２導電型トランジスタが、第８列目に第９の第
２導電型トランジスタが、第９列目に第１１の第２導電
型トランジスタが、第１０列目に第１２の第２導電型ト
ランジスタが、第１１列目に第５の第２導電型トランジ
スタが、第１２列目に第１の第２導電型トランジスタ
が、それぞれ配置され、さらに、第３の第２導電型トラ
ンジスタのドレイン領域と第７の第２導電型トランジス
タのドレイン領域とが、第７の第２導電型トランジスタ
のソース領域と第８の第２導電型トランジスタのソース
領域とが、第８の第２導電型トランジスタのドレイン領
域と第４の第２導電型トランジスタのドレイン領域と
が、第４の第２導電型トランジスタのソース領域と第２
の第２導電型トランジスタのソース領域とが、第２の第
２導電型トランジスタのドレイン領域と第６の第２導電
型トランジスタのドレイン領域とが、第６の第２導電型
トランジスタのソース領域と第１０の第２導電型トラン
ジスタのソース領域とが、第１０の第２導電型トランジ
スタのドレイン領域と第９の第２導電型トランジスタの
ソース領域とが、第９の第２導電型トランジスタのドレ
イン領域と第１１の第２導電型トランジスタのドレイン
領域とが、第１１の第２導電型トランジスタのソース領
域と第１２の第２導電型トランジスタのドレイン領域と
が、第１２の第２導電型トランジスタのソース領域と第
５の第２導電型トランジスタのソース領域とが、第５の
第２導電型トランジスタのドレイン領域と第１の第２導
電型トランジスタのドレイン領域とが、それぞれ同一の
領域に配置され、第２行のトランジスタアレイにおい
て、第２列目に第３の第１導電型トランジスタが、第３
列目に第４の第１導電型トランジスタが、第６列目に第
２の第１導電型トランジスタが、第７列目に第５の第１
導電型トランジスタが、第８列目に第６の第１導電型ト
ランジスタが、第９列目に第７の第１導電型トランジス
タが、第１０列目に第８の第１導電型トランジスタが、
第１１列目に第１の第１導電型トランジスタが、それぞ
れ配置され、さらに、第３の第１導電型トランジスタの
ソース領域と第４の第１導電型トランジスタのソース領
域とが、第２の第１導電型トランジスタのソース領域と
第５の第１導電型トランジスタのソース領域とが、第５
の第１導電型トランジスタのドレイン領域と第６の第１
導電型トランジスタのドレイン領域とが、第６の第１導
電型トランジスタのソース領域と第７の第１導電型トラ
ンジスタのソース領域とが、第７の第１導電型トランジ
スタのドレイン領域と第８の第１導電型トランジスタの
ドレイン領域とが、第８の第１導電型トランジスタのソ
ース領域と第１の第１導電型トランジスタのソース領域
とが、それぞれ同一の領域に配置され、第１及び第２の
書込みビット線は第１層配線によって、第１及び第２の
書き込みワード線は第１層配線の上方に敷設された第２
層配線によって、読み出しワード線は第２層配線によっ
て、読み出しビット線は第１層配線によって、第１及び
第２の電位線は第１層配線によって、それぞれ実現され
ているものである。
イアウトパターンは、第１行目に、第２導電型トランジ
スタが配列された第１行のトランジスタアレイが配置さ
れ、第２行目に、第１導電型トランジスタが配列された
第２行のトランジスタアレイが配置され、第１及び第２
行のトランジスタアレイは列毎にも揃えて配置され、第
１行のトランジスタアレイにおいて、第１列目に第３の
第２導電型トランジスタが、第２列目に第７の第２導電
型トランジスタが、第３列目に第８の第２導電型トラン
ジスタが、第４列目に第４の第２導電型トランジスタ
が、第５列目に第２の第２導電型トランジスタが、第６
列目に第６の第２導電型トランジスタが、第７列目に第
１０の第２導電型トランジスタが、第８列目に第９の第
２導電型トランジスタが、第９列目に第１１の第２導電
型トランジスタが、第１０列目に第１２の第２導電型ト
ランジスタが、第１１列目に第５の第２導電型トランジ
スタが、第１２列目に第１の第２導電型トランジスタ
が、それぞれ配置され、さらに、第３の第２導電型トラ
ンジスタのドレイン領域と第７の第２導電型トランジス
タのドレイン領域とが、第７の第２導電型トランジスタ
のソース領域と第８の第２導電型トランジスタのソース
領域とが、第８の第２導電型トランジスタのドレイン領
域と第４の第２導電型トランジスタのドレイン領域と
が、第４の第２導電型トランジスタのソース領域と第２
の第２導電型トランジスタのソース領域とが、第２の第
２導電型トランジスタのドレイン領域と第６の第２導電
型トランジスタのドレイン領域とが、第６の第２導電型
トランジスタのソース領域と第１０の第２導電型トラン
ジスタのソース領域とが、第１０の第２導電型トランジ
スタのドレイン領域と第９の第２導電型トランジスタの
ソース領域とが、第９の第２導電型トランジスタのドレ
イン領域と第１１の第２導電型トランジスタのドレイン
領域とが、第１１の第２導電型トランジスタのソース領
域と第１２の第２導電型トランジスタのドレイン領域と
が、第１２の第２導電型トランジスタのソース領域と第
５の第２導電型トランジスタのソース領域とが、第５の
第２導電型トランジスタのドレイン領域と第１の第２導
電型トランジスタのドレイン領域とが、それぞれ同一の
領域に配置され、第２行のトランジスタアレイにおい
て、第２列目に第３の第１導電型トランジスタが、第３
列目に第４の第１導電型トランジスタが、第６列目に第
２の第１導電型トランジスタが、第７列目に第５の第１
導電型トランジスタが、第８列目に第６の第１導電型ト
ランジスタが、第９列目に第７の第１導電型トランジス
タが、第１０列目に第８の第１導電型トランジスタが、
第１１列目に第１の第１導電型トランジスタが、それぞ
れ配置され、さらに、第３の第１導電型トランジスタの
ソース領域と第４の第１導電型トランジスタのソース領
域とが、第２の第１導電型トランジスタのソース領域と
第５の第１導電型トランジスタのソース領域とが、第５
の第１導電型トランジスタのドレイン領域と第６の第１
導電型トランジスタのドレイン領域とが、第６の第１導
電型トランジスタのソース領域と第７の第１導電型トラ
ンジスタのソース領域とが、第７の第１導電型トランジ
スタのドレイン領域と第８の第１導電型トランジスタの
ドレイン領域とが、第８の第１導電型トランジスタのソ
ース領域と第１の第１導電型トランジスタのソース領域
とが、それぞれ同一の領域に配置され、第１及び第２の
書込みビット線は第１層配線によって、第１及び第２の
書き込みワード線は第１層配線の上方に敷設された第２
層配線によって、読み出しワード線は第２層配線によっ
て、読み出しビット線は第１層配線によって、第１及び
第２の電位線は第１層配線によって、それぞれ実現され
ているものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１及び図２はこの発明の実施の形態１
の説明に用いるメモリセル回路である。また、図３は図
２に示すメモリセル回路中の複合論理回路の構成図であ
る。図１〜図３において、１は第１の記憶回路、２は第
２の記憶回路、４は読み出し回路、５は電源線（第１の
電位線）、６は接地線（第２の電位線）である。また、
７は第１のインバータ、８は第２のインバータ、９は第
３のインバータ、１０は第４のインバータ、７ａは第１
のインバータ７の出力端、８ａは第２のインバータ８の
出力端、９ａは第３のインバータ９の出力端、１０ａは
第４のインバータ１０の出力端である。また、１１は複
合論理回路、１１ａは複合論理回路１１の第１の入力
端、１１ｂは複合論理回路１１の第２の入力端、１１ｃ
は複合論理回路１１の第３の入力端、１１ｄは複合論理
回路１１の第４の入力端、１１ｅは複合論理回路１１の
出力端である。また、Ｗ０ＢＬは第１の書き込みビット
線、Ｗ０ＢＬＣは第２の書き込みビット線、Ｗ０ＷＬ０
は第１の書き込みワード線、Ｗ０ＷＬ１は第２の書き込
みワード線、Ｒ１ＷＬ０は第１の読み出しワード線、Ｒ
１ＷＬ１は第２の読み出しワード線、Ｒ１ＢＬは読み出
しビット線である。また、ｎ１は第１のＮＭＯＳトラン
ジスタ（第３の第２導電型トランジスタ）、ｎ２は第２
のＮＭＯＳトランジスタ（第７の第２導電型トランジス
タ）、ｎ３は第３のＮＭＯＳトランジスタ（第８の第２
導電型トランジスタ）、ｎ４は第４のＮＭＯＳトランジ
スタ（第４の第２導電型トランジスタ）、ｎ５は第５の
ＮＭＯＳトランジスタ（第２の第２導電型トランジス
タ）、ｎ６は第６のＮＭＯＳトランジスタ（第６の第２
導電型トランジスタ）、ｎ７は第７のＮＭＯＳトランジ
スタ（第１６の第２導電型トランジスタ）、ｎ８は第８
のＮＭＯＳトランジスタ（第１５の第２導電型トランジ
スタ）、ｎ９は第９のＮＭＯＳトランジスタ（第１４の
第２導電型トランジスタ）、ｎ１０は第１０のＮＭＯＳ
トランジスタ（第１３の第２導電型トランジスタ）、ｎ
１１は第１１のＮＭＯＳトランジスタ（第９の第２導電
型トランジスタ）、ｎ１２は第１２のＮＭＯＳトランジ
スタ（第１０の第２導電型トランジスタ）、ｎ１３は第
１３のＮＭＯＳトランジスタ（第１２の第２導電型トラ
ンジスタ）、ｎ１４は第１４のＮＭＯＳトランジスタ
（第１１の第２導電型トランジスタ）、ｎ１５は第１５
のＮＭＯＳトランジスタ（第５の第２導電型トランジス
タ）、ｎ１６は第１６のＮＭＯＳトランジスタ（第１の
第２導電型トランジスタ）、ｐ２は第２のＰＭＯＳトラ
ンジスタ（第３の第１導電型トランジスタ）、ｐ３は第
３のＰＭＯＳトランジスタ（第４の第１導電型トランジ
スタ）、ｐ６は第６のＰＭＯＳトランジスタ（第２の第
１導電型トランジスタ）、ｐ８は第８のＰＭＯＳトラン
ジスタ（第８の第１導電型トランジスタ）、ｐ９は第９
のＰＭＯＳトランジスタ（第７の第１導電型トランジス
タ）、ｐ１０は第１０のＰＭＯＳトランジスタ（第６の
第１導電型トランジスタ）、ｐ１１は第１１のＰＭＯＳ
トランジスタ（第９の第１導電型トランジスタ）、ｐ１
４は第１４のＰＭＯＳトランジスタ（第５の第１導電型
トランジスタ）、ｐ１５は第１５のＰＭＯＳトランジス
タ（第１の第１導電型トランジスタ）である。
説明する。 実施の形態１．図１及び図２はこの発明の実施の形態１
の説明に用いるメモリセル回路である。また、図３は図
２に示すメモリセル回路中の複合論理回路の構成図であ
る。図１〜図３において、１は第１の記憶回路、２は第
２の記憶回路、４は読み出し回路、５は電源線（第１の
電位線）、６は接地線（第２の電位線）である。また、
７は第１のインバータ、８は第２のインバータ、９は第
３のインバータ、１０は第４のインバータ、７ａは第１
のインバータ７の出力端、８ａは第２のインバータ８の
出力端、９ａは第３のインバータ９の出力端、１０ａは
第４のインバータ１０の出力端である。また、１１は複
合論理回路、１１ａは複合論理回路１１の第１の入力
端、１１ｂは複合論理回路１１の第２の入力端、１１ｃ
は複合論理回路１１の第３の入力端、１１ｄは複合論理
回路１１の第４の入力端、１１ｅは複合論理回路１１の
出力端である。また、Ｗ０ＢＬは第１の書き込みビット
線、Ｗ０ＢＬＣは第２の書き込みビット線、Ｗ０ＷＬ０
は第１の書き込みワード線、Ｗ０ＷＬ１は第２の書き込
みワード線、Ｒ１ＷＬ０は第１の読み出しワード線、Ｒ
１ＷＬ１は第２の読み出しワード線、Ｒ１ＢＬは読み出
しビット線である。また、ｎ１は第１のＮＭＯＳトラン
ジスタ（第３の第２導電型トランジスタ）、ｎ２は第２
のＮＭＯＳトランジスタ（第７の第２導電型トランジス
タ）、ｎ３は第３のＮＭＯＳトランジスタ（第８の第２
導電型トランジスタ）、ｎ４は第４のＮＭＯＳトランジ
スタ（第４の第２導電型トランジスタ）、ｎ５は第５の
ＮＭＯＳトランジスタ（第２の第２導電型トランジス
タ）、ｎ６は第６のＮＭＯＳトランジスタ（第６の第２
導電型トランジスタ）、ｎ７は第７のＮＭＯＳトランジ
スタ（第１６の第２導電型トランジスタ）、ｎ８は第８
のＮＭＯＳトランジスタ（第１５の第２導電型トランジ
スタ）、ｎ９は第９のＮＭＯＳトランジスタ（第１４の
第２導電型トランジスタ）、ｎ１０は第１０のＮＭＯＳ
トランジスタ（第１３の第２導電型トランジスタ）、ｎ
１１は第１１のＮＭＯＳトランジスタ（第９の第２導電
型トランジスタ）、ｎ１２は第１２のＮＭＯＳトランジ
スタ（第１０の第２導電型トランジスタ）、ｎ１３は第
１３のＮＭＯＳトランジスタ（第１２の第２導電型トラ
ンジスタ）、ｎ１４は第１４のＮＭＯＳトランジスタ
（第１１の第２導電型トランジスタ）、ｎ１５は第１５
のＮＭＯＳトランジスタ（第５の第２導電型トランジス
タ）、ｎ１６は第１６のＮＭＯＳトランジスタ（第１の
第２導電型トランジスタ）、ｐ２は第２のＰＭＯＳトラ
ンジスタ（第３の第１導電型トランジスタ）、ｐ３は第
３のＰＭＯＳトランジスタ（第４の第１導電型トランジ
スタ）、ｐ６は第６のＰＭＯＳトランジスタ（第２の第
１導電型トランジスタ）、ｐ８は第８のＰＭＯＳトラン
ジスタ（第８の第１導電型トランジスタ）、ｐ９は第９
のＰＭＯＳトランジスタ（第７の第１導電型トランジス
タ）、ｐ１０は第１０のＰＭＯＳトランジスタ（第６の
第１導電型トランジスタ）、ｐ１１は第１１のＰＭＯＳ
トランジスタ（第９の第１導電型トランジスタ）、ｐ１
４は第１４のＰＭＯＳトランジスタ（第５の第１導電型
トランジスタ）、ｐ１５は第１５のＰＭＯＳトランジス
タ（第１の第１導電型トランジスタ）である。
【００１２】第１の記憶回路１は第１及び第２のインバ
ータ７および８の逆並列接続から構成され、第１のイン
バータ７の出力端７ａから記憶内容が出力される。第１
のインバータ７は第１５のＰＭＯＳトランジスタｐ１５
と第１５のＮＭＯＳトランジスタｎ１５とを有してい
る。第２のインバータ８は第６のＰＭＯＳトランジスタ
ｐ６と第６のＮＭＯＳトランジスタｎ６とを有してい
る。第１５のＰＭＯＳトランジスタｐ１５のゲートは第
２のインバータ８の出力端８ａに接続され、ソースは電
源線５に接続され、ドレインは第１のインバータ７の出
力端７ａに接続されている。第１５のＮＭＯＳトランジ
スタｎ１５のゲートは第２のインバータ８の出力端８ａ
に接続され、ソースは接地線６に接続され、ドレインは
第１のインバータ７の出力端７ａに接続されている。第
６のＰＭＯＳトランジスタｐ６のゲートは第１のインバ
ータ７の出力端７ａに接続され、ソースは電源線５に接
続され、ドレインは第２のインバータ８の出力端８ａに
接続されている。第６のＮＭＯＳトランジスタｎ６のゲ
ートは第１のインバータ７の出力端７ａに接続され、ソ
ースは接地線６に接続され、ドレインは第２のインバー
タ８の出力端８ａに接続されている。
ータ７および８の逆並列接続から構成され、第１のイン
バータ７の出力端７ａから記憶内容が出力される。第１
のインバータ７は第１５のＰＭＯＳトランジスタｐ１５
と第１５のＮＭＯＳトランジスタｎ１５とを有してい
る。第２のインバータ８は第６のＰＭＯＳトランジスタ
ｐ６と第６のＮＭＯＳトランジスタｎ６とを有してい
る。第１５のＰＭＯＳトランジスタｐ１５のゲートは第
２のインバータ８の出力端８ａに接続され、ソースは電
源線５に接続され、ドレインは第１のインバータ７の出
力端７ａに接続されている。第１５のＮＭＯＳトランジ
スタｎ１５のゲートは第２のインバータ８の出力端８ａ
に接続され、ソースは接地線６に接続され、ドレインは
第１のインバータ７の出力端７ａに接続されている。第
６のＰＭＯＳトランジスタｐ６のゲートは第１のインバ
ータ７の出力端７ａに接続され、ソースは電源線５に接
続され、ドレインは第２のインバータ８の出力端８ａに
接続されている。第６のＮＭＯＳトランジスタｎ６のゲ
ートは第１のインバータ７の出力端７ａに接続され、ソ
ースは接地線６に接続され、ドレインは第２のインバー
タ８の出力端８ａに接続されている。
【００１３】また、第２の記憶回路２は第３及び第４の
インバータ９および１０の逆並列接続から構成され、第
３のインバータ９の出力端９ａから記憶内容が出力され
る。第３のインバータ１０は第２のＰＭＯＳトランジス
タｐ２と第２のＮＭＯＳトランジスタｎ２とを有してい
る。第４のインバータ１０は第３のＰＭＯＳトランジス
タｐ３と第３のＮＭＯＳトランジスタｎ３とを有してい
る。第２のＰＭＯＳトランジスタｐ２のゲートは第４の
インバータ１０の出力端１０ａに接続され、ソースは電
源線５に接続され、ドレインは第３のインバータ９の出
力端９ａに接続されている。第２のＮＭＯＳトランジス
タｎ２のゲートは第４のインバータ１０の出力端１０ａ
に接続され、ソースは接地線６に接続され、ドレインは
第３のインバータ９の出力端９ａに接続されている。第
３のＰＭＯＳトランジスタｐ３のゲートは第３のインバ
ータ９の出力端９ａに接続され、ソースは電源線５に接
続され、ドレインは第４のインバータ１０の出力端１０
ａに接続されている。第３のＮＭＯＳトランジスタｎ３
のゲートは第３のインバータ９の出力端９ａに接続さ
れ、ソースは接地線６に接続され、ドレインは第４のイ
ンバータ４の出力端１０ａに接続されている。
インバータ９および１０の逆並列接続から構成され、第
３のインバータ９の出力端９ａから記憶内容が出力され
る。第３のインバータ１０は第２のＰＭＯＳトランジス
タｐ２と第２のＮＭＯＳトランジスタｎ２とを有してい
る。第４のインバータ１０は第３のＰＭＯＳトランジス
タｐ３と第３のＮＭＯＳトランジスタｎ３とを有してい
る。第２のＰＭＯＳトランジスタｐ２のゲートは第４の
インバータ１０の出力端１０ａに接続され、ソースは電
源線５に接続され、ドレインは第３のインバータ９の出
力端９ａに接続されている。第２のＮＭＯＳトランジス
タｎ２のゲートは第４のインバータ１０の出力端１０ａ
に接続され、ソースは接地線６に接続され、ドレインは
第３のインバータ９の出力端９ａに接続されている。第
３のＰＭＯＳトランジスタｐ３のゲートは第３のインバ
ータ９の出力端９ａに接続され、ソースは電源線５に接
続され、ドレインは第４のインバータ１０の出力端１０
ａに接続されている。第３のＮＭＯＳトランジスタｎ３
のゲートは第３のインバータ９の出力端９ａに接続さ
れ、ソースは接地線６に接続され、ドレインは第４のイ
ンバータ４の出力端１０ａに接続されている。
【００１４】また、第１６のＮＭＯＳトランジスタｎ１
６のドレインは第１のインバータ７の出力端７ａに接続
され、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接
続され、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に
接続されている。
６のドレインは第１のインバータ７の出力端７ａに接続
され、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接
続され、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に
接続されている。
【００１５】また、第５のＮＭＯＳトランジスタｎ５の
ドレインは第２のインバータ８の出力端８ａに接続さ
れ、ソースは第１の書き込みビット線Ｗ０ＢＬに接続さ
れ、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に接続
されている。
ドレインは第２のインバータ８の出力端８ａに接続さ
れ、ソースは第１の書き込みビット線Ｗ０ＢＬに接続さ
れ、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に接続
されている。
【００１６】また、第１のＮＭＯＳトランジスタｎ１の
ドレインは第３のインバータ９の出力端９ａに接続さ
れ、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
ドレインは第３のインバータ９の出力端９ａに接続さ
れ、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
【００１７】また、第４のＮＭＯＳトランジスタｎ４の
ドレインは第４のインバータ１０の出力端１０ａに接続
され、ソースは第１の書き込みビット線Ｗ０ＢＬに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
ドレインは第４のインバータ１０の出力端１０ａに接続
され、ソースは第１の書き込みビット線Ｗ０ＢＬに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
【００１８】また、読み出し回路４は複合論理回路１１
と第１４のＰＭＯＳトランジスタｐ１４と第１１のＮＭ
ＯＳトランジスタｎ１１と第１２のＮＭＯＳトランジス
タｎ１２と第１４のＮＭＯＳトランジスタｎ１４と第１
３のＮＭＯＳトランジスタｎ１３とを有している。複合
論理回路１１の第１の出力端１１ａは第２の記憶回路２
に接続され、第２の入力端１１ｂは第２の読み出しワー
ド線Ｒ１ＷＬ１に接続され、第３の入力端１１ｃは第１
の記憶回路１に接続され、第４の入力端１１ｄは第１の
読み出しワード線Ｒ１ＷＬ０に接続されている。第１４
のＰＭＯＳトランジスタｐ１４のソースは電源線５に接
続され、ゲートは複合論理回路１１の出力端１１ｅに接
続され、ドレインは読み出しビット線Ｒ１ＢＬに接続さ
れている。第１１のＮＭＯＳトランジスタｎ１１のソー
スは接地線６に接続され、ゲートは複合論理回路１１の
出力端１１ｅに接続され、ドレインは第１２のＮＭＯＳ
トランジスタｎ１２のソースに接続されている。第１２
のＮＭＯＳトランジスタｎ１２のソースは第１１のＮＭ
ＯＳトランジスタｎ１１のドレインに接続され、ゲート
は第１の読み出しワード線Ｒ１ＷＬ０に接続され、ドレ
インは読み出しビット線Ｒ１ＢＬに接続されている。第
１４のＮＭＯＳトランジスタｎ１４のソースは接地線６
に接続され、ゲートは複合論理回路１１の出力端１１ｅ
に接続され、ドレインは第１３のＮＭＯＳトランジスタ
ｎ１３のソースに接続されている。第１３のＮＭＯＳト
ランジスタｎ１３のソースは第１４のＮＭＯＳトランジ
スタｎ１４のドレインに接続され、ゲートは第２の読み
出しワード線Ｒ１ＷＬ１に接続され、ドレインは読み出
しビット線Ｒ１ＢＬに接続されている。
と第１４のＰＭＯＳトランジスタｐ１４と第１１のＮＭ
ＯＳトランジスタｎ１１と第１２のＮＭＯＳトランジス
タｎ１２と第１４のＮＭＯＳトランジスタｎ１４と第１
３のＮＭＯＳトランジスタｎ１３とを有している。複合
論理回路１１の第１の出力端１１ａは第２の記憶回路２
に接続され、第２の入力端１１ｂは第２の読み出しワー
ド線Ｒ１ＷＬ１に接続され、第３の入力端１１ｃは第１
の記憶回路１に接続され、第４の入力端１１ｄは第１の
読み出しワード線Ｒ１ＷＬ０に接続されている。第１４
のＰＭＯＳトランジスタｐ１４のソースは電源線５に接
続され、ゲートは複合論理回路１１の出力端１１ｅに接
続され、ドレインは読み出しビット線Ｒ１ＢＬに接続さ
れている。第１１のＮＭＯＳトランジスタｎ１１のソー
スは接地線６に接続され、ゲートは複合論理回路１１の
出力端１１ｅに接続され、ドレインは第１２のＮＭＯＳ
トランジスタｎ１２のソースに接続されている。第１２
のＮＭＯＳトランジスタｎ１２のソースは第１１のＮＭ
ＯＳトランジスタｎ１１のドレインに接続され、ゲート
は第１の読み出しワード線Ｒ１ＷＬ０に接続され、ドレ
インは読み出しビット線Ｒ１ＢＬに接続されている。第
１４のＮＭＯＳトランジスタｎ１４のソースは接地線６
に接続され、ゲートは複合論理回路１１の出力端１１ｅ
に接続され、ドレインは第１３のＮＭＯＳトランジスタ
ｎ１３のソースに接続されている。第１３のＮＭＯＳト
ランジスタｎ１３のソースは第１４のＮＭＯＳトランジ
スタｎ１４のドレインに接続され、ゲートは第２の読み
出しワード線Ｒ１ＷＬ１に接続され、ドレインは読み出
しビット線Ｒ１ＢＬに接続されている。
【００１９】また、複合論理回路１１は第１０のＰＭＯ
Ｓトランジスタｐ１０と第９のＰＭＯＳトランジスタｐ
９と第８のＰＭＯＳトランジスタｐ８と第１１のＰＭＯ
Ｓトランジスタｐ１１と第１０のＮＭＯＳトランジスタ
ｎ１０と第９のＮＭＯＳトランジスタｎ９と第８のＮＭ
ＯＳトランジスタｎ８と第７のＮＭＯＳトランジスタｎ
７とを有している。第１０のＰＭＯＳトランジスタｐ１
０のドレインは複合論理回路１１の出力端１１ｅに接続
され、ゲートは複合論理回路１１の第４の入力端１１ｄ
に接続され、ソースは第９のＰＭＯＳトランジスタｐ９
のソースに接続されている。第９のＰＭＯＳトランジス
タｐ９のドレインは複合論理回路１１の出力端１１ｅに
接続され、ゲートは複合論理回路１１の第３の入力端１
１ｃに接続され、ソースは第１０のＰＭＯＳトランジス
タｐ１０のソースに接続されている。第８のＰＭＯＳト
ランジスタｐ８のドレインは第１０のＰＭＯＳトランジ
スタｐ１０のソースに接続され、ゲートは複合論理回路
１１の第１の入力端１１ａに接続され、ソースは電源線
５に接続されている。第１１のＰＭＯＳトランジスタｐ
１１のドレインは第９のＰＭＯＳトランジスタｐ９のソ
ースに接続され、ゲートは複合論理回路１１の第２の入
力端１１ｂに接続され、ソースは電源線５に接続されて
いる。第１０のＮＭＯＳトランジスタｎ１０のソースは
接地線６に接続され、ゲートは複合論理回路１１の第４
の入力端１１ｄに接続され、ドレインは第９のＮＭＯＳ
トランジスタｎ９のドレインに接続されている。第９の
ＮＭＯＳトランジスタｎ９のドレインは第１０のＮＭＯ
Ｓトランジスタｎ１０のドレインに接続され、ゲートは
複合論理回路１１の第３の入力端１１ｃに接続され、ソ
ースは複合論理回路１１の出力端１１ｅに接続されてい
る。第８のＮＭＯＳトランジスタｎ８のソースは第７の
ＮＭＯＳトランジスタｎ７のドレインに接続され、ゲー
トは複合論理回路１１の第１の入力端１１ａに接続さ
れ、ドレインは複合論理回路１１の出力端１１ｅに接続
されている。第７のＮＭＯＳトランジスタｎ７のドレイ
ンは第８のＮＭＯＳトランジスタｎ８のソースに接続さ
れ、ゲートは複合論理回路１１の第２の入力端１１ｂに
接続され、ソースは接地線６に接続されている。
Ｓトランジスタｐ１０と第９のＰＭＯＳトランジスタｐ
９と第８のＰＭＯＳトランジスタｐ８と第１１のＰＭＯ
Ｓトランジスタｐ１１と第１０のＮＭＯＳトランジスタ
ｎ１０と第９のＮＭＯＳトランジスタｎ９と第８のＮＭ
ＯＳトランジスタｎ８と第７のＮＭＯＳトランジスタｎ
７とを有している。第１０のＰＭＯＳトランジスタｐ１
０のドレインは複合論理回路１１の出力端１１ｅに接続
され、ゲートは複合論理回路１１の第４の入力端１１ｄ
に接続され、ソースは第９のＰＭＯＳトランジスタｐ９
のソースに接続されている。第９のＰＭＯＳトランジス
タｐ９のドレインは複合論理回路１１の出力端１１ｅに
接続され、ゲートは複合論理回路１１の第３の入力端１
１ｃに接続され、ソースは第１０のＰＭＯＳトランジス
タｐ１０のソースに接続されている。第８のＰＭＯＳト
ランジスタｐ８のドレインは第１０のＰＭＯＳトランジ
スタｐ１０のソースに接続され、ゲートは複合論理回路
１１の第１の入力端１１ａに接続され、ソースは電源線
５に接続されている。第１１のＰＭＯＳトランジスタｐ
１１のドレインは第９のＰＭＯＳトランジスタｐ９のソ
ースに接続され、ゲートは複合論理回路１１の第２の入
力端１１ｂに接続され、ソースは電源線５に接続されて
いる。第１０のＮＭＯＳトランジスタｎ１０のソースは
接地線６に接続され、ゲートは複合論理回路１１の第４
の入力端１１ｄに接続され、ドレインは第９のＮＭＯＳ
トランジスタｎ９のドレインに接続されている。第９の
ＮＭＯＳトランジスタｎ９のドレインは第１０のＮＭＯ
Ｓトランジスタｎ１０のドレインに接続され、ゲートは
複合論理回路１１の第３の入力端１１ｃに接続され、ソ
ースは複合論理回路１１の出力端１１ｅに接続されてい
る。第８のＮＭＯＳトランジスタｎ８のソースは第７の
ＮＭＯＳトランジスタｎ７のドレインに接続され、ゲー
トは複合論理回路１１の第１の入力端１１ａに接続さ
れ、ドレインは複合論理回路１１の出力端１１ｅに接続
されている。第７のＮＭＯＳトランジスタｎ７のドレイ
ンは第８のＮＭＯＳトランジスタｎ８のソースに接続さ
れ、ゲートは複合論理回路１１の第２の入力端１１ｂに
接続され、ソースは接地線６に接続されている。
【００２０】図４は図１及び図２に示すメモリセル回路
を実現するためのこの発明の実施の形態１によるメモリ
セルレイアウトパターンである。図４において、ｎ１は
第１のＮＭＯＳトランジスタ、ｎ２は第２のＮＭＯＳト
ランジスタ、ｎ３は第３のＮＭＯＳトランジスタ、ｎ４
は第４のＮＭＯＳトランジスタ、ｎ５は第５のＮＭＯＳ
トランジスタ、ｎ６は第６のＮＭＯＳトランジスタ、ｎ
７は第７のＮＭＯＳトランジスタ、ｎ８は第８のＮＭＯ
Ｓトランジスタ、ｎ９は第９のＮＭＯＳトランジスタ、
ｎ１０は第１０のＮＭＯＳトランジスタ、ｎ１１は第１
１のＮＭＯＳトランジスタ、ｎ１２は第１２のＮＭＯＳ
トランジスタ、ｎ１３は第１３のＮＭＯＳトランジス
タ、ｎ１４は第１４のＮＭＯＳトランジスタ、ｎ１５は
第１５のＮＭＯＳトランジスタ、ｎ１６は第１６のＮＭ
ＯＳトランジスタ、ｐ１は第１のＰＭＯＳトランジス
タ、ｐ２は第２のＰＭＯＳトランジスタ、ｐ３は第３の
ＰＭＯＳトランジスタ、ｐ４は第４のＰＭＯＳトランジ
スタ、ｐ５は第５のＰＭＯＳトランジスタ、ｐ６は第６
のＰＭＯＳトランジスタ、ｐ７は第７のＰＭＯＳトラン
ジスタ、ｐ８は第８のＰＭＯＳトランジスタ、ｐ９は第
９のＰＭＯＳトランジスタ、ｐ１０は第１０のＰＭＯＳ
トランジスタ、ｐ１１は第１１のＰＭＯＳトランジス
タ、ｐ１２は第１２のＰＭＯＳトランジスタ、ｐ１３は
第１３のＰＭＯＳトランジスタ、ｐ１４は第１４のＰＭ
ＯＳトランジスタ、ｐ１５は第１５のＰＭＯＳトランジ
スタ、ｐ１６は第１６のＰＭＯＳトランジスタである。
また、Ｇｎ１〜Ｇｎ１６はそれぞれ第１〜第１６のＮＭ
ＯＳトランジスタｎ１〜ｎ１６のゲート電極、Ｓｎ１〜
Ｓｎ１６はそれぞれ第１〜第１６のＮＭＯＳトランジス
タｎ１〜ｎ１６のソース領域、Ｄｎ１〜Ｄｎ１６はそれ
ぞれ第１〜第１６のＮＭＯＳトランジスタｎ１〜ｎ１６
のドレイン領域である。また、Ｇｐ１〜Ｇｐ１６はそれ
ぞれ第１〜第１６のＰＭＯＳトランジスタｐ１〜ｐ１６
のゲート電極、Ｓｐ２，Ｓｐ３，Ｓｐ６，Ｓｐ８，Ｓｐ
９，Ｓｐ１０，Ｓｐ１１，Ｓｐ１４，Ｓｐ１５はそれぞ
れ第２，第３，第６，第８，第９，第１０，第１１，第
１４，第１５，第１６のＰＭＯＳトランジスタｐ２，ｐ
３，ｐ６，ｐ８，ｐ９，ｐ１０，ｐ１１，ｐ１４，ｐ１
５，ｐ１６のソース領域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄ
ｐ８，Ｄｐ９，Ｄｐ１０，Ｄｐ１１，Ｄｐ１４，Ｄｐ１
５はそれぞれ第２，第３，第６，第８，第９，第１０，
第１１，第１４，第１５，第１６のＰＭＯＳトランジス
タｐ２，ｐ３，ｐ６，ｐ８，ｐ９，ｐ１０，ｐ１１，ｐ
１４，ｐ１５，ｐ１６のドレイン領域である。また、Ｗ
０ＢＬは第１層配線によって形成された第１の書き込み
ビット線、Ｗ０ＢＬＣは第１層配線によって形成された
第２の書き込みビット線、Ｗ０ＷＬ０は第２層配線によ
って形成された第１の書き込みワード線、Ｗ０ＷＬ１は
第２層配線によって形成された第２の書き込みワード
線、Ｒ１ＷＬ０は第２層配線によって形成された第１の
読み出しワード線、Ｒ１ＷＬ１は第２層配線によって形
成された第２の読み出しワード線、Ｒ１ＢＬは第１層配
線によって形成された読み出しビット線、ＶＤＤは第１
層配線によって形成された電源線、ＧＮＤは第１層配線
によって形成された接地線である。また、３０〜４６は
第１及び第２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬ
Ｃ、読み出しビット線Ｒ１ＢＬ、電源線ＶＤＤ並びに接
地線ＧＮＤ以外の第１層配線、５０〜５３は第１及び第
２の書き込みワード線Ｗ０ＷＬ０及びＷ０ＷＬ１並びに
第１及び第２の読み出しワード線Ｒ１ＷＬ０及びＲ１Ｗ
Ｌ１以外の第２層配線である。第１層配線はＮＭＯＳト
ランジスタおよびＰＭＯＳトランジスタの上方に敷設さ
れ、第２層配線は第１層配線の上方に敷設される。な
お、図４には、第１層配線を実線で示し、第２層配線を
ハッチングを施した線で示している。そして、第１層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第１
層配線と第２層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
を実現するためのこの発明の実施の形態１によるメモリ
セルレイアウトパターンである。図４において、ｎ１は
第１のＮＭＯＳトランジスタ、ｎ２は第２のＮＭＯＳト
ランジスタ、ｎ３は第３のＮＭＯＳトランジスタ、ｎ４
は第４のＮＭＯＳトランジスタ、ｎ５は第５のＮＭＯＳ
トランジスタ、ｎ６は第６のＮＭＯＳトランジスタ、ｎ
７は第７のＮＭＯＳトランジスタ、ｎ８は第８のＮＭＯ
Ｓトランジスタ、ｎ９は第９のＮＭＯＳトランジスタ、
ｎ１０は第１０のＮＭＯＳトランジスタ、ｎ１１は第１
１のＮＭＯＳトランジスタ、ｎ１２は第１２のＮＭＯＳ
トランジスタ、ｎ１３は第１３のＮＭＯＳトランジス
タ、ｎ１４は第１４のＮＭＯＳトランジスタ、ｎ１５は
第１５のＮＭＯＳトランジスタ、ｎ１６は第１６のＮＭ
ＯＳトランジスタ、ｐ１は第１のＰＭＯＳトランジス
タ、ｐ２は第２のＰＭＯＳトランジスタ、ｐ３は第３の
ＰＭＯＳトランジスタ、ｐ４は第４のＰＭＯＳトランジ
スタ、ｐ５は第５のＰＭＯＳトランジスタ、ｐ６は第６
のＰＭＯＳトランジスタ、ｐ７は第７のＰＭＯＳトラン
ジスタ、ｐ８は第８のＰＭＯＳトランジスタ、ｐ９は第
９のＰＭＯＳトランジスタ、ｐ１０は第１０のＰＭＯＳ
トランジスタ、ｐ１１は第１１のＰＭＯＳトランジス
タ、ｐ１２は第１２のＰＭＯＳトランジスタ、ｐ１３は
第１３のＰＭＯＳトランジスタ、ｐ１４は第１４のＰＭ
ＯＳトランジスタ、ｐ１５は第１５のＰＭＯＳトランジ
スタ、ｐ１６は第１６のＰＭＯＳトランジスタである。
また、Ｇｎ１〜Ｇｎ１６はそれぞれ第１〜第１６のＮＭ
ＯＳトランジスタｎ１〜ｎ１６のゲート電極、Ｓｎ１〜
Ｓｎ１６はそれぞれ第１〜第１６のＮＭＯＳトランジス
タｎ１〜ｎ１６のソース領域、Ｄｎ１〜Ｄｎ１６はそれ
ぞれ第１〜第１６のＮＭＯＳトランジスタｎ１〜ｎ１６
のドレイン領域である。また、Ｇｐ１〜Ｇｐ１６はそれ
ぞれ第１〜第１６のＰＭＯＳトランジスタｐ１〜ｐ１６
のゲート電極、Ｓｐ２，Ｓｐ３，Ｓｐ６，Ｓｐ８，Ｓｐ
９，Ｓｐ１０，Ｓｐ１１，Ｓｐ１４，Ｓｐ１５はそれぞ
れ第２，第３，第６，第８，第９，第１０，第１１，第
１４，第１５，第１６のＰＭＯＳトランジスタｐ２，ｐ
３，ｐ６，ｐ８，ｐ９，ｐ１０，ｐ１１，ｐ１４，ｐ１
５，ｐ１６のソース領域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄ
ｐ８，Ｄｐ９，Ｄｐ１０，Ｄｐ１１，Ｄｐ１４，Ｄｐ１
５はそれぞれ第２，第３，第６，第８，第９，第１０，
第１１，第１４，第１５，第１６のＰＭＯＳトランジス
タｐ２，ｐ３，ｐ６，ｐ８，ｐ９，ｐ１０，ｐ１１，ｐ
１４，ｐ１５，ｐ１６のドレイン領域である。また、Ｗ
０ＢＬは第１層配線によって形成された第１の書き込み
ビット線、Ｗ０ＢＬＣは第１層配線によって形成された
第２の書き込みビット線、Ｗ０ＷＬ０は第２層配線によ
って形成された第１の書き込みワード線、Ｗ０ＷＬ１は
第２層配線によって形成された第２の書き込みワード
線、Ｒ１ＷＬ０は第２層配線によって形成された第１の
読み出しワード線、Ｒ１ＷＬ１は第２層配線によって形
成された第２の読み出しワード線、Ｒ１ＢＬは第１層配
線によって形成された読み出しビット線、ＶＤＤは第１
層配線によって形成された電源線、ＧＮＤは第１層配線
によって形成された接地線である。また、３０〜４６は
第１及び第２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬ
Ｃ、読み出しビット線Ｒ１ＢＬ、電源線ＶＤＤ並びに接
地線ＧＮＤ以外の第１層配線、５０〜５３は第１及び第
２の書き込みワード線Ｗ０ＷＬ０及びＷ０ＷＬ１並びに
第１及び第２の読み出しワード線Ｒ１ＷＬ０及びＲ１Ｗ
Ｌ１以外の第２層配線である。第１層配線はＮＭＯＳト
ランジスタおよびＰＭＯＳトランジスタの上方に敷設さ
れ、第２層配線は第１層配線の上方に敷設される。な
お、図４には、第１層配線を実線で示し、第２層配線を
ハッチングを施した線で示している。そして、第１層配
線とゲート電極、ソース領域またはドレイン領域との接
続するコンタクトホールを白抜きの四角形で示し、第１
層配線と第２層配線とを接続するバイアホールを内側に
×を付した四角形で示している。
【００２１】図４に示すように、この発明の実施の形態
１によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下方から順に第１行、第２
行と順序づけ、左側のトランジスタから第１列、・・
・、第１６列と順序づけた場合、第１行目に、Ｎ型トラ
ンジスタが配列された第１行のトランジスタアレイが配
置され、第２行目に、Ｐ型トランジスタが配列された第
２行のトランジスタアレイが配置されている。
１によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下方から順に第１行、第２
行と順序づけ、左側のトランジスタから第１列、・・
・、第１６列と順序づけた場合、第１行目に、Ｎ型トラ
ンジスタが配列された第１行のトランジスタアレイが配
置され、第２行目に、Ｐ型トランジスタが配列された第
２行のトランジスタアレイが配置されている。
【００２２】また、第１行のトランジスタアレイにおい
て、第１列目に第１のＮＭＯＳトランジスタｎ１が、第
２列目に第２のＮＭＯＳトランジスタｎ２が、第３列目
に第３のＮＭＯＳトランジスタｎ３が、第４列目に第４
のＮＭＯＳトランジスタｎ４が、第５列目に第５のＮＭ
ＯＳトランジスタｎ５が、第６列目に第６のＮＭＯＳト
ランジスタｎ６が、第７列目に第７のＮＭＯＳトランジ
スタｎ７が、第８列目に第８のＮＭＯＳトランジスタｎ
８が、第９列目に第９のＮＭＯＳトランジスタｎ９が、
第１０列目に第１０のＮＭＯＳトランジスタｎ１０が、
第１１列目に第１１のＮＭＯＳトランジスタｎ１１が、
第１２列目に第１２のＮＭＯＳトランジスタｎ１２が、
第１３列目に第１３のＮＭＯＳトランジスタｎ１３が、
第１４列目に第１４のＮＭＯＳトランジスタｎ１４が、
第１５列目に第１５のＮＭＯＳトランジスタｎ１５が、
第１６列目に第１６のＮＭＯＳトランジスタｎ１６が、
それぞれ配置されている。
て、第１列目に第１のＮＭＯＳトランジスタｎ１が、第
２列目に第２のＮＭＯＳトランジスタｎ２が、第３列目
に第３のＮＭＯＳトランジスタｎ３が、第４列目に第４
のＮＭＯＳトランジスタｎ４が、第５列目に第５のＮＭ
ＯＳトランジスタｎ５が、第６列目に第６のＮＭＯＳト
ランジスタｎ６が、第７列目に第７のＮＭＯＳトランジ
スタｎ７が、第８列目に第８のＮＭＯＳトランジスタｎ
８が、第９列目に第９のＮＭＯＳトランジスタｎ９が、
第１０列目に第１０のＮＭＯＳトランジスタｎ１０が、
第１１列目に第１１のＮＭＯＳトランジスタｎ１１が、
第１２列目に第１２のＮＭＯＳトランジスタｎ１２が、
第１３列目に第１３のＮＭＯＳトランジスタｎ１３が、
第１４列目に第１４のＮＭＯＳトランジスタｎ１４が、
第１５列目に第１５のＮＭＯＳトランジスタｎ１５が、
第１６列目に第１６のＮＭＯＳトランジスタｎ１６が、
それぞれ配置されている。
【００２３】さらに、第１行のトランジスタアレイにお
いて、第１のＮＭＯＳトランジスタｎ１のドレイン領域
Ｄｎ１と第２のＮＭＯＳトランジスタｎ２のドレイン領
域Ｄｎ２とが、第２のＮＭＯＳトランジスタｎ２のソー
ス領域Ｓｎ２と第３のＮＭＯＳトランジスタｎ３のソー
ス領域Ｓｎ３とが、第３のＮＭＯＳトランジスタｎ３の
ドレイン領域Ｄｎ３と第４のＮＭＯＳトランジスタｎ４
のドレイン領域Ｄｎ４とが、第４のＮＭＯＳトランジス
タｎ４のソース領域Ｓｎ４と第５のＭＯＳトランジスタ
ｎ５のソース領域Ｓｎ５とが、第５のＮＭＯＳトランジ
スタｎ５のドレイン領域Ｄｎ５と第６のＮＭＯＳトラン
ジスタｎ１６のドレイン領域Ｄｎ６とが、第６のＮＭＯ
Ｓトランジスタｎ６のソース領域Ｓｎ６と第７のＮＭＯ
Ｓトランジスタｎ７のソース領域Ｓｎ７とが、第７のＮ
ＭＯＳトランジスタｎ７のドレイン領域Ｄｎ７と第８の
ＮＭＯＳトランジスタｎ８のソース領域Ｓｎ８とが、第
８のＮＭＯＳトランジスタｎ８のドレイン領域Ｄｎ８と
第９のＮＭＯＳトランジスタｎ９のソース領域Ｓｎ９と
が、第９のＮＭＯＳトランジスタｎ９のドレイン領域Ｄ
ｎ９と第１０のＮＭＯＳトランジスタｎ１０のドレイン
領域Ｄｎ１０とが、第１０のＮＭＯＳトランジスタｎ１
０のソース領域Ｓｎ１０と第１１のＮＭＯＳトランジス
タｎ１１のソース領域Ｓｎ１１とが、第１１ＮＭＯＳト
ランジスタｎ１１のドレイン領域Ｄｎ１１と第１２のＮ
ＭＯＳトランジスタｎ１２のソース領域Ｓｎ１２とが、
第１２のＮＭＯＳトランジスタｎ１２のドレイン領域Ｄ
ｎ１２と第１３のＮＭＯＳトランジスタｎ１３のドレイ
ン領域Ｄｎ１３とが、第１３のＮＭＯＳトランジスタｎ
１３のソース領域Ｓｎ１３と第１４のＮＭＯＳトランジ
スタｎ１４のドレイン領域Ｄｎ１４とが、第１４のＮＭ
ＯＳトランジスタｎ１４のソース領域Ｓｎ１４と第１５
のＮＭＯＳトランジスタｎ１５のソース領域Ｓｎ１５と
が、第１６のＮＭＯＳトランジスタｎ１５のドレイン領
域Ｄｎ１５と第１６のＮＭＯＳトランジスタｎ１６のド
レイン領域Ｄｎ１６とが、それぞれ同一の領域に配置さ
れている。
いて、第１のＮＭＯＳトランジスタｎ１のドレイン領域
Ｄｎ１と第２のＮＭＯＳトランジスタｎ２のドレイン領
域Ｄｎ２とが、第２のＮＭＯＳトランジスタｎ２のソー
ス領域Ｓｎ２と第３のＮＭＯＳトランジスタｎ３のソー
ス領域Ｓｎ３とが、第３のＮＭＯＳトランジスタｎ３の
ドレイン領域Ｄｎ３と第４のＮＭＯＳトランジスタｎ４
のドレイン領域Ｄｎ４とが、第４のＮＭＯＳトランジス
タｎ４のソース領域Ｓｎ４と第５のＭＯＳトランジスタ
ｎ５のソース領域Ｓｎ５とが、第５のＮＭＯＳトランジ
スタｎ５のドレイン領域Ｄｎ５と第６のＮＭＯＳトラン
ジスタｎ１６のドレイン領域Ｄｎ６とが、第６のＮＭＯ
Ｓトランジスタｎ６のソース領域Ｓｎ６と第７のＮＭＯ
Ｓトランジスタｎ７のソース領域Ｓｎ７とが、第７のＮ
ＭＯＳトランジスタｎ７のドレイン領域Ｄｎ７と第８の
ＮＭＯＳトランジスタｎ８のソース領域Ｓｎ８とが、第
８のＮＭＯＳトランジスタｎ８のドレイン領域Ｄｎ８と
第９のＮＭＯＳトランジスタｎ９のソース領域Ｓｎ９と
が、第９のＮＭＯＳトランジスタｎ９のドレイン領域Ｄ
ｎ９と第１０のＮＭＯＳトランジスタｎ１０のドレイン
領域Ｄｎ１０とが、第１０のＮＭＯＳトランジスタｎ１
０のソース領域Ｓｎ１０と第１１のＮＭＯＳトランジス
タｎ１１のソース領域Ｓｎ１１とが、第１１ＮＭＯＳト
ランジスタｎ１１のドレイン領域Ｄｎ１１と第１２のＮ
ＭＯＳトランジスタｎ１２のソース領域Ｓｎ１２とが、
第１２のＮＭＯＳトランジスタｎ１２のドレイン領域Ｄ
ｎ１２と第１３のＮＭＯＳトランジスタｎ１３のドレイ
ン領域Ｄｎ１３とが、第１３のＮＭＯＳトランジスタｎ
１３のソース領域Ｓｎ１３と第１４のＮＭＯＳトランジ
スタｎ１４のドレイン領域Ｄｎ１４とが、第１４のＮＭ
ＯＳトランジスタｎ１４のソース領域Ｓｎ１４と第１５
のＮＭＯＳトランジスタｎ１５のソース領域Ｓｎ１５と
が、第１６のＮＭＯＳトランジスタｎ１５のドレイン領
域Ｄｎ１５と第１６のＮＭＯＳトランジスタｎ１６のド
レイン領域Ｄｎ１６とが、それぞれ同一の領域に配置さ
れている。
【００２４】なお、第１のＮＭＯＳトランジスタｎ１の
ソース領域Ｓｎ１と第１６のＮＭＯＳトランジスタｎ１
６のソース領域Ｓｎ１６とは第２の書き込みビット線Ｗ
ＯＢＬＣにより接続されている。従って、図１及び図２
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、１つのメモリセル
回路の有する第１のＮＭＯＳトランジスタｎ１のソース
領域Ｓｎ１と、他のメモリセル回路の有する第１６のＮ
ＭＯＳトランジスタｎ１６のソース領域Ｓｎ１６とを同
一の領域に配置することができる。
ソース領域Ｓｎ１と第１６のＮＭＯＳトランジスタｎ１
６のソース領域Ｓｎ１６とは第２の書き込みビット線Ｗ
ＯＢＬＣにより接続されている。従って、図１及び図２
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、１つのメモリセル
回路の有する第１のＮＭＯＳトランジスタｎ１のソース
領域Ｓｎ１と、他のメモリセル回路の有する第１６のＮ
ＭＯＳトランジスタｎ１６のソース領域Ｓｎ１６とを同
一の領域に配置することができる。
【００２５】また、第２行のトランジスタアレイにおい
て、第１列目にゲート分離された第１のＰＭＯＳトラン
ジスタｐ１が、第２列目に第２のＰＭＯＳトランジスタ
ｐ２が、第３列目に第３のＰＭＯＳトランジスタＰ３
が、第４列目にゲート分離された第４のＰＭＯＳトラン
ジスタｐ４が、第５列目にゲート分離された第６のＰＭ
ＯＳトランジスタｐ５が、第６列目に第６のＰＭＯＳト
ランジスタｐ６が、第７列目にゲート分離された第７の
ＰＭＯＳトランジスタｐ７が、第８列目に第８のＰＭＯ
Ｓトランジスタｐ８が、第９列目に第９のＰＭＯＳトラ
ンジスタｐ９が、第１０列目に第１０のＰＭＯＳトラン
ジスタｐ１０が、第１１列目に第１１のＰＭＯＳトラン
ジスタｐ１１が、第１２列目にゲート分離された第１２
のＰＭＯＳトランジスタｐ１２が、第１３列目にゲート
分離された第１３のＰＭＯＳトランジスタｐ１３が、第
１４列目に第１４のＰＭＯＳトランジスタｐ１４が、第
１５列目に第１５のＰＭＯＳトランジスタｐ１５が、第
１６列にゲート分離された第１６のＰＭＯＳトランジス
タｐ１６が、それぞれ配置されている。
て、第１列目にゲート分離された第１のＰＭＯＳトラン
ジスタｐ１が、第２列目に第２のＰＭＯＳトランジスタ
ｐ２が、第３列目に第３のＰＭＯＳトランジスタＰ３
が、第４列目にゲート分離された第４のＰＭＯＳトラン
ジスタｐ４が、第５列目にゲート分離された第６のＰＭ
ＯＳトランジスタｐ５が、第６列目に第６のＰＭＯＳト
ランジスタｐ６が、第７列目にゲート分離された第７の
ＰＭＯＳトランジスタｐ７が、第８列目に第８のＰＭＯ
Ｓトランジスタｐ８が、第９列目に第９のＰＭＯＳトラ
ンジスタｐ９が、第１０列目に第１０のＰＭＯＳトラン
ジスタｐ１０が、第１１列目に第１１のＰＭＯＳトラン
ジスタｐ１１が、第１２列目にゲート分離された第１２
のＰＭＯＳトランジスタｐ１２が、第１３列目にゲート
分離された第１３のＰＭＯＳトランジスタｐ１３が、第
１４列目に第１４のＰＭＯＳトランジスタｐ１４が、第
１５列目に第１５のＰＭＯＳトランジスタｐ１５が、第
１６列にゲート分離された第１６のＰＭＯＳトランジス
タｐ１６が、それぞれ配置されている。
【００２６】さらに、第２行のトランジスタアレイにお
いて、第２のＰＭＯＳトランジスタｐ２のソース領域Ｓ
ｐ２と第３のＰＭＯＳトランジスタｐ３のソース領域Ｓ
ｐ３とが、第８のＰＭＯＳトランジスタｐ８のドレイン
領域Ｄｐ８と第９のＰＭＯＳトランジスタｐ９のソース
領域Ｓｐ９とが、第９のＰＭＯＳトランジスタｐ９のド
レイン領域Ｄｐ９と第１０のＰＭＯＳトランジスタｐ１
０のソース領域Ｓｐ１０とが、第１０のＰＭＯＳトラン
ジスタｐ１０のドレイン領域Ｄｐ１０と第１１のＰＭＯ
Ｓトランジスタｐ１１のドレイン領域Ｄｐ１１とが、第
１４のＰＭＯＳトランジスタｐ１４のソース領域Ｓｐ１
４と第１５のＰＭＯＳトランジスタｐ１５のソース領域
Ｓｐ１５とが、それぞれ同一の領域に配置されている。
いて、第２のＰＭＯＳトランジスタｐ２のソース領域Ｓ
ｐ２と第３のＰＭＯＳトランジスタｐ３のソース領域Ｓ
ｐ３とが、第８のＰＭＯＳトランジスタｐ８のドレイン
領域Ｄｐ８と第９のＰＭＯＳトランジスタｐ９のソース
領域Ｓｐ９とが、第９のＰＭＯＳトランジスタｐ９のド
レイン領域Ｄｐ９と第１０のＰＭＯＳトランジスタｐ１
０のソース領域Ｓｐ１０とが、第１０のＰＭＯＳトラン
ジスタｐ１０のドレイン領域Ｄｐ１０と第１１のＰＭＯ
Ｓトランジスタｐ１１のドレイン領域Ｄｐ１１とが、第
１４のＰＭＯＳトランジスタｐ１４のソース領域Ｓｐ１
４と第１５のＰＭＯＳトランジスタｐ１５のソース領域
Ｓｐ１５とが、それぞれ同一の領域に配置されている。
【００２７】また、第１の書き込みビット線Ｗ０ＢＬは
第２行目のトランジスタ上に配置され、第２層配線５０
及び第１層配線４１を介して第４のＮＭＯＳトランジス
タｎ４のソース領域Ｓｎ４（第５のＮＭＯＳトランジス
タｎ５のソース領域Ｓｎ５）に接続されている。
第２行目のトランジスタ上に配置され、第２層配線５０
及び第１層配線４１を介して第４のＮＭＯＳトランジス
タｎ４のソース領域Ｓｎ４（第５のＮＭＯＳトランジス
タｎ５のソース領域Ｓｎ５）に接続されている。
【００２８】また、第２の書き込みビット線Ｗ０ＢＬＣ
は第１行目のトランジスタ上に配置され、第１のＮＭＯ
Ｓトランジスタｎ１のソース領域Ｓｎ１、第１６のＮＭ
ＯＳトランジスタｎ１６のソース領域Ｓｎ１６にそれぞ
れ接続されている。
は第１行目のトランジスタ上に配置され、第１のＮＭＯ
Ｓトランジスタｎ１のソース領域Ｓｎ１、第１６のＮＭ
ＯＳトランジスタｎ１６のソース領域Ｓｎ１６にそれぞ
れ接続されている。
【００２９】また、読み出しビット線Ｒ１ＢＬは第１行
目のトランジスタ上に配置され、第２層配線５３及び第
１層配線４４を介して第１２のＮＭＯＳトランジスタｎ
１２のドレイン領域Ｄｎ１２（第１３のＮＭＯＳトラン
ジスタｎ１３のドレイン領域Ｄｎ１３）に接続され、第
２層配線５３及び第１層配線４５を介して第１４のＰＭ
ＯＳトランジスタｐ１４のドレイン領域に接続されてい
る。
目のトランジスタ上に配置され、第２層配線５３及び第
１層配線４４を介して第１２のＮＭＯＳトランジスタｎ
１２のドレイン領域Ｄｎ１２（第１３のＮＭＯＳトラン
ジスタｎ１３のドレイン領域Ｄｎ１３）に接続され、第
２層配線５３及び第１層配線４５を介して第１４のＰＭ
ＯＳトランジスタｐ１４のドレイン領域に接続されてい
る。
【００３０】また、電源線ＶＤＤは第２行目のトランジ
スタ上に配置され、第１のＰＭＯＳトランジスタｐ１の
ゲート電極Ｇｐ１、第４のＰＭＯＳトランジスタｐ４の
ゲート電極Ｇｐ４、第５のＰＭＯＳトランジスタｐ５の
ゲート電極Ｇｐ５、第７のＰＭＯＳトランジスタｐ７の
ゲート電極Ｇｐ７、第１２のＰＭＯＳトランジスタｐ１
２のゲート電極Ｇｐ１２、第１３のＰＭＯＳトランジス
タｐ１３のゲート電極Ｇｐ１３、第１６のＰＭＯＳトラ
ンジスタｐ１６のゲート電極Ｇｐ１６にそれぞれ接続さ
れている。さらに、第２のＰＭＯＳトランジスタｐ２の
ソース領域Ｓｐ２（第３のＰＭＯＳトランジスタｐ３の
ソース領域Ｓｐ３）、第６のＰＭＯＳトランジスタｐ６
のソース領域Ｓｐ６、第８のＰＭＯＳトランジスタｐ８
のソース領域Ｓｐ８、第１１のＰＭＯＳトランジスタｐ
１１のソース領域Ｓｐ１１、第１４のＰＭＯＳトランジ
スタｐ１４のソース領域Ｓｐ１４（第１５のＰＭＯＳト
ランジスタｐ１５のソース領域Ｓｐ１５）にもそれぞれ
接続されている。
スタ上に配置され、第１のＰＭＯＳトランジスタｐ１の
ゲート電極Ｇｐ１、第４のＰＭＯＳトランジスタｐ４の
ゲート電極Ｇｐ４、第５のＰＭＯＳトランジスタｐ５の
ゲート電極Ｇｐ５、第７のＰＭＯＳトランジスタｐ７の
ゲート電極Ｇｐ７、第１２のＰＭＯＳトランジスタｐ１
２のゲート電極Ｇｐ１２、第１３のＰＭＯＳトランジス
タｐ１３のゲート電極Ｇｐ１３、第１６のＰＭＯＳトラ
ンジスタｐ１６のゲート電極Ｇｐ１６にそれぞれ接続さ
れている。さらに、第２のＰＭＯＳトランジスタｐ２の
ソース領域Ｓｐ２（第３のＰＭＯＳトランジスタｐ３の
ソース領域Ｓｐ３）、第６のＰＭＯＳトランジスタｐ６
のソース領域Ｓｐ６、第８のＰＭＯＳトランジスタｐ８
のソース領域Ｓｐ８、第１１のＰＭＯＳトランジスタｐ
１１のソース領域Ｓｐ１１、第１４のＰＭＯＳトランジ
スタｐ１４のソース領域Ｓｐ１４（第１５のＰＭＯＳト
ランジスタｐ１５のソース領域Ｓｐ１５）にもそれぞれ
接続されている。
【００３１】また、接地線ＧＮＤは第１行目のトランジ
スタ上に配置され、第２のＮＭＯＳトランジスタｎ２の
ソース領域Ｓｎ２（第３のＮＭＯＳトランジスタｎ３の
ソース領域Ｓｎ３）、第６のＮＭＯＳトランジスタｎ６
のソース領域Ｓｎ６（第７のＮＭＯＳトランジスタｎ７
のソース領域Ｓｎ７）、第１０のＮＭＯＳトランジスタ
ｎ１０のソース領域Ｓｎ１０（第１１のＮＭＯＳトラン
ジスタｎ１１のソース領域Ｓｎ１１）、第１４のＮＭＯ
Ｓトランジスタｎ１４のソース領域Ｓｎ１４（第１５の
ＮＭＯＳトランジスタｎ１５のソース領域Ｓｎ１５）に
それぞれ接続されている。
スタ上に配置され、第２のＮＭＯＳトランジスタｎ２の
ソース領域Ｓｎ２（第３のＮＭＯＳトランジスタｎ３の
ソース領域Ｓｎ３）、第６のＮＭＯＳトランジスタｎ６
のソース領域Ｓｎ６（第７のＮＭＯＳトランジスタｎ７
のソース領域Ｓｎ７）、第１０のＮＭＯＳトランジスタ
ｎ１０のソース領域Ｓｎ１０（第１１のＮＭＯＳトラン
ジスタｎ１１のソース領域Ｓｎ１１）、第１４のＮＭＯ
Ｓトランジスタｎ１４のソース領域Ｓｎ１４（第１５の
ＮＭＯＳトランジスタｎ１５のソース領域Ｓｎ１５）に
それぞれ接続されている。
【００３２】また、第１の書き込みワード線Ｗ０ＷＬ０
は第６列目及び第１６列目のトランジスタ上に配置さ
れ、第６列目のトランジスタ上に配置された第１の書き
込みワード線Ｗ０ＷＬ０は第１層配線４２を介して第５
のＮＭＯＳトランジスタｎ５のゲート電極Ｇｎ５に接続
され、第１６列目のトランジスタ上に配置された第１の
書き込みワード線Ｗ０ＷＬ０は第１層配線４６を介して
第１６のＮＭＯＳトランジスタｎ１６のゲート電極Ｇｎ
１６に接続されている。
は第６列目及び第１６列目のトランジスタ上に配置さ
れ、第６列目のトランジスタ上に配置された第１の書き
込みワード線Ｗ０ＷＬ０は第１層配線４２を介して第５
のＮＭＯＳトランジスタｎ５のゲート電極Ｇｎ５に接続
され、第１６列目のトランジスタ上に配置された第１の
書き込みワード線Ｗ０ＷＬ０は第１層配線４６を介して
第１６のＮＭＯＳトランジスタｎ１６のゲート電極Ｇｎ
１６に接続されている。
【００３３】また、第２の書き込みワード線Ｗ０ＷＬ１
は第３列目のトランジスタ上に配置され、第１層配線３
０を介して第１のＮＭＯＳトランジスタｎ１のゲート電
極Ｇｎ１、第４のＮＭＯＳトランジスタｎ４のゲート電
極Ｇｎ４にそれぞれ接続されている。
は第３列目のトランジスタ上に配置され、第１層配線３
０を介して第１のＮＭＯＳトランジスタｎ１のゲート電
極Ｇｎ１、第４のＮＭＯＳトランジスタｎ４のゲート電
極Ｇｎ４にそれぞれ接続されている。
【００３４】また、第１の読み出しワード線Ｒ１ＷＬ０
は第１０列目のトランジスタ上に配置され、第１層配線
３７を介して第１０のＮＭＯＳトランジスタｎ１０のゲ
ート電極Ｇｎ１０、第１２のＮＭＯＳトランジスタｎ１
２のゲート電極Ｇｎ１２、第１０のＰＭＯＳトランジス
タｐ１０のゲート電極Ｇｐ１０にそれぞれ接続されてい
る。
は第１０列目のトランジスタ上に配置され、第１層配線
３７を介して第１０のＮＭＯＳトランジスタｎ１０のゲ
ート電極Ｇｎ１０、第１２のＮＭＯＳトランジスタｎ１
２のゲート電極Ｇｎ１２、第１０のＰＭＯＳトランジス
タｐ１０のゲート電極Ｇｐ１０にそれぞれ接続されてい
る。
【００３５】また、第２の読み出しワード線Ｒ１ＷＬ１
は第１２列目のトランジスタ上に配置され、第１層配線
３４を介して第７のＮＭＯＳトランジスタｎ７のゲート
電極Ｇｎ７、第１３のＮＭＯＳトランジスタｎ１３のゲ
ート電極Ｇｎ１３にそれぞれ接続され、第１層配線４３
を介して第１１のＰＭＯＳトランジスタｐ１１のゲート
電極Ｇｐ１１に接続されている。
は第１２列目のトランジスタ上に配置され、第１層配線
３４を介して第７のＮＭＯＳトランジスタｎ７のゲート
電極Ｇｎ７、第１３のＮＭＯＳトランジスタｎ１３のゲ
ート電極Ｇｎ１３にそれぞれ接続され、第１層配線４３
を介して第１１のＰＭＯＳトランジスタｐ１１のゲート
電極Ｇｐ１１に接続されている。
【００３６】なお、第１層配線３０は第１のＮＭＯＳト
ランジスタｎ１のゲート電極Ｇｎ１と第４のＮＭＯＳト
ランジスタｎ４のゲート電極Ｇｎ４とを接続する。ま
た、第１層配線３１は第２のＮＭＯＳトランジスタｎ２
のゲート電極Ｇｎ２と第２のＰＭＯＳトランジスタｐ２
のゲート電極Ｇｐ２と第３のＮＭＯＳトランジスタｎ３
のドレイン領域Ｄｎ３（第４のＮＭＯＳトランジスタｎ
４のドレイン領域Ｄｎ４）と第３のＰＭＯＳトランジス
タｐ３のドレイン領域Ｄｐ３とを接続する。また、第１
層配線３２は第３のＮＭＯＳトランジスタｎ３のゲート
電極Ｇｎ３と第１のＮＭＯＳトランジスタｎ１のドレイ
ン領域Ｄｎ１（第２のＮＭＯＳトランジスタｎ２のドレ
イン領域Ｄｎ２）と第２のＰＭＯＳトランジスタｐ２の
ドレイン領域Ｄｐ２と第３のＰＭＯＳトランジスタｐ３
のゲート電極Ｇｐ３とを接続する。また、第１層配線３
３は第６のＮＭＯＳトランジスタｎ６のゲート電極Ｇｎ
６と第６のＰＭＯＳトランジスタｐ６のゲート電極Ｇｐ
６と第９のＮＭＯＳトランジスタｎ９のゲート電極Ｇｎ
９と第９のＰＭＯＳトランジスタｐ９のゲート電極Ｇｐ
９と第１５のＮＭＯＳトランジスタｎ１５のドレイン領
域Ｄｎ１５（第１６のＮＭＯＳトランジスタｎ１６のド
レイン領域Ｄｎ１６）と第１５のＰＭＯＳトランジスタ
ｐ１５のドレイン領域Ｄｐ１５とを接続する。また、第
１層配線３４は第７のＮＭＯＳトランジスタｎ７のゲー
ト電極Ｇｎ７と第１３のＮＭＯＳトランジスタｎ１３の
ゲート電極Ｇｎ１３とを接続する。また、第１層配線３
５は第８のＮＭＯＳトランジスタｎ８のゲート電極Ｇｎ
８と第８のＰＭＯＳトランジスタｐ８のゲート電極Ｇｐ
８とを接続する。また、第１層配線３６は第８のＮＭＯ
Ｓトランジスタｎ８のドレイン領域Ｄｎ８（第９のＮＭ
ＯＳトランジスタｎ９のソース領域Ｓｎ９）と第１１の
ＮＭＯＳトランジスタｎ１１のゲート電極Ｇｎ１１とを
接続する。また、第１層配線３７は第１０のＮＭＯＳト
ランジスタｎ１０のゲート電極Ｇｎ１０と第１０のＰＭ
ＯＳトランジスタｐ１０のゲート電極Ｇｐ１０と第１２
のＮＭＯＳトランジスタｎ１２のゲート電極Ｇｎ１２と
を接統する。また、第１層配線３８は第１４のＮＭＯＳ
トランジスタｎ１４のゲート電極Ｇｎ１４と第１４のＰ
ＭＯＳトランジスタｐ１４のゲート電極Ｇｐ１４と第９
のＰＭＯＳトランジスタｐ９のドレイン領域Ｄｐ９（第
１０のＰＭＯＳトランジスタｐ１０のソース領域Ｓｐ１
０）とを接続する。また、第１層配線３９は第１５のＮ
ＭＯＳトランジスタｎ１５のゲート電極Ｇｎ１５と第１
５のＰＭＯＳトランジスタｐ１５のゲート電極Ｇｐ１５
と第５のＮＭＯＳトランジスタｎ５のドレイン領域Ｄｎ
５（第６のＮＭＯＳトランジスタｎ６のドレイン領域Ｄ
ｎ６と第６のＰＭＯＳトランジスタｐ６のドレイン領域
Ｄｐ６とを接線する。また、第１層配線４０は第８のＰ
ＭＯＳトランジスタｐ８のドレイン領域Ｄｐ８（第９の
ＰＭＯＳトランジスタｐ９のソース領域Ｓｐ９）と第１
０のＰＭＯＳトランジスタｐ１０のドレイン領域Ｄｐ１
０（第１１のＰＭＯＳトランジスタｐ１１のドレイン領
域Ｄｐ１１）とを接続する。また、第４列目のトランジ
スタ上に配置された第２層配線５０は第１の書き込みビ
ット線Ｗ０ＢＬと第１層配線４１とを接続する。第８列
目のトランジスタ上に配置された第２層配線５１は第１
層配線３２と第１層配線３５とを接続する。また、第１
１列目のトランジスタ上に配置された第２層配線５２は
第１層配線３６と第１層配線３８とを接続する。また、
第１５列目のトランジスタ上に配置された第２層配線５
３は読み出しビット線Ｒ１ＢＬと第１層配線４４と第１
層配線４６とを接続する。
ランジスタｎ１のゲート電極Ｇｎ１と第４のＮＭＯＳト
ランジスタｎ４のゲート電極Ｇｎ４とを接続する。ま
た、第１層配線３１は第２のＮＭＯＳトランジスタｎ２
のゲート電極Ｇｎ２と第２のＰＭＯＳトランジスタｐ２
のゲート電極Ｇｐ２と第３のＮＭＯＳトランジスタｎ３
のドレイン領域Ｄｎ３（第４のＮＭＯＳトランジスタｎ
４のドレイン領域Ｄｎ４）と第３のＰＭＯＳトランジス
タｐ３のドレイン領域Ｄｐ３とを接続する。また、第１
層配線３２は第３のＮＭＯＳトランジスタｎ３のゲート
電極Ｇｎ３と第１のＮＭＯＳトランジスタｎ１のドレイ
ン領域Ｄｎ１（第２のＮＭＯＳトランジスタｎ２のドレ
イン領域Ｄｎ２）と第２のＰＭＯＳトランジスタｐ２の
ドレイン領域Ｄｐ２と第３のＰＭＯＳトランジスタｐ３
のゲート電極Ｇｐ３とを接続する。また、第１層配線３
３は第６のＮＭＯＳトランジスタｎ６のゲート電極Ｇｎ
６と第６のＰＭＯＳトランジスタｐ６のゲート電極Ｇｐ
６と第９のＮＭＯＳトランジスタｎ９のゲート電極Ｇｎ
９と第９のＰＭＯＳトランジスタｐ９のゲート電極Ｇｐ
９と第１５のＮＭＯＳトランジスタｎ１５のドレイン領
域Ｄｎ１５（第１６のＮＭＯＳトランジスタｎ１６のド
レイン領域Ｄｎ１６）と第１５のＰＭＯＳトランジスタ
ｐ１５のドレイン領域Ｄｐ１５とを接続する。また、第
１層配線３４は第７のＮＭＯＳトランジスタｎ７のゲー
ト電極Ｇｎ７と第１３のＮＭＯＳトランジスタｎ１３の
ゲート電極Ｇｎ１３とを接続する。また、第１層配線３
５は第８のＮＭＯＳトランジスタｎ８のゲート電極Ｇｎ
８と第８のＰＭＯＳトランジスタｐ８のゲート電極Ｇｐ
８とを接続する。また、第１層配線３６は第８のＮＭＯ
Ｓトランジスタｎ８のドレイン領域Ｄｎ８（第９のＮＭ
ＯＳトランジスタｎ９のソース領域Ｓｎ９）と第１１の
ＮＭＯＳトランジスタｎ１１のゲート電極Ｇｎ１１とを
接続する。また、第１層配線３７は第１０のＮＭＯＳト
ランジスタｎ１０のゲート電極Ｇｎ１０と第１０のＰＭ
ＯＳトランジスタｐ１０のゲート電極Ｇｐ１０と第１２
のＮＭＯＳトランジスタｎ１２のゲート電極Ｇｎ１２と
を接統する。また、第１層配線３８は第１４のＮＭＯＳ
トランジスタｎ１４のゲート電極Ｇｎ１４と第１４のＰ
ＭＯＳトランジスタｐ１４のゲート電極Ｇｐ１４と第９
のＰＭＯＳトランジスタｐ９のドレイン領域Ｄｐ９（第
１０のＰＭＯＳトランジスタｐ１０のソース領域Ｓｐ１
０）とを接続する。また、第１層配線３９は第１５のＮ
ＭＯＳトランジスタｎ１５のゲート電極Ｇｎ１５と第１
５のＰＭＯＳトランジスタｐ１５のゲート電極Ｇｐ１５
と第５のＮＭＯＳトランジスタｎ５のドレイン領域Ｄｎ
５（第６のＮＭＯＳトランジスタｎ６のドレイン領域Ｄ
ｎ６と第６のＰＭＯＳトランジスタｐ６のドレイン領域
Ｄｐ６とを接線する。また、第１層配線４０は第８のＰ
ＭＯＳトランジスタｐ８のドレイン領域Ｄｐ８（第９の
ＰＭＯＳトランジスタｐ９のソース領域Ｓｐ９）と第１
０のＰＭＯＳトランジスタｐ１０のドレイン領域Ｄｐ１
０（第１１のＰＭＯＳトランジスタｐ１１のドレイン領
域Ｄｐ１１）とを接続する。また、第４列目のトランジ
スタ上に配置された第２層配線５０は第１の書き込みビ
ット線Ｗ０ＢＬと第１層配線４１とを接続する。第８列
目のトランジスタ上に配置された第２層配線５１は第１
層配線３２と第１層配線３５とを接続する。また、第１
１列目のトランジスタ上に配置された第２層配線５２は
第１層配線３６と第１層配線３８とを接続する。また、
第１５列目のトランジスタ上に配置された第２層配線５
３は読み出しビット線Ｒ１ＢＬと第１層配線４４と第１
層配線４６とを接続する。
【００３７】次に動作について説明する。先ず、図１及
び図２に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ（図示せず）は、書き込む
データに応じて、第１及び第２の書き込みビット線Ｗ０
ＢＬ及びＷ０ＢＬＣを「Ｌ」レベルまたは「Ｈ」レベル
にドライブする。ただし、第１の及び第２の書き込みビ
ット線Ｗ０ＢＬ及びＷ０ＢＬＣは互いに相補な関係とな
るようにドライブされる。
び図２に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ（図示せず）は、書き込む
データに応じて、第１及び第２の書き込みビット線Ｗ０
ＢＬ及びＷ０ＢＬＣを「Ｌ」レベルまたは「Ｈ」レベル
にドライブする。ただし、第１の及び第２の書き込みビ
ット線Ｗ０ＢＬ及びＷ０ＢＬＣは互いに相補な関係とな
るようにドライブされる。
【００３８】そして、第１の記憶回路１にデータを書き
込む場合には、第１の書き込みワード線Ｗ０ＷＬ０を
「Ｈ」レベルにする。このとき、第５及び第１６のＮＭ
ＯＳトランジスタｎ５及びｎ１６が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「Ｈ」レベルにされないので、このとき、第２の書
き込みワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ、第１
及び第４のＮＭＯＳトランジスタｎ１及びｎ４が非導通
状態になる。
込む場合には、第１の書き込みワード線Ｗ０ＷＬ０を
「Ｈ」レベルにする。このとき、第５及び第１６のＮＭ
ＯＳトランジスタｎ５及びｎ１６が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「Ｈ」レベルにされないので、このとき、第２の書
き込みワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ、第１
及び第４のＮＭＯＳトランジスタｎ１及びｎ４が非導通
状態になる。
【００３９】このため、第１の記憶回路１と第１及び第
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続され、第１の記憶回路１にデータが書き込まれ
る。以上により、第１の記憶回路１へのデータの書き込
みが完了する。
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続され、第１の記憶回路１にデータが書き込まれ
る。以上により、第１の記憶回路１へのデータの書き込
みが完了する。
【００４０】書き込み完了後、第１の書き込みワード線
Ｗ０ＷＬ０を「Ｌ」レベルにドライブすれば、第５及び
第１６のＮＭＯＳトランジスタｎ５及びｎ１６が非導通
状態になる。このため、第１の記憶回路１と第１及び第
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続しておらず、その後、第１及び第２の書き込み
ビット線Ｗ０ＢＬ及びＷ０ＢＬＣのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第１の記憶回路１で保持される。
Ｗ０ＷＬ０を「Ｌ」レベルにドライブすれば、第５及び
第１６のＮＭＯＳトランジスタｎ５及びｎ１６が非導通
状態になる。このため、第１の記憶回路１と第１及び第
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続しておらず、その後、第１及び第２の書き込み
ビット線Ｗ０ＢＬ及びＷ０ＢＬＣのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第１の記憶回路１で保持される。
【００４１】同様にして、第２の記憶回路２にデータを
書き込む場合には、第２の書き込みワード線Ｗ０ＷＬ１
を「Ｈ」レベルにする。
書き込む場合には、第２の書き込みワード線Ｗ０ＷＬ１
を「Ｈ」レベルにする。
【００４２】次に、複合論理回路１１の動作について説
明する。第３及び第４の入力端１１ｃ及び１１ｄともに
「Ｈ」レベルのデータが与えられると、第９及び第１０
のＰＭＯＳトランジスタｐ９及びｐ１０は非導通状態、
第９及び第１０のＮＭＯＳトランジスタｎ９及びｎ１０
は導通状態になる。このため、第１及び第２の入力端１
１ａ及び１１ｂにどんなレベルのデータが与えられて
も、複合論理回路１１から「Ｌ」レベルのデータが出力
される。
明する。第３及び第４の入力端１１ｃ及び１１ｄともに
「Ｈ」レベルのデータが与えられると、第９及び第１０
のＰＭＯＳトランジスタｐ９及びｐ１０は非導通状態、
第９及び第１０のＮＭＯＳトランジスタｎ９及びｎ１０
は導通状態になる。このため、第１及び第２の入力端１
１ａ及び１１ｂにどんなレベルのデータが与えられて
も、複合論理回路１１から「Ｌ」レベルのデータが出力
される。
【００４３】同様に、第１及び第２の入力端１１ａ及び
１１ｂともに「Ｈ」レベルのデータが与えられると、第
８及び第１１のＰＭＯＳトランジスタｐ８及びｐ１１は
非導通状態、第７及び第１１のＮＭＯＳトランジスタｎ
７及びｎ８は導通状態になる。このため、第３及び第４
の入力端１１ｃ及び１１ｄにどんなレベルのデータが与
えられても、複合論理回路１１から「Ｌ」レベルのデー
タが出力される。
１１ｂともに「Ｈ」レベルのデータが与えられると、第
８及び第１１のＰＭＯＳトランジスタｐ８及びｐ１１は
非導通状態、第７及び第１１のＮＭＯＳトランジスタｎ
７及びｎ８は導通状態になる。このため、第３及び第４
の入力端１１ｃ及び１１ｄにどんなレベルのデータが与
えられても、複合論理回路１１から「Ｌ」レベルのデー
タが出力される。
【００４４】一方、第１及び第２の入力端１１ａ及び１
１ｂいずれか一方の端子に「Ｌ」レベルのデータが与え
られ、かつ第３及び第４の入力端１１ｃ及び１１ｄいず
れか一方の端子に「Ｌ」レベルのデータが与えられたと
き、第９及び第１０のＰＭＯＳトランジスタｐ９及びｐ
１０のいずれか一方が導通状態、第９及び第１０のＮＭ
ＯＳトランジスタｎ９及びｎ１０のいずれか一方が非導
通状態、第８及び第１１のＰＭＯＳトランジスタｐ８及
びｐ１１のいずれか一方が導通状態、第７及び第８のＮ
ＭＯＳトランジスタｎ７及びｎ８のいずれか一方が非導
通状態になる。このため、複合論理回路１１から「Ｈ」
レベルのデータが出力される。
１ｂいずれか一方の端子に「Ｌ」レベルのデータが与え
られ、かつ第３及び第４の入力端１１ｃ及び１１ｄいず
れか一方の端子に「Ｌ」レベルのデータが与えられたと
き、第９及び第１０のＰＭＯＳトランジスタｐ９及びｐ
１０のいずれか一方が導通状態、第９及び第１０のＮＭ
ＯＳトランジスタｎ９及びｎ１０のいずれか一方が非導
通状態、第８及び第１１のＰＭＯＳトランジスタｐ８及
びｐ１１のいずれか一方が導通状態、第７及び第８のＮ
ＭＯＳトランジスタｎ７及びｎ８のいずれか一方が非導
通状態になる。このため、複合論理回路１１から「Ｈ」
レベルのデータが出力される。
【００４５】次に、図１及び図２に示すメモリセル回路
からデータを読み出す場合の動作について説明する。第
１の記憶回路１に記憶されているデータを読み出す場
合、第１の読み出しワード線Ｒ１ＷＬ０を「Ｈ」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「Ｈ」レベルにされないので、このとき、第２
の読み出しワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ
る。従って、このとき、第１０及び第１２のＮＭＯＳト
ランジスタｎ１０及びｎ１２、並びに第１１のＰＭＯＳ
トランジスタｐ１１が導通状態、第７及び第１３のＮＭ
ＯＳトランジスタｎ７及びｎ１３、並びに第１０のＰＭ
ＯＳトランジスタｐ１０が非導通状態になる。このた
め、複合論理回路１１の第１の入力端１１ａにどんなレ
ベルのデータが与えられても、複合論理回路１１の第４
の入力端１１ｄに「Ｈ」レベルのデータが与えられれ
ば、第９のＮＭＯＳトランジスタｎ９が導通状態にな
り、複合論理回路１１から「Ｌ」レベルのデータが出力
され、「Ｌ」レベルのデータが与えられれば、第９のＰ
ＭＯＳトランジスタｐ９が導通状態になり、複合論理回
路１１から「Ｈ」レベルのデータが出力される。そし
て、複合論理回路１１から「Ｈ」レベルのデータが出力
されたとき、第１１のＮＭＯＳトランジスタｎ１１が導
通状態になり、読み出しビット線Ｒ１ＢＬには「Ｌ」レ
ベルのデータが出力され、複合論理回路１１から「Ｌ」
レベルのデータが出力されたとき、第１４のＰＭＯＳト
ランジスタｐ１４が導通状態になり、読み出しビット線
Ｒ１ＢＬには「Ｈ」レベルのデータが出力される。
からデータを読み出す場合の動作について説明する。第
１の記憶回路１に記憶されているデータを読み出す場
合、第１の読み出しワード線Ｒ１ＷＬ０を「Ｈ」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「Ｈ」レベルにされないので、このとき、第２
の読み出しワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ
る。従って、このとき、第１０及び第１２のＮＭＯＳト
ランジスタｎ１０及びｎ１２、並びに第１１のＰＭＯＳ
トランジスタｐ１１が導通状態、第７及び第１３のＮＭ
ＯＳトランジスタｎ７及びｎ１３、並びに第１０のＰＭ
ＯＳトランジスタｐ１０が非導通状態になる。このた
め、複合論理回路１１の第１の入力端１１ａにどんなレ
ベルのデータが与えられても、複合論理回路１１の第４
の入力端１１ｄに「Ｈ」レベルのデータが与えられれ
ば、第９のＮＭＯＳトランジスタｎ９が導通状態にな
り、複合論理回路１１から「Ｌ」レベルのデータが出力
され、「Ｌ」レベルのデータが与えられれば、第９のＰ
ＭＯＳトランジスタｐ９が導通状態になり、複合論理回
路１１から「Ｈ」レベルのデータが出力される。そし
て、複合論理回路１１から「Ｈ」レベルのデータが出力
されたとき、第１１のＮＭＯＳトランジスタｎ１１が導
通状態になり、読み出しビット線Ｒ１ＢＬには「Ｌ」レ
ベルのデータが出力され、複合論理回路１１から「Ｌ」
レベルのデータが出力されたとき、第１４のＰＭＯＳト
ランジスタｐ１４が導通状態になり、読み出しビット線
Ｒ１ＢＬには「Ｈ」レベルのデータが出力される。
【００４６】読み出しビット線Ｒ１ＢＬには、センスア
ンプ回路（図示せず）が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
１の記憶回路１からのデータの読み出しが完了する。
ンプ回路（図示せず）が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
１の記憶回路１からのデータの読み出しが完了する。
【００４７】同様にして、第２の記憶回路２に記憶され
ているデータを読み出す場合には、第２の読み出しワー
ド線Ｒ１ＷＬ１を「Ｈ」レベルにする。
ているデータを読み出す場合には、第２の読み出しワー
ド線Ｒ１ＷＬ１を「Ｈ」レベルにする。
【００４８】以上のように、この実施の形態１によれ
ば、図１及び図２に示すメモリセル回路を実現するメモ
リセルを、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タとを一組として構成されるベーシックセルを、行方向
に１個、列方向に１６個配置することにより構成できる
ので、縦／横比の小さいメモリセルを得ることができる
効果が得られる。
ば、図１及び図２に示すメモリセル回路を実現するメモ
リセルを、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タとを一組として構成されるベーシックセルを、行方向
に１個、列方向に１６個配置することにより構成できる
ので、縦／横比の小さいメモリセルを得ることができる
効果が得られる。
【００４９】なお、この実施の形態によれば、１つの記
憶手段に対して、８個のベーシックセルを必要とし、従
来と同じであるため、メモリセルをアレイ状に配置して
構成されるメモリセルアレイの集積度を従来と同程度に
することができる。
憶手段に対して、８個のベーシックセルを必要とし、従
来と同じであるため、メモリセルをアレイ状に配置して
構成されるメモリセルアレイの集積度を従来と同程度に
することができる。
【００５０】実施の形態２．図５及び図６はこの発明の
実施の形態２の説明に用いるメモリセル回路である。図
５及び図６において、１２は読み出し回路、１２ａは読
み出し回路１２の第１の入力端、１２ｂは読み出し回路
の第２の入力端、１２ｃは読み出し回路１２の第３の入
力端、１２ｄは読み出し回路の第４の入力端１２ｄであ
る。また、ｎ１は第１のＮＭＯＳトランジスタ（第３の
第２導電型トランジスタ）、ｎ２は第２のＮＭＯＳトラ
ンジスタ（第７の第２導電型トランジスタ）、ｎ３は第
３のＮＭＯＳトランジスタ（第８の第２導電型トランジ
スタ）、ｎ４は第４のＮＭＯＳトランジスタ（第４の第
２導電型トランジスタ）、ｎ５は第５のＮＭＯＳトラン
ジスタ（第２の第２導電型トランジスタ）、ｎ６は第６
のＮＭＯＳトランジスタ（第６の第２導電型トランジス
タ）、ｎ７は第７のＮＭＯＳトランジスタ（第１０の第
２導電型トランジスタ）、ｎ８は第８のＮＭＯＳトラン
ジスタ（第９の第２導電型トランジスタ）、ｎ９は第９
のＮＭＯＳトランジスタ（第１１の第２導電型トランジ
スタ）、ｎ１０は第１０のＮＭＯＳトランジスタ（第１
２の第２導電型トランジスタ）、ｎ１１は第１１のＮＭ
ＯＳトランジスタ（第５の第２導電型トランジスタ）、
ｎ１２は第１２のＮＭＯＳトランジスタ（第１の第２導
電型トランジスタ）、ｐ２は第２のＰＭＯＳトランジス
タ（第３の第１導電型トランジスタ）、ｐ３は第３のＰ
ＭＯＳトランジスタ（第４の第１導電型トランジス
タ）、ｐ６は第６のＰＭＯＳトランジスタ（第２の第１
導電型トランジスタ）、ｐ７は第７のＰＭＯＳトランジ
スタ（第５の第１導電型トランジスタ）、ｐ８は第８の
ＰＭＯＳトランジスタ（第６の第１導電型トランジス
タ）、ｐ９は第９のＰＭＯＳトランジスタ（第７の第１
導電型トランジスタ）、ｐ１０は第１０のＰＭＯＳトラ
ンジスタ（第８の第１導電型トランジスタ）、ｐ１１は
第１１のＰＭＯＳトランジスタ（第１の第１導電型トラ
ンジスタ）である。なお、その他の構成は、図１及び図
２において同一符号を付したものと同一であるため、そ
の詳細な説明は省略する。
実施の形態２の説明に用いるメモリセル回路である。図
５及び図６において、１２は読み出し回路、１２ａは読
み出し回路１２の第１の入力端、１２ｂは読み出し回路
の第２の入力端、１２ｃは読み出し回路１２の第３の入
力端、１２ｄは読み出し回路の第４の入力端１２ｄであ
る。また、ｎ１は第１のＮＭＯＳトランジスタ（第３の
第２導電型トランジスタ）、ｎ２は第２のＮＭＯＳトラ
ンジスタ（第７の第２導電型トランジスタ）、ｎ３は第
３のＮＭＯＳトランジスタ（第８の第２導電型トランジ
スタ）、ｎ４は第４のＮＭＯＳトランジスタ（第４の第
２導電型トランジスタ）、ｎ５は第５のＮＭＯＳトラン
ジスタ（第２の第２導電型トランジスタ）、ｎ６は第６
のＮＭＯＳトランジスタ（第６の第２導電型トランジス
タ）、ｎ７は第７のＮＭＯＳトランジスタ（第１０の第
２導電型トランジスタ）、ｎ８は第８のＮＭＯＳトラン
ジスタ（第９の第２導電型トランジスタ）、ｎ９は第９
のＮＭＯＳトランジスタ（第１１の第２導電型トランジ
スタ）、ｎ１０は第１０のＮＭＯＳトランジスタ（第１
２の第２導電型トランジスタ）、ｎ１１は第１１のＮＭ
ＯＳトランジスタ（第５の第２導電型トランジスタ）、
ｎ１２は第１２のＮＭＯＳトランジスタ（第１の第２導
電型トランジスタ）、ｐ２は第２のＰＭＯＳトランジス
タ（第３の第１導電型トランジスタ）、ｐ３は第３のＰ
ＭＯＳトランジスタ（第４の第１導電型トランジス
タ）、ｐ６は第６のＰＭＯＳトランジスタ（第２の第１
導電型トランジスタ）、ｐ７は第７のＰＭＯＳトランジ
スタ（第５の第１導電型トランジスタ）、ｐ８は第８の
ＰＭＯＳトランジスタ（第６の第１導電型トランジス
タ）、ｐ９は第９のＰＭＯＳトランジスタ（第７の第１
導電型トランジスタ）、ｐ１０は第１０のＰＭＯＳトラ
ンジスタ（第８の第１導電型トランジスタ）、ｐ１１は
第１１のＰＭＯＳトランジスタ（第１の第１導電型トラ
ンジスタ）である。なお、その他の構成は、図１及び図
２において同一符号を付したものと同一であるため、そ
の詳細な説明は省略する。
【００５１】第１の記憶回路１は第１及び第２のインバ
ータ７および８の逆並列接続から構成され、第１のイン
バータ７の出力端７ａから記憶内容が出力される。第１
のインバータ７は第１１のＰＭＯＳトランジスタｐ１１
と第１１のＮＭＯＳトランジスタｎ１１とを有してい
る。第２のインバータ８は第６のＰＭＯＳトランジスタ
ｐ６と第６のＮＭＯＳトランジスタｎ６とを有してい
る。第１１のＰＭＯＳトランジスタｐ１１のゲートは第
２のインバータ８の出力端８ａに接続され、ソースは電
源線５に接続され、ドレインは第１のインバータ７の出
力端７ａに接続されている。第１１のＮＭＯＳトランジ
スタｎ１１のゲートは第２のインバータ８の出力端８ａ
に接続され、ソースは接地線６に接続され、ドレインは
第１のインバータ７の出力端７ａに接続されている。第
６のＰＭＯＳトランジスタｐ６のゲートは第１のインバ
ータ７の出力端７ａに接続され、ソースは電源線５に接
続され、ドレインは第２のインバータ８の出力端８ａに
接続されている。第６のＮＭＯＳトランジスタｎ６のゲ
ートは第１のインバータ７の出力端７ａに接続され、ソ
ースは接地線６に接続され、ドレインは第２のインバー
タ８の出力端８ａに接続されている。
ータ７および８の逆並列接続から構成され、第１のイン
バータ７の出力端７ａから記憶内容が出力される。第１
のインバータ７は第１１のＰＭＯＳトランジスタｐ１１
と第１１のＮＭＯＳトランジスタｎ１１とを有してい
る。第２のインバータ８は第６のＰＭＯＳトランジスタ
ｐ６と第６のＮＭＯＳトランジスタｎ６とを有してい
る。第１１のＰＭＯＳトランジスタｐ１１のゲートは第
２のインバータ８の出力端８ａに接続され、ソースは電
源線５に接続され、ドレインは第１のインバータ７の出
力端７ａに接続されている。第１１のＮＭＯＳトランジ
スタｎ１１のゲートは第２のインバータ８の出力端８ａ
に接続され、ソースは接地線６に接続され、ドレインは
第１のインバータ７の出力端７ａに接続されている。第
６のＰＭＯＳトランジスタｐ６のゲートは第１のインバ
ータ７の出力端７ａに接続され、ソースは電源線５に接
続され、ドレインは第２のインバータ８の出力端８ａに
接続されている。第６のＮＭＯＳトランジスタｎ６のゲ
ートは第１のインバータ７の出力端７ａに接続され、ソ
ースは接地線６に接続され、ドレインは第２のインバー
タ８の出力端８ａに接続されている。
【００５２】また、第２の記憶回路２は第３及び第４の
インバータ９および１０の逆並列接続から構成され、第
３のインバータ９の出力端９ａから記憶内容が出力され
る。第３のインバータ１０は第２のＰＭＯＳトランジス
タｐ２と第２のＮＭＯＳトランジスタｎ２とを有してい
る。第４のインバータ１０は第３のＰＭＯＳトランジス
タｐ３と第３のＮＭＯＳトランジスタｎ３とを有してい
る。第２のＰＭＯＳトランジスタｐ２のゲートは第４の
インバータ１０の出力端１０ａに接続され、ソースは電
源線５に接続され、ドレインは第３のインバータ９の出
力端９ａに接続されている。第２のＮＭＯＳトランジス
タｎ２のゲートは第４のインバータ１０の出力端１０ａ
に接続され、ソースは接地線６に接続され、ドレインは
第３のインバータ９の出力端９ａに接続されている。第
３のＰＭＯＳトランジスタｐ３のゲートは第３のインバ
ータ９の出力端９ａに接続され、ソースは電源線５に接
続され、ドレインは第４のインバータ１０の出力端１０
ａに接続されている。第３のＮＭＯＳトランジスタｎ３
のゲートは第３のインバータ９の出力端９ａに接続さ
れ、ソースは接地線６に接続され、ドレインは第４のイ
ンバータ４の出力端１０ａに接続されている。
インバータ９および１０の逆並列接続から構成され、第
３のインバータ９の出力端９ａから記憶内容が出力され
る。第３のインバータ１０は第２のＰＭＯＳトランジス
タｐ２と第２のＮＭＯＳトランジスタｎ２とを有してい
る。第４のインバータ１０は第３のＰＭＯＳトランジス
タｐ３と第３のＮＭＯＳトランジスタｎ３とを有してい
る。第２のＰＭＯＳトランジスタｐ２のゲートは第４の
インバータ１０の出力端１０ａに接続され、ソースは電
源線５に接続され、ドレインは第３のインバータ９の出
力端９ａに接続されている。第２のＮＭＯＳトランジス
タｎ２のゲートは第４のインバータ１０の出力端１０ａ
に接続され、ソースは接地線６に接続され、ドレインは
第３のインバータ９の出力端９ａに接続されている。第
３のＰＭＯＳトランジスタｐ３のゲートは第３のインバ
ータ９の出力端９ａに接続され、ソースは電源線５に接
続され、ドレインは第４のインバータ１０の出力端１０
ａに接続されている。第３のＮＭＯＳトランジスタｎ３
のゲートは第３のインバータ９の出力端９ａに接続さ
れ、ソースは接地線６に接続され、ドレインは第４のイ
ンバータ４の出力端１０ａに接続されている。
【００５３】また、第１２のＮＭＯＳトランジスタｎ１
２のドレインは第１のインバータ７の出力端７ａに接続
され、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接
続され、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に
接続されている。
２のドレインは第１のインバータ７の出力端７ａに接続
され、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接
続され、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に
接続されている。
【００５４】また、第５のＮＭＯＳトランジスタｎ５の
ドレインは第２のインバータ８の出力端８ａに接続さ
れ、ソースは第１の書き込みビット線Ｗ０ＢＬに接続さ
れ、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に接続
されている。
ドレインは第２のインバータ８の出力端８ａに接続さ
れ、ソースは第１の書き込みビット線Ｗ０ＢＬに接続さ
れ、ゲートは第１の書き込みワード線Ｗ０ＷＬ０に接続
されている。
【００５５】また、第１のＮＭＯＳトランジスタｎ１の
ドレインは第３のインバータ９の出力端９ａに接続さ
れ、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
ドレインは第３のインバータ９の出力端９ａに接続さ
れ、ソースは第２の書き込みビット線Ｗ０ＢＬＣに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
【００５６】また、第４のＮＭＯＳトランジスタｎ４の
ドレインは第４のインバータ１０の出力端１０ａに接続
され、ソースは第１の書き込みビット線Ｗ０ＢＬに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
ドレインは第４のインバータ１０の出力端１０ａに接続
され、ソースは第１の書き込みビット線Ｗ０ＢＬに接続
され、ゲートは第２の書き込みワード線Ｗ０ＷＬ１に接
続されている。
【００５７】また、読み出し回路４は第８のＮＭＯＳト
ランジスタｎ８と第７のＮＭＯＳトランジスタｎ７と第
７のＰＭＯＳトランジスタｐ７と第８のＰＭＯＳトラン
ジスタｐ８と第９のＮＭＯＳトランジスタｎ９と第１０
のＮＭＯＳトランジスタｎ１０と第９のＰＭＯＳトラン
ジスタｐ９と第１０のＰＭＯＳトランジスタｐ１０とを
有している。読み出し回路１２のの第１の出力端１２ａ
は第２の記憶回路２に接続され、第２の入力端１２ｂは
第２の読み出しワード線Ｒ１ＷＬ１に接続され、第３の
入力端１２ｃは第１の記憶回路１に接続され、第４の入
力端１２ｄは第１の読み出しワード線Ｒ１ＷＬ０に接続
されている。第８のＮＭＯＳトランジスタｎ８のドレイ
ンは読み出しビット線Ｒ１ＢＬに接続され、ゲートは読
み出し回路１２の第２の入力端１２ｂに接続され、ソー
スは第７のＮＭＯＳトランジスタｎ７、第７のＰＭＯＳ
トランジスタｐ７及び第８のＰＭＯＳトランジスタｐ８
のドレインに接続されている。第７のＮＭＯＳトランジ
スタｎ７のドレインは第８のＮＭＯＳトランジスタｎ８
のソースに接続され、ゲートは読み出し回路１２の第１
の入力端１２ａに接続され、ソースは接地線６に接続さ
れている。第７のＰＭＯＳトランジスタｐ７のドレイン
は第８のＮＭＯＳトランジスタｎ８のソースに接続さ
れ、ゲートは読み出し回路１２の第１の入力端１２ａに
接続され、ソースは電源線５に接続されている。第８の
ＰＭＯＳトランジスタｐ８のドレインは第８のＮＭＯＳ
トランジスタｎ８のソースに接続され、ゲートは読み出
し回路１２の第１の入力端１２ａに接続され、ソースは
電源線５に接続されている。第９のＮＭＯＳトランジス
タｎ９のドレインは読み出しビット線Ｒ１ＢＬに接続さ
れ、ゲートは読み出し回路１２の第４の入力端１２ｄに
接続され、ソースは第１０のＮＭＯＳトランジスタｎ１
０、第９のＰＭＯＳトランジスタｐ９及び第１０のＰＭ
ＯＳトランジスタｐ１０のドレインに接続されている。
第１０のＮＭＯＳトランジスタｎ１０のドレインは第９
のＮＭＯＳトランジスタｎ９のソースに接続され、ゲー
トは読み出し回路１２の第３の入力端１２ｃに接続さ
れ、ソースは接地線６に接続されている。第９のＰＭＯ
Ｓトランジスタｐ９のドレインは第９のＮＭＯＳトラン
ジスタｎ９のソースに接続され、ゲートは読み出し回路
１２の第３の入力端１２ｃに接続され、ソースは電源線
５に接続されている。第１０のＰＭＯＳトランジスタｐ
１０のドレインは第９のＮＭＯＳトランジスタｎ１０の
ソースに接続され、ゲートは読み出し回路１２の第３の
入力端１２ｃに接続され、ソースは電源線５に接続され
ている。
ランジスタｎ８と第７のＮＭＯＳトランジスタｎ７と第
７のＰＭＯＳトランジスタｐ７と第８のＰＭＯＳトラン
ジスタｐ８と第９のＮＭＯＳトランジスタｎ９と第１０
のＮＭＯＳトランジスタｎ１０と第９のＰＭＯＳトラン
ジスタｐ９と第１０のＰＭＯＳトランジスタｐ１０とを
有している。読み出し回路１２のの第１の出力端１２ａ
は第２の記憶回路２に接続され、第２の入力端１２ｂは
第２の読み出しワード線Ｒ１ＷＬ１に接続され、第３の
入力端１２ｃは第１の記憶回路１に接続され、第４の入
力端１２ｄは第１の読み出しワード線Ｒ１ＷＬ０に接続
されている。第８のＮＭＯＳトランジスタｎ８のドレイ
ンは読み出しビット線Ｒ１ＢＬに接続され、ゲートは読
み出し回路１２の第２の入力端１２ｂに接続され、ソー
スは第７のＮＭＯＳトランジスタｎ７、第７のＰＭＯＳ
トランジスタｐ７及び第８のＰＭＯＳトランジスタｐ８
のドレインに接続されている。第７のＮＭＯＳトランジ
スタｎ７のドレインは第８のＮＭＯＳトランジスタｎ８
のソースに接続され、ゲートは読み出し回路１２の第１
の入力端１２ａに接続され、ソースは接地線６に接続さ
れている。第７のＰＭＯＳトランジスタｐ７のドレイン
は第８のＮＭＯＳトランジスタｎ８のソースに接続さ
れ、ゲートは読み出し回路１２の第１の入力端１２ａに
接続され、ソースは電源線５に接続されている。第８の
ＰＭＯＳトランジスタｐ８のドレインは第８のＮＭＯＳ
トランジスタｎ８のソースに接続され、ゲートは読み出
し回路１２の第１の入力端１２ａに接続され、ソースは
電源線５に接続されている。第９のＮＭＯＳトランジス
タｎ９のドレインは読み出しビット線Ｒ１ＢＬに接続さ
れ、ゲートは読み出し回路１２の第４の入力端１２ｄに
接続され、ソースは第１０のＮＭＯＳトランジスタｎ１
０、第９のＰＭＯＳトランジスタｐ９及び第１０のＰＭ
ＯＳトランジスタｐ１０のドレインに接続されている。
第１０のＮＭＯＳトランジスタｎ１０のドレインは第９
のＮＭＯＳトランジスタｎ９のソースに接続され、ゲー
トは読み出し回路１２の第３の入力端１２ｃに接続さ
れ、ソースは接地線６に接続されている。第９のＰＭＯ
Ｓトランジスタｐ９のドレインは第９のＮＭＯＳトラン
ジスタｎ９のソースに接続され、ゲートは読み出し回路
１２の第３の入力端１２ｃに接続され、ソースは電源線
５に接続されている。第１０のＰＭＯＳトランジスタｐ
１０のドレインは第９のＮＭＯＳトランジスタｎ１０の
ソースに接続され、ゲートは読み出し回路１２の第３の
入力端１２ｃに接続され、ソースは電源線５に接続され
ている。
【００５８】図７は図５及び図６に示すメモリセル回路
を実現するためのこの発明の実施の形態２によるメモリ
セルレイアウトパターンである。図７において、ｎ１は
第１のＮＭＯＳトランジスタ、ｎ２は第２のＮＭＯＳト
ランジスタ、ｎ３は第３のＮＭＯＳトランジスタ、ｎ４
は第４のＮＭＯＳトランジスタ、ｎ５は第５のＮＭＯＳ
トランジスタ、ｎ６は第６のＮＭＯＳトランジスタ、ｎ
７は第７のＮＭＯＳトランジスタ、ｎ８は第８のＮＭＯ
Ｓトランジスタ、ｎ９は第９のＮＭＯＳトランジスタ、
ｎ１０は第１０のＮＭＯＳトランジスタ、ｎ１１は第１
１のＮＭＯＳトランジスタ、ｎ１２は第１２のＮＭＯＳ
トランジスタ、ｐ１は第１のＰＭＯＳトランジスタ、ｐ
２は第２のＰＭＯＳトランジスタ、ｐ３は第３のＰＭＯ
Ｓトランジスタ、ｐ４は第４のＰＭＯＳトランジスタ、
ｐ５は第５のＰＭＯＳトランジスタ、ｐ６は第６のＰＭ
ＯＳトランジスタ、ｐ７は第７のＰＭＯＳトランジス
タ、ｐ８は第８のＰＭＯＳトランジスタ、ｐ９は第９の
ＰＭＯＳトランジスタ、ｐ１０は第１０のＰＭＯＳトラ
ンジスタ、ｐ１１は第１１のＰＭＯＳトランジスタ、ｐ
１２は第１２のＰＭＯＳトランジスタである。また、Ｇ
ｎ１〜Ｇｎ１２はそれぞれ第１〜第１２のＮＭＯＳトラ
ンジスタｎ１〜ｎ１２のゲート電極、Ｓｎ１〜Ｓｎ１２
はそれぞれ第１〜第１２のＮＭＯＳトランジスタｎ１〜
ｎ１２のソース領域、Ｄｎ１〜Ｄｎ１２はそれぞれ第１
〜第１２のＮＭＯＳトランジスタｎ１〜ｎ１２のドレイ
ン領域である。また、Ｇｐ１〜Ｇｐ１２はそれぞれ第１
〜第１２のＰＭＯＳトランジスタｐ１〜ｐ１２のゲート
電極、Ｓｐ２，Ｓｐ３，Ｓｐ６，Ｓｐ７，Ｓｐ８，Ｓｐ
９，Ｓｐ１０，Ｓｐ１１はそれぞれ第２，第３，第６，
第７，第８，第９，第１０，第１１のＰＭＯＳトランジ
スタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ９，ｐ１０，ｐ
１１のソース領域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄｐ７，
Ｄｐ８，Ｄｐ９，Ｄｐ１０，Ｄｐ１１はそれぞれ第２，
第３，第６，第７，第８，第９，第１０，第１１のＰＭ
ＯＳトランジスタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ
９，ｐ１０，ｐ１１のドレイン領域である。また、Ｗ０
ＢＬは第１層配線によって形成された第１の書き込みビ
ット線、Ｗ０ＢＬＣは第１層配線によって形成された第
２の書き込みビット線、Ｗ０ＷＬ０は第２層配線によっ
て形成された第１の書き込みワード線、Ｗ０ＷＬ１は第
２層配線によって形成された第２の書き込みワード線、
Ｒ１ＷＬ０は第２層配線によって形成された第１の読み
出しワード線、Ｒ１ＷＬ１は第２層配線によって形成さ
れた第２の読み出しワード線、Ｒ１ＢＬは第１層配線に
よって形成された読み出しビット線、ＶＤＤは第１層配
線によって形成された電源線、ＧＮＤは第１層配線によ
って形成された接地線である。また、１３０〜１４５は
第１及び第２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬ
Ｃ、読み出しビット線Ｒ１ＢＬ、電源線ＶＤＤ並びに接
地線ＧＮＤ以外の第１層配線、１５０〜１５３は第１及
び第２の書き込みワード線Ｗ０ＷＬ０及びＷ０ＷＬ１並
びに第１及び第２の読み出しワード線Ｒ１ＷＬ０及びＲ
１ＷＬ１以外の第２層配線である。第１層配線はＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタの上方に敷
設され、第２層配線は第１層配線の上方に敷設される。
なお、図７には、第１層配線を実線で示し、第２層配線
をハッチングを施した線で示している。そして、第１層
配線とゲート電極、ソース領域またはドレイン領域との
接続するコンタクトホールを白抜きの四角形で示し、第
１層配線と第２層配線とを接続するバイアホールを内側
に×を付した四角形で示している。
を実現するためのこの発明の実施の形態２によるメモリ
セルレイアウトパターンである。図７において、ｎ１は
第１のＮＭＯＳトランジスタ、ｎ２は第２のＮＭＯＳト
ランジスタ、ｎ３は第３のＮＭＯＳトランジスタ、ｎ４
は第４のＮＭＯＳトランジスタ、ｎ５は第５のＮＭＯＳ
トランジスタ、ｎ６は第６のＮＭＯＳトランジスタ、ｎ
７は第７のＮＭＯＳトランジスタ、ｎ８は第８のＮＭＯ
Ｓトランジスタ、ｎ９は第９のＮＭＯＳトランジスタ、
ｎ１０は第１０のＮＭＯＳトランジスタ、ｎ１１は第１
１のＮＭＯＳトランジスタ、ｎ１２は第１２のＮＭＯＳ
トランジスタ、ｐ１は第１のＰＭＯＳトランジスタ、ｐ
２は第２のＰＭＯＳトランジスタ、ｐ３は第３のＰＭＯ
Ｓトランジスタ、ｐ４は第４のＰＭＯＳトランジスタ、
ｐ５は第５のＰＭＯＳトランジスタ、ｐ６は第６のＰＭ
ＯＳトランジスタ、ｐ７は第７のＰＭＯＳトランジス
タ、ｐ８は第８のＰＭＯＳトランジスタ、ｐ９は第９の
ＰＭＯＳトランジスタ、ｐ１０は第１０のＰＭＯＳトラ
ンジスタ、ｐ１１は第１１のＰＭＯＳトランジスタ、ｐ
１２は第１２のＰＭＯＳトランジスタである。また、Ｇ
ｎ１〜Ｇｎ１２はそれぞれ第１〜第１２のＮＭＯＳトラ
ンジスタｎ１〜ｎ１２のゲート電極、Ｓｎ１〜Ｓｎ１２
はそれぞれ第１〜第１２のＮＭＯＳトランジスタｎ１〜
ｎ１２のソース領域、Ｄｎ１〜Ｄｎ１２はそれぞれ第１
〜第１２のＮＭＯＳトランジスタｎ１〜ｎ１２のドレイ
ン領域である。また、Ｇｐ１〜Ｇｐ１２はそれぞれ第１
〜第１２のＰＭＯＳトランジスタｐ１〜ｐ１２のゲート
電極、Ｓｐ２，Ｓｐ３，Ｓｐ６，Ｓｐ７，Ｓｐ８，Ｓｐ
９，Ｓｐ１０，Ｓｐ１１はそれぞれ第２，第３，第６，
第７，第８，第９，第１０，第１１のＰＭＯＳトランジ
スタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ９，ｐ１０，ｐ
１１のソース領域、Ｄｐ２，Ｄｐ３，Ｄｐ６，Ｄｐ７，
Ｄｐ８，Ｄｐ９，Ｄｐ１０，Ｄｐ１１はそれぞれ第２，
第３，第６，第７，第８，第９，第１０，第１１のＰＭ
ＯＳトランジスタｐ２，ｐ３，ｐ６，ｐ７，ｐ８，ｐ
９，ｐ１０，ｐ１１のドレイン領域である。また、Ｗ０
ＢＬは第１層配線によって形成された第１の書き込みビ
ット線、Ｗ０ＢＬＣは第１層配線によって形成された第
２の書き込みビット線、Ｗ０ＷＬ０は第２層配線によっ
て形成された第１の書き込みワード線、Ｗ０ＷＬ１は第
２層配線によって形成された第２の書き込みワード線、
Ｒ１ＷＬ０は第２層配線によって形成された第１の読み
出しワード線、Ｒ１ＷＬ１は第２層配線によって形成さ
れた第２の読み出しワード線、Ｒ１ＢＬは第１層配線に
よって形成された読み出しビット線、ＶＤＤは第１層配
線によって形成された電源線、ＧＮＤは第１層配線によ
って形成された接地線である。また、１３０〜１４５は
第１及び第２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬ
Ｃ、読み出しビット線Ｒ１ＢＬ、電源線ＶＤＤ並びに接
地線ＧＮＤ以外の第１層配線、１５０〜１５３は第１及
び第２の書き込みワード線Ｗ０ＷＬ０及びＷ０ＷＬ１並
びに第１及び第２の読み出しワード線Ｒ１ＷＬ０及びＲ
１ＷＬ１以外の第２層配線である。第１層配線はＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタの上方に敷
設され、第２層配線は第１層配線の上方に敷設される。
なお、図７には、第１層配線を実線で示し、第２層配線
をハッチングを施した線で示している。そして、第１層
配線とゲート電極、ソース領域またはドレイン領域との
接続するコンタクトホールを白抜きの四角形で示し、第
１層配線と第２層配線とを接続するバイアホールを内側
に×を付した四角形で示している。
【００５９】図７に示すように、この発明の実施の形態
２によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下から順に第１行、第２行
と順序づけ、左側のトランジスタから第１列、・・・、
第１６列と順序づけた場合、第１行目に、Ｎ型トランジ
スタが配列された第１行のトランジスタアレイが配置さ
れ、第２行目に、Ｐ型トランジスタが配列された第２行
のトランジスタアレイが配置されている。
２によるメモリセルレイアウトパターンでは、トランジ
スタアレイの方向を行方向とし、トランジスタアレイが
隣接する方向を列方向とし、下から順に第１行、第２行
と順序づけ、左側のトランジスタから第１列、・・・、
第１６列と順序づけた場合、第１行目に、Ｎ型トランジ
スタが配列された第１行のトランジスタアレイが配置さ
れ、第２行目に、Ｐ型トランジスタが配列された第２行
のトランジスタアレイが配置されている。
【００６０】また、第１行のトランジスタアレイにおい
て、第１列目に第１のＮＭＯＳトランジスタｎ１が、第
２列目に第２のＮＭＯＳトランジスタｎ２が、第３列目
に第３のＮＭＯＳトランジスタｎ３が、第４列目に第４
のＮＭＯＳトランジスタｎ４が、第５列目に第５のＮＭ
ＯＳトランジスタｎ５が、第６列目に第６のＮＭＯＳト
ランジスタｎ６が、第７列目に第７のＮＭＯＳトランジ
スタｎ７が、第８列目に第８のＮＭＯＳトランジスタｎ
８が、第９列目に第９のＮＭＯＳトランジスタｎ９が、
第１０列目に第１０のＮＭＯＳトランジスタｎ１０が、
第１１列目に第１１のＮＭＯＳトランジスタｎ１１が、
第１２列目に第１２のＮＭＯＳトランジスタｎ１２が、
それぞれ配置されている。
て、第１列目に第１のＮＭＯＳトランジスタｎ１が、第
２列目に第２のＮＭＯＳトランジスタｎ２が、第３列目
に第３のＮＭＯＳトランジスタｎ３が、第４列目に第４
のＮＭＯＳトランジスタｎ４が、第５列目に第５のＮＭ
ＯＳトランジスタｎ５が、第６列目に第６のＮＭＯＳト
ランジスタｎ６が、第７列目に第７のＮＭＯＳトランジ
スタｎ７が、第８列目に第８のＮＭＯＳトランジスタｎ
８が、第９列目に第９のＮＭＯＳトランジスタｎ９が、
第１０列目に第１０のＮＭＯＳトランジスタｎ１０が、
第１１列目に第１１のＮＭＯＳトランジスタｎ１１が、
第１２列目に第１２のＮＭＯＳトランジスタｎ１２が、
それぞれ配置されている。
【００６１】さらに、第１のトランジスタアレイにおい
て、第１のＮＭＯＳトランジスタｎ１のドレイン領域Ｄ
ｎ１と第２のＮＭＯＳトランジスタｎ２のドレイン領域
Ｄｎ２とが、第２のＮＭＯＳトランジスタｎ２のソース
領域Ｓｎ１２と第１３のＮＭＯＳトランジスタｎ１３の
ソース領域Ｓｎ３とが、第３のＮＭＯＳトランジスタｎ
３のドレイン領域Ｄｎ３と第４のＮＭＯＳトランジスタ
ｎ４のドレイン領域Ｄｎ４とが、第４のＮＭＯＳトラン
ジスタｎ４のソース領域Ｓｎ４と第５のＮＭＯＳトラン
ジスタｎ５のソース領域Ｓｎ５とが、第５のＮＭＯＳト
ランジスタｎ５のドレイン領域Ｄｎ５と第６のＮＭＯＳ
トランジスタｎ６のドレイン領域Ｄｎ６とが、第６のＮ
ＭＯＳトランジスタｎ６のソース領域Ｓｎ６と第７のＮ
ＭＯＳトランジスタｎ７のソース領域Ｓｎ７とが、第７
のＮＭＯＳトランジスタｎ７のドレイン領域Ｄｎ７と第
８のＮＭＯＳトランジスタｎ８のソース領域Ｓｎ８と
が、第８のＮＭＯＳトランジスタｎ８のドレイン領域Ｄ
ｎ８と第９のＮＭＯＳトランジスタｎ９のドレイン領域
Ｄｎ９とが、第９のＮＭＯＳトランジスタｎ９のソース
領域Ｓｎ９と第１０のＮＭＯＳトランジスタｎ１０のド
レイン領域Ｄｎ１０とが、第１０のＮＭＯＳトランジス
タｎ１０のソース領域Ｓｎ１０と第１１のＮＭＯＳトラ
ンジスタｎ１１のソース領域Ｓｎ１１とが、第１１のＮ
ＭＯＳトランジスタｎ１１のドレイン領域Ｄｎ１１と第
１２のＮＭＯＳトランジスタｎ１２のドレイン領域Ｄｎ
１２とが、それぞれ同一の領域に配置されている。
て、第１のＮＭＯＳトランジスタｎ１のドレイン領域Ｄ
ｎ１と第２のＮＭＯＳトランジスタｎ２のドレイン領域
Ｄｎ２とが、第２のＮＭＯＳトランジスタｎ２のソース
領域Ｓｎ１２と第１３のＮＭＯＳトランジスタｎ１３の
ソース領域Ｓｎ３とが、第３のＮＭＯＳトランジスタｎ
３のドレイン領域Ｄｎ３と第４のＮＭＯＳトランジスタ
ｎ４のドレイン領域Ｄｎ４とが、第４のＮＭＯＳトラン
ジスタｎ４のソース領域Ｓｎ４と第５のＮＭＯＳトラン
ジスタｎ５のソース領域Ｓｎ５とが、第５のＮＭＯＳト
ランジスタｎ５のドレイン領域Ｄｎ５と第６のＮＭＯＳ
トランジスタｎ６のドレイン領域Ｄｎ６とが、第６のＮ
ＭＯＳトランジスタｎ６のソース領域Ｓｎ６と第７のＮ
ＭＯＳトランジスタｎ７のソース領域Ｓｎ７とが、第７
のＮＭＯＳトランジスタｎ７のドレイン領域Ｄｎ７と第
８のＮＭＯＳトランジスタｎ８のソース領域Ｓｎ８と
が、第８のＮＭＯＳトランジスタｎ８のドレイン領域Ｄ
ｎ８と第９のＮＭＯＳトランジスタｎ９のドレイン領域
Ｄｎ９とが、第９のＮＭＯＳトランジスタｎ９のソース
領域Ｓｎ９と第１０のＮＭＯＳトランジスタｎ１０のド
レイン領域Ｄｎ１０とが、第１０のＮＭＯＳトランジス
タｎ１０のソース領域Ｓｎ１０と第１１のＮＭＯＳトラ
ンジスタｎ１１のソース領域Ｓｎ１１とが、第１１のＮ
ＭＯＳトランジスタｎ１１のドレイン領域Ｄｎ１１と第
１２のＮＭＯＳトランジスタｎ１２のドレイン領域Ｄｎ
１２とが、それぞれ同一の領域に配置されている。
【００６２】なお、第１のＮＭＯＳトランジスタｎ１の
ソース領域Ｓｎ１と第１２のＮＭＯＳトランジスタｎ１
２のソース領域Ｓｎ１２とは第２の書き込みビット線Ｗ
ＯＢＬＣにより接続されている。従って、図５及び図６
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、１つのメモリセル
回路の有する第１のＮＭＯＳトランジスタｎ１のソース
領域Ｓｎ１と、他のメモリセル回路の有する第１２のＮ
ＭＯＳトランジスタｎ１２のソース領域Ｓｎ１２とを同
一の領域に配置することができる。
ソース領域Ｓｎ１と第１２のＮＭＯＳトランジスタｎ１
２のソース領域Ｓｎ１２とは第２の書き込みビット線Ｗ
ＯＢＬＣにより接続されている。従って、図５及び図６
に示すメモリセル回路を複数個形成する場合、トランジ
スタアレイの列を増やすことにより、１つのメモリセル
回路の有する第１のＮＭＯＳトランジスタｎ１のソース
領域Ｓｎ１と、他のメモリセル回路の有する第１２のＮ
ＭＯＳトランジスタｎ１２のソース領域Ｓｎ１２とを同
一の領域に配置することができる。
【００６３】また、第２行のトランジスタアレイにおい
て、第１列目にゲート分離された第１のＰＭＯＳトラン
ジスタｐ１が、第２列目に第２のＰＭＯＳトランジスタ
ｐ２が、第３列目に第３のＰＭＯＳトランジスタｐ３
が、第４列目にゲート分離された第４のＰＭＯＳトラン
ジスタｐ４が、第５列目にゲート分離された第５のＰＭ
ＯＳトランジスタｐ５が、第６列目に第６のＰＭＯＳト
ランジスタｐ６が、第７列目に第７のＰＭＯＳトランジ
スタｐ７が、第８列目に第８のＰＭＯＳトランジスタｐ
８が、第９列目に第９のＰＭＯＳトランジスタｐ９が、
第１０列目に第１０のＰＭＯＳトランジスタｐ１０が、
第１１列目に第１１のＰＭＯＳトランジスタｐ１１が、
第１２列目ににゲート分離された第１２のＰＭＯＳトラ
ンジスタｐ１２が、それぞれ配置されている。
て、第１列目にゲート分離された第１のＰＭＯＳトラン
ジスタｐ１が、第２列目に第２のＰＭＯＳトランジスタ
ｐ２が、第３列目に第３のＰＭＯＳトランジスタｐ３
が、第４列目にゲート分離された第４のＰＭＯＳトラン
ジスタｐ４が、第５列目にゲート分離された第５のＰＭ
ＯＳトランジスタｐ５が、第６列目に第６のＰＭＯＳト
ランジスタｐ６が、第７列目に第７のＰＭＯＳトランジ
スタｐ７が、第８列目に第８のＰＭＯＳトランジスタｐ
８が、第９列目に第９のＰＭＯＳトランジスタｐ９が、
第１０列目に第１０のＰＭＯＳトランジスタｐ１０が、
第１１列目に第１１のＰＭＯＳトランジスタｐ１１が、
第１２列目ににゲート分離された第１２のＰＭＯＳトラ
ンジスタｐ１２が、それぞれ配置されている。
【００６４】さらに、第２行のトランジスタアレイにお
いて、第２のＰＭＯＳトランジスタｐ２のソース領域Ｓ
ｐ２と第３のＰＭＯＳトランジスタｐ３のソース領域Ｓ
ｐ３とが、第６のＰＭＯＳトランジスタｐ６のソース領
域Ｓｐ６と第７のＰＭＯＳトランジスタｐ７のソース領
域Ｓｐ７とが、第７のＰＭＯＳトランジスタｐ７のドレ
イン領域Ｄｐ７と第８のＰＭＯＳトランジスタｐ８のド
レイン領域Ｄｐ８とが、第８のＰＭＯＳトランジスタｐ
８のソース領域Ｓｐ８と第９のＰＭＯＳトランジスタｐ
９のソース領域Ｓｐ９とが、第９のＰＭＯＳトランジス
タｐ９のドレイン領域Ｄｐ９と第１０のＰＭＯＳトラン
ジスタｐ１０のドレイン領域Ｄｐ１０とが、第１０のＰ
ＭＯＳトランジスタｐ１０のソース領域Ｓｐ１０と第１
１のＰＭＯＳトランジスタｐ１１のソース領域Ｓｐ１１
とが、それぞれ同一の領域に配置されている。
いて、第２のＰＭＯＳトランジスタｐ２のソース領域Ｓ
ｐ２と第３のＰＭＯＳトランジスタｐ３のソース領域Ｓ
ｐ３とが、第６のＰＭＯＳトランジスタｐ６のソース領
域Ｓｐ６と第７のＰＭＯＳトランジスタｐ７のソース領
域Ｓｐ７とが、第７のＰＭＯＳトランジスタｐ７のドレ
イン領域Ｄｐ７と第８のＰＭＯＳトランジスタｐ８のド
レイン領域Ｄｐ８とが、第８のＰＭＯＳトランジスタｐ
８のソース領域Ｓｐ８と第９のＰＭＯＳトランジスタｐ
９のソース領域Ｓｐ９とが、第９のＰＭＯＳトランジス
タｐ９のドレイン領域Ｄｐ９と第１０のＰＭＯＳトラン
ジスタｐ１０のドレイン領域Ｄｐ１０とが、第１０のＰ
ＭＯＳトランジスタｐ１０のソース領域Ｓｐ１０と第１
１のＰＭＯＳトランジスタｐ１１のソース領域Ｓｐ１１
とが、それぞれ同一の領域に配置されている。
【００６５】また、第１の書き込みビット線Ｗ０ＢＬは
第２行目のトランジスタ上に配置され、第２層配線１５
０及び第１層配線１３７を介して第４のＮＭＯＳトラン
ジスタｎ４のソース領域Ｓｎ４（第５のＮＭＯＳトラン
ジスタｎ５のソース領域Ｓｎ５）に接続されている。
第２行目のトランジスタ上に配置され、第２層配線１５
０及び第１層配線１３７を介して第４のＮＭＯＳトラン
ジスタｎ４のソース領域Ｓｎ４（第５のＮＭＯＳトラン
ジスタｎ５のソース領域Ｓｎ５）に接続されている。
【００６６】また、第２の書き込みビット線Ｗ０ＢＬＣ
は第１行目のトランジスタ上に配置され、第１のＮＭＯ
Ｓトランジスタｎ１のソース領域Ｓｎ１、第１２のＮＭ
ＯＳトランジスタｎ１６のソース領域Ｓｎ１６にそれぞ
れ接続されている。
は第１行目のトランジスタ上に配置され、第１のＮＭＯ
Ｓトランジスタｎ１のソース領域Ｓｎ１、第１２のＮＭ
ＯＳトランジスタｎ１６のソース領域Ｓｎ１６にそれぞ
れ接続されている。
【００６７】また、読み出しビット線Ｒ１ＢＬは第１行
目のトランジスタ上に配置され、第８のＮＭＯＳトラン
ジスタｎ８のドレイン領域Ｄｎ８（第９のＮＭＯＳトラ
ンジスタｎ９のドレイン領域Ｓｎ９）に接続されてい
る。
目のトランジスタ上に配置され、第８のＮＭＯＳトラン
ジスタｎ８のドレイン領域Ｄｎ８（第９のＮＭＯＳトラ
ンジスタｎ９のドレイン領域Ｓｎ９）に接続されてい
る。
【００６８】また、電源線ＶＤＤは第２行目のトランジ
スタ上に配置され、第１のＰＭＯＳトランジスタｐ１の
ゲート電極Ｇｐ１、第４のＰＭＯＳトランジスタｐ４の
ゲート電極Ｇｐ４、第５のＰＭＯＳトランジスタｐ５の
ゲート電極Ｇｐ５、第１２のＰＭＯＳトランジスタｐ１
２のゲート電極Ｇｐ１２にそれぞれ接続されている。さ
らに、第２のＰＭＯＳトランジスタｐ２のソース領域Ｓ
ｐ２（第３のＰＭＯＳトランジスタｐ３のソース領域Ｓ
ｐ３）、第７のＰＭＯＳトランジスタｐ７のソース領域
Ｓｐ７、第８のＰＭＯＳトランジスタｐ８のソース領域
Ｓｐ８（第９のＰＭＯＳトランジスタｐ９のソース領域
Ｓｐ９）、第１０のＰＭＯＳトランジスタｐ１０のソー
ス領域Ｓｐ１０（第１１のＰＭＯＳトランジスタｐ１１
のソース領域Ｓｐ１１）にもそれぞれ接続されている。
スタ上に配置され、第１のＰＭＯＳトランジスタｐ１の
ゲート電極Ｇｐ１、第４のＰＭＯＳトランジスタｐ４の
ゲート電極Ｇｐ４、第５のＰＭＯＳトランジスタｐ５の
ゲート電極Ｇｐ５、第１２のＰＭＯＳトランジスタｐ１
２のゲート電極Ｇｐ１２にそれぞれ接続されている。さ
らに、第２のＰＭＯＳトランジスタｐ２のソース領域Ｓ
ｐ２（第３のＰＭＯＳトランジスタｐ３のソース領域Ｓ
ｐ３）、第７のＰＭＯＳトランジスタｐ７のソース領域
Ｓｐ７、第８のＰＭＯＳトランジスタｐ８のソース領域
Ｓｐ８（第９のＰＭＯＳトランジスタｐ９のソース領域
Ｓｐ９）、第１０のＰＭＯＳトランジスタｐ１０のソー
ス領域Ｓｐ１０（第１１のＰＭＯＳトランジスタｐ１１
のソース領域Ｓｐ１１）にもそれぞれ接続されている。
【００６９】また、接地線ＧＮＤは第１行目のトランジ
スタ上に配置され、第２のＮＭＯＳトランジスタｎ２の
ソース領域Ｓｎ２（第３のＮＭＯＳトランジスタｎ３の
ソース領域Ｓｎ３）、第６のＮＭＯＳトランジスタｎ６
のソース領域Ｓｎ６（第７のＮＭＯＳトランジスタｎ７
のソース領域Ｓｎ７）、第１０のＮＭＯＳトランジスタ
ｎ１０のソース領域Ｓｎ１０（第１１のＮＭＯＳトラン
ジスタｎ１１のソース領域Ｓｎ１１）にそれぞれ接続さ
れている。
スタ上に配置され、第２のＮＭＯＳトランジスタｎ２の
ソース領域Ｓｎ２（第３のＮＭＯＳトランジスタｎ３の
ソース領域Ｓｎ３）、第６のＮＭＯＳトランジスタｎ６
のソース領域Ｓｎ６（第７のＮＭＯＳトランジスタｎ７
のソース領域Ｓｎ７）、第１０のＮＭＯＳトランジスタ
ｎ１０のソース領域Ｓｎ１０（第１１のＮＭＯＳトラン
ジスタｎ１１のソース領域Ｓｎ１１）にそれぞれ接続さ
れている。
【００７０】また、第１の書き込みワード線Ｗ０ＷＬ０
は第５列目及び第１２列目のトランジスタ上に配置さ
れ、第５列目のトランジスタ上に配置された第１の書き
込みワード線Ｗ０ＷＬ０は第１層配線１３８を介して第
５のＮＭＯＳトランジスタｎ５のゲート電極Ｇｎ５に接
続され、第１２列目のトランジスタ上に配置された第１
の書き込みワード線Ｗ０ＷＬ０は第１層配線１４５を介
して第１２のＮＭＯＳトランジスタｎ１６のゲート電極
Ｇｎ１６に接続されている。
は第５列目及び第１２列目のトランジスタ上に配置さ
れ、第５列目のトランジスタ上に配置された第１の書き
込みワード線Ｗ０ＷＬ０は第１層配線１３８を介して第
５のＮＭＯＳトランジスタｎ５のゲート電極Ｇｎ５に接
続され、第１２列目のトランジスタ上に配置された第１
の書き込みワード線Ｗ０ＷＬ０は第１層配線１４５を介
して第１２のＮＭＯＳトランジスタｎ１６のゲート電極
Ｇｎ１６に接続されている。
【００７１】また、第２の書き込みワード線Ｗ０ＷＬ１
は第３列目のトランジスタ上に配置され、第１層配線１
３０を介して第１のＮＭＯＳトランジスタｎ１のゲート
電極Ｇｎ１、第４のＮＭＯＳトランジスタｎ４のゲート
電極Ｇｎ４にそれぞれ接続されている。
は第３列目のトランジスタ上に配置され、第１層配線１
３０を介して第１のＮＭＯＳトランジスタｎ１のゲート
電極Ｇｎ１、第４のＮＭＯＳトランジスタｎ４のゲート
電極Ｇｎ４にそれぞれ接続されている。
【００７２】また、第１の読み出しワード線Ｒ１ＷＬ０
は第１０列目のトランジスタ上に配置され、第１層配線
１４２を介して第９のＮＭＯＳトランジスタｎ９のゲー
ト電極Ｇｎ９接続されている。
は第１０列目のトランジスタ上に配置され、第１層配線
１４２を介して第９のＮＭＯＳトランジスタｎ９のゲー
ト電極Ｇｎ９接続されている。
【００７３】また、第２の読み出しワード線Ｒ１ＷＬ１
は第９列目のトランジスタ上に配置され、第１層配線１
４１を介して第８のＮＭＯＳトランジスタｎ８のゲート
電極Ｇｎ８に接続されている。
は第９列目のトランジスタ上に配置され、第１層配線１
４１を介して第８のＮＭＯＳトランジスタｎ８のゲート
電極Ｇｎ８に接続されている。
【００７４】なお、第１層配線１３０は第１のＮＭＯＳ
トランジスタｎ１のゲート電極Ｇｎ１と第４のＮＭＯＳ
トランジスタｎ４のゲート電極Ｇｎ４とを接続する。ま
た、第１層配線１３１は第２のＮＭＯＳトランジスタｎ
２のゲート電極Ｇｎ２と第２のＰＭＯＳトランジスタｐ
２のゲート電極Ｇｐ２と第３のＮＭＯＳトランジスタｎ
３のドレイン領域Ｄｎ３（第４のＮＭＯＳトランジスタ
ｎ４のドレイン領域Ｄｎ４）と第３のＰＭＯＳトランジ
スタｐ３のドレイン領域Ｄｐ３とを接続する。また、第
１層配線１３２は第３のＮＭＯＳトランジスタｎ３のゲ
ート電極Ｇｎ３と第１のＮＭＯＳトランジスタｎ１のド
レイン領域Ｄｎ１（第２のＮＭＯＳトランジスタｎ２の
ドレイン領域Ｄｎ２）と第２のＰＭＯＳトランジスタｐ
２のドレイン領域Ｄｐ２と第３のＰＭＯＳトランジスタ
Ｐ３のゲート電極Ｇｎ３とを接続する。また、第１層配
線１３３は第６のＮＭＯＳトランジスタｎ６のゲート電
極Ｇｎ６と第６のＰＭＯＳトランジスタｐ６のゲート電
極Ｇｐ６と第１１のＮＭＯＳトランジスタｎ１１のドレ
イン領域Ｄｎ１１（第１２のＮＭＯＳトランジスタｎ１
２のドレイン領域Ｄｎ１２）と第１１のＰＭＯＳトラン
ジスタｐ１１のドレイン領域Ｄｐ１１と第１０ＮＭＯＳ
トランジスタｎ１０のゲート電極Ｇｎ１０と第９のＰＭ
ＯＳトランジスタｐ９のゲート電極Ｇｐ９と第１０のＰ
ＭＯＳトランジスタｐ１０のゲート電極Ｇｐ１０とを接
続する。また、第１層配線１３４は第７のＮＭＯＳトラ
ンジスタｎ７のゲート電極Ｇｎ７と第８のＰＭＯＳトラ
ンジスタｐ８のゲート電極Ｇｐ８とを接続する。また、
第１層配線１３５は第１１のＮＭＯＳトランジスタｄ１
１のゲート電極Ｇｎ１１と第１１のＰＭＯＳトランジス
タｐ１１のゲート電極Ｇｐ１１と第５のＮＭＯＳトラン
ジスタｎ５のドレイン領域Ｄｎ５（第６のＮＭＯＳトラ
ンジスタｎ６のドレイン領域Ｄｎ６）と第６のＰＭＯＳ
トランジスタｐ６のドレイン領域Ｄｐ６とを接続する。
また、第１層配線１３６は第７のＰＭＯＳトランジスタ
ｐ７のゲート電極Ｇｐ７と第８のＰＭＯＳトランジスタ
ｐ８のゲート電極Ｇｐ８とを接続する。また、第４列目
のトランジスタ上に配置された第２層配線１５０は第１
の書き込みビット線Ｗ０ＢＬと第１層配線１３７とを接
続する。また、第６列目のトランジスタ上に配置された
第２層配線１５１は第１層配線１３２と第１層配線１３
４とを接続する。また、第８列目のトランジスタ上に配
置された第２層配線１５２は第１層配線１３９と第１層
配線１４０とを接続する。また、第１１列目のトランジ
スタ上に配置された第２層配線１５３は第１層配線１４
３と第１層配線１４４とを接続する。
トランジスタｎ１のゲート電極Ｇｎ１と第４のＮＭＯＳ
トランジスタｎ４のゲート電極Ｇｎ４とを接続する。ま
た、第１層配線１３１は第２のＮＭＯＳトランジスタｎ
２のゲート電極Ｇｎ２と第２のＰＭＯＳトランジスタｐ
２のゲート電極Ｇｐ２と第３のＮＭＯＳトランジスタｎ
３のドレイン領域Ｄｎ３（第４のＮＭＯＳトランジスタ
ｎ４のドレイン領域Ｄｎ４）と第３のＰＭＯＳトランジ
スタｐ３のドレイン領域Ｄｐ３とを接続する。また、第
１層配線１３２は第３のＮＭＯＳトランジスタｎ３のゲ
ート電極Ｇｎ３と第１のＮＭＯＳトランジスタｎ１のド
レイン領域Ｄｎ１（第２のＮＭＯＳトランジスタｎ２の
ドレイン領域Ｄｎ２）と第２のＰＭＯＳトランジスタｐ
２のドレイン領域Ｄｐ２と第３のＰＭＯＳトランジスタ
Ｐ３のゲート電極Ｇｎ３とを接続する。また、第１層配
線１３３は第６のＮＭＯＳトランジスタｎ６のゲート電
極Ｇｎ６と第６のＰＭＯＳトランジスタｐ６のゲート電
極Ｇｐ６と第１１のＮＭＯＳトランジスタｎ１１のドレ
イン領域Ｄｎ１１（第１２のＮＭＯＳトランジスタｎ１
２のドレイン領域Ｄｎ１２）と第１１のＰＭＯＳトラン
ジスタｐ１１のドレイン領域Ｄｐ１１と第１０ＮＭＯＳ
トランジスタｎ１０のゲート電極Ｇｎ１０と第９のＰＭ
ＯＳトランジスタｐ９のゲート電極Ｇｐ９と第１０のＰ
ＭＯＳトランジスタｐ１０のゲート電極Ｇｐ１０とを接
続する。また、第１層配線１３４は第７のＮＭＯＳトラ
ンジスタｎ７のゲート電極Ｇｎ７と第８のＰＭＯＳトラ
ンジスタｐ８のゲート電極Ｇｐ８とを接続する。また、
第１層配線１３５は第１１のＮＭＯＳトランジスタｄ１
１のゲート電極Ｇｎ１１と第１１のＰＭＯＳトランジス
タｐ１１のゲート電極Ｇｐ１１と第５のＮＭＯＳトラン
ジスタｎ５のドレイン領域Ｄｎ５（第６のＮＭＯＳトラ
ンジスタｎ６のドレイン領域Ｄｎ６）と第６のＰＭＯＳ
トランジスタｐ６のドレイン領域Ｄｐ６とを接続する。
また、第１層配線１３６は第７のＰＭＯＳトランジスタ
ｐ７のゲート電極Ｇｐ７と第８のＰＭＯＳトランジスタ
ｐ８のゲート電極Ｇｐ８とを接続する。また、第４列目
のトランジスタ上に配置された第２層配線１５０は第１
の書き込みビット線Ｗ０ＢＬと第１層配線１３７とを接
続する。また、第６列目のトランジスタ上に配置された
第２層配線１５１は第１層配線１３２と第１層配線１３
４とを接続する。また、第８列目のトランジスタ上に配
置された第２層配線１５２は第１層配線１３９と第１層
配線１４０とを接続する。また、第１１列目のトランジ
スタ上に配置された第２層配線１５３は第１層配線１４
３と第１層配線１４４とを接続する。
【００７５】次に動作について説明する。先ず、図５及
び図６に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ（図示せず）は、書き込む
データに応じて、第１及び第２の書き込みビット線Ｗ０
ＢＬ及びＷ０ＢＬＣを「Ｌ」レベルまたは「Ｈ」レベル
にドライブする。ただし、第１の及び第２の書き込みビ
ット線Ｗ０ＢＬ及びＷ０ＢＬＣは互いに相補な関係とな
るようにドライブされる。
び図６に示すメモリセル回路にデータを書き込む場合の
動作について説明する。メモリセル回路にデータを書き
込む場合、書き込みドライバ（図示せず）は、書き込む
データに応じて、第１及び第２の書き込みビット線Ｗ０
ＢＬ及びＷ０ＢＬＣを「Ｌ」レベルまたは「Ｈ」レベル
にドライブする。ただし、第１の及び第２の書き込みビ
ット線Ｗ０ＢＬ及びＷ０ＢＬＣは互いに相補な関係とな
るようにドライブされる。
【００７６】そして、第１の記憶回路１にデータを書き
込む場合には、第１の書き込みワード線Ｗ０ＷＬ０を
「Ｈ」レベルにする。このとき、第５及び第１２のＮＭ
ＯＳトランジスタｎ５及びｎ１２が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「Ｈ」レベルにされないので、このとき、第２の書
き込みワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ、第１
及び第４のＮＭＯＳトランジスタｎ１及びｎ４が非導通
状態になる。
込む場合には、第１の書き込みワード線Ｗ０ＷＬ０を
「Ｈ」レベルにする。このとき、第５及び第１２のＮＭ
ＯＳトランジスタｎ５及びｎ１２が導通状態になる。な
お、データ書き込み時に、複数の書き込みワード線が同
時に「Ｈ」レベルにされないので、このとき、第２の書
き込みワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ、第１
及び第４のＮＭＯＳトランジスタｎ１及びｎ４が非導通
状態になる。
【００７７】このため、第１の記憶回路１と第１及び第
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続され、第１の記憶回路１にデータが書き込まれ
る。以上により、第１の記憶回路１へのデータの書き込
みが完了する。
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続され、第１の記憶回路１にデータが書き込まれ
る。以上により、第１の記憶回路１へのデータの書き込
みが完了する。
【００７８】書き込み完了後、第１の書き込みワード線
Ｗ０ＷＬ０を「Ｌ」レベルにドライブすれば、第５及び
第１２のＮＭＯＳトランジスタｎ５及びｎ１２が非導通
状態になる。このため、第１の記憶回路１と第１及び第
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続しておらず、その後、第１及び第２の書き込み
ビット線Ｗ０ＢＬ及びＷ０ＢＬＣのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第１の記憶回路１で保持される。
Ｗ０ＷＬ０を「Ｌ」レベルにドライブすれば、第５及び
第１２のＮＭＯＳトランジスタｎ５及びｎ１２が非導通
状態になる。このため、第１の記憶回路１と第１及び第
２の書き込みビット線Ｗ０ＢＬ及びＷ０ＢＬＣとが電気
的に接続しておらず、その後、第１及び第２の書き込み
ビット線Ｗ０ＢＬ及びＷ０ＢＬＣのレベルが変化して
も、書き込んだデータの値が変わることはなく、書き込
んだデータの値が第１の記憶回路１で保持される。
【００７９】同様にして、第２の記憶回路２にデータを
書き込む場合には、第２の書き込みワード線Ｗ０ＷＬ１
を「Ｈ」レベルにする。
書き込む場合には、第２の書き込みワード線Ｗ０ＷＬ１
を「Ｈ」レベルにする。
【００８０】次に、図１及び図２に示すメモリセル回路
からデータを読み出す場合の動作について説明する。第
１の記憶回路１に記憶されているデータを読み出す場
合、第１の読み出しワード線Ｒ１ＷＬ０を「Ｈ」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「Ｈ」レベルにされないので、このとき、第２
の読み出しワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ
る。従って、このとき、第９のＮＭＯＳトランジスタｎ
１０が導通状態、第８のＮＭＯＳトランジスタｎ８が非
導通状態になる。このため、第１の記憶回路１と読み出
しビット線Ｒ１ＢＬとが、第１０のＮＭＯＳトランジス
タｎ１０、並びに第９及び第１０のＰＭＯＳトランジス
タｐ９及びｐ１０を介して電気的に接続され、第１の記
憶回路１からデータが読み出される。
からデータを読み出す場合の動作について説明する。第
１の記憶回路１に記憶されているデータを読み出す場
合、第１の読み出しワード線Ｒ１ＷＬ０を「Ｈ」レベル
にする。データ読み出し時に、複数の読み出しワード線
が同時に「Ｈ」レベルにされないので、このとき、第２
の読み出しワード線Ｗ０ＷＬ１は「Ｌ」レベルにされ
る。従って、このとき、第９のＮＭＯＳトランジスタｎ
１０が導通状態、第８のＮＭＯＳトランジスタｎ８が非
導通状態になる。このため、第１の記憶回路１と読み出
しビット線Ｒ１ＢＬとが、第１０のＮＭＯＳトランジス
タｎ１０、並びに第９及び第１０のＰＭＯＳトランジス
タｐ９及びｐ１０を介して電気的に接続され、第１の記
憶回路１からデータが読み出される。
【００８１】読み出しビット線Ｒ１ＢＬには、センスア
ンプ回路（図示せず）が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
１の記憶回路１からのデータの読み出しが完了する。
ンプ回路（図示せず）が接続されており、読み出された
データは示段の回路にドライブされる。以上により、第
１の記憶回路１からのデータの読み出しが完了する。
【００８２】同様にして、第２の記憶回路２に記憶され
ているデータを読み出す場合には、第２の読み出しワー
ド線Ｒ１ＷＬ１を「Ｈ」レベルにする。
ているデータを読み出す場合には、第２の読み出しワー
ド線Ｒ１ＷＬ１を「Ｈ」レベルにする。
【００８３】以上のように、この実施の形態２によれ
ば、図５及び図６に示すメモリセル回路を実現するメモ
リセルを、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タとを一組として構成されるベーシックセルを、行方向
に１個、列方向に１２個配置することにより構成できる
ので、縦／横比の小さいメモリセルを得ることができる
効果が得られる
ば、図５及び図６に示すメモリセル回路を実現するメモ
リセルを、ＮＭＯＳトランジスタとＰＭＯＳトランジス
タとを一組として構成されるベーシックセルを、行方向
に１個、列方向に１２個配置することにより構成できる
ので、縦／横比の小さいメモリセルを得ることができる
効果が得られる
【００８４】また、この実施の形態によれば、１つの記
憶手段に対して、６個のベーシックセルだけ必要とし、
従来（８個）より少ないため、メモリセルの面積を従来
より３／４程度小さくすることができ、メモリセルをア
レイ状に配置して構成されるメモリセルアレイの集積度
を従来より４／３倍程度増大させることができる効果が
得られる。
憶手段に対して、６個のベーシックセルだけ必要とし、
従来（８個）より少ないため、メモリセルの面積を従来
より３／４程度小さくすることができ、メモリセルをア
レイ状に配置して構成されるメモリセルアレイの集積度
を従来より４／３倍程度増大させることができる効果が
得られる。
【００８５】なお、上記の実施の形態１及び実施の形態
２において、「ゲート分離されたＰＭＯＳトランジス
タ」とは、ゲート電極が電源線に接続されたＰＭＯＳト
ランジスタであり、チャネルを形成していないものであ
る。
２において、「ゲート分離されたＰＭＯＳトランジス
タ」とは、ゲート電極が電源線に接続されたＰＭＯＳト
ランジスタであり、チャネルを形成していないものであ
る。
【００８６】
【発明の効果】以上のように、この発明によれば、所望
のメモリセル回路を実現する、縦／横比の小さいメモリ
セルを得ることができる効果がある。
のメモリセル回路を実現する、縦／横比の小さいメモリ
セルを得ることができる効果がある。
【００８７】また、この発明によれば、所望のメモリセ
ル回路を実現する、面積の小さいメモリセルを得ること
ができ、メモリセルをアレイ状に配置して構成されるメ
モリセルアレイの集積度を増大させることができる効果
が得られる。
ル回路を実現する、面積の小さいメモリセルを得ること
ができ、メモリセルをアレイ状に配置して構成されるメ
モリセルアレイの集積度を増大させることができる効果
が得られる。
【図１】 この発明の実施の形態１の説明に用いるメモ
リセル回路である。
リセル回路である。
【図２】 図１につづく、この発明の実施の形態１の説
明に用いるメモリセル回路である。
明に用いるメモリセル回路である。
【図３】 複合論理回路の構成図である。
【図４】 この発明の実施の形態１によるメモリセルレ
イアウトパターンである。
イアウトパターンである。
【図５】 この発明の実施の形態２の説明に用いるメモ
リセル回路である。
リセル回路である。
【図６】 図５につづく、この発明の実施の形態２の説
明に用いるメモリセル回路である。
明に用いるメモリセル回路である。
【図７】 この発明の実施の形態２によるメモリセルレ
イアウトパターンである。
イアウトパターンである。
【図８】 従来例１によるメモリセルレイアウトパター
ンである。
ンである。
【図９】 従来例２によるメモリセルレイアウトパター
ンである。
ンである。
１ 第１の記憶回路、２ 第２の記憶回路、４ 読み出
し回路、５ 電源線（第１の電位線）、６ 接地線（第
２の電位線）、７ 第１のインバータ、７ａ出力端、８
第２のインバータ、８ａ 出力端、９ 第３のインバ
ータ、９ａ出力端、１０ 第４のインバータ、１０ａ
出力端、１１ 複合論理回路、１１ａ 第１の入力端、
１１ｂ 第２の入力端、１１ｃ 第３の入力端、１１ｄ
第４の入力端、１１ｅ 出力端、１２ 読み出し回
路、１２ａ 第１の入力端、１２ｂ 第２の入力端、１
２ｃ 第３の入力端、１２ｄ 第４の入力端、Ｗ０ＢＬ
第１の書き込みビット線、Ｗ０ＢＬＣ 第２の書き込み
ビット線、Ｗ０ＷＬ０第１の書き込みワード線、Ｗ０Ｗ
Ｌ１ 第２の書き込みワード線、Ｒ１ＷＬ０第１の読み
出しワード線、Ｒ１ＷＬ１ 第２の読み出しワード線、
Ｒ１ＢＬ読み出しビット線、ｎ１ 第１のＮＭＯＳトラ
ンジスタ（第３の第２導電型トランジスタ）、ｎ２ 第
２のＮＭＯＳトランジスタ（第７の第２導電型トランジ
スタ）、ｎ３ 第３のＮＭＯＳトランジスタ（第８の第
２導電型トランジスタ）、ｎ４ 第４のＮＭＯＳトラン
ジスタ（第４の第２導電型トランジスタ）、ｎ５第５の
ＮＭＯＳトランジスタ（第２の第２導電型トランジス
タ）、ｎ６ 第６のＮＭＯＳトランジスタ（第６の第２
導電型トランジスタ）、ｎ７ 第７のＮＭＯＳトランジ
スタ（第１６の第２導電型トランジスタ、第１０の第２
導電型トランジスタ）、ｎ８ 第８のＮＭＯＳトランジ
スタ（第１５の第２導電型トランジスタ、第９の第２導
電型トランジスタ）、ｎ９ 第９のＮＭＯＳトランジス
タ（第１４の第２導電型トランジスタ、第１１の第２導
電型トランジスタ）、ｎ１０第１０のＮＭＯＳトランジ
スタ（第１３の第２導電型トランジスタ、第１２の第２
導電型トランジスタ）、ｎ１１ 第１１のＮＭＯＳトラ
ンジスタ（第９の第２導電型トランジスタ、第５の第２
導電型トランジスタ）、ｎ１２ 第１２のＮＭＯＳトラ
ンジスタ（第１０の第２導電型トランジスタ、第１の第
２導電型トランジスタ）、ｎ１３ 第１３のＮＭＯＳト
ランジスタ（第１２の第２導電型トランジスタ）、ｎ１
４ 第１４のＮＭＯＳトランジスタ（第１１の第２導電
型トランジスタ）、ｎ１５ 第１５のＮＭＯＳトランジ
スタ（第５の第２導電型トランジスタ）、ｎ１６ 第１
６のＮＭＯＳトランジスタ（第１の第２導電型トランジ
スタ）、ｐ２ 第２のＰＭＯＳトランジスタ（第３の第
１導電型トランジスタ）、ｐ３ 第３のＰＭＯＳトラン
ジスタ（第４の第１導電型トランジスタ）、ｐ６第６の
ＰＭＯＳトランジスタ（第２の第１導電型トランジス
タ）、ｐ７ 第７のＰＭＯＳトランジスタ（第５の第１
導電型トランジスタ）、ｐ８ 第８のＰＭＯＳトランジ
スタ（第８の第１導電型トランジスタ、第６の第１導電
型トランジスタ）、ｐ９ 第９のＰＭＯＳトランジスタ
（第７の第１導電型トランジスタ）、ｐ１０ 第１０の
ＰＭＯＳトランジスタ（第６の第１導電型トランジス
タ、第８の第１導電型トランジスタ）、ｐ１１ 第１１
のＰＭＯＳトランジスタ（第９の第１導電型トランジス
タ、第１の第１導電型トランジスタ）、ｐ１４ 第１４
のＰＭＯＳトランジスタ（第５の第１導電型トランジス
タ）、ｐ１５ 第１５のＰＭＯＳトランジスタ（第１の
第１導電型トランジスタ）、ＶＤＤ 電源線（第１の電
位線）、ＧＮＤ 接地線（第２の電位線）、Ｓｎ１〜Ｓ
ｎ１６，Ｓｐ２，Ｓｐ３，Ｓｐ６〜Ｓｐ１１，Ｓｐ１
４，Ｓｐ１５ ソース領域、Ｄｎ１〜Ｄｎ１６，Ｄｐ
２，Ｄｐ３，Ｄｐ６〜Ｄｐ１１，Ｄｐ１４，Ｄｐ１５
ドレイン領域。
し回路、５ 電源線（第１の電位線）、６ 接地線（第
２の電位線）、７ 第１のインバータ、７ａ出力端、８
第２のインバータ、８ａ 出力端、９ 第３のインバ
ータ、９ａ出力端、１０ 第４のインバータ、１０ａ
出力端、１１ 複合論理回路、１１ａ 第１の入力端、
１１ｂ 第２の入力端、１１ｃ 第３の入力端、１１ｄ
第４の入力端、１１ｅ 出力端、１２ 読み出し回
路、１２ａ 第１の入力端、１２ｂ 第２の入力端、１
２ｃ 第３の入力端、１２ｄ 第４の入力端、Ｗ０ＢＬ
第１の書き込みビット線、Ｗ０ＢＬＣ 第２の書き込み
ビット線、Ｗ０ＷＬ０第１の書き込みワード線、Ｗ０Ｗ
Ｌ１ 第２の書き込みワード線、Ｒ１ＷＬ０第１の読み
出しワード線、Ｒ１ＷＬ１ 第２の読み出しワード線、
Ｒ１ＢＬ読み出しビット線、ｎ１ 第１のＮＭＯＳトラ
ンジスタ（第３の第２導電型トランジスタ）、ｎ２ 第
２のＮＭＯＳトランジスタ（第７の第２導電型トランジ
スタ）、ｎ３ 第３のＮＭＯＳトランジスタ（第８の第
２導電型トランジスタ）、ｎ４ 第４のＮＭＯＳトラン
ジスタ（第４の第２導電型トランジスタ）、ｎ５第５の
ＮＭＯＳトランジスタ（第２の第２導電型トランジス
タ）、ｎ６ 第６のＮＭＯＳトランジスタ（第６の第２
導電型トランジスタ）、ｎ７ 第７のＮＭＯＳトランジ
スタ（第１６の第２導電型トランジスタ、第１０の第２
導電型トランジスタ）、ｎ８ 第８のＮＭＯＳトランジ
スタ（第１５の第２導電型トランジスタ、第９の第２導
電型トランジスタ）、ｎ９ 第９のＮＭＯＳトランジス
タ（第１４の第２導電型トランジスタ、第１１の第２導
電型トランジスタ）、ｎ１０第１０のＮＭＯＳトランジ
スタ（第１３の第２導電型トランジスタ、第１２の第２
導電型トランジスタ）、ｎ１１ 第１１のＮＭＯＳトラ
ンジスタ（第９の第２導電型トランジスタ、第５の第２
導電型トランジスタ）、ｎ１２ 第１２のＮＭＯＳトラ
ンジスタ（第１０の第２導電型トランジスタ、第１の第
２導電型トランジスタ）、ｎ１３ 第１３のＮＭＯＳト
ランジスタ（第１２の第２導電型トランジスタ）、ｎ１
４ 第１４のＮＭＯＳトランジスタ（第１１の第２導電
型トランジスタ）、ｎ１５ 第１５のＮＭＯＳトランジ
スタ（第５の第２導電型トランジスタ）、ｎ１６ 第１
６のＮＭＯＳトランジスタ（第１の第２導電型トランジ
スタ）、ｐ２ 第２のＰＭＯＳトランジスタ（第３の第
１導電型トランジスタ）、ｐ３ 第３のＰＭＯＳトラン
ジスタ（第４の第１導電型トランジスタ）、ｐ６第６の
ＰＭＯＳトランジスタ（第２の第１導電型トランジス
タ）、ｐ７ 第７のＰＭＯＳトランジスタ（第５の第１
導電型トランジスタ）、ｐ８ 第８のＰＭＯＳトランジ
スタ（第８の第１導電型トランジスタ、第６の第１導電
型トランジスタ）、ｐ９ 第９のＰＭＯＳトランジスタ
（第７の第１導電型トランジスタ）、ｐ１０ 第１０の
ＰＭＯＳトランジスタ（第６の第１導電型トランジス
タ、第８の第１導電型トランジスタ）、ｐ１１ 第１１
のＰＭＯＳトランジスタ（第９の第１導電型トランジス
タ、第１の第１導電型トランジスタ）、ｐ１４ 第１４
のＰＭＯＳトランジスタ（第５の第１導電型トランジス
タ）、ｐ１５ 第１５のＰＭＯＳトランジスタ（第１の
第１導電型トランジスタ）、ＶＤＤ 電源線（第１の電
位線）、ＧＮＤ 接地線（第２の電位線）、Ｓｎ１〜Ｓ
ｎ１６，Ｓｐ２，Ｓｐ３，Ｓｐ６〜Ｓｐ１１，Ｓｐ１
４，Ｓｐ１５ ソース領域、Ｄｎ１〜Ｄｎ１６，Ｄｐ
２，Ｄｐ３，Ｄｐ６〜Ｄｐ１１，Ｄｐ１４，Ｄｐ１５
ドレイン領域。
Claims (2)
- 【請求項１】 （Ａ）第１及び第２のインバータの逆並
列接続から構成され、前記第１のインバータの出力端か
ら記憶内容が出力される第１の記憶回路と、 （Ｂ）第３及び第４のインバータの逆並列接続から構成
され、前記第３のインバータの出力端から記憶内容が出
力される第２の記憶回路と、 （Ｃ）前記第１及び第２の記憶回路のいずれか一方に記
憶させる、互いに相補的な一対の信号がそれぞれ載る第
１及び第２の書き込みビット線と、 （Ｄ）前記第１のインバータの前記出力端に接続された
ドレインと、前記第２の書き込みビット線に接続された
ソースと、ゲートとを含む第１の第２導電型トランジス
タと、 （Ｅ）前記第２のインバータの出力端に接続されたドレ
インと、前記第１の書き込みビット線に接続されたソー
スと、ゲートとを含む第２の第２導電型トランジスタ
と、 （Ｆ）前記第３のインバータの前記出力端に接続された
ドレインと、前記第２の書き込みビット線に接続された
ソースと、ゲートとを含む第３の第２導電型トランジス
タと、 （Ｇ）前記第４のインバータの出力端に接続されたドレ
インと、前記第１の書き込みビット線に接続されたソー
スと、ゲートとを含む第４の第２導電型トランジスタ
と、 （Ｈ）前記第１及び第２の第２導電型トランジスタの前
記ゲートを共通して接続し、前記第１の記憶回路に対す
る前記第１及び第２の書き込みビット線からの書き込み
の可否を制御する第１の書き込みワード線と、 （Ｉ）前記第３及び第４の第２導電型トランジスタの前
記ゲートを共通して接続し、前記第２の記憶回路に対す
る前記第１及び第２の書き込みビット線からの書き込み
の可否を制御する第２の書き込みワード線と、 （Ｊ）常にいずれか一方が非活性な信号が与えられる第
１及び第２の読み出しワード線と、 （Ｋ）読み出しビット線と、 （Ｌ）前記第１及び第２の読み出しワード線に与えられ
た信号の活性／非活性に基づいて、前記第１及び第２の
記憶回路の記憶内容を前記読み出しビット線に与える読
み出し回路と、 （Ｍ）第１の電位を与える第１の電位線と、 （Ｎ）前記第１の電位と異なる第２の電位を与える第２
の電位線とを備え、 前記第１のインバータは （Ａ−１）前記第２のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第１のインバータの前記出力端に接続されたド
レインとを含む第１の第１導電型トランジスタと、 （Ａ−２）前記第２のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第１のインバータの前記出力端に接続されたド
レインとを含む第５の第２導電型トランジスタとを有
し、 前記第２のインバータは （Ａ−３）前記第１のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第２のインバータの前記出力端に接続されたド
レインとを含む第２の第１導電型トランジスタと、 （Ａ−４）前記第１のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第２のインバータの前記出力端に接続されたド
レインとを含む第６の第２導電型トランジスタとを有
し、 前記第３のインバータは （Ｂ−１）前記第４のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第３のインバータの前記出力端に接続されたド
レインとを含む第３の第１導電型トランジスタと、 （Ｂ−２）前記第４のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第３のインバータの前記出力端に接続されたド
レインとを含む第７の第２導電型トランジスタとを有
し、 前記第４のインバータは （Ｂ−３）前記第３のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第４のインバータの前記出力端に接続されたド
レインとを含む第４の第１導電型トランジスタと、 （Ｂ−４）前記第３のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第４のインバータの前記出力端に接続されたド
レインとを含む第８の第２導電型トランジスタとを有
し、 前記読み出し回路は （Ｌ−１）（Ｌ−１−１）前記第２の記憶回路に接続さ
れた第１の入力端と、 （Ｌ−１−２）前記第２の読み出しワード線に接続され
た第２の入力端と、 （Ｌ−１−３）前記第１の記憶回路に接続された第３の
入力端と、 （Ｌ−１−４）前記第１の読み出しワード線に接続され
た第４の入力端と、 （Ｌ−１−５）出力端とを有する複合論理回路と、 （Ｌ−２）前記第１の電位線に接続されたソースと、前
記複合論理回路の前記出力端に接続されたゲートと、前
記読み出しビット線に接続されたドレインとを含む第５
の第１導電型トランジスタと、 （Ｌ−３）前記第２の電位線に接続されたソースと、前
記複合論理回路の前記出力端に接続されたゲートと、ド
レインとを含む第９の第２導電型トランジスタと、 （Ｌ−４）前記第９の第２導電型トランジスタの前記ド
レインに接続されたソースと、前記第１の読み出しワー
ド線に接続されたゲートと、前記読み出しビット線に接
続されたドレインとを含む第１０の第２導電型トランジ
スタと、 （Ｌ−５）前記第２の電位線に接続されたソースと、前
記複合論理回路の前記出力端に接続されたゲートと、ド
レインとを含む第１１の第２導電型トランジスタと、 （Ｌ−６）前記第１１の第２導電型トランジスタの前記
ドレインに接続されたソースと、前記第２の読み出しワ
ード線に接続されたゲートと、前記読み出しビット線に
接続されたドレインとを含む第１２の第２導電型トラン
ジスタとを有し、 前記複合論理回路は （Ｌ−１−６）前記複合論理回路の前記出力端に接続さ
れたドレインと、前記複合論理回路の前記第４の入力端
に接続されたゲートと、ソースとを含む第６の第１導電
型トランジスタと、 （Ｌ−１−７）前記複合論理回路の前記出力端に接続さ
れたドレインと、前記複合論理回路の前記第３の入力端
に接続されたゲートと、前記第６の第１導電型トランジ
スタの前記ソースに接続されたソースとを含む第７の第
１導電型トランジスタと、 （Ｌ−１−８）前記第６の第１導電型トランジスタの前
記ソースに接続されたドレインと、前記複合論理回路の
前記第１の入力端に接続されたゲートと、前記第１の電
位線に接続されたソースとを含む第８の第１導電型トラ
ンジスタと、 （Ｌ−１−９）前記第７の第１導電型トランジスタの前
記ソースに接続されたドレインと、前記複合論理回路の
前記第２の入力端に接続されたゲートと、前記第１の電
位線に接続されたソースとを含む第９の第１導電型トラ
ンジスタと、 （Ｌ−１−１０）前記第２の電位線に接続されたソース
と、前記複合論理回路の前記第４の入力端に接続された
ゲートと、ドレインとを含む第１３の第２導電型トラン
ジスタと、 （Ｌ−１−１１）前記第１３の第２導電型トランジスタ
の前記ドレインに接続されたドレインと、前記複合論理
回路の前記第３の入力端に接続されたゲートと、前記複
合論理回路の前記出力端に接続されたソースとを含む第
１４の第２導電型トランジスタと、 （Ｌ−１−１２）ソースと、前記複合論理回路の前記第
１の入力端に接続されたゲートと、前記複合論理回路の
前記出力端に接続されたドレインとを含む第１５の第２
導電型トランジスタと、 （Ｌ−１−１３）前記第１５の第２導電型トランジスタ
の前記ソースに接続されたドレインと、前記複合論理回
路の前記第２の入力端に接続されたゲートと、前記第２
の電位線に接続されたソースとを含む第１６の第２導電
型トランジスタとをさらに有するメモリセル回路を実現
するためのメモリセルのレイアウトパターンにおいて、 第１行目に、第２導電型トランジスタが配列された第１
行のトランジスタアレイが配置され、 第２行目に、第１導電型トランジスタが配列された第２
行のトランジスタアレイが配置され、 前記第１及び第２行のトランジスタアレイは列毎にも揃
えて配置され、 前記第１行のトランジスタアレイにおいて、 第１列目に前記第３の第２導電型トランジスタが、第２
列目に前記第７の第２導電型トランジスタが、第３列目
に前記第８の第２導電型トランジスタが、第４列目に前
記第４の第２導電型トランジスタが、第５列目に前記第
２の第２導電型トランジスタが、第６列目に前記第６の
第２導電型トランジスタが、第７列目に前記第１６の第
２導電型トランジスタが、第８列目に前記第１５の第２
導電型トランジスタが、第９列目に前記第１４の第２導
電型トランジスタが、第１０列目に前記第１３の第２導
電型トランジスタが、第１１列目に前記第９の第２導電
型トランジスタが、第１２列目に前記第１０の第２導電
型トランジスタが、第１３列目に前記第１２の第２導電
型トランジスタが、第１４列目に前記第１１の第２導電
型トランジスタが、第１５列目に前記第５の第２導電型
トランジスタが、第１６列目に前記第１の第２導電型ト
ランジスタが、それぞれ配置され、 さらに、前記第３の第２導電型トランジスタのドレイン
領域と前記第７の第２導電型トランジスタのドレイン領
域とが、前記第７の第２導電型トランジスタのソース領
域と前記第８の第２導電型トランジスタのソース領域と
が、前記第８の第２導電型トランジスタのドレイン領域
と前記第４の第２導電型トランジスタのドレイン領域と
が、前記第４の第２導電型トランジスタのソース領域と
前記第２の第２導電型トランジスタのソース領域とが、
前記第２の第２導電型トランジスタのドレイン領域と前
記第６の第２導電型トランジスタのドレイン領域とが、
前記第６の第２導電型トランジスタのソース領域と前記
第１６の第２導電型トランジスタのソース領域とが、前
記第１６の第２導電型トランジスタのドレイン領域と前
記第１５の第２導電型トランジスタのソース領域とが、
前記第１５の第２導電型トランジスタのドレイン領域と
前記第１４の第２導電型トランジスタのソース領域と
が、前記第１４の第２導電型トランジスタのドレイン領
域と前記第１３の第２導電型トランジスタのドレイン領
域とが、前記第１３の第２導電型トランジスタのソース
領域と前記第９の第２導電型トランジスタのソース領域
とが、前記第９の第２導電型トランジスタのドレイン領
域と前記第１０の第２導電型トランジスタのソース領域
とが、前記第１０の第２導電型トランジスタのドレイン
領域と前記第１２の第２導電型トランジスタのドレイン
領域とが、前記第１２の第２導電型トランジスタのソー
ス領域と前記第１１の第２導電型トランジスタのドレイ
ン領域とが、前記第１１の第２導電型トランジスタのソ
ース領域と前記第５の第２導電型トランジスタのソース
領域とが、前記第５の第２導電型トランジスタのドレイ
ン領域と前記第１の第２導電型トランジスタのドレイン
領域とが、それぞれ同一の領域に配置され、 前記第２行のトランジスタアレイにおいて、 第２列目に前記第３の第１導電型トランジスタが、第３
列目に前記第４の第１導電型トランジスタが、第６列目
に前記第２の第１導電型トランジスタが、第８列目に前
記第８の第１導電型トランジスタが、第９列目に前記第
７の第１導電型トランジスタが、第１０列目に前記第６
の第１導電型トランジスタが、第１１列目に前記第９の
第１導電型トランジスタが、第１４列目に前記第５の第
１導電型トランジスタが、第１５列目に前記第１の第１
導電型トランジスタが、それぞれ配置され、 さらに、前記第３の第１導電型トランジスタのソース領
域と前記第４の第１導電型トランジスタのソース領域と
が、前記第８の第１導電型トランジスタのドレイン領域
と前記第７の第１導電型トランジスタのソース領域と
が、前記第７の第１導電型トランジスタのドレイン領域
と前記第６の第１導電型トランジスタのドレイン領域と
が、前記第６の第１導電型トランジスタのドレイン領域
と前記第９の第１導電型トランジスタのドレイン領域と
が、前記第５の第１導電型トランジスタのソース領域と
前記第１の第１導電型トランジスタのソース領域とが、
それぞれ同一の領域に配置され、 前記第１及び第２の書込みビット線は第１層配線によっ
て、前記第１及び第２の書き込みワード線は前記第１層
配線の上方に敷設された第２層配線によって、前記読み
出しワード線は前記第２層配線によって、前記読み出し
ビット線は前記第１層配線によって、前記第１及び第２
の電位線は前記第１層配線によって、それぞれ実現され
ていることを特徴とするメモリセルのレイアウトパター
ン。 - 【請求項２】 （Ａ）第１及び第２のインバータの逆並
列接続から構成され、前記第１のインバータの出力端か
ら記憶内容が出力される第１の記憶回路と、 （Ｂ）第３及び第４のインバータの逆並列接続から構成
され、前記第３のインバータの出力端から記憶内容が出
力される第２の記憶回路と、 （Ｃ）前記第１及び第２の記憶回路のいずれか一方に記
憶させる、互いに相補的な一対の信号がそれぞれ載る第
１及び第２の書き込みビット線と、 （Ｄ）前記第１のインバータの前記出力端に接続された
ドレインと、前記第２の書き込みビット線に接続された
ソースと、ゲートとを含む第１の第２導電型トランジス
タと、 （Ｅ）前記第２のインバータの出力端に接続されたドレ
インと、前記第１の書き込みビット線に接続されたソー
スと、ゲートとを含む第２の第２導電型トランジスタ
と、 （Ｆ）前記第３のインバータの前記出力端に接続された
ドレインと、前記第２の書き込みビット線に接続された
ソースと、ゲートとを含む第３の第２導電型トランジス
タと、 （Ｇ）前記第４のインバータの出力端に接続されたドレ
インと、前記第１の書き込みビット線に接続されたソー
スと、ゲートとを含む第４の第２導電型トランジスタ
と、 （Ｈ）前記第１及び第２の第２導電型トランジスタの前
記ゲートを共通して接続し、前記第１の記憶回路に対す
る前記第１及び第２の書き込みビット線からの書き込み
の可否を制御する第１の書き込みワード線と、 （Ｉ）前記第３及び第４の第２導電型トランジスタの前
記ゲートを共通して接続し、前記第２の記憶回路に対す
る前記第１及び第２の書き込みビット線からの書き込み
の可否を制御する第２の書き込みワード線と、 （Ｊ）常にいずれか一方が非活性な信号が与えられる第
１及び第２の読み出しワード線と、 （Ｋ）読み出しビット線と、 （Ｌ）前記第１及び第２の読み出しワード線に与えられ
た信号の活性／非活性に基づいて、前記第１及び第２の
記憶回路の記憶内容を前記読み出しビット線に与える読
み出し回路と、 （Ｍ）第１の電位を与える第１の電位線と、 （Ｎ）前記第１の電位と異なる第２の電位を与える第２
の電位線とを備え、 前記第１のインバータは （Ａ−１）前記第２のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第１のインバータの前記出力端に接続されたド
レインとを含む第１の第１導電型トランジスタと、 （Ａ−２）前記第２のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第１のインバータの前記出力端に接続されたド
レインとを含む第５の第２導電型トランジスタとを有
し、 前記第２のインバータは （Ａ−３）前記第１のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第２のインバータの前記出力端に接続されたド
レインとを含む第２の第１導電型トランジスタと、 （Ａ−４）前記第１のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第２のインバータの前記出力端に接続されたド
レインとを含む第６の第２導電型トランジスタとを有
し、 前記第３のインバータは （Ｂ−１）前記第４のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第３のインバータの前記出力端に接続されたド
レインとを含む第３の第１導電型トランジスタと、 （Ｂ−２）前記第４のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第３のインバータの前記出力端に接続されたド
レインとを含む第７の第２導電型トランジスタとを有
し、 前記第４のインバータは （Ｂ−３）前記第３のインバータの前記出力端に接続さ
れたゲートと、前記第１の電位線に接続されたソース
と、前記第４のインバータの前記出力端に接続されたド
レインとを含む第４の第１導電型トランジスタと、 （Ｂ−４）前記第３のインバータの前記出力端に接続さ
れたゲートと、前記第２の電位線に接続されたソース
と、前記第４のインバータの前記出力端に接続されたド
レインとを含む第８の第２導電型トランジスタとを有
し、 前記読み出し回路は （Ｌ−１）前記第２の記憶回路に接続された第１の入力
端と、 （Ｌ−２）前記第２の読み出しワード線に接続された第
２の入力端と、 （Ｌ−３）前記第１の記憶回路に接続された第３の入力
端と、 （Ｌ−４）前記第１の読み出しワード線に接続された第
４の入力端と、 （Ｌ−５）前記読み出しビット線に接続されたドレイン
と、前記読み出し回路の前記第２の入力端に接続された
ゲートと、ソースとを含む第９の第２導電型トランジス
タと、 （Ｌ−６）前記第９の第２導電型トランジスタのソース
に接続されたドレインと、前記読み出し回路の前記第１
の入力端に接続されたゲートと、前記第２の電位線に接
続されたソースとを含む第１０の第２導電型トランジス
タと、 （Ｌ−７）前記第９の第２導電型トランジスタのソース
に接続されたドレインと、前記読み出し回路の前記第１
の入力端に接続されたゲートと、前記第１の電位線に接
続されたソースとを含む第５の第１導電型トランジスタ
と、 （Ｌ−８）前記第９の第２導電型トランジスタのソース
に接続されたドレインと、前記読み出し回路の前記第１
の入力端に接続されたゲートと、前記第１の電位線に接
続されたソースとを含む第６の第１導電型トランジスタ
と、 （Ｌ−９）前記読み出しビット線に接続されたドレイン
と、前記読み出し回路の前記第４の入力端に接続された
ゲートと、ソースとを含む第１１の第２導電型トランジ
スタと、 （Ｌ−１０）前記第１１の第２導電型トランジスタのソ
ースに接続されたドレインと、前記読み出し回路の前記
第３の入力端に接続されたゲートと、前記第２の電位線
に接続されたソースとを含む第１２の第２導電型トラン
ジスタと、 （Ｌ−１１）前記第１１の第２導電型トランジスタのソ
ースに接続されたドレインと、前記読み出し回路の前記
第３の入力端に接続されたゲートと、前記第１の電位線
に接続されたソースとを含む第７の第１導電型トランジ
スタと、 （Ｌ−１２）前記第１１の第２導電型トランジスタのソ
ースに接続されたドレインと、前記読み出し回路の前記
第３の入力端に接続されたゲートと、前記第１の電位線
に接続されたソースとを含む第８の第２導電型トランジ
スタとを有するメモリセル回路を実現するためのメモリ
セルのレイアウトパターンにおいて、 第１行目に、第２導電型トランジスタが配列された第１
行のトランジスタアレイが配置され、 第２行目に、第１導電型トランジスタが配列された第２
行のトランジスタアレイが配置され、 前記第１及び第２行のトランジスタアレイは列毎にも揃
えて配置され、 前記第１行のトランジスタアレイにおいて、 第１列目に前記第３の第２導電型トランジスタが、第２
列目に前記第７の第２導電型トランジスタが、第３列目
に前記第８の第２導電型トランジスタが、第４列目に前
記第４の第２導電型トランジスタが、第５列目に前記第
２の第２導電型トランジスタが、第６列目に前記第６の
第２導電型トランジスタが、第７列目に前記第１０の第
２導電型トランジスタが、第８列目に前記第９の第２導
電型トランジスタが、第９列目に前記第１１の第２導電
型トランジスタが、第１０列目に前記第１２の第２導電
型トランジスタが、第１１列目に前記第５の第２導電型
トランジスタが、第１２列目に前記第１の第２導電型ト
ランジスタが、それぞれ配置され、 さらに、前記第３の第２導電型トランジスタのドレイン
領域と前記第７の第２導電型トランジスタのドレイン領
域とが、前記第７の第２導電型トランジスタのソース領
域と前記第８の第２導電型トランジスタのソース領域と
が、前記第８の第２導電型トランジスタのドレイン領域
と前記第４の第２導電型トランジスタのドレイン領域と
が、前記第４の第２導電型トランジスタのソース領域と
前記第２の第２導電型トランジスタのソース領域とが、
前記第２の第２導電型トランジスタのドレイン領域と前
記第６の第２導電型トランジスタのドレイン領域とが、
前記第６の第２導電型トランジスタのソース領域と前記
第１０の第２導電型トランジスタのソース領域とが、前
記第１０の第２導電型トランジスタのドレイン領域と前
記第９の第２導電型トランジスタのソース領域とが、前
記第９の第２導電型トランジスタのドレイン領域と前記
第１１の第２導電型トランジスタのドレイン領域とが、
前記第１１の第２導電型トランジスタのソース領域と前
記第１２の第２導電型トランジスタのドレイン領域と
が、前記第１２の第２導電型トランジスタのソース領域
と前記第５の第２導電型トランジスタのソース領域と
が、前記第５の第２導電型トランジスタのドレイン領域
と前記第１の第２導電型トランジスタのドレイン領域と
が、それぞれ同一の領域に配置され、 前記第２行のトランジスタアレイにおいて、 第２列目に前記第３の第１導電型トランジスタが、第３
列目に前記第４の第１導電型トランジスタが、第６列目
に前記第２の第１導電型トランジスタが、第７列目に前
記第５の第１導電型トランジスタが、第８列目に前記第
６の第１導電型トランジスタが、第９列目に前記第７の
第１導電型トランジスタが、第１０列目に前記第８の第
１導電型トランジスタが、第１１列目に前記第１の第１
導電型トランジスタが、それぞれ配置され、 さらに、前記第３の第１導電型トランジスタのソース領
域と前記第４の第１導電型トランジスタのソース領域と
が、前記第２の第１導電型トランジスタのソース領域と
前記第５の第１導電型トランジスタのソース領域とが、
前記第５の第１導電型トランジスタのドレイン領域と前
記第６の第１導電型トランジスタのドレイン領域とが、
前記第６の第１導電型トランジスタのソース領域と前記
第７の第１導電型トランジスタのソース領域とが、前記
第７の第１導電型トランジスタのドレイン領域と前記第
８の第１導電型トランジスタのドレイン領域とが、前記
第８の第１導電型トランジスタのソース領域と前記第１
の第１導電型トランジスタのソース領域とが、それぞれ
同一の領域に配置され、 前記第１及び第２の書込みビット線は前記第１層配線に
よって、前記第１及び第２の書き込みワード線は前記第
１層配線の上方に敷設された第２層配線によって、前記
読み出しワード線は前記第２層配線によって、前記読み
出しビット線は前記第１層配線によって、前記第１及び
第２の電位線は前記第１層配線によって、それぞれ実現
されていることを特徴とするメモリセルのレイアウトパ
ターン。
Priority Applications (5)
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|---|---|---|---|
| JP9208169A JPH1154632A (ja) | 1997-08-01 | 1997-08-01 | メモリセルのレイアウトパターン |
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ID=16551808
Family Applications (1)
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Country Status (5)
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- 1998-02-13 CN CN98103832A patent/CN1207582A/zh active Pending
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