JP2855049B2

JP2855049B2 - レイアウトパターン生成方法

Info

Publication number: JP2855049B2
Application number: JP5113231A
Authority: JP
Inventors: 健史浅井; 昇田代
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1993-05-14
Filing date: 1993-05-14
Publication date: 1999-02-10
Anticipated expiration: 2014-02-10
Also published as: JPH06326247A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳを利用した集
積回路のレイアウトパターン生成方法、特に複数の論理
ゲートを含むものに関する。

【０００２】

【従来の技術】従来より、ＩＣ、ＬＳＩ等の集積回路に
おいて、多数のＣＭＯＳを利用した論理回路が利用され
ている。このような集積回路は、多数のＣＭＯＳの具体
的配列（レイアウトパターン）を決定しなければなら
ず、通常コンピュータを利用してこれを決定している。
なお、集積回路を製作する場合は、まずレイアウトパタ
ーンに応じてマスクを作成し、このマスクを利用して集
積回路を製作する。従って、集積回路のレイアウトパタ
ーンによりマスクパターンが決定される。

【０００３】そして、マスクパターンを記述言語でレイ
アウトする場合、規則性のある部分をＬＯＯＰ等の手法
によってプログラム化している。このようなプログラム
をコンピュータにより実行することによって、最適のレ
イアウトを迅速に得ることができる。

【０００４】

【発明が解決しようとする課題】しかし、このように、
配置配線を規則的に行った場合に、規則を守ることに起
因してレイアウトに無駄な部分が生じる場合がある。例
えば、図１０に示すような２入力、３入力、４入力の３
つのオアゲートの出力のナンドをとる論理回路は、図１
１の回路で達成される。この回路を従来の方式でレイア
ウトすると、図１２のような配置になる。Ｐアクティブ
領域とＮアクティブ領域の２種類のアクティブ領域が設
けられ、この上にゲート電極を配置することによって、
図中丸印で示すように、それぞれ９つのＰチャネルトラ
ンジスタ（ＰｃｈＭＯＳＦＥＴ）およびＮチャネルト
ランジスタ（ＮｃｈＭＯＳＦＥＴ）が構成されてい
る。すなわち、図中上側のＰアクティブ領域には、ゲー
ト電極Ａ1 、Ａ2 により、２つのＰチャネルトランジス
タの直列接続、ゲート電極Ｂ1 〜Ｂ3 により３つのＰチ
ャネルトランジスタの直列接続、ゲート電極Ｃ1 〜Ｃ4
により４つのＰチャネルトランジスタの直列接続が形成
され、これらは一端がＶDD側電極１０に接続され、他端
が中間の出力側電極１２に接続されている。そこで、Ｐ
アクティブ領域には、２つのトランジスタ、３つの１ト
ランジスタ、４つのトランジスタの直列接続が電源ＶDD
と出力ＯＵＴの間に３つ並列接続されている。

【０００５】次に、Ｎアクティブ領域には、ゲート電極
Ａ1 、Ａ2 により構成される２つのＮチャネルトランジ
スタがＧＮＤ側電極１４に並列接続され、この２つトラ
ンジスタの他端はゲート電極Ｂ1 、Ｂ2 ，Ｂ3 により構
成される３つのＮチャネルトランジスタに接続され、こ
の３つトランジスタの他端はゲート電極Ｃ1 〜Ｃ4 によ
り構成される４つのＮチャネルトランジスタに接続さ
れ、この４つのＮチャネルトランジスタの他端が出力側
電極１２に接続されている。従って、Ｎアクティブ領域
には２つのＮチャネルトランジスタの並列接続、３つの
Ｎチャネルトランジスタの並列接続、４つのＮチャネル
トランジスタの並列接続がＧＮＤと出力ＯＵＴの間に直
列接続されている。

【０００６】このような回路では、ゲート電極Ａ2 とＢ
1 の間にソース電極およびドレイン電極が配置されてい
る。配置を工夫すれば、これらの電極は、省略できる可
能性もあり、ここにおいて無駄を生じるという問題点が
あった。

【０００７】本発明は、上記問題点を解決することを課
題としてなされたものであり、複数の論理ゲートを構成
するトランジスタの最適な配置を達成できるレイアウト
パターン生成方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、複数の論理ゲ
ートをＣＭＯＳを利用して構成する集積回路のレイアウ
トパターンを生成するレイアウトパターン生成方法であ
って、前回配置した隣接する論理ゲートの入力数が偶数
か奇数かを判定する前回偶奇判定工程と、前回の配置が
前前回配置の論理ゲートとソース・ドレインを共有した
か否かを判定する共有判定工程と、前回偶奇判定工程
と、共有判定工程の判定結果に基づいて、今回の論理ゲ
ートにおけるソースドレインの配置を決定する工程と、
を有することを特徴とする。

【０００９】

【作用】このように、前回の論理ゲートの入力数および
前回の配置において前前回配置の論理ゲートとソースド
レインを共有したかの情報に応じて、今回の配置を決定
する。例えば、入力数が奇数の場合は、必ず左側がソー
ス、右側がドレインにする。また、入力数が偶数の場合
は、なるべく両側ドレインを利用するが、共有ができる
場合には両側ソースまたは両側ドレインを随時使い分け
る。このようにすることにより、前回配置した論理ゲー
トが偶数であって、かつ共有していた場合のみが、右側
にソースが位置している。そこで、この場合にのみソー
スドレインの共有を行わない。これによって、効率的な
トランジスタのレイアウト生成を達成できる。なお、右
側にソースを配置することを前提としても全く同様に配
置することができる。

【００１０】

【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。

【００１１】全体動作図１は、全体動作を示すフローチャートであり、初期設
定として３つのパラメータ（ｆｌａｇ，ｎ，ｎｕｍ）に
ついて、初期値をセットする（Ｓ１）。すなわち、ｆｌ
ａｇ＝０，ｎ＝１，ｎｕｍ＝０とする。ここで、ｆｌａ
ｇはソース、ドレイン電極を２つのトランジスタにより
共有したか否かを表し、ｎはオアゲートの番号を示し、
ｎｕｍはオアゲートの総数を表す。なお、ｎは回路にお
いて、下から順にインクリメントする。つぎに、パラメ
ータｎｕｍを入力する（Ｓ２）。図１０の回路を構成す
る場合であれば、ｎｕｍ＝３である。

【００１２】そして、Ｎチャネルトランジスタ、これに
必要なコンタクトの配置を決定する（Ｓ３）。この際に
ソースおよびドレイン電極を隣接するものとなるべく供
給できるように配置するが、これについては後述する。
次に、Ｐチャネルトランジスタについても同様の手法で
配置する（Ｓ４）。

【００１３】このようにトランジスタの配置が終了した
場合には、Ｐチャネルトランジスタの一端を電源に接続
する配線およびＮチャネルトランジスタの一端をＧＮＤ
に接続する配線を行う（Ｓ５）。最後に、トランジスタ
の他端を出力部に直接および間接的に接続する出力部配
線を行い、処理を終了する（Ｓ６）。

【００１４】Ｎチャネルトランジスタの配置次に、Ｎチャネルトランジスタの配置工程（Ｓ３）につ
いて、図２に基づいてについて説明する。

【００１５】ここで、Ｎチャネルトランジスタを配置す
る場合のパターンは、図３に示すように４種類ある。す
なわち、入力数が奇数の場合には、左端にソースを配置
し右端にドレインを配置するＳ−Ｄタイプ（パターン
１）と、左端にドレインを配置し右端にソースを配置す
るＤ−Ｓタイプ（パターン２）の２種類がある。また、
入力数が偶数の場合には、両端にドレインを配置するＤ
−Ｄタイプ（パターン１）と、両端にソースを配置する
Ｓ−Ｓタイプ（パターン２）の２種類がある。なお、図
３においては、例として、奇数は１、３入力、偶数は
２、４入力を示している。ここで、パターン１は右側に
ドレインが位置し、パターン２は右側にソースが位置す
る。そして、本実施例では、右側にドレインが位置する
パターン１を基本配置とし、電極が共有できる場合にパ
ターン２を採用する。

【００１６】このような前提で、まずｎ＞ｎｕｍかを判
定する（Ｓ１１）。ｎは１から始まるパラメータであ
り、ｎ＞ｎｕｍであれば、すべてのオアゲートの配置が
終了しているため、処理を終了する。ｎ≦ｎｕｍであれ
ば、処理すべきオアゲートが残っている。このため、ｎ
＝１か否かを判定し（Ｓ１２）、ｎ＝１であれば、ｎ＝
１の場合の配置を行い（Ｓ１３）、Ｓ１１に戻る。Ｓ１
２において、ｎ＝１でなかった場合には、ｎ＝２か否か
を判定し（Ｓ１４）、ｎ＝２であれば、ｎ＝２の場合の
配置を行い（Ｓ１５）、Ｓ１１に戻る。

【００１７】Ｓ１４において、ｎ＝２でなかった場合に
は、ｎ＝３以上である。この場合には、前回（ｎ−１）
の配置におけるオアゲートの入力が奇数か否かを判定し
（Ｓ１６）、ｎ−１のオアゲートの入力が奇数であれ
ば、その場合の配置を行い（Ｓ１７）、Ｓ１１に戻る。

【００１８】Ｓ１６において、ｎ−１が奇数でなかった
場合には、ｆｌａｇ＝１か否かを判定する（Ｓ１８）。
これによって、前回ｎ−１の配置において、ソースおよ
びドレイン電極が供給されたか否かを判定する。ｆｌａ
ｇ＝１であれば、ｆｌａｇ＝１の場合の処理を行い（Ｓ
１９）、またｆｌａｇ＝１でなければ、ｆｌａｇ≠１の
場合の処理を行い（Ｓ２０）、Ｓ１１に戻る。

【００１９】ｎ＝１の場合の配置（Ｓ１３）ｎ＝１の場合を図４に示す。パラメータｎは、初期設定
として、その値が１である。そこで、このｎ＝１の場合
は、最初のトランジスタの配置である。このため、任意
の配置が行え、本実施例では、パターン１を採用する。
このため、まず入力数が奇数か否かを判定し（Ｓ３
１）、奇数であれば奇数パターン１（Ｓ−Ｄタイプ）を
採用し（Ｓ３２）、偶数であれば偶数パターン１（Ｄ−
Ｄタイプ）を採用する（Ｓ３３）。そして、次のオアゲ
ートについてのトランジスタの配置に移るため、ｎ＝ｎ
＋１とする（Ｓ３４）。図１０に示す例では、ｎ＝１に
おいて、２入力のオアゲートが形成される。このため、
図９に示す左下の２つのトランジスタＴｒ１、Ｔｒ２が
左からドレイン、ソース、ソース、ドレインの順番で配
置される。

【００２０】ｎ＝２の場合の配置（Ｓ１５）ｎ＝２の場合を図５に示す。ｎ＝２の場合には、ｎ＝１
の配置において、その右端にドレインが配置されてい
る。このため、左端にソースが存在するパターンを選択
すれば、電極を共有することができる。すなわち、ｎ＝
１の右端のトランジスタのドレイン領域と同一電位のソ
ース領域を持つトランジスタを隣接して配置すること
で、電極を共有することができる。このため、まず入力
数が奇数か否かを判定し（Ｓ４１）、奇数であれば奇数
パターン１（Ｓ−Ｄタイプ）を採用し（Ｓ４２）、偶数
であれば偶数パターン２（Ｓ−Ｓタイプ）を採用する
（Ｓ４３）。これによって、電極を共有することができ
る。そこで、共有を示すｆｌａｇ＝１とし（Ｓ４４）、
次のオアゲートについてのトランジスタの配置に移るた
め、ｎ＝ｎ＋１とする（Ｓ４５）。例えば、図１０に示
す例では、ｎ＝２において、３入力のオアゲートが形成
される。このため、図９に示すＴｒ３、Ｔｒ４、Ｔｒ５
の３つのトランジスタが形成される。ここで、図１１に
示すように、ｎ＝２のトランジスタは、ｎ＝１のトラン
ジスタの電源側に配置される。従って、ｎ＝１のトラン
ジスタのドレインにｎ＝２のトランジスタのソースが接
続される。図９の本実施形態では、ｎ＝１の右端のトラ
ンジスタＴｒ２のドレインにｎ＝２のトランジスタＴｒ
３のソースが隣接配置され、これらに接続される電極が
共有される。

【００２１】ｎ−１が奇数の場合の配置（Ｓ１７）前回（ｎ−１）の配置が奇数の場合を図６に示す。前回
（ｎ−１）の配置が奇数であった場合には、ｎ−１の配
置において、その右端にドレインが配置されている。こ
のため、まず今回の入力数が奇数か否かを判定し（Ｓ５
１）、奇数であれば奇数パターン１（Ｓ−Ｄタイプ）を
採用し（Ｓ５２）、偶数であれば偶数パターン２（Ｓ−
Ｓタイプ）を採用する（Ｓ５３）。これによって、電極
を共有することができる。そこで、共有を示すｆｌａｇ
＝１とし（Ｓ５４）、次のオアゲートについてのトラン
ジスタの配置に移るため、ｎ＝ｎ＋１とする（Ｓ５
５）。例えば、図１０に示す例では、ｎ＝２の配置が奇
数であり、右端にドレインが配置されている。そして、
ｎ＝３の配置が４入力であるため、偶数である。そこ
で、偶数パターン２（Ｓ−Ｓタイプ）が採用され、４つ
のトランジスタＴｒ６〜Ｔｒ９が配置される。そして、
ｎ＝３のトランジスタＴｒ６〜Ｔｒ９のソースとｎ＝２
トランジスタＴｒ３〜Ｔｒ５のドレインが同電位の領域
であり、Ｔｒ５のドレインとＴｒ６のソースが隣接配置
され、電極が共有される。

【００２２】ｆｌａｇ＝１の場合の配置（Ｓ１９）前回の配置が偶数であり、かつｆｌａｇ＝１であった場
合を図７に示す。この場合には、ｎ−１の右端にソース
が位置しており、電極を共有して配置することができな
い。このため、まず入力数が奇数か否かを判定し（Ｓ６
１）、奇数であれば奇数パターン１（Ｓ−Ｄタイプ）を
採用し（Ｓ６２）する。この時、ｎ−１のオアゲートと
は、アクティブ領域を分離する。また、偶数であれば偶
数パターン１（Ｄ−Ｄタイプ）を採用する（Ｓ６３）。
この場合も、ｎ−１のオアゲートとは、アクティブ領域
を分離する。このように、この処理では、電極を共有し
ない。そこで、共有を示すｆｌａｇ＝０とし（Ｓ６
４）、次のオアゲートについてのトランジスタの配置に
移るため、ｎ＝ｎ＋１とする（Ｓ６５）。

【００２３】ｆｌａｇ≠１の場合の配置（Ｓ２０）前回の配置が偶数であり、かつｆｌａｇ＝０であった場
合を図８に示す。この場合には、右端にドレインが位置
しており、電極を共有して配置することができる。この
ため、まず入力数が奇数か否かを判定し（Ｓ７１）、奇
数であれば奇数パターン１（Ｓ−Ｄタイプ）を採用し
（Ｓ７２）、また偶数であれば偶数パターン１（Ｄ−Ｄ
タイプ）を採用する（Ｓ７３）。これによって、電極が
共有される。そこで、共有を示すｆｌａｇ＝１とし（Ｓ
７４）、次のオアゲートについてのトランジスタの配置
に移るため、ｎ＝ｎ＋１とする（Ｓ７５）。

【００２４】このように、ｎ番目のオアゲートにおける
配置は、ｎ−１番目の配置およびｆｌａｇの値を調べる
ことによって決定できる。すなわち、ｎ−１の入力数が
偶数であって、ｆｌａｇ＝１の場合にのみ共有ができな
い。上述の処理によって、この場合分けが行え、好適な
配置を決定することができる。

【００２５】ｎ−１の入力数の偶奇とｆｌａｇ＝０また
は１に応じた共有の可否について、表１に示す。

【００２６】

【表１】また、Ｐチャネルトランジスタについても同様の手法に
よって配置を決定することができる。

【００２７】このようにして、決定されたレイアウトの
一例を図９に示す。この図９は、図１１の回路について
のレイアウトであり、図１２と同様の回路を実現するも
のである。このように、従来では、共有することができ
なかったゲート電極Ａ2 とＢ1 の間のソース・ドレイン
電極を共有することができる。すなわち、ｎチャンネル
領域でいえば、ｎ＝１のトランジスタＴｒ２のドレイン
及びｎ＝２のトランジスタＴｒ３のドレインが同一電位
となるため、このための電極を共有することができる。
従って、配線が簡略化され、さらにソース・ドレインを
共有するため、アクティブ領域の分割も必要なくなる。

【００２８】

【発明の効果】以上説明したように、本発明によれば、
別の論理ゲートにおける隣接するトランジスタのソース
・ドレインの共有を最大限とするレイアウトを自動的に
生成することができる。

【図面の簡単な説明】

【図１】実施例のレイアウトパターン生成方法の全体動
作を示すフローチャートである。

【図２】Ｎチャネルトランジスタ配置動作を示すフロー
チャートである。

【図３】ソースドレインの配置を示す説明図である。

【図４】ｎ＝１の場合の配置動作を示すフローチャート
である。

【図５】ｎ＝２の場合の配置動作を示すフローチャート
である。

【図６】ｎ−１が奇数の場合の配置動作を示すフローチ
ャートである。

【図７】ｆｌａｇ＝１の場合の配置動作を示すフローチ
ャートである。

【図８】ｆｌａｇ≠１の場合の配置動作を示すフローチ
ャートである。

【図９】実施例のレイアウト例を示す説明図である。

【図１０】論理回路の一例を示す回路図である。

【図１１】図１０の論理回路の具体的構成を示す図であ
る。

【図１２】図１０の回路の従来におけるレイアウト例を
示す回路図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】複数の論理ゲートをＣＭＯＳを利用して
構成する集積回路のレイアウトパターンを生成するレイ
アウトパターン生成方法であって、前回配置した隣接する論理ゲートの入力数が偶数か奇数
かを判定する前回偶奇判定工程と、前回の配置が前前回配置の論理ゲートとソース・ドレイ
ンを共有したか否かを判定する共有判定工程と、前回偶奇判定工程および共有判定工程の判定結果に基づ
いて、今回の論理ゲートにおけるソースドレインの配置
を決定する工程と、を有することを特徴とするレイアウトパターン生成方
法。