JP2001284536A

JP2001284536A - ビア形成領域決定方法

Info

Publication number: JP2001284536A
Application number: JP2000097532A
Authority: JP
Inventors: Daiki Mogi; 大樹茂木
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2001-10-12
Anticipated expiration: 2020-03-31
Also published as: JP4209577B2

Abstract

(57)【要約】【課題】レイアウト設計のＴＡＴを短縮するビア形成
領域決定方法を提供する。【解決手段】多層構造を有する半導体集積回路を構成
する、第１の層の所定の第１の配線ｍ１および第２の層
の所定の第２の配線ｍ２＿１を互いにつなぐ、第１のビ
ア又はビアアレイが形成される第１のビア形成領域と、
第１の層の第１の配線、および第２の層の、第２の配線
とは異なる所定の第３の配線ｍ２＿２を互いにつなぐ第
２のビア又はビアアレイが形成される第２のビア形成領
域とを定め、第１のビア形成領域と第２のビア形成領域
とが、所定の大きさ以下の間隔で離れるかあるいは互い
に重なる場合に、第１のビア形成領域および第２のビア
形成領域を包含する新たな第３のビア形成領域を生成
し、第１のビア形成領域および第２のビア形成領域に代
えて、生成した第３のビア形成領域を、ビア又はビアア
レイが内部に形成される新たな領域として決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層構造を有する
半導体集積回路を構成する、互いに異なる層の配線どう
しをつなぐ１つのビア又は複数の規則的に並ぶビアから
なるビアアレイが内部に形成される配線領域を決定する
ビア形成領域決定方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路のレイアウト設計
を自動的に行う自動レイアウト装置が知られており、セ
ルの配置および配線が行われる。また、半導体集積回路
が多層構造を有するものとなる場合には、この自動レイ
アウト装置によって、互いに異なる層の配線どうしをつ
なぐ、予め定められた大きさを持ち予め定められた間隔
で規則正しく２次元的に並んだ複数のビアからなるビア
アレイが内部に形成される配線内のビア形成領域が決定
される。

【０００３】しかし、セルおよび配線の微細化やレイア
ウトの複雑化に伴い、従来の自動レイアウト装置では、
全ての配置・配線を完全に自動で行うことは困難になっ
ており、多くの場合、自動的なレイアウトの後に人手に
よる配線の追加、変更などが行われる。このように人手
による配線の追加、変更などが行われると、このレイア
ウト設計の最終段階に自動で行われる検証（最終検証）
において、図１に示すＤＲＣ（デザインルールチェッ
ク）エラーや図２に示すスペーシングエラーが生じやす
くなる。

【０００４】図１は、ＤＲＣエラーを生ずるビア形成領
域を示す図である。

【０００５】同図は、多層構造を持つ半導体集積回路の
レイアウト図の一部を、層の広がる面に対して垂直の方
向から見た図であり、ある第１の層の同図左右方向に延
びる配線ｍ１と、同図上方からその配線ｍ１に重なるよ
うに延びる、その第１層とは異なる層である第２層の配
線ｍ２＿１と、同図下方から配線ｍ１に重なるように延
びる、同じく第２層の配線ｍ２＿２とが示されている。
ここで、配線ｍ２＿１は、配線ｍ２＿２とほぼ同じ幅を
有するものであって配線ｍ２＿２よりも同図のやや左側
に位置しており、配線ｍ２＿１と配線ｍ２＿２とは、配
線ｍ１上で左右にずれた形で互いに重なっている。

【０００６】層の広がる面に対して垂直の方向から見
て、配線ｍ２＿１と配線ｍ１とが重なる領域で、互いに
異なる層にある配線ｍ１と配線ｍ２＿１とを電気的につ
なぐ第１のビアアレイが形成されており、以下では、こ
のビアアレイが形成されている領域を第１のビア形成領
域ａ１と称する。また、配線ｍ２＿２と配線ｍ１とが重
なる領域で、互いに異なる層にある配線ｍ１と配線ｍ２
＿２とを電気的につなぐ第２のビアアレイが形成されて
おり、以下では、このビアアレイが形成されている領域
を第２のビア形成領域ａ２と称する。

【０００７】上述したように、配線ｍ２＿１と配線ｍ２
＿２とは、配線ｍ１上で左右にずれた形で互いに重なっ
ているため、配線ｍ２＿１上の第１のビアアレイと配線
ｍ２＿２上の第２のビアアレイもずれた形で互いに重な
るため、これらのビアアレイが互いに重なった部分で各
ビアの大きさが大きくなり、ビアどうしの間隔が狭くな
りやすい。このように各ビアの大きさやビアどうしの間
隔が予め定められたものとは異なると、実際にビアアレ
イを形成するプロセスで、良好なビアの形成が困難であ
るため、レイアウト設計の最終検証で、このようなビア
アレイは、ＤＲＣエラーとして戻される。

【０００８】図２は、スペーシングエラーを生ずるビア
形成領域を示す図である。

【０００９】同図は、図１に示す３つの配線と同様な３
つの配線ｍ１，ｍ２＿１，ｍ２＿２が示される。但し、
図２に示す３つの配線のうち、第２層の配線ｍ２＿１と
第２層の配線ｍ２＿２とは、図１のように配線ｍ１上で
左右にずれた形で互いに重なるのではなく、小さな間隙
を間に挟んで互いに離れたものとなっている。これに伴
って、第１のビア形成領域ａ１と第２のビア形成領域ａ
２とも互いに離れあった状態にある。

【００１０】通常、２つの並列する配線どうしは、所定
の距離以上の間隔をとることが要請されている。但し、
ビアアレイが形成されれば結局配線ｍ２＿１と配線ｍ２
＿２は電気的につながるので、配線ｍ２＿１とつながる
第１のビア形成領域ａ１と、配線ｍ２＿２とつながる第
２のビア形成領域ａ２とは、配線ｍ１上では、わずかし
か離れていなくても問題なく、つながっていてもよい。
しかし、レイアウト設計の最終検証での自動的なチェッ
クで、これらのビア形成領域は、配線が近づきすぎると
いうスペーシングエラーとして誤って戻されるおそれが
ある。

【００１１】

【発明が解決しようとする課題】このように、レイアウ
ト設計の最終検証で、ビアアレイにＤＲＣエラーやスペ
ーシングエラーが生ずると、これらのエラーの原因とな
るビアアレイが形成される配線のビア形成領域の配置
を、全て手作業で修正しなければならず、レイアウト設
計に要する時間である、レイアウト設計のＴＡＴ（Ｔｕ
ｒｎＡｒｏｕｎｄＴｉｍｅ）の増大につながる。

【００１２】本発明は上記事情に鑑み、レイアウト設計
のＴＡＴを短縮する配線のビア形成領域決定方法を提供
することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成する本発
明のビア形成領域決定方法は、多層構造を有する半導体
集積回路を構成する、ある第１の層の配線と、その第１
の層とは異なる第２の層の配線とをつなぐ、１つのビア
又は規則的に並ぶ複数のビアからなるビアアレイが内部
に形成される、層の広がり方向の領域を決定するビア形
成領域決定方法であって、上記第１の層の所定の第１の
配線および上記第２の層の所定の第２の配線を互いにつ
なぐ第１のビア又はビアアレイが形成される第１のビア
形成領域と、その第１の層のその第１の配線、およびそ
の第２の層の、その第２の配線とは異なる所定の第３の
配線を互いにつなぐ第２のビア又はビアアレイが形成さ
れる第２のビア形成領域とを定め、その第１のビア形成
領域とその第２のビア形成領域とが、所定の間隔以下の
間隔で離れるかあるいは互いに重なる場合に、その第１
のビア形成領域およびその第２のビア形成領域を包含す
る新たな第３のビア形成領域を生成し、その第１のビア
形成領域およびその第２のビア形成領域に代えて、生成
した第３のビア形成領域を、ビア又はビアアレイが内部
に形成される新たな領域として決定することを特徴とす
る。

【００１４】このビア形成領域決定方法は、例えば、上
記第１のビア形成領域と上記第２のビア形成領域とが、
そのままではレイアウト設計の最終検証で、これらのビ
ア形成領域が重なることによりこれらのビア形成領域に
形成される各ビアの大きさやビアどうしの間隔が予め定
められたものとは異なってしまうＤＲＣエラーや、これ
らのビア形成領域が互いに微小間隔でしか離れないスペ
ーシングエラー等のエラーとなる位置関係にある場合に
も、これらのビア形成領域の位置関係に応じて、これら
のビア形成領域に代えて、１つの新たなビア形成領域を
決定する方法であるため、上記エラーの発生が抑えられ
て、ビア形成領域の修正作業の手間が省かれることによ
り、レイアウト設計に要する時間である、レイアウト設
計のＴＡＴが短縮される。

【００１５】

【発明の実施形態】以下、本発明の実施形態について説
明する。

【００１６】まず、本発明のビア形成領域決定方法につ
いて説明する前に、多層構造を持ち、各層がビアによっ
て電気的に接合される半導体集積回路について簡単に説
明する。

【００１７】図３は、半導体集積回路の概略構成図であ
る。

【００１８】同図に示される半導体集積回路１００は、
複数のＩＯセル１０１、複数のマクロセル１０２、コア
部１０３、複数の電源配線（幹線）１０４からなる。

【００１９】ＩＯセル１０１は、半導体集積回路１００
の入出力を担当するセルであり、半導体集積回路１００
を取り囲むように複数形成されている。

【００２０】マクロセル１０２は、まとまって１つの機
能を持つセルである。

【００２１】コア部１０３は、内部に、同図には図示し
ない複数のセルが集積したものであり、それらのセルに
は、配線が施されている。

【００２２】電源配線１０４は、上記ＩＯセル１０１、
マクロセル１０２、およびコア部１０３内部のセルに電
源を供給するための基幹配線である。この半導体集積回
路１００は、上述したように多層構造となっており、同
図には、この電源配線１０４として、ある第１の層の配
線ｍ１とこの第１の層とは異なる第２の層の配線ｍ２の
２種類の配線が示されている。これらの配線ｍ１と配線
ｍ２は、いずれも、電源の電位Ｖ_DDを持つものと、グラ
ンドを表す電位Ｖ_SSを持つものの２種類がある。以下で
は、同じ層でありかつ同じ電位を持つ２つの配線を、同
じタイプの配線と称する。

【００２３】ここで、ビアアレイは、例えば、同図で、
同じ電位を持つ配線ｍ１と配線ｍ２とが重なる領域Ａ１
等に形成される。また、ビアアレイは、電源配線に対し
て形成されるだけでなく、コア内の配線等に対しても形
成される。

【００２４】図４は、本実施形態のビア形成領域決定方
法によるビア形成領域決定のフローチャートである。

【００２５】スタート時点では、各種のセルの配置、お
よび上述した電源配線１０４やコア部１０３内部の配線
の位置決めが、上述した自動レイアウト装置により行わ
れている。なお、上記領域Ａ１を通る配線ｍ２のよう
な、ビアアレイが形成される領域をクロスする２つの配
線のうちの１つの配線は、図１に例示するように、通
常、その領域を挟む一方の側ともう一方の側とで独立に
位置決めされる。以下では、この図１に示す例を参照し
て説明を行う。

【００２６】ステップＳ１では、自動レイアウト装置に
より、配線ｍ１と配線ｍ２の重なる複数の領域のうちの
所定の複数の領域にビアアレイが形成される。例えば、
図１に示す例では、層の広がる面に対して垂直の方向か
ら見て、配線ｍ２＿１と配線ｍ１とが重なる領域は、第
１のビアアレイが形成される第１のビア形成領域ａ１と
なり、また、配線ｍ２＿２と配線ｍ１とが重なる領域
は、第２のビアアレイが形成される第２のビア形成領域
ａ２となっている。これらのビア形成領域は、配線ｍ２
＿１や配線ｍ２＿２の位置に応じて自動的に決まるもの
である。次にステップＳ２へ進む。

【００２７】ステップＳ２では、このステップＳ１で自
動レイアウト装置によって設定された配線、ビアに対し
て人手により配線、ビアの追加／削除が行われる。この
とき形成されるビア形成領域は、ステップＳ１の場合と
同じである。次にステップＳ３〜ステップＳ５へ進む。

【００２８】ステップＳ３〜ステップＳ５では、ステッ
プＳ１〜ステップＳ２で設定された全てのそれぞれのビ
ア形成領域のうちの、同タイプの、すなわち互いに同じ
層にありかつ互いに同じ電位の２つのビア形成領域の全
ての組合せに対して、以下に示すように位置関係の検証
が行われる。

【００２９】２つのビア形成領域の相対的な位置関係
は、図５に示すよう規定される。

【００３０】図５は、２つのビア形成領域の相対的な位
置関係を表す変数の意味を示す図である。

【００３１】同図では、横方向をｘ軸方向とし、縦方向
をｙ軸方向とする。同図には２つの長方形が示されてお
り、いずれの長方形も、ｘ軸方向に延びる辺およびｙ軸
方向に延びる辺を持ち、ビア形成領域を表す。これらの
長方形で表される２つのビア形成領域のうちの１つは、
横方向の長さＬ_1x、縦方向の長さＬ_1yで規定され、もう
一つのビア形成領域は、横方向の長さＬ_2x、縦方向の長
さＬ_2yで規定される。また、これらのビア形成領域の中
心は、いずれも、ビア形成領域を表す長方形の対角線の
交点によって定義され、これらのビア形成領域の相対的
な位置は、これらの中心どうしの、横方向の距離Ｄ_xお
よび縦方向の距離Ｄ_yによって規定される。

【００３２】ステップＳ３〜ステップＳ５のうちのステ
ップＳ３では、ステップＳ１〜ステップＳ２で設定され
た全てのビア形成領域のうちの、同タイプの２つのビア
形成領域の組合せ全てに対して、上記長さＬ_1x，Ｌ_2x，
Ｌ_1y，Ｌ_2yおよび上記距離Ｄ _x，Ｄ_yを取得する。次にス
テップＳ４へ進む。

【００３３】ステップＳ４では、まず、ステップＳ３で
取得された同タイプの２つのビア形成領域の全ての組合
せのうちの各組合せにおける２つのビア形成領域が隔て
られた距離（スペーシング値Ｄ_z）を計算する。このス
ペーシング値Ｄ_zは、以下のような場合分けを用いて、
長さＬ_1x，Ｌ_2x，Ｌ_1y，Ｌ_2yおよび距離Ｄ_x，Ｄ_yによっ
て計算される。

【００３４】２つのビア形成領域の相対的な位置関係
は、図６〜図９に示す４種類の位置関係に分類される。

【００３５】図６は、２つのビア形成領域の第１の位置
関係を示す図であり、図７は、２つのビア形成領域の第
２の位置関係を示す図であり、図８は、２つのビア形成
領域の第３の位置関係を示す図であり、図９は、２つの
ビア形成領域の第４の位置関係を示す図である。

【００３６】図６〜図９においても、図５と同様に、い
ずれも横方向をｘ軸方向とし、縦方向をｙ軸方向とす
る。図６〜図９の各図にも、図５と同様に、いずれもｘ
軸方向に延びる辺およびｙ軸方向に延びる辺を持つ、ビ
ア形成領域を表す２つの長方形が示されている。

【００３７】図６には、Ｄ_x＞（Ｌ_1x＋Ｌ_2x）／２かつ
Ｄ_y＞（Ｌ_1y＋Ｌ_2y）／２の関係を満たす場合の２つの
ビア形成領域が示されている。この関係を満たす２つの
ビア形成領域は、同図で斜め方向に離れ合っており、こ
れらの２つのビア形成領域の向かい合う頂点どうしの距
離がこれらの２つのビア形成領域のスペーシング値Ｄ_z
を表す。この場合の、スペーシング値Ｄ_zは、Ｄ_z＝√｛（Ｄ_x−（Ｌ_1x＋Ｌ_2x）／２）²＋（Ｄ_y−（Ｌ
_1y＋Ｌ_2y）／２）²｝となる。

【００３８】図７には、Ｄ_x＞（Ｌ_1x＋Ｌ_2x）／２かつ
Ｄ_y≦（Ｌ_1y＋Ｌ_2y）／２の関係を満たす場合の２つの
ビア形成領域が示されている。この関係を満たす２つの
ビア形成領域は、同図で左右方向に離れ合っており、こ
れらの２つのビア形成領域の向かい合うｙ軸方向に延び
る境界どうしのｘ軸方向の距離がこれらの２つのビア形
成領域のスペーシング値Ｄ_zを表す。この場合のスペー
シング値Ｄ_zは、Ｄ_z＝Ｄ_x−（Ｌ_1x＋Ｌ_2x）／２となる。

【００３９】図８には、Ｄ_x≦（Ｌ_1x＋Ｌ_2x）／２かつ
Ｄ_y＞（Ｌ_1y＋Ｌ_2y）／２の関係を満たす場合の２つの
ビア形成領域が示されている。この関係を満たす２つの
ビア形成領域は、同図で上下方向に離れ合っており、こ
れらの２つのビア形成領域の向かい合うｘ軸方向に延び
る境界どうしのｙ軸方向の距離がこれらの２つのビア形
成領域のスペーシング値Ｄ_zを表す。この場合のスペー
シング値Ｄ_zは、Ｄ_z＝Ｄ_y−（Ｌ_1y＋Ｌ_2y）／２となる。

【００４０】図９には、Ｄ_x＜（Ｌ_1x＋Ｌ_2x）／２かつ
Ｄ_y＜（Ｌ_1y＋Ｌ_2y）／２の関係を満たす場合の２つの
ビア形成領域が示されている。この関係を満たす２つの
ビア形成領域は、同図で互いに重なりあっており、この
場合のこれらの２つのビア形成領域のスペーシング値Ｄ
_zは０となる。以上のようにして、スペーシング値Ｄ_zは
計算される。

【００４１】次に、このように計算したスペーシング値
Ｄ_zに基づいて、そのスペーシング値Ｄ_zを持つ２つのビ
ア形成領域の組合せがエラーであるかどうかを判定す
る。スペーシング値Ｄ_zが、Ｄ_z＜Ｄ_cr （Ｄ_cr：最小スペーシング値）を満たすならば、その組合せをエラーとする。このよう
にスペーシング値Ｄ_zが小さい場合には、２つのビア領
域が互いに重なり、あるいは互いにわずかしか離れない
ので、上述した、ＤＲＣエラーやスペーシングエラーが
生ずるためである。このような判定を、回路上の全ビア
形成領域の全ての組合せに対して行う。次にステップＳ
５へ進む。

【００４２】ステップＳ５では、ステップＳ４でエラー
とされたビア形成領域の組合せ全てに対して、それらの
それぞれの組合せの２つのビア形成領域を、例えば、そ
の２つのビア形成領域を包含する最小の大きさの、長方
形状の１つのビア形成領域それぞれを生成する。そし
て、上記２つのビア形成領域に代えて、生成した１つの
ビア形成領域を、１つのビア又はビアアレイが内部に形
成される新たなビア形成領域として決定する。

【００４３】ステップＳ４でエラーとされた２つのビア
形成領域を、このように決定された新たなビア形成領域
に置き換えることによって、図１０〜図１２に示すよう
に、エラーが取り除かれる。

【００４４】図１０は、ＤＲＣエラーが取り除かれる様
子の一例を示す図である。

【００４５】図１０（Ａ）は、図１と同じ図であり、Ｄ
ＲＣエラーの起こる様子を示す図である。同図に示され
る互いに重なった２つのビア形成領域ａ１，ａ２は、図
１０（Ｂ）に示されるように、これらの２つのビア形成
領域を包含する１つのビア形成領域ａ３に置き換えられ
ている。

【００４６】図１１は、ＤＲＣエラーが取り除かれる様
子の一例を示す図である。

【００４７】図１１（Ａ）は、図１と比べると、配線ｍ
１に対して上から延びて重なる配線ｍ２＿１の幅が、配
線ｍ１に対して下から延びて重なる配線ｍ２＿２の幅よ
り大きい。この場合、配線ｍ２＿１の、配線ｍ２＿１と
配線ｍ１とを電気的につなぐ第１のビアアレイが形成さ
れる第１のビア形成領域ａ１は、配線ｍ２＿２の、配線
ｍ２＿２と配線ｍ１とを電気的につなぐ第２のビアアレ
イが形成される第２のビア形成領域ａ２を完全に包含し
ており、第１のビアアレイと第２のビアアレイとが重な
る部分でＤＲＣエラーが生じている。このＤＲＣエラー
を取り除くために、図１１（Ｂ）に示すように、第２の
ビア形成領域ａ２を取り去って、第１のビア形成領域ａ
１だけが残される。

【００４８】図１２は、スペーシングエラーが取り除か
れる様子を表す図である。

【００４９】図１２（Ａ）は、図２と同じ図であり、ス
ペーシングエラーの起こる様子を示す図である。同図に
示される微小間隔で離れあった２つのビア形成領域ａ
１，ａ２は、図１２（Ｂ）に示されるように、これらの
２つのビア形成領域ａ１，ａ２を包含する１つのビア形
成領域ａ３に置き換えられている。以上のように、ビア
アレイおよびビア形成領域のエラーが取り除かれる。

【００５０】図１３は、複数のビア形成領域の置き換え
の例を示す図である。

【００５１】同図の左側には、同タイプの３つのビア形
成領域が示されており、これらのビア形成領域のうちの
ある組合せの２つのビア形成領域は互いに重なってお
り、これらのビア形成領域の他の組合せの２つのビア形
成領域は、スペーシング値Ｄ_zが小さく、互いに接近し
ている。これらの組合せのビア形成領域は、いずれも図
４に示すフローチャートのステップＳ４でエラーと判定
される。このように、あるビア形成領域が複数のビア形
成領域それぞれとの組合せに対してエラーとなる場合の
ように、３つ以上のビア形成領域がエラーによって互い
に関係する場合には、それらの３つ以上の複数のビア形
成領域に対して、それらの３つ以上のビア形成領域を包
含する最小の大きさの、長方形状の１つのビア形成領域
に置き換える。同図では、３つのビア形成領域を、同図
の左側の図の点線で示されるように最小の大きさで包含
する、同図右側に示される長方形状の１つのビア形成領
域に置き換えられている。

【００５２】以上、本実施形態のビア形成領域決定方法
によって、ステップＳ１〜ステップＳ５を通じて、ビア
アレイが形成されるビア形成領域が、エラーの生じない
ように決定される。なお、ステップＳ３〜ステップＳ５
は、自動的に行うことができる。

【００５３】以上のように、本実施形態のビア形成領域
決定方法は、レイアウト設計の最終検証で、上記第１の
ビア形成領域と上記第２のビア形成領域とが、ＤＲＣエ
ラーやスペーシングエラー等のエラーとなる位置関係に
ある場合にも、これらのビア形成領域の位置関係に応じ
て、これらのビア形成領域に代えて、１つの新たなビア
形成領域を決定する方法であるため、上記エラーの発生
が抑えられて、ビア形成領域の修正作業の手間が省か
れ、レイアウト設計のＴＡＴが短縮される。

【００５４】なお、本実施形態では、主に、上述した第
１、第２のビア形成領域にビアアレイが形成されている
場合を例にあげているけれども、本発明のビア形成領域
決定方法では、第１、第２のビア形成領域のうちの少な
くともいずれかのビア形成領域に１つのビアのみが形成
されいてもよい。また、第１、第２のビア形成領域に１
つのビアが形成されているかビアアレイが形成されてい
るかに関わらず、本発明のビア形成領域決定方法は、こ
れらのビア形成領域に代えて、１つのビアのみが形成さ
れたビア形成領域を決定するものであってもよい。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
レイアウト設計のＴＡＴを短縮する配線のビア形成領域
決定方法が提供される。

【図面の簡単な説明】

【図１】ＤＲＣエラーを生ずるビア形成領域を示す図で
ある。

【図２】スペーシングエラーを生ずるビア形成領域を示
す図である。

【図３】半導体集積回路の概略構成図である。

【図４】本実施形態のビア形成領域決定方法によるビア
形成領域決定のフローチャートである。

【図５】２つのビア形成領域の相対的な位置関係を表す
変数の意味を示す図である。

【図６】２つのビア形成領域の第１の位置関係を示す図
である。

【図７】２つのビア形成領域の第２の位置関係を示す図
である。

【図８】２つのビア形成領域の第３の位置関係を示す図
である。

【図９】２つのビア形成領域の第４の位置関係を示す図
である。

【図１０】ＤＲＣエラーが取り除かれる様子の一例を示
す図である。

【図１１】ＤＲＣエラーが取り除かれる様子の一例を示
す図である。

【図１２】スペーシングエラーが取り除かれる様子を表
す図である。

【図１３】複数のビア形成領域の置き換えの例を示す図
である。

【符号の説明】

１００半導体集積回路１０１ＩＯセル１０２マクロセル１０３コア部１０４電源配線ｍ１，ｍ２＿１，ｍ２＿２配線

Claims

【特許請求の範囲】

【請求項１】多層構造を有する半導体集積回路を構成
する、ある第１の層の配線と、該第１の層とは異なる第
２の層の配線とをつなぐ、１つのビア又は規則的に並ぶ
複数のビアからなるビアアレイが内部に形成される、層
の広がり方向の領域を決定するビア形成領域決定方法に
おいて、前記第１の層の所定の第１の配線および前記第２の層の
所定の第２の配線を互いにつなぐ第１のビア又はビアア
レイが形成される第１のビア形成領域と、該第１の層の
該第１の配線、および該第２の層の、該第２の配線とは
異なる所定の第３の配線を互いにつなぐ第２のビア又は
ビアアレイが形成される第２のビア形成領域とを定め、該第１のビア形成領域と該第２のビア形成領域とが、所
定の間隔以下の間隔で離れるかあるいは互いに重なる場
合に、該第１のビア形成領域および該第２のビア形成領
域を包含する新たな第３のビア形成領域を生成し、該第１のビア形成領域および該第２のビア形成領域に代
えて、生成した第３のビア形成領域を、ビア又はビアア
レイが内部に形成される新たな領域として決定すること
を特徴とするビア形成領域決定方法。