JP2004039933A - マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム - Google Patents

マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム Download PDF

Info

Publication number
JP2004039933A
JP2004039933A JP2002196385A JP2002196385A JP2004039933A JP 2004039933 A JP2004039933 A JP 2004039933A JP 2002196385 A JP2002196385 A JP 2002196385A JP 2002196385 A JP2002196385 A JP 2002196385A JP 2004039933 A JP2004039933 A JP 2004039933A
Authority
JP
Japan
Prior art keywords
aperture ratio
dummy pattern
mask
layout
mask pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002196385A
Other languages
English (en)
Inventor
Hiroyo Tanaka
田中 浩代
Takeshi Kanetani
金谷 武司
Shinichi Kaneko
金子 真一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2002196385A priority Critical patent/JP2004039933A/ja
Publication of JP2004039933A publication Critical patent/JP2004039933A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

【課題】開口率調整にかかる処理時間が短縮されたマスク設計システムを提供することを目的とする。
【解決手段】レイアウト設計部とレイアウト検証部とを含む半導体集積回路のマスク設計システムであって、レイアウト設計部が、チップレイアウトを作成するレイアウト作成部と、開口率を算出する開口率算出部と、開口率が当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証部と、マスクパターン層の開口率が基準値範囲の下限値より小さい場合、当該マスクパターン層にダミーパターンを配置するダミーパターン配置部と、マスクパターン層の開口率が基準値範囲の上限値より大きい場合、当該マスクパターン層からダミーパターンを削除するダミーパターン削除部とを備える。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体集積回路のマスク設計技術、特に、多層配線構造を有する半導体集積回路のマスク設計システム、マスク設計方法、およびマスク設計処理をコンピュータに実行させるためのプログラム、レイアウト設計処理をコンピュータに実行させるためのプログラムに関する。
【0002】
【従来の技術】
半導体集積回路の製造技術は、微細化および高集積化に向け日々進化している。これに伴い、マスク設計の際に要求される規則(デザインルール)の一つである「開口率」の調整手法が注目されている。ここで、「開口率」とは、チップ面積に対するマスクパターン面積の占める比率のことである。
【0003】
上記したマスク設計は、マスクパターンのレイアウトを設計するレイアウト設計工程と、レイアウト設計工程のアウトプットがデザインルールに則っているか否かを検証するレイアウト検証工程とを含んでいる。レイアウト設計工程では、回路設計および論理設計で得られた回路接続情報をもとに、レイアウト作成部によりハンドクラフトまたは自動処理で、各マスクパターン層についてチップレイアウトを作成する。レイアウト検証工程では、作成されたチップレイアウトについて、デザインルールチェックを行う。ルール違反がある場合にはハンドクラフトでルール違反部分の修正を行う。以上がマスク設計の一般的なフローである。
【0004】
デザインルールの一つである開口率についてルール違反がある場合には、回路特性には何ら影響を及ぼさないマスクパターン(「ダミーパターン」と呼ばれる)を、ルール違反があるマスクパターン層に配置したり、配置したダミーパターンを修正することで、開口率調整が行われる。ダミーパターンの配置は、ハンドクラフトまたは自動処理にてマスクパターン層ごとに行われる。ダミーパターンの配置を自動処理で行う場合は、主に上記したレイアウト検証工程での図形演算処理にて行われる。
【0005】
【発明が解決しようとする課題】
しかしながら、上記した従来のマスク設計方法には以下の問題点がある。ダミーパターンの配置をハンドクラフトで行う場合、ダミーパターンの配置にかなりの工数が掛り開発工期の短縮化の妨げとなる。また、ダミーパターンの配置を自動処理で行う場合には、以下の問題点がある。
【0006】
図19は、従来のマスク設計方法を実行するマスク設計システムの構成図である。図19に示すように、レイアウト設計部300のレイアウト作成部301によりチップレイアウトを作成する。このチップレイアウト302について、レイアウト検証部400のデザインルールチェック部402によりデザインルールチェックをする際には、チップレイアウト302を検証用フォーマットに変換する。デザインルールチェック部402によるチェックの結果、開口率についてルール違反がある場合には、そのマスクパターン層に、検証用フォーマットに変換されたチップレイアウト401に対して作成されたダミーパターンを、レイアウト検証部400のダミーパターン配置部403によって配置する。配置されたダミーパターンの修正は、レイアウト設計部300で行われる。したがって、配置されたダミーパターンを修正する必要がある場合には、検証用フォーマットに変換されたチップレイアウト401を、レイアウト作成部301に固有のデータフォーマットに逆変換しなければならず手間である。また、ダミーパターンを配置したことによって、検証用フォーマットに変換されたチップレイアウト401のデータ量は増大していることから、逆変換に際し、処理時間がかかるという問題がある。また、これらの変換作業により、必要な特殊な情報、例えば、接続情報、配置制約情報などが消滅してしまうため、レイアウトの再利用という観点からもこの方法は好ましくない。
【0007】
【課題を解決するための手段】
本発明のマスク設計システムは、レイアウト設計部と、前記レイアウト設計部から出力され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証部とを含む半導体集積回路のマスク設計システムであって、
前記レイアウト設計部が、
チップレイアウトを作成するレイアウト作成部と、
チップレイアウトからマスクパターン層の開口率を算出する開口率算出部と、
前記開口率算出部により算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証部と、
前記開口率検証部の判定の結果、マスクパターン層の開口率が前記基準値範囲の下限値より小さい場合、当該マスクパターン層にダミーパターンを配置するダミーパターン配置部と、
前記開口率検証部の判定の結果、マスクパターン層の開口率が前記基準値範囲の上限値より大きい場合、当該マスクパターン層からダミーパターンを削除するダミーパターン削除部とを備えたことを特徴とする。
【0008】
本発明のマスク設計方法は、レイアウト設計工程と、前記レイアウト設計工程により生成され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証工程とを含む半導体集積回路のマスク設計方法であって、
前記レイアウト設計工程が、
チップレイアウトを作成するレイアウト作成ステップと、
チップレイアウトから、マスクパターン層の開口率を算出する開口率算出ステップと、
前記開口率算出ステップにより算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証ステップと、
前記開口率検証ステップの判定の結果に従い、(a)前記開口率が前記基準値範囲の下限値より小さいと判定された場合は、当該マスクパターン層にダミーパターンを配置する処理、(b)前記開口率が前記基準値範囲の上限値より大きいと判定された場合は、当該マスクパターン層からダミーパターンを削除する処理のいずれかを行う開口率調整ステップとを含むことを特徴とする。
【0009】
本発明のマスク設計処理をコンピュータに実行させるためのプログラムは、レイアウト設計工程と、前記レイアウト設計工程により生成され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証工程とを含む半導体集積回路のマスク設計処理をコンピュータに実行させるためのプログラムであって、前記レイアウト設計工程が、
チップレイアウトを作成するレイアウト作成ステップと、
チップレイアウトから、マスクパターン層の開口率を算出する開口率算出ステップと、
前記開口率算出ステップにより算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証ステップと、
前記開口率検証ステップの判定の結果に従い、(a)前記開口率が前記基準値範囲の下限値より小さいと判定された場合は、当該マスクパターン層にダミーパターンを配置する処理、(b)前記開口率が前記基準値範囲の上限値より大きいと判定された場合は、当該マスクパターン層からダミーパターンを削除する処理のいずれかを行う開口率調整ステップとを含むことを特徴とする。
【0010】
本発明のレイアウト設計工程をコンピュータに実行させるためのプログラムは、レイアウト設計工程と、前記レイアウト設計工程により生成され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証工程とを含む半導体集積回路のマスク設計処理のうち、前記レイアウト設計工程をコンピュータに実行させるためのプログラムであって、
チップレイアウトを作成するレイアウト作成ステップと、
チップレイアウトから、マスクパターン層の開口率を算出する開口率算出ステップと、
前記開口率算出ステップにより算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証ステップと、
前記開口率検証ステップの判定の結果に従い、(a)前記開口率が前記基準値範囲の下限値より小さいと判定された場合は、当該マスクパターン層にダミーパターンを配置する処理、(b)前記開口率が前記基準値範囲の上限値より大きいと判定された場合は、当該マスクパターン層からダミーパターンを削除する処理のいずれかを行う開口率調整ステップとを含むことを特徴とする。
【0011】
【発明の実施の形態】
本発明のマスク設計システムは、ダミーパターン配置部がレイアウト設計部に含まれているので、配置されたダミーパターンを修正する際に、レイアウトデータの逆変換を行う必要がなく、開口率調整にかかる処理時間を短縮することができる。
【0012】
前記レイアウト設計部が、複数のマスクパターン層についてマスク設計処理を行うことが好ましい。
【0013】
前記ダミーパターン配置部が、
マスクパターン層に配置されるダミーパターンの構成単位であって、各マスクパターン層について作成されたダミーパターンセルを格納したダミーパターンセル格納部と、
前記開口率検証部の判定の結果、開口率が前記基準値範囲の下限値より小さいマスクパターン層がある場合、当該マスクパターン層について作成されたダミーパターンセルを、前記ダミーパターンセル格納部から選択するダミーパターンセル選択部とを備えていることが好ましい。
【0014】
前記ダミーパターンセル格納部が、複数のマスクパターン層に対して配置されるダミーパターンの構成単位であって、当該複数のマスクパターン層について作成されたダミーパターンセルをさらに格納しており、
前記ダミーパターンセル選択部が、前記開口率検証部の判定の結果、開口率が前記基準値範囲の下限値より小さいマスクパターン層が複数ある場合、当該複数のマスクパターン層について作成されたダミーパターンセルを、前記ダミーパターンセル格納部から選択することが好ましい。複数のマスクパターン層について作成されたダミーパターンセルを階層的に配置すると、各マスクパターン層について作成されたダミーパターンセルを個別に配置する場合に比べて、チップレイアウトのデータ量の増加を抑制することができ、その後の処理時間を短縮することができるからである。
【0015】
前記ダミーパターン配置部が、
前記開口率検証部の判定の結果、開口率が前記基準値範囲の下限値より小さいマスクパターン層が複数ある場合に、当該複数のマスクパターン層の各マスクパターン層のマスクパターンおよび当該マスクパターンの周囲の所定範囲が、いずれもダミーパターンセルの配置の障害となる領域として設定されるように、前記複数のマスクパターン層の各マスクパターン層に共通の障害領域を設定する障害領域設定部と、
前記障害領域設定部により障害領域が設定された複数のマスクパターン層を区画するメッシュを設定するメッシュ設定部と、
前記障害領域の少なくとも一部が掛かる前記メッシュを、ダミーパターンセル配置禁止領域として設定するダミーパターンセル配置禁止領域設定部とを備えていることが好ましい。上記した障害領域、メッシュ、およびダミーパターンセル配置禁止領域は、いずれも複数のマスクパターン層の各マスクパターン層に共通のものが設定されている。このため、各マスクパターン層に個別に設定する場合に比べてデータ量の増加を抑えることができ、開口率調整にかかる処理時間を短縮化することができる。
【0016】
前記ダミーパターン配置部が、マスクパターン層に配置されたダミーパターンセルをアレイ化するダミーパターンセルアレイ化部を備えていることが好ましい。マスクパターン層に配置されたダミーパターンセルのデータ容量を小さくすることができるので、その後の処理時間を短縮化することができる。
【0017】
前記ダミーパターン削除部が、前記ダミーパターンセルアレイ化部によりアレイ化されたダミーパターンセルのセル連続個数を変更しまたはアレイ化を解除するアレイ数変更部を備えていることが好ましい。適当数のダミーパターンセルの削除を効率的に行うことができるからである。
【0018】
本発明のマスク設計方法によれば、レイアウト設計工程においてマスクパターン層にダミーパターンを配置するので、開口率調整にかかる処理時間を短縮することができる。
【0019】
前記開口率調整ステップにおいて配置されるダミーパターンが、ダミーパターンセルから構成されていることが好ましい。
【0020】
前記開口率調整ステップのダミーパターンを配置する処理において、配置されたダミーパターンセルをアレイ化することが好ましい。マスクパターン層に配置されたダミーパターンセルのデータ容量を小さくすることができるので、その後の処理時間を短縮化することができる。
【0021】
前記開口率調整ステップのダミーパターンを削除する処理において、アレイ化されたダミーパターンセルのセル連続個数を変更しまたはアレイ化を解除することが好ましい。適当数のダミーパターンセルの削除を効率的に行うことができるからである。
【0022】
本発明のマスク設計処理をコンピュータに実行させるためのプログラムによれば、レイアウト設計工程においてマスクパターン層にダミーパターンを配置するので、開口率調整にかかる処理時間を短縮することができる。
【0023】
本発明のレイアウト設計処理をコンピュータに実行させるためのプログラムによれば、開口率調整にかかる処理時間を短縮することができる。
【0024】
以下、本発明における好ましい実施の形態を、図面を参照しながら説明する。
【0025】
図1および図2は本発明の半導体集積回路のマスク設計システムの一例を示す構成図である。
【0026】
図1に示すように、半導体集積回路のマスク設計システム1は、レイアウト設計部100とレイアウト検証部200とを含んでいる。レイアウト設計部100は、レイアウト作成部2と、開口率算出部3と、開口率検証部4と、ダミーパターン配置部5と、ダミーパターン削除部6とを備えている。レイアウト検証部200は、デザインルールチェック部202を備えている。
【0027】
また、図2に示すように、ダミーパターン配置部5は、ダミーパターンセル格納部51と、ダミーパターンセル選択部52と、障害領域設定部53と、メッシュ設定部54と、ダミーパターンセル配置禁止領域設定部55と、ダミーパターンセルアレイ化部56とを備えている。また、ダミーパターン削除部6は、アレイ数変更部(図示せず)を備えている。
【0028】
従来、ダミーパターンの配置は、レイアウト検証部(図1の200に相当する)が備えたダミーパターン配置部で行い、配置されたダミーパターンの修正は、レイアウト設計部(図1の100に相当する)で行われていた。このため、配置されたダミーパターンを修正する必要がある場合には、検証用フォーマットに変換されたチップレイアウト(図1の201に相当する)を逆変換する手間があった。また、ダミーパターンを配置することによりチップレイアウトのデータ量は増大するため、逆変換する際に処理時間がかかるという問題があった。上記したマスク設計システム1によれば、レイアウト設計部100に含まれるダミーパターン配置部5によってダミーパターンを配置する。このため、上記した問題は解消され、開口率調整にかかる処理時間を短縮することができる。
【0029】
次に、図3および図4を用いて、図1および図2に示したマスク設計システム1の処理、およびマスク設計方法の一例について説明する。
【0030】
まず、図3を用いて、マスク設計方法の一例の処理の流れを概説する。図3に示すように、複数のマスクパターン層についてチップレイアウトを作成する(S1)。次に、作成されたチップレイアウトから、開口率規約のあるマスクパターン層について開口率を算出する(S2)。次に、算出された開口率が、そのマスクパターン層についての所定の基準値範囲にあるか否かを判定する(S3)。開口率検証の結果、検証されたマスクパターン層の全てについて開口率が所定の基準値範囲内にある場合(OK)は、マスク設計システム1およびこのマスク設計方法による開口率調整の処理は終了する(End)。開口率検証(S3)の結果、開口率が所定の基準値範囲の下限値よりも小さいマスクパターン層がある場合は、そのマスクパターン層にダミーパターンを配置する処理を行う(S4)。次に、ダミーパターン配置後のチップレイアウトから、ダミーパターンが配置されたマスクパターン層の開口率の算出を行う(S2)。次に、算出された開口率が、そのマスクパターン層についての所定の基準値範囲にあるか否かを判定する(S3)。開口率検証の結果、検証されたマスクパターン層の全てについて開口率が所定の基準値範囲内にある場合(OK)は、マスク設計システム1およびこのマスク設計方法による開口率調整の処理は終了する(End)。開口率検証(S3)の結果、開口率が所定の基準値範囲の下限値よりも小さいマスクパターン層がある場合は、そのマスクパターン層にダミーパターンを配置する処理を(S4)、開口率が所定の基準値範囲の上限値よりも大きいマスクパターン層がある場合は、そのマスクパターン層からダミーパターンを削除する処理を行う(S5)。上記したS1〜S5を、各マスクパターン層の開口率が所定の基準値範囲となるまで繰り返す。
【0031】
次に、具体例を挙げて詳細に説明する。図3に示すように、まず、マスクパターン層A、B、CおよびDについてのチップレイアウト7(図1参照)を作成する(S1)。チップレイアウト7の作成は、レイアウト作成部2(図1参照)により行う。
【0032】
次に、開口率規約のあるマスクパターン層について開口率を算出する(S2)。本例においては、マスクパターン層A、BおよびCに開口率規約があるものとする。開口率の算出は、開口率算出部3(図1参照)により行う。開口率算出部3は、チップレイアウト7からマスクパターン層A、BおよびCについてのマスクパターン面積情報を得て、各マスクパターン層の開口率を算出する。マスクパターン面積情報は、デザインルールチェック部202によるデザインルールチェックの結果から得ることもできる。
【0033】
次に、図3に示すように、算出された開口率が、そのマスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証を行う(S3)。開口率検証は、開口率検証部4で行う(図1参照)。所定の基準値範囲は、マスクパターン層A、BおよびCのそれぞれについてデザインルールに規定されている。
【0034】
開口率検証の結果、マスクパターン層A、BおよびCの開口率がいずれも所定の基準値範囲内にある場合(OK)には、マスク設計システム1またはこのマスク設計方法による開口率調整の処理は終了する(End)。
【0035】
開口率検証の結果、開口率が所定の基準値範囲内にないと判定されたマスクパターン層がある場合は、そのマスクパターン層に対して、開口率調整の処理を行う。以下、マスクパターン層A、BおよびCの開口率が所定の基準値範囲の下限値より小さい場合を例に挙げて説明する。
【0036】
まず、マスクパターン層A、B、CおよびDから、開口率規約のあるマスクパターン層A、BおよびC抽出をする。図5に、抽出されたマスクパターン層A、BおよびCを示している。図5は、マスクパターン層Cの上にマスクパターン層BおよびAをこの順に重ね、マスクパターン層A側からマスクパターン層に直交する方向へ観察した図である。図5において、Aはマスクパターン層Aのマスクパターンを、Bはマスクパターン層Bのマスクパターンを、Cはマスクパターン層Cのマスクパターンを、10はチップ枠を示している。
【0037】
次に、図3に示すように、ダミーパターンを配置する処理を行う(S4)。ダミーパターンを配置する処理は、ダミーパターン配置部5(図1参照)により行う。図4に、ダミーパターンを配置する処理の詳細を示している。図4に示すように、まず、ダミーパターンセルの選択を行う(S401)。ダミーパターンセルの選択は、ダミーパターンセル選択部52により行う(図2参照)。ダミーパターンセル選択部52によって選択されるダミーパターンセルは、ダミーパターンセル格納部51(図2参照)に予め格納されている。
【0038】
ダミーパターンセル格納部51に格納されたダミーパターンセルは、各マスクパターン層に配置されるダミーパターンの構成単位である。ダミーパターンセルは、各マスクパターン層について規定された開口率規約およびその他のデザインルールを満たすように、各マスクパターン層について作成されている。ダミーパターンセル格納部51には、複数のマスクパターン層に配置されるダミーパターンの構成単位であって、その複数のマスクパターン層について作成されたダミーパターンセルをさらに格納していることが好ましい。開口率検証部の判定の結果、開口率が基準値範囲の下限値より小さいマスクパターン層が複数ある場合に、その複数のマスクパターン層について作成されたダミーパターンセルを、ダミーパターンセル格納部51からダミーパターンセル選択部52によって選択し、そのダミーパターンセルを配置すれば、マスクパターン層を個別し、配置する場合に比べて、チップレイアウトのデータ量の増加を抑制することができ、その後の処理時間を短縮することができるからである。
【0039】
図6に、マスクパターン層A、BおよびCについて作成されたダミーパターンセルの一例を示している。図6において、ダミーパターン9は、マスクパターン層Aに対応するマスクa、マスクパターン層Bに対応するマスクb、マスクパターン層Cに対応するマスクcと、マスクa、bおよびcの周囲に設けられた余白部分とから構成されている。余白部分は、マスクa、bおよびcが対応するマスクパターン層に配置されたときのレイアウトが、開口率規約およびその他のデザインルールを満たすように決定されている。尚、図6では、図示の都合上、マスクaの上にマスクbおよびマスクcをこの順で重ねたように記載しており、マスクa、bおよびcの重なり順が、図5に示したマスクパターン層A、BおよびCの重なり順と対応していない。
【0040】
ダミーパターンセル選択部52(図2参照)は、ダミーパターンセル格納部51(図2参照)に格納された登録パターン内から、ダミーパターンを配置するマスクパターン層について作成されたダミーパターンセルを選択する機能、およびダミーパターンセル格納部51内に適当なダミーパターンセルが登録されているか否か判断する機能を有する。
【0041】
図4に示すように、ダミーパターンセル選択ステップ(S401)において、ダミーパターンセル選択部52(図2参照)により、ダミーパターンセル格納部51(図2参照)に適当なダミーパターンセルが登録されていないと判断された場合(NG)には、警告を発するとともにマスク設計システム1およびこのマスク設計方法による開口率調整の処理は終了する。その後は、ハンドクラフトによりダミーパターンの配置が行われる。
【0042】
次に、障害領域の設定を行う(S402)。障害領域の設定は、障害領域設定部53(図2参照)が行う。図7に、図5に示したマスクパターン層に対し障害領域を設定した結果を示している。図7に示すように、マスクパターン層A、BおよびCの各マスクパターン層のマスクパターンおよびそのマスクパターンの周囲の所定範囲が、いずれもダミーパターンセルの配置の障害となる領域として設定されるように、マスクパターン層A、BおよびCの各マスクパターン層に共通の障害領域11が設定されている。マスクパターンの周囲の所定範囲は、マスクパターン層A、BおよびCのそれぞれについて規定されたデザインルールを考慮して決定される。
【0043】
次に、図4に示すように、障害領域が設定されたマスクパターン層にメッシュを設定する(S403)。メッシュの設定は、メッシュ設定部54(図2参照)により行う。図8に、障害領域設定後のマスクパターン層にメッシュの設定を行った結果を示している。メッシュ12のサイズは、ダミーパターンセル選択部52により選択されたダミーパターンセル9のサイズをもとに決定している。
【0044】
次に、ダミーパターンセル配置禁止領域の設定を行う(S404)。ダミーパターンセル配置禁止領域の設定は、ダミーパターンセル配置禁止領域設定部55(図2参照)により行う。図9に、メッシュ設定後のマスクパターン層に、ダミーパターンセル配置禁止領域13(太線で囲われた領域)を設定した結果を示している。メッシュ12に障害領域11が一部でも掛れば、そのメッシュ12はダミーパターンセル配置禁止領域13として設定する。
【0045】
上記した障害領域11、メッシュ12、およびダミーパターンセル配置禁止領域13は、いずれも複数のマスクパターン層の各マスクパターン層に共通のものが設定されている。このため、各マスクパターン層に個別に設定する場合に比べてデータ量の増加が抑えられており、開口率調整にかかる処理時間を短縮化している。
【0046】
次に、図4に示すように、ダミーパターンセルの配置を行う(S405)。ダミーパターンセルの配置は、ダミーパターン配置部5(図1参照)により行う。図10に、ダミーパターンセル配置禁止領域13が設定されたマスクパターン層に対して、ダミーパターンセル9を配置した結果を示している。ダミーパターンセル9は、ダミーパターンセル配置禁止領域13が設定されていない部分に配置されている。尚、図10では、障害領域11は省略している。
【0047】
次に、図4に示すように、マスクパターン層に配置されたダミーパターンセル9のアレイ化を行う(S406)。ダミーパターンセルのアレイ化は、ダミーパターンセルアレイ化部56(図2参照)により行う。「アレイ」とは、ダミーパターンセルの縦個数×横個数で表したものである。配置されたダミーパターンセル9をアレイ化することにより、ダミーパターンセル9のデータ容量を小さくすることができるので、その後の処理時間を短縮化することができる。ダミーパターンセルのアレイ化は、配置されたダミーパターンセルを可能な限り大きな矩形となるように結合することにより効率的行うことができる。
【0048】
図11および図12を用いてダミーパターンセルのアレイ化の一例を説明する。まずメッシュ12に沿って、縦にスリット14を作成する。同一スリット内に連続して配置されているダミーパターンセル9の個数(以下「セル連続個数」と呼ぶ)と、ダミーパターンセル9の配置位置を割り出す。ダミーパターンセル9の配置位置については、ダミーパターンセルの配置座標として、メッシュ12にシーケンシャル番号を付加し、それによりダミーパターンセルの位置を(x、y)と表して管理する。yは、同一スリット内に連続して配置されたダミーパターンセルに付されたシーケンシャル番号のうち最も小さい数字である。
【0049】
例えば、左端の第1のスリットでは、セル連続個数は12個、ダミーパターンセルの配置位置(1、1)である。次の第2のスリットでは、3個および(2、5)と、1個および(2、12)であり、その次の第3のスリットでは、1個および(3、12)である。このような具合に、全てのスリットについてセル連続個数aおよびダミーパターンセルの配置位置(x,y)を割り出す。
【0050】
次に、割り出したダミーパターンセル連続個数aおよびダミーパターンセルの配置位置(x,y)をもとに、隣り合うスリットで、aおよびyが同じ値を有するものを集めアレイ化する。例えば、第1のスリットでは、aは12、yは1であるが、隣の第2のスリットには第1のスリットとaおよびyについて同じ値を有するものが存在しないので、配置座標(1、1)に、ダミーパターンセルのx方向のセル連続個数が1、y方向のセル連続個数が12の(以下「1×12」の要領で略する。図13では、Array1×12と表示する。)のアレイ構造が確定する。
【0051】
第2のスリットに存在するダミーパターンセルの、セル連続個数aおよびダミーパターンセルの配置位置(x,y)は、1個および(2、12)であるが、aおよびyが同一のダミーパターンセルが第7のスリットまで存在するので、配置座標(2、12)に6×1のアレイ構造が確定する。上記処理を繰返し、アレイ化した結果を図12に示している。図11および図12に示した例はアレイ化の一例であり、スリット14を横方向に作成して行ってもよい。
【0052】
次に、図3に示すように、ダミーパターンが配置されたマスクパターン層について、開口率の算出を行う(S2)。ダミーパターン配置後のチップレイアウトから、ダミーパターンが配置されたマスクパターン層のマスクパターン面積情報を得て、開口率を算出する。
【0053】
次に、算出された開口率が、そのマスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証を行う(S3)。開口率検証の結果、マスクパターン層A、BおよびCの開口率が、いずれも所定の基準値範囲内にある場合(OK)には、マスク設計システム1またはこのマスク設計方法による開口率調整の処理は終了する(End)。
【0054】
開口率検証の結果、開口率が所定の基準値範囲内にないと判定されたマスクパターン層がある場合、そのマスクパターン層について、開口率調整の処理を行う。以下、開口率検証の結果、マスクパターン層AおよびBの開口率が所定の基準値範囲の下限値より小さい場合を例に挙げて説明する。
【0055】
マスクパターン層A、BおよびCから、マスクパターン層AおよびBを抽出する。図13は、マスクパターン層Bの上にマスクパターン層Aを重ね、マスクパターン層A側からマスクパターン層に直交する方向へ観察した図である。図13において、Aはマスクパターン層Aのマスクパターンを、Bはマスクパターン層Bのマスクパターンを、10はチップ枠を示している。尚、先に配置されたダミーパターン9は省略している。
【0056】
次に、図4に示すように、マスクパターン層AおよびBについて作成されたダミーパターンセルを選択する(S401)。図14に、選択されたダミーパターンセルを示している。図14において、ダミーパターンセル15は、マスクパターン層Aに対応するマスクa、マスクパターン層Bに対応するマスクbと、マスクaおよびbの周囲の余白部分とから構成されている。尚、図14では、図示の都合上、マスクaの上にマスクbを重ねたように記載しており、マスクaおよびbの重なり順が、図13に示したマスクパターン層AおよびBの重なり順と対応していない。
【0057】
尚、図4に示すように、ダミーパターンセルの選択ステップ(S401)において、ダミーパターンセル選択部52(図2参照)によりダミーパターンセル格納部51に適当なダミーパターンセルが登録されていないと判断された場合(NG)には、警告を発するとともにマスク設計システム1およびマスク設計方法による開口率調整の処理は終了する。その後は、ハンドクラフトによりマスクパターン層にダミーパターンが配置される。
【0058】
次に、抽出されたマスクパターン層に対して障害領域(S402)を設定し、メッシュを設定(S403)し、ダミーパターンセル配置禁止領域の設定(S404)をする。その結果を図15に示している。図15中において、11が障害領域、12がメッシュ、13がダミーパターンセル配置禁止領域(太線で囲われた領域)、9は先に配置されたダミーパターンセルである。ダミーパターンセル9もマスクパターンであるので、ダミーパターンセル配置禁止領域として設定されている。
【0059】
次に、図4に示すように、ダミーパターンセルを配置する(S405)。図15に示した各マスクパターン層のダミーパターンセル配置禁止領域13以外の部分に図14に示したダミーパターンセル15を配置した結果を図16に示し、配置されたダミーパターンセル15をダミーパターンセルアレイ化部56(図2参照)によりアレイ化(S406)した結果を図17に示している。尚、図16および図17では、ダミーパターンセル配置禁止領域13は省略している。
【0060】
次に、図3に示すように、ダミーパターン配置後のチップレイアウトから、ダミーパターンが配置されたマスクパターン層の開口率を算出する(S2)。次に、算出された開口率が、そのマスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証を行う(S3)。開口率検証の結果、検証されたマスクパターン層の開口率がいずれも所定の基準値範囲内にある場合(OK)には、マスク設計システム1またはこのマスク設計方法による開口率調整の処理は終了する(End)。
【0061】
以上、開口率検証(S3)の結果、ダミーパターンを配置する処理について説明したが、次に、開口率検証による判定の結果(S3)、開口率が所定の基準値範囲の上限値より大きいマスクパターン層を含む場合の開口率調整の処理について説明する。以下に、マスクパターン層A、BおよびCの開口率が、所定の基準値範囲の上限値より大きい場合を例に挙げて説明する。
【0062】
開口率検証の判定の結果、開口率が基準値範囲の上限値より大きいマスクパターン層がある場合、そのマスクパターン層からダミーパターンを削除する処理を行う(S5)。ダミーパターンの削除は、ダミーパターン削除部6(図1参照)が行う。ダミーパターン削除部6は、配置されたダミーパターンの少なくとも1部を削除する機能を有する。また、ダミーパターン削除部6は、ダミーパターンセルアレイ化部56(図2参照)によりアレイ化されたダミーパターンセルのセル連続個数を変更しまたはアレイ化を解除するアレイ数変更部を備えている。
【0063】
図18に、図12に示した各マスクパターン層から、ダミーパターンセル9を10個を削除した例を示している。図18では、削除したダミーパターンセルには網掛けを施している。この例では、ダミーパターンセルのセル連続個数の小さいアレイから削除している。また、一部のアレイについては、ダミーパターンセル9のセル連続個数を変更し、ダミーパターンセル9を削除している。どのダミーパターンセルをいくつ除けば開口率が所定範囲内に納まるかについては、ダミーパターン削除部6において容易に計算することができる。このように、ダミーパターンセルの削除をアレイ単位で行うと効率的である。また、アレイ数変更部によりアレイ化を変更したり、アレイ化を解除してダミーパターンセルを削除すれば、適当数のダミーパターンセルの削除を効率的に行うことができる。図18に示した例では、ダミーパターンセルのセル連続個数の小さいアレイから削除しているが、ダミーパターンセルのセル連続個数の大きいものから削除してもよい。
【0064】
以上、開口率規約のあるマスクパターン層について、開口率が所定の基準値範囲内となるまで、上記したダミーパターンを配置する処理またはダミーパターンを削除する処理を繰り返す。
【0065】
尚、上記したマスク設計方法は、各ステップをコンピュータに実行させるためのプログラムであっても良い。この場合、かかるプログラムをコンピュータにインストールすることにより、マスク設計システム1を実現することができる。
【0066】
また、レイアウト設計工程と、レイアウト設計工程により生成され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証工程とを含む半導体集積回路のマスク設計処理のうち、レイアウト設計工程をコンピュータに実行させるためのプログラムであってもよい。
【0067】
また、上記では、レイアウト設計部100が、複数のマスクパターン層について開口率調整を含むマスク設計処理を行う場合を例にあげて説明したが、これに限定されるものではなく、本発明のマスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラムが適用されるマスクパターン層は単層であってもよい。
【0068】
【発明の効果】
以上のように、本発明のマスク設計システム、マスク設計方法、マスク設計をコンピュータに実行させるためのプログラム、レイアウト設計工程をコンピュータに実行させるためのプログラムによれば、開口率調整にかかる処理時間を短縮することができる。
【図面の簡単な説明】
【図1】本発明のマスク設計システムの一例を示す構成図
【図2】ダミーパターン配置部の詳細を説明する構成図
【図3】図1に示すマスク設計システムのおける処理の流れおよびマスク設計方法の一例を示す流れ図
【図4】ダミーパターンを配置する処理の詳細を説明する図
【図5】抽出されたマスクパターン層の一例を示す図
【図6】ダミーパターンセルの一例を示す図
【図7】図5に示したマスクパターン層に障害領域の設定した図
【図8】図7に示したマスクパターン層にメッシュを設定した図
【図9】図8に示したマスクパターン層にダミーパターンセル配置禁止領域の設定をした図
【図10】図9に示したマスクパターン層にダミーパターンセルを配置した図
【図11】ダミーパターンセルアレイ化を説明する図
【図12】ダミーパターンセルをアレイ化した図
【図13】抽出されたマスクパターン層を説明する図
【図14】ダミーパターンセルの一例を示す図
【図15】図13に示したマスクパターン層に障害領域、メッシュおよびダミーパターンセル配置禁止領域を設定した図
【図16】図15に示したマスクパターン層にダミーパターンセルを配置した図
【図17】図16に示したマスクパターン層のダミーパターンセルをアレイ化した図
【図18】図12に示したマスクパターン層からダミーパターンセルを削除する処理を説明する図
【図19】従来のマスク設計方法を実行するマスク設計システムの構成図
【符号の説明】
1          マスク設計システム
2          レイアウト作成部
3          開口率算出部
4          開口率検証部
5          ダミーパターン配置部
51        ダミーパターンセル格納部
52        ダミーパターンセル選択部
53        障害領域設定部
54        メッシュ設定部
55        ダミーパターンセル禁止領域設定部
56        ダミーパターンセルアレイ化部
6          ダミーパターン削除部
7          チップレイアウト
9、15    ダミーパターンセル
10        チップ枠
11        障害領域
12        メッシュ
13        ダミーパターンセル配置禁止領域
14        スリット
100      レイアウト設計部
200      レイアウト検証部
201      検証用フォーマットに変換されたチップレイアウト
202      デザインルールチェック部
300      レイアウト設計部
301      レイアウト作成部
302      チップレイアウト
400      レイアウト検証部
401      検証用フォーマットに変換されたチップレイアウト
402      デザインルールチェック部
403      ダミーパターン配置部

Claims (13)

  1. レイアウト設計部と、前記レイアウト設計部から出力され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証部とを含む半導体集積回路のマスク設計システムであって、
    前記レイアウト設計部が、
    チップレイアウトを作成するレイアウト作成部と、
    チップレイアウトからマスクパターン層の開口率を算出する開口率算出部と、
    前記開口率算出部により算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証部と、
    前記開口率検証部の判定の結果、マスクパターン層の開口率が前記基準値範囲の下限値より小さい場合、当該マスクパターン層にダミーパターンを配置するダミーパターン配置部と、
    前記開口率検証部の判定の結果、マスクパターン層の開口率が前記基準値範囲の上限値より大きい場合、当該マスクパターン層からダミーパターンを削除するダミーパターン削除部とを備えたことを特徴とするマスク設計システム。
  2. 前記レイアウト設計部が、複数のマスクパターン層についてマスク設計処理を行う請求項1に記載のマスク設計システム。
  3. 前記ダミーパターン配置部が、
    マスクパターン層に配置されるダミーパターンの構成単位であって、各マスクパターン層について作成されたダミーパターンセルを格納したダミーパターンセル格納部と、
    前記開口率検証部の判定の結果、開口率が前記基準値範囲の下限値より小さいマスクパターン層がある場合、当該マスクパターン層について作成されたダミーパターンセルを、前記ダミーパターンセル格納部から選択するダミーパターンセル選択部とを備えた請求項2に記載のマスク設計システム。
  4. 前記ダミーパターンセル格納部が、複数のマスクパターン層に対して配置されるダミーパターンの構成単位であって、当該複数のマスクパターン層について作成されたダミーパターンセルをさらに格納しており、
    前記ダミーパターンセル選択部が、前記開口率検証部の判定の結果、開口率が前記基準値範囲の下限値より小さいマスクパターン層が複数ある場合、当該複数のマスクパターン層について作成されたダミーパターンセルを、前記ダミーパターンセル格納部から選択する請求項3に記載のマスク設計システム。
  5. 前記ダミーパターン配置部が、
    前記開口率検証部の判定の結果、開口率が前記基準値範囲の下限値より小さいマスクパターン層が複数ある場合に、当該複数のマスクパターン層の各マスクパターン層のマスクパターンおよび当該マスクパターンの周囲の所定範囲が、いずれもダミーパターンセルの配置の障害となる領域として設定されるように、前記複数のマスクパターン層の各マスクパターン層に共通の障害領域を設定する障害領域設定部と、
    前記障害領域設定部により障害領域が設定された複数のマスクパターン層を区画するメッシュを設定するメッシュ設定部と、
    前記障害領域の少なくとも一部が掛かる前記メッシュを、ダミーパターンセル配置禁止領域として設定するダミーパターンセル配置禁止領域設定部とを備えた請求項4に記載のマスク設計システム。
  6. 前記ダミーパターン配置部が、マスクパターン層に配置されたダミーパターンセルをアレイ化するダミーパターンセルアレイ化部を備えた請求項3〜5のいずれかの項に記載のマスク設計システム。
  7. 前記ダミーパターン削除部が、前記ダミーパターンセルアレイ化部によりアレイ化されたダミーパターンセルのセル連続個数を変更しまたはアレイ化を解除するアレイ数変更部を備えた請求項6に記載のマスク設計システム。
  8. レイアウト設計工程と、前記レイアウト設計工程により生成され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証工程とを含む半導体集積回路のマスク設計方法であって、
    前記レイアウト設計工程が、
    チップレイアウトを作成するレイアウト作成ステップと、
    チップレイアウトから、マスクパターン層の開口率を算出する開口率算出ステップと、
    前記開口率算出ステップにより算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証ステップと、
    前記開口率検証ステップの判定の結果に従い、(a)前記開口率が前記基準値範囲の下限値より小さいと判定された場合は、当該マスクパターン層にダミーパターンを配置する処理、(b)前記開口率が前記基準値範囲の上限値より大きいと判定された場合は、当該マスクパターン層からダミーパターンを削除する処理のいずれかを行う開口率調整ステップとを含むことを特徴とするマスク設計方法。
  9. 前記開口率調整ステップにおいて配置されるダミーパターンが、ダミーパターンセルから構成されている請求項8に記載のマスク設計方法。
  10. 前記開口率調整ステップのダミーパターンを配置する処理において、配置されたダミーパターンセルをアレイ化する請求項9に記載のマスク設計方法。
  11. 前記開口率調整ステップのダミーパターンを削除する処理において、アレイ化されたダミーパターンセルのセル連続個数を変更しまたはアレイ化を解除する請求項10に記載のマスク設計方法。
  12. レイアウト設計工程と、前記レイアウト設計工程により生成され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証工程とを含む半導体集積回路のマスク設計処理をコンピュータに実行させるためのプログラムであって、
    前記レイアウト設計工程が、
    チップレイアウトを作成するレイアウト作成ステップと、
    チップレイアウトから、マスクパターン層の開口率を算出する開口率算出ステップと、
    前記開口率算出ステップにより算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証ステップと、
    前記開口率検証ステップの判定の結果に従い、(a)前記開口率が前記基準値範囲の下限値より小さいと判定された場合は、当該マスクパターン層にダミーパターンを配置する処理、(b)前記開口率が前記基準値範囲の上限値より大きいと判定された場合は、当該マスクパターン層からダミーパターンを削除する処理のいずれかを行う開口率調整ステップとを含むことを特徴とするマスク設計処理をコンピュータに実行させるためのプログラム。
  13. レイアウト設計工程と、前記レイアウト設計工程により生成され検証用フォーマットに変換されたレイアウトデータを検証するレイアウト検証工程とを含む半導体集積回路のマスク設計処理のうち、前記レイアウト設計工程をコンピュータに実行させるためのプログラムであって、
    チップレイアウトを作成するレイアウト作成ステップと、
    チップレイアウトから、マスクパターン層の開口率を算出する開口率算出ステップと、
    前記開口率算出ステップにより算出された開口率が、当該マスクパターン層についての所定の基準値範囲にあるか否かを判定する開口率検証ステップと、
    前記開口率検証ステップの判定の結果に従い、(a)前記開口率が前記基準値範囲の下限値より小さいと判定された場合は、当該マスクパターン層にダミーパターンを配置する処理、(b)前記開口率が前記基準値範囲の上限値より大きいと判定された場合は、当該マスクパターン層からダミーパターンを削除する処理のいずれかを行う開口率調整ステップとを含むことを特徴とするレイアウト設計処理をコンピュータに実行させるためのプログラム。
JP2002196385A 2002-07-04 2002-07-04 マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム Pending JP2004039933A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002196385A JP2004039933A (ja) 2002-07-04 2002-07-04 マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002196385A JP2004039933A (ja) 2002-07-04 2002-07-04 マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム

Publications (1)

Publication Number Publication Date
JP2004039933A true JP2004039933A (ja) 2004-02-05

Family

ID=31704495

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002196385A Pending JP2004039933A (ja) 2002-07-04 2002-07-04 マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム

Country Status (1)

Country Link
JP (1) JP2004039933A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006085175A (ja) * 2004-09-14 2006-03-30 Kla Tencor Technologies Corp レチクル・レイアウト・データを評価するための方法、システム及び搬送媒体
JP2007027290A (ja) * 2005-07-14 2007-02-01 Renesas Technology Corp 半導体集積回路のレイアウト設計方法
JP2009049341A (ja) * 2007-08-23 2009-03-05 Nec Electronics Corp 半導体集積回路の設計方法及び設計システム
KR100941575B1 (ko) 2007-01-16 2010-02-10 가부시키가이샤 뉴플레어 테크놀로지 도형 데이터의 검증 장치 및 방법
JP2010541245A (ja) * 2007-09-28 2010-12-24 シノプシス, インコーポレイテッド ダミーフィルセルのセットの使用によるダミーフィル実施の方法および装置
JP2011009576A (ja) * 2009-06-26 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置の設計方法及び半導体装置の製造方法
JP2012203004A (ja) * 2011-03-23 2012-10-22 Toshiba Corp パターン修正方法および半導体装置の製造方法
CN111458974A (zh) * 2020-05-23 2020-07-28 珠海市睿晶聚源科技有限公司 一种加速版图处理的方法及系统

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006085175A (ja) * 2004-09-14 2006-03-30 Kla Tencor Technologies Corp レチクル・レイアウト・データを評価するための方法、システム及び搬送媒体
JP2007027290A (ja) * 2005-07-14 2007-02-01 Renesas Technology Corp 半導体集積回路のレイアウト設計方法
KR100941575B1 (ko) 2007-01-16 2010-02-10 가부시키가이샤 뉴플레어 테크놀로지 도형 데이터의 검증 장치 및 방법
JP2009049341A (ja) * 2007-08-23 2009-03-05 Nec Electronics Corp 半導体集積回路の設計方法及び設計システム
JP2010541245A (ja) * 2007-09-28 2010-12-24 シノプシス, インコーポレイテッド ダミーフィルセルのセットの使用によるダミーフィル実施の方法および装置
JP2011009576A (ja) * 2009-06-26 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置の設計方法及び半導体装置の製造方法
JP2012203004A (ja) * 2011-03-23 2012-10-22 Toshiba Corp パターン修正方法および半導体装置の製造方法
CN111458974A (zh) * 2020-05-23 2020-07-28 珠海市睿晶聚源科技有限公司 一种加速版图处理的方法及系统
CN111458974B (zh) * 2020-05-23 2023-06-23 珠海市睿晶聚源科技有限公司 一种加速版图处理的方法及系统

Similar Documents

Publication Publication Date Title
JP3024593B2 (ja) レイアウト設計方法およびレイアウト設計装置
JP3219500B2 (ja) 自動配線方法
US8239803B2 (en) Layout method and layout apparatus for semiconductor integrated circuit
JP4474404B2 (ja) パッキングベースのマクロ配置方法とそれを用いた半導体チップ
US6182272B1 (en) Metal layer assignment
JP4761859B2 (ja) 半導体集積回路のレイアウト設計方法
US20070011639A1 (en) Placement methods for standard cell library
US8024689B2 (en) Semiconductor integrated circuit apparatus with low wiring resistance
US7216325B2 (en) Semiconductor device, routing method and manufacturing method of semiconductor device
JP2004039933A (ja) マスク設計システム、マスク設計方法、およびマスク設計処理またはレイアウト設計処理をコンピュータに実行させるためのプログラム
US20060048088A1 (en) Computer automated design method, program for executing an application on a computer automated design system, and semiconductor integrated circuit
JP4469539B2 (ja) 半導体集積回路装置の製造方法
US20030028853A1 (en) Wiring layout method of integrated circuit
US7370304B2 (en) System and method for designing and manufacturing LSI
JP3485311B2 (ja) ダミーパターンレイアウト方法
JP4209577B2 (ja) ビア形成領域決定方法
JP2008310527A (ja) 半導体集積回路のレイアウト設計装置及びレイアウト設計方法
JP2000057175A (ja) 半導体集積回路装置の自動配線方式
JP3396874B2 (ja) スタンダードセル方式の半導体集積回路設計装置
JP4269559B2 (ja) 半導体装置及びその設計方法
JP2006049782A (ja) 半導体集積回路装置のレイアウト方法
JPH06349947A (ja) 半導体集積回路装置のマスクパターン設計方法および設計装置
JP2007156985A (ja) 半導体集積回路設計方法、半導体集積回路設計プログラム、および半導体集積回路
JP2006294707A (ja) 半導体集積回路の配線方法および半導体集積回路
US6982222B2 (en) Method of generating interconnection pattern

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080417

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080805