KR930001749B1 - 프로그래머블 논리회로 - Google Patents

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KR930001749B1
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

프로그래머블 논리회로
제1도는 본 발명의 1실시예에 따른 프로그래머블 논리회로로서 적용된 2입력 논리게이트를 나타낸 구성 설명도.
제2a도와 제2b도는 제1도에 도시된 3상태회로의 다른 구체적인 구성예를 나타낸 회로도.
제3a도 내지 제3f도는 제1도에 도시된 2입력 논리게이트의 다른 구체적인 주성예를 나타낸 논리회로도.
제4도는 제3a도에 도시된 2입력 앤드게이트의 일례를 나타낸 회로도.
제5도 내지 제7도는 본 발명의 다른 실시예에 따른 프로그래머블 논리회로로서 적용된 3입력 논리게이트의 일례와 4입력 논리게이트의 일례 및 5입력 논리게이트의 일례를 나타낸 논리회로도.
제8도는 본 발명의 또다른 실시예에 따른 프로그래머블 논리 회로로서 적용된 전가산기를 나타낸 논리회로도.
제9도는 제8도에 도시된 전가산기를 회로셀을 단위로 해서 나타낸 회로도.
제10도는 전가산기에 대한 종래의 논리표기예를 나타낸 도면.
제11도는 제10도에 도시된 전가산기를 종래의 논리회로를 이용해서 구성한 논리회로도.
제12도는 제10도에 도시된 전가산기의 진리치표.
제13도와 제14도는 종래 범용의 소규모 집적회로를 나타낸 논리회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11, 12: 3상태회로 2 : 2입력 논리게이트
3 : 3입력 논리게이트 4 : 4입력 논리게이트
5 : 5입력 논리게이트 A : 제1신호
B : 제2신호 C : 제3신호
D : 제4신호 E : 제5신호
[산업상의 이용분야]
본 발명은 반도체집적회로에 형성되는 프로그래머블 논리회로에 관한 것으로, 특히 비교적 간단한 구성으로 용이하게 확장할 수 있는 프로그래머블 논리회로에 관한 것이다.
[종래의 기술과 그 문제점]
일반적으로 다수의 게이트로부터 수십개의 게이트로 형성되는 논리회로가 필요하게 되는 경우에는 범용의 소규모집적회로(Small scale IC; 이하 SSI라 약침함)가 이용되고 있는 바, 이러한 SSI로는 트랜지스터·트랜지스터 논리회로(Transistor·Transistor logic; 이하 TTL이라 약침함) 구성의 시리즈라던지 상보성 절연게이트형(Complementary Metal Oxide Semiconductior; 이하 CMOS라 약침함) 논리구성의 시리즈가 있고, 이러한 SSI에는 1개의 패키지내에 복수개의 논리게이트가 봉입(封入)되어지면서 게이트의 품종수로 여러가지가 사용되기 때문에 회로설계자는 이들 범용 SSI를 필요에 따라 구입하여 목적으로 하는 논리 회로를 실현할 수 있다. 즉, 예컨대 2입력 낸드게이트가 필요한 경우에는 제13도에 도시된 바와 같은 IC를 사용하는 반면, 2입력 노아게이트가 필요한 경우에는 제14도에 도시된 바와 같은 IC를 사용하면 바람직하게 된다.
현재, 이러한 SSI는 폭넓게 출하되고 있어 입수가 용이하다는 이점을 갖지만, 범용성을 높여주기 위해 사용자에 따라서는 무의미한 구성 부분이 많이 포함되고 있는 바, 예컨대 임의의 논리회로에서 1개의 2입력 노아게이트와 1개의 2입력낸드게이트가 요망되는 경우, 이상적으로 2입력 노아게이트와 2입력랜드게이트가 각각 1개씩 내장되어 있는 IC이면 가장 효율이 좋지만, 시판되는 SSI에는 그러한 형태의 제품이 없기 때문에 2입력 노아게이트로서는 제14도에 도시된 바와 같은 IC를, 또 2입력 낸드게이트로서는 제13도에 도시된 바와 같은 IC를 이용해야만 되므로 결국 2개의 IC가 필요하게 된다.
또 제13도와 제14도에 도시된 바와 같은 IC는 각각 4개의 게이트를 갖추고 있으므로 각자 3개의 게이트는 불필요하게 되고, 더욱이 IC를 기판에 장착하는 경우를 고려해 보면 사용되지도 않는 논리게이트를 위해 관통구멍을 형성해 주어야될 뿐만 아니라, 기판상에는 제13도와 제14도에 도시된 바와 같은 2개의 IC분에 대한 면적이 필요하게 되며, 이는 비교적 소규모의 회로예이지만 수백개의 게이트로 이루어진 디지탈회로의 경우에는 상기한 바와 같은 무의미한 면적이 더욱 증대되게 된다.
이러한 상태를 방지하기 위해서는 예컨대 1개의 2입력 낸드게이트와 1개의 2입력 노아게이트가 내장된 IC를 SSI시리즈에 조립해서 시판하면 좋지만, 사용자의 요구가 다양하기 때문에 2입력 논리게이트로는 낸드게이트, 노아게이트, 앤드게이트, 오아게이느, 배타논리합오아게이트(EK-OR) 및 배타논리합노아게이트(EX-NOR)로 다채롭고, 이들을 복수개 조립해 넣은 IC를 제작하게 되면 그 품종수가 증대되게 되어 제조업자와 사용자 모두 관리할 수 없게 되어 버린다는 결점이 있다.
또, SSI에서의 다른 결점은 사용자가 항상 정리해 두어야만 된다는 것으로, 어떠한 논리게이트가 필요하게 될지를 미리 알 수 없기 때문에 100품종 이상의 범용 SSI를 대량으로 보존하고 있어야만 되므로 그 관리가 번잡해지면서 보관장소의 스페이스도 결코 작아서는 안된다.
이상과 같은 SSI의 결점을 해소하기 위해 근년에는 프로그래머블 논리회로장치(Programmabe Logic Device; 이하, PLD라 약칭 함)라 칭해지는 논리게이트의 프로그램이 가능한 IC가 제작되고 있는 바, 이는 예컨대 일본국 특허공보 소59-48574(명칭; 프로그래머블 어레이논리회로)에 개시되어 있는 기술을 이용해서 제작되는 일련의 IC로서, 종방향과 횡방향에 복수의 배선을 배치하는 한편, 이들 배선이 매트릭스 형상으로 늘어선 교점에 상당하는 부분에 메모리셀을 배치한 다음 그 메모리셀에 "0" 또는 "1"을 기입해 넣고서 대응되는 교점을 매개로 종과 횡방향의 배선을 접속 또는 절단하도록 되어있다.
그런데, 이들 IC는 여러가지 논리회로를 프로그램할 수 있다는 점에서는 우수하지만 프로그램해야만 하는 메모리셀의 수가 많아지게 되고, 또 프로그램의 방법도 복잡해지게 되므로 개인용컴퓨터등에 의한 대규모 프로그램장치가 필요하게 되며, 더욱이 사용자는 PLD를 프로그램하기 위한 복잡한 소프트웨어를 다대한 시간을 들여서 개발해야 하거나 그렇지 않으면 고액의 프로그램장치를 포함해서 소프트웨어를 구입할 필요가 있게 된다.
상기한 바와 같이 종래의 SSI는 사용자에 따라서는 무의미한 부분이 많이 포함되어 있고, 또 이 SSI를 기판에 장착하는 경우를 고려하면 사용되지도 않는 논리게이트를 위해 관통구멍을 형성해주어야만 될 뿐만 아니라 기판상에는 다수의 IC에 대한 스페이스가 상당히 필요하게 된다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 종래 기술상의 문제점을 해결하기 위해 이루어진 것으로, 구성이 비교적 간단해지면서 게이트의 확장이 용이한 프로그래머블 논리회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 1실시예 따른 프로그래머블 논리회로는 데이타입력단과 데이터출력단 및 출력 제어입력단을 구비하고 있으면서 출력이 "1", "0", "하이임피던스"의 3상태를 갖는 2개의 3상태 회로를 준비해서, 이 2개의 3상태회로의 출력을 와이어드오아(wired-OR) 접속하여 와이어드오아회로를 형성해주고, 이 와이어드오아회로내의 3상태 회로는 한쪽의 출력이 하이임피던스인 경우 다른쪽의 출력은 로우레벨로 되도록 출력제어해 주며, 이들 3상태회로의 데이터입력단자에는 실질적으로 항상 "1"이나 "0"의 신호, 또는 제1신호나 이 제1신호의 반전신호의 4개 신호중 어느 1개의 신호를 입력해 주면서, 상기 출력 제어입력에는 제2신호를 공급해줌으로써 제1신호와 제2신호에 대한 논리게이트를 구성하여 와이어드오아 단자가 논리출력으로 되도록 한 것에 특징이 있다.
또, 본 발명의 제2실시예에 따른 프로그래머블 논리회로는 2입력의 논리게이트를 2단이상 접속하여 전체적으로 트리(tree) 형상이 되도록 구성하고, 각 논리게이트는 각각 데이타입력단과 출력제어입력단 및 데이터출력단을 갖추고 있으면서 데이터출력이 "1", "0", "하이임피던스"의 3상태를 취하는 2개의 3상태회로의 데이터출력단까지 상호 와이어드오아접속하여 한쪽의 3상태회로의 출력이 하이임피던스상태인 경우에는 다른쪽 3상태회로의 출력이 로우임피던스로 되도록 제어해 주며, 데이터입력단의 입력과 출력제어입력단의 입력과의 논리출력이 와이어드오아접속단으로부터 출력되도록 하고, 제1단째의 논리게이트에서는 실질적으로 항상 "1"이나 "0"신호, 제1신호나 제1신호의 반전신호의 4개 신호중 어느 하다의 신호를 데이터입력단에 입력되도록 하며, 제2신호와 제2신호의 상보적인 신호를 출력제어입력단에 입력해주고, 제2단째 이후의 논리게이트는 전단에 위치하는 2개의 논리게이트로부터의 각 출력이 2개의 3상태회로의 각 입력단에 입력되도록 해주며, 각단에 대응되게 공급되는 상보적인 출력신호를 출력제어입력단에 입력해 주도록 된 것에 특징이 있다.
[작용]
본 발명의 1실시예에 따른 프로그래머블 논리회로에 의하면 4개의 신호를 여하히 선택하는 가에 따라 제1신호 및 제2신호를 입력으로 하는 반면 와이어드오아접속단의 신호를 출력으로 하는 소위 2입력 논리게이트를 제작할 수 있게 된다.
또, 본 발명의 다른 실시예에 따른 프로그래머블 논리회로에 의하면 제1신호와 각 단의 출력제어신호를 입력으로 하는 다수입력의 논리게이트를 제작할 수 있고, 또한 다수의 입력에 대해 복수의 출력을 취출하는 논리회로를 제작할 수도 있다.
[실시예]
이하, 도면을 참조해서 본 발명에 따른 프로그래머블 논리회로를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 프로그래머블 논리회로로서 적용된 2입력 논리게이트를 나타낸 도면으로, 2개의 3상태회로[제1, 3상태회로(11)와 제2, 3상태회로(12)]의 출력이 상호 와이어드오아(Wired-OR) 접속되어 있는바, 이 2개의 3상태회로(11, 12)는 한쪽의 출력이 하이임피던스인 경우 다른쪽의 출력은 로우임피던스가 되도록 제어되고, 한쪽의 3상태회로(12)의 출력제어입력단에는 출력제어신호(B)가 입력되는 반면 다른쪽 3상태회로(11)의 출력기제어입력단에는 상기 신호(B)와는 상보적인 반전신호
Figure kpo00001
가 입력된다.
여기서, 기본논리회로로 이용되고 있는 3상태회로(11, 12)는 각각 예컨대 제2a도와 제2b도에 도시된 CMOS논리회로로 구성되는 바, 제2a도의 3상태회로는 인버터(21)와 전송게이트(22; P챈널트랜지스터 (P)와 N챈널트랜지스터 (N)로 구성됨)가 직렬로 접속되어 있으면서, 이 3상태회로에는 상기 인버터(21)에 신호(X)가 입력됨과 더불어 상기 전송게이트(22)의 제어신호(출력제어신호)로서 Y 및
Figure kpo00002
(상기 B 및
Figure kpo00003
에 상당)가 입력되어, Y=0일 때 출력 (Z)이 하이임퍼던스로 되는 반면, Y=1일 때 출력 (Z)은 X의 반전신호
Figure kpo00004
로 된다. 이에 대해 제2b도의 3상태회로는 제2a도에 도시된 3상태회로와 논리적으로 전혀 등가적인 클럭제어형 인버터(Clocked Inverter)로서, 2개의 P채널트랜지스터(P1, P2)와 2개의 N채널트랜지스터(N1, N2)로 구성되어 있으면서, 이 3상태회로에는 신호(X)가 입력됨과 더불어 하이임피던스제어용 클럭신호(출력제어신호)로서 Y 및
Figure kpo00005
(상기 B 및
Figure kpo00006
에 상당)가 입력되며, Y=0일 때 출력 (Z)이 하이임피넌프상태로 되는 반면 Y=1일 때 출력 (Z)은 X의 반전신호
Figure kpo00007
로 된다.
따라서, 상기 제1도의 2입력 논리게이트(2)에 따르면 한쪽 3상태회로(11)의 데이터입력단에 대한 입력데이터(a1)고서 다음과 같은 4개의 신호중 1개의 신호가 선택되어 입력되도록 하는 한편, 이와 마찬가지로 다른쪽 3상태회로(12)의 데이터입력단에 대한 입력데이터(a2)로서 4개의 신호중 1개의 신호를 여하히 선택하는 가에 따라 A(제1신호를 여하히 선택하는 가에 따라 A(제1신호)와 B(제2신호)가 입력으로 되면서 와이어드오아접속단의 신호(S)가 출력으로 되는 소위 2입력 논리게이트를 제작할 수 있게 된다.
여기서, 상기 4개의 신호로는 신호(A)와 그 상보적인 반전신호
Figure kpo00008
, 항상 "0"(도면에서는 접지전위 GND)레벨의 신호 및 항상 "1"(도면에서는 Vdd전원전위)레벨의 신호가 사용된다.
또, 상기 2입력 논리게이트로는 앤드게이트와 오아게이트, 낸드게이트, 노아게이트, 배타논리합오아게이트 및 배타논리합노아게이트가 포함되는데, 각각의 구체예가 제3a도 내지 제3f도에 도시되어 있고, 이 제3a도 내지 제3f도에서는 3상태회로가 제2b도에 도시된 구성으로 되어 있으면서, 도면중 "X"는 전기적인 접속점을 나타낸다.
여기서, 대표적인 논리게이트로서 앤드게이트에 대한 구체적인 회로구성이 제4도에 도시되어 있고, 제3a도에서 앤드게이트는 반전신호
Figure kpo00009
에 의해 출력제어되는 한쪽의 3상태회로(11)에 대한 입력 (a1)으로서 "1"레벨이 선택되는 반면 신호(B)에 의해 출력제어되는 다른쪽 3상태회로(12)에 대한 입력 (a2)으로서 반전 신호
Figure kpo00010
가 선택되도록 해줌에 따라 신호(B)가 "1"인 경우 한쪽의 3상태회로(11)의 출력은 하이임피던스로 되는 반면 다른쪽 3상태회로(12)의 출력은 반전신호
Figure kpo00011
가 반전된 신호(A)가 출력되고, 와이어드오아출력(S)은 A(=A×B)로 된다. 이에 대해 신호(B)가 "0"인 경우 한쪽의 3상태회로(11)는 "1"레벨이 반전된 "0"레벨을 출력하게 되는 반면 다른쪽 3상태회로(12)의 출력은 하이임피던스로 되고, 와이어드오아출력(S)은 "0"레벨로 된다.
또, 제3b도에 도시된 오아게이트는 반전신호
Figure kpo00012
에 의해 출력제어되는 한쪽의 3상태회로(11)에 대한
입력(a1)으로서 반전신호
Figure kpo00013
가 선택되는 반면신호(B)에 의해 출력제어되는 다른쪽 3상태회로(12)의 입력(a2)으로서 "0"레벨이 선택되도록 해줌에 따라 신호(B)가 "1"인 경우 한쪽의 3상태회로(11)의 출력은 하이임피던스로 되는 반면 다른쪽 3상태회로(12)는 "0"레벨이 반전된 "1"레벨을 출력하게 되고, 와이어드오아출력(S)은 "1"레벨(=B)로 된다. 이에 대해 신호(B)가 "0"인 경우 한쪽의 3상태회로(11)는 반전신호
Figure kpo00014
가 반전된 신호(A)를 출력하게 되는 반면 다른쪽 3상태회로(12)의 출력은 하이임피던스로되고, 와이어드오아 출력(S)은 신호(A)로 된다.
그리고, 제3c도에 도시된 낸드게이트는 반전신호
Figure kpo00015
에 의해 출력제어되는 한쪽의 3상태회로(11)에 대한 입력 (a1)으로서 "0"레벨이 선택되는 반면, 신호(B)에 의해 출력제어되는 다른쪽 3상태회로(12)에 대한 입력(a2)으로서 신호(A)가 선택되도록 해줌에 따라 신호(B)가 "1"인 경우 한쪽의 3상태회로(11)의 출력이 하이임피던스로 되는 반면 다른쪽 3상태회로(12)는 신호(A)가 반전된 반전신호
Figure kpo00016
를 출력하게 되고, 와이어드오아출력(S)은 반전신호
Figure kpo00017
로 된다. 이에 대해 신호(B)가 "0"인 경우 한쪽의 3상태회로(11)에서는 "0"레벨이 반전된 "1"레벨이 출력되는 반면 다른쪽 3상태회로(12)의 출력이 하이임피던스로 되고, 와이어드오아출력(S)은 "1"레벨로 된다.
또, 제3d도에 도시된 노아게이트는 반전신호
Figure kpo00018
에 의해 출력제어되는 한쪽의 3상태회로(11)에 대한 입력(a1)으로서 신호(A)가 선택되는 반면 신호(B)에 의해 출력제어되는 다른쪽 3상태회로(12)에 대한 입력 (a2)으로서 "1"레벨이 선택되도록 해줌에 따라 신호(B)가 "1"인 경우 한쪽의 3상태회로(11)의 출력은 하이임피던스로 되는 반면 다른쪽 3상태회로(12)는 "1"레벨이 반전된 "0"레벨을 출력하게 되며, 와이어드오아출력(S)은 "0"레벨로 된다. 이에 대해 신호(B)가 "0"인 경우 한쪽의 3상태회로(11)는 신호(A)가 반전된 반전신호
Figure kpo00019
가 출력되는 반면 다른쪽 3상태회로(12)의 출력은 하이임피던스로 되고, 와이어드오아출력(S)은 반전신호
Figure kpo00020
로 된다.
제3e도에 도시된 배타논리합오아데이트는 반전신호
Figure kpo00021
에 의해 출력제어되는 한쪽의 3상태회로(11)에 대한 입력(a1)으로서 반전신호
Figure kpo00022
가 선택되는 반면 신호(B)에 의해 출력제어되는 다른쪽 3상태회로(12)에 대한 입력(a2)으로서 신호(A)가 선택되도록 해줌에 따라 신호(B)가 "1"인 경우 한쪽의 3상태회로(11)의 출력은 하이임피던스로 되는 반면 다른쪽 3상태회로(12)는 신호(A)가 반전된 반전신호
Figure kpo00023
를 출력하게 되고, 와이어드오아출력(S)은 반전신호
Figure kpo00024
로 된다. 이에 대해 신호(B)가 "0"인 경우 한쪽의 3상태회로(11)는 반전신호
Figure kpo00025
가 반전된 신호(A)를 출력하게 되는 반면, 다른쪽 3상태회로(12)의 출력은 하이임피던스로 되고, 와이어드오아출력(S)은 신호(A)로 된다.
제3f도에 도시된 배타논리합노아게이트는 반전신호
Figure kpo00026
에 의해 출력제어되는 한쪽의 3상태회로(11)에 대한 입력 (a1)으로서 신호(A)가 선택되는 반면 신호(B)에 의해 출력제어되는 다른쪽 3상태회로(12)의 입력(a2)으로서 반전신호
Figure kpo00027
가 선택되도록 해줌에 따라 신호(B)가 "1"인 경우 한쪽의 3상태회로(11)의 출력이 하이임피던스로 되는 반면 다른쪽 3상태회로(12)는 반전신호
Figure kpo00028
가 반전된 신호(A)가 출력되고, 와이어드오아출력(S)은 신호(A)로 된다. 이에 대해 신호(B)가 "0"인 경우 한쪽의 3상태회로(11)는 신호(A)가 반전된 반전신호
Figure kpo00029
를 출력하게 되는 반면 다른쪽 3상태회로(12)의 출력은 하이임피던스로 되고, 와이어드오아출력(S)은 반전신호
Figure kpo00030
로 된다.
한편, 상기한 바와 같은 2입력 논리게이트와 동일하게 3상태회로와 상보적인 신호(A,
Figure kpo00031
, 0레벨, 1레벨)의 4개신호로 부터 1개의 신호를 선택하는 수단이면 3입력, 4입력, 5입력, …으로 임의의 입력수를 갖는 논리게이트를 제작할 수 있게 되는 바, 본 발명에 따른 3입력, 4입력, 5입력의 논리게이트에 대한 구체적인 구성예가 제5도와 제6도 및 제7도에 도시되어 있다.
즉, 제5도에 도시된 3입력 논리게이트(3)는 상기한 바와 같은 본 발명에 따른 2입력 논리게이트(2)를 제1단째에 2조(2組)로 갖추고 있음에 더하여 제2단째에 1조를 갖추고 있는 바, 이 경우 제2단째의 논리게이트(2)에서는 제1단째의 2조의 2입력 논리게이트(2)에 따른 와이어드오아출력이 2개의 3상태회로(11, 12)의 각 입력단에 입력되는 한편, 제3신호(C)와 이 제 3신호(C)에 대해 상보적인 반전신호
Figure kpo00032
가 출력제어 입력단에 입력되고, 이 2입력 논리게이트(2)의 와이어드오아접속단으로 부터 제1신호(A)와 제2신호(B) 및 제3신호(C)의 논리출력(S)이 취출되도록 구성되어 있다. 또 이 제5도에 도시된 3입력 노아게이트(3)에서 2조의 2입력 논리게이트(2)는 4개 신호의 선택내용이 다르게 되어 있다.
그리고, 제6도에 도시된 4입력 논리게이트(4)는 상기한 본 발명에 따른 2조의 3입력 논리게이트(3)를 갖추고 있으면서, 그 후단에 상기한 본 발명에 따른 1조의 2입력 논리게이트(2)를 갖추고 있고, 이 경우 후단의 2입력 논리게이트(2)에서는 전단에 위치하는 2조의 3입력 논리게이트(3)의 각 와이어드오아출력이 2개의 3상태회로(11, 12)의 각 입력단에 입력되는 한편, 제4신호(D)와 이 제4신호(D)에 대한 상보적인 반전신호
Figure kpo00033
가 출력제어입력단에 입력되고, 이 2입력 논리게이트(2)의 와이어드오아접속단으로 부터 상기 제1신호(A)와 제2신호(B), 제3신호(C) 및 제4신호(D)의 논리출력(S)이 취출되도록 구성되어 있다. 또, 이 제6도에 도시된 4입력의 노아게이트(4)에서 2조의 3입력 논리게이트(3)는 상기 4개 신호의 선택내용이 다르게 되어 있으면서, 이 4입력 노아게이트(4)에 대해서는 등가적으로 신호(A, B)를 입력으로 하는 제1앤드 게이트(61)와 신호(C, D)를 입력하는 제2앤드게이트(62) 및 이들 2개의 앤드게이트(61, 62)의 각 출력이 입력으로 되는 노아게이트(63)에 의해 표시할 수 있다.
그리고, 제7도에 도시된 5입력 논리게이트(5)는 상기한 바와 같은 본 발명에 따른 2조의 4입력 논리게이트(4)를 갖추고 있음과 더불어 그 후단에 상기한 바와 같은 본 발명에 따른 1조의 2입력 논리게이트(2)를 갖추고 있는 바, 이 후단이 2입력 논리게이트(2)에서는 전단에 위치하는 2조의 4입력 논리게이트(3)의 각 와이어드오아출력이 2개의 3상태회로(11, 12)의 각 입력단에 입력되고, 제5신호(E)와 이 제5신호(E)에 상보적인 반전신호
Figure kpo00034
가 출력제어입력단에 입력되며, 이 2입력 논리게이트(23)의 와이어드노아접속단으로 부터 제1신호(A)와 제2신호(B), 제3신호(C), 제4신호(D) 및 제5신호(E)의 논리출력(S)이 취출되도록 구성되어 있다.
또, 제7도에 도시된 5입력 노아게이트(5)에서 2조의 4입력 논리게이트(4)는 4개신호의 선택내용이 다르게 되어 있으면서, 이 제5입력 노아게이트(5)에 대해서는 등가적으로 신호(A, B)를 입력으로 하는 앤드게이트(71)와 이 앤드게이트(71)의 출력과 신호(C)를 입력으로 하는 제1오아게이트(72), 신호(E, D)를 입력으로 하는 제2오아게이트(73), 이들 2개의 오아게이트(72, 73)의 각 출력을 입력으로 하는 낸드게이트(74) 에 의해 표시할 수 있다.
상기한 바와 같이 본 발명은 2개의 3상태회로를 와이어드오아접속한 구성을 트리형상으로 접속해서 각종 논리게이트를 제작할 수 있게 된다. 즉, 2입력 논리게이트를 2단이상 접속해서 전체적인 트리형상이 되도록 구성해주고, 각 논리게이트는 각각 데이터입력단과 출력제어입력단 및 데이터출력단을 갖추고서 데이터출력 단이 "1", "0", "하이임피던스"의 3상태로 되는 2개의 3상태회로의 데이터출력단끼리 상호 와이어드오아접속해 주며, 한쪽의 3상태회로의 출력이 하이임피던스인 경우에 다른쪽 3상태회로의 출력이 로우임피던스로 되도록 출력을 제어해주고, 데이터입력단의 입력과 출력제어입력단의 입력과의 논리출력이 와이어드오아접속단으로 부터 출력되도록 하며, 제1단째의 논리게이트에서는 실질적으로 항상 "1"이나 "0"의 신호, 제1신호(A), 이 제1신호(A)의 반전신호
Figure kpo00035
중 어느 1개의 신호가 데이터입력단에 입력되도록 하고, 제2신호(B) 및 그 반전신호
Figure kpo00036
가 출력제어입력단에 입력되도록 해주며, 제2단째 이후의 논리게이트는 전단에 위치하는 2개의 논리게이트의 각 출력이 2개의 3상태회로의 각 데이터입력단에 입력되도록 해주고, 각 단에 대응되게 공급되는 상보적인 출력제어신호
Figure kpo00037
가 출력제어입력단에 입력되도록 함으로써 각종 논리게이트를 제작할 수 있게 된다.
또, 본 발명에 의하면 임의의 입력갯수를 모두 조합해서 논리회로를 구성할 수 있게 될 뿐만 아니라, 이상의 설명에서는 출력이 1개인 경우만을 예로 들었지만 다수의 입력에 대해 복수의 출력이 취출되는 논리회로에도 적용할 수 있는 바, 전가산기는 그 좋은 구성예이다.
즉, 1비트 전가산기는 입력(A, B)과 전단으로 부터의 캐리신호(Cp)에 따른 3개의 입력으로 부터 합(S)과 후단에 대한 캐리신호(C)의 2개 출력을 얻을 수 있게 되고, 여기서 이러한 전가산기의 표준적인 논리표시가 제10도에 도시되어 있는 한편, 그 전가산기가 구체적으로 CMOS회로에 의해 실현된 경우의 종래 논리 회로가 제11도에 도시되어 있고, 그 전가산기의 진리치표가 제12도에 도시되어 있다.
그리고, 본 발명을 이용해서 상기 전가산기와 동일한 논리회로를 실현한 논리회로가 제8도에 도시되어 있는 바, 2개의 3입력 논리게이트(3)를 이용하여 한쪽의 논리게이트(3)의 출력으로서 합(S)을 얻어내는 반면, 다른쪽 논리게이트(3)의 출력으로 후단에 대한 캐리신호(C)를 얻어내도록 구성되어 있다.
여기서, 주목해야할 점은 본 발명에 따른 논리회로는 현저한 대칭성을 갖고 있다는 것으로, 제11도의 종래예에서는 합(S)과 후단에 대한 캐리신호(C)를 얻는 회로가 전혀 다르게 되어 있지만, 본 발명에 의하면 합(S)과 후단에 대한 캐리신호(C)는 모두 동일한 3입력 논리게이트(3)에 의해 얻을 수 있게 된다. 따라서, 제8도중의 3입력 논리게이트(3)를 각각 1개의 회로셀로 하면 전가산기는 제9도에 도시된 바와 같이 간단하게 표시할 수 있게 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면 구성이 비교적 간단하면서 게이트의 확장이 상당히 용이한 프로그래머블 논리회로를 실현할 수 있고, 또 본 발명에 의하면 3상태출력을 갖는 논리회로를 치소단위로 해서 그 논리회로를 트리형상으로 배치·결선함으로써 대칭성이 매우 우수한 임의의 논리회로를 실현할 수 있어 보다 복잡한 다수입력의 논리게이트도 간단하게 제작할 수 있다. 더욱이 프로그램을 필요로 하는 입력은 "1" 레벨, "0"레벨, 입력
Figure kpo00038
의 4개 신호중에서 1개만을 선택하면 되기 때문에 회로를 프로그램하기가 용이해지게 되어 프로그램장치도 간단해지게 되고, 이 프로그램을 위해 메모리셀을 이용하는 경우에는 메모리셀의 갯수를 대폭 감소시킬 수 있어 프로그램이 용이한 IC를 실현할 수 있게 된다. 따라서. 사용자는 IC의 품종을 최소한으로 줄일수 있음과 더불어 제조업자도 생산관리를 현저히 간소화 할 수 있게 된다.

Claims (2)

  1. 실질적으로 항상 "1"이나 "0"의 신호, 제1신호, 이 제1신호의 반전신호의 4개 신호중 1개의 신호가 데이터입력단에 입력되고, 제2신호가 출력제어입력단에 입력되며, 데이터출력단이 "1", "0", "하이임피던스"의 3상태를 취하게 되는 제1 3상태회로(11)와, 실질적으로 항상 "1"이나 "0"의 신호, 제1신호, 이 제1신호의 반전신호의 4개 신호중 어느 1개가 데이터입력단에 입력되고, 상기 제2신호의 반전신호가 출력제어입력단에 입력되며, 데이터출력단이 "1", "0", "하이임피던스"의 3상태를 취하게 되면서 이 데이터출력단이 상기 제1, 3상태회로의 데이터출력단과 와이어드오아(wired-OR) 접속된 제2, 3상태회로(12)를 구비하여, 상기 2개의 3상태회로(11, 12)의 와이어드오아접속단으로 부터 상기 제1신호와 제2신호의 논리출력이 취출되는 논리게이트가 구성되도록 된 것을 특징으로 하는 프로그래머블 논리회로.
  2. 2입력 논리게이트(2)가 2단이상 접속되어 전체적으로 트리(tree)형상으로 되도록 구성되어 있고, 각 논리게이트는 각각 데이터입력단과 출력제어입력단 및 데이터출력단을 갖춰서 상기 데이터출력단이 "1", "0", "하이임피던스"의 3상태를 취하는 2개의 3상태회로(11, 12)의 데이터출력단끼리 상호 와이어드오아(wired OR)접속되어, 한쪽의 3상태회로의 출력이 하이임피던스인 경우 다른쪽 3상태회로의 출력이 로우임피던스로 되도록 제어해주고, 데이터입력단의 입력과 출력제어입력단의 입력과의 논리출력이 와이어드오아접속단으로 부터 출력되도록 해주고, 제1단째 논리게이트는 실질적으로 항상 "1"이나 "0"의 신호, 제1신호, 이 제1신호의 반전신호인 4개 신호중 어느 1개의 신호가 데이터입력단에 입력되고, 제2신호와 그 반전신호가 출력제어입력단에 입력되며, 제2단째 이후의 논리게이트는 전단에 위치하는 2개의 논리게이트의 각 출력이 2개의 3상태회로의 각 데이터입력단에 입력되고, 각 단에 대응되게 공급되는 상보적인 출력신호 제어신호가 출력제어입력단에 입력되도록 된 것을 특징으로 하는 프로그래머블 논리회로.
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