KR900013720A - 프로그래머블 논리회로 - Google Patents

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유키히로 사에키
야소지 스즈키
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

프로그래머블 논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 프로그래머블 논리회로로서 적용된 2입력 논리게이트를 나타낸 구성설명도.
제2도는 (a)와 제2도(b)는 제1도에 도시된 3상태회로의 다른 구체적인 구성예를 나타낸 회로도.

Claims (2)

  1. 실질적으로 항상 "1"이나 "0"의 신호, 제1신호, 이 제1신호의 반전신호의 4개 신호중 1개의 신호가 데이터입력단에 입력되고, 제2신호가 출력제어입력단에 입력되며, 데이터출력단이 "1", "0", "하이임피던스"의 3상태를 취하게 되는 제13상태회로(11)와, 실질적으로항상 "1"이나 "0"의 신호, 제1신호, 이 제1신호의 반전신호의 4개 신호중 어느 1개가 데이터입력단에 입력되고, 상기 제2신호의 반전신호가 출력제어입력단에 입력되며, 데이터출력단이 "1", "0", "하이임피던시"의 3상태를 취하게 되면서 이 데이터출력단이 상기 제13상태회로의 데이터출력단과 와이어드오아(wired-OR) 접속된 제 23상태회로(12)를 구비하여, 상기 2개의 3상태회로(11,12)의 와이어드오아접속단으로부터 상기 제1신호와 제2신호의 논리출력이 취출되는 논리게이트가 구성되도록 된 것을 특징으로 하는 플로그래머블 논리회로.
  2. 2입력논리게이트(2)가 2단이상 접속되어 전체적으로 트리(tree)형상으로 되도록 구성되어 있고, 각 논리 게이트는 각각 데이터입력단과 출력제어입력단 및 데이터출력단을 갖추서 상기 데이터출력단이 "1", "0", 하이임피던스의 3상태를 취하는 2개의 3상태회로(11,12)의 데이터 출력단끼리 상호 와이어드오아(Wired OR)접속되어, 한쪽의 3상태회로의 출력이 하이임피던스인 경우 다른쪽 3상태회로의 출력이 로우임피던스로 되도록 제어해주고, 데이터입력단의 입력과 출력제어입력단의 입력과의 논리출력이 와이어드오아 접속단으로부터 출력되도록 해주고, 제1단째 노릭이트는 실질적으로 항상 "1"이나 "0"의 신호, 제1신호, 이 제1신호의 반전신호인 4개 신호중 어느 1개의 신호가 데이터입력단에 입력되고, 제2신호와 그 반전신호가 출력제어입력단에 입력되며, 제2단째 이후의 논리게이트는 전단에 위치하는 2개의 논리게이트의 각 출력이 2개의 3상태회로의 각 데이터입력단에 입력되고, 각 단에 대응되게 공급되는 상보적인 출력신호제어신호가 출력제어입력단에 입력되도록 된 것을 특징으로 하는 프로그램머블 논리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900002255A 1989-02-22 1990-02-22 프로그래머블 논리회로 KR930001749B1 (ko)

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JP1042402A JPH02222217A (ja) 1989-02-22 1989-02-22 プログラマブル論理回路
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JP01-042402 1989-02-22

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EP0384429A2 (en) 1990-08-29
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