JPH0993118A

JPH0993118A - パストランジスタ論理回路

Info

Publication number: JPH0993118A
Application number: JP7244402A
Authority: JP
Inventors: Norimitsu Sako; 則光迫
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1995-09-22
Filing date: 1995-09-22
Publication date: 1997-04-04
Also published as: US5808483A; US6084437A

Abstract

(57)【要約】【課題】パストランジスタ論理回路の特徴を活かし
て、動作速度の向上、低消費電力化及び素子数の低減を
図りながら、比較的複雑な論理も実現可能とする。【解決手段】パストランジスタＭ１及びＭ２による第
１の論理演算系統の出力と、パストランジスタＭ３及び
Ｍ４による第２の論理演算系統出力とは、多入力ＣＭＯ
Ｓ論理回路、即ち２入力のＮＡＮＤ論理回路Ｇに入力さ
れている。このようにパストランジスタを用いた論理回
路の出力を多入力ＣＭＯＳ論理回路で受けるという構成
によって、動作速度の向上及び素子数の低減を図りなが
ら、比較的複雑な論理も実現可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力の論理値に応
じて出力がオンオフするパストランジスタを、複数、直
列あるいは並列に接続することで、論理積演算や論理和
演算等を行なう回路を構成し、所望の論理回路を得るよ
うにしたことを特徴とするパストランジスタ論理回路に
係り、特に、パストランジスタのみで構成される論理回
路の論理演算系統のトランジスタ段数をより抑えること
で、動作速度を向上させながら、一方、比較的複雑な論
理も実現可能とし、特に従来のパストランジスタのみで
構成される論理回路では苦手な論理も、より容易に実現
可能とし、又、従来からのＣＭＯＳ論理回路で構成した
場合に比べても、必要な素子数がより少なく演算速度も
より高速な論理回路を実現することができるパストラン
ジスタ論理回路に関する。

【０００２】

【従来の技術】従来から、用いる素子の数を低減するこ
とや、動作速度を向上させることを目的とし、パストラ
ンジスタ論理回路と称するものが提供されている。この
パストランジスタ論理回路は、ＮチャネルＭＯＳトラン
ジスタやＰチャネルＭＯＳトランジスタ等、入力の論理
値に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行う回路を構成し、所望の論理回路を得
るようにしたものである。

【０００３】このようなパストランジスタ論理回路によ
れば、実現しようとする論理によっては、一般に広く用
いられるＣＭＯＳ（complementary metal oxide semico
nductor ）型の論理回路に比べ、必要とするトランジス
タ等の素子数を減少することができ、あるいは、動作速
度を向上させることができる。

【０００４】ここで、このようなパストランジスタ論理
回路には、従来からさまざまな形態のものがある。以
下、入力信号Ａ及びＢについて、（Ａ・Ｂ）の論理積演
算（ＡＮＤ論理演算）あるいは〔（Ａ・Ｂ）バー〕のＮ
ＡＮＤ論理演算を行う回路を具体例として、幾つかの従
来から知られているパストランジスタ論理回路について
説明する。なお、例えばある信号αについて、以降、α
バーは、信号αを反転させたものを示し、負論理の信号
αを示す。

【０００５】まず、図１では、ＣＶＳＬ（cascode volt
age switch logic）として知られるパストランジスタ論
理回路の一種の１例が示される。この図１において、Ｎ
チャネルＭＯＳトランジスタＭ１及びＭ２のソース及び
ドレインが互いに直列接続され、更に、これらはＰチャ
ネルＭＯＳトランジスタＭ５のドレインに接続されてい
る。又、ＮチャネルＭＯＳトランジスタＭ３及びＭ４
は、ソース及びドレインが互いに並列接続され、更に、
これらはＰチャネルＭＯＳトランジスタＭ６のドレイン
に接続されている。又、ＰチャネルＭＯＳトランジスタ
Ｍ５及びＭ６のソースは、いずれも電源ＶＤＤに接続さ
れている。又、ＮチャネルＭＯＳトランジスタＭ２、Ｍ
３及びＭ４のそれぞれのソースは、グランドＧに接続さ
れている。ここで、入力信号ＡはＮチャネルＭＯＳトラ
ンジスタＭ１のゲートに入力され、入力信号ＡバーはＮ
チャネルＭＯＳトランジスタＭ３のゲートに入力され、
入力信号ＢはＮチャネルＭＯＳトランジスタＭ２のゲー
トに入力され、入力信号ＢバーはＮチャネルＭＯＳトラ
ンジスタＭ４のゲートに入力されている。この図１に示
される論理回路では、入力信号Ａ、Ａバー、Ｂ、Ｂバー
について、ＰチャネルＭＯＳトランジスタＭ６のドレイ
ン部分から、論理積の演算結果（Ａ・Ｂ）が出力され
る。又、ＰチャネルＭＯＳトランジスタＭ５のドレイン
部分から、〔（Ａ・Ｂ）バー〕の論理演算結果が出力さ
れる。

【０００６】次に、図２では、パストランジスタ論理回
路の一種であるＣＰＬ（complementary pass-transisto
r logic ）と称する論理回路の１例が示される。この図
２において、入力信号ＡはＮチャネルＭＯＳトランジス
タＭ１のソースに入力され、入力信号ＡバーはＮチャネ
ルＭＯＳトランジスタＭ３のソースに入力されている。
又、入力信号ＢはＮチャネルＭＯＳトランジスタＭ１及
びＭ３のゲートに入力され、入力信号ＢバーはＮチャネ
ルＭＯＳトランジスタＭ２及びＭ４のゲートに入力され
ている。又、ＮチャネルＭＯＳトランジスタＭ１及びＭ
２はソース及びドレインが相互に並列接続され、更に、
これらはＰチャネルＭＯＳトランジスタＭ５のドレイン
に接続されている。又、ＮチャネルＭＯＳトランジスタ
Ｍ３及びＭ４のソース及びドレインは互いに並列接続さ
れ、更に、これらはＰチャネルＭＯＳトランジスタＭ６
のドレインに接続されている。又、ＰチャネルＭＯＳト
ランジスタＭ６のドレイン部分からは、インバータＩ１
を介して、（Ａ・Ｂ）の論理積の演算結果が出力され
る。又、ＰチャネルＭＯＳトランジスタＭ５のドレイン
部分からは、インバータＩ２を介して、（Ａ・Ｂ）バー
の論理演算結果が出力される。

【０００７】ここで、この図２において、更には図３以
降においても、電源を表す符号ＶＤＤ及びグランドを表
す符号Ｇが省略されている。この図２以降については、
Ｔ型記号で終端されている配線は、電源ＶＤＤに接続さ
れているものとする。一方、逆三角形記号で終端されて
いる配線は、グランドＧＮＤに接続されているものとす
る。

【０００８】次に、図３では、パストランジスタ論理回
路の一種である、ＳＲＰＬ（swingrestored pass-trans
istor logic）の１例が示される。図４では、パストラ
ンジスタ論理回路の一種の、ＤＳＬ（differential spl
it-level CMOS logic ）の１例が示される。図５では、
パストランジスタ論理回路の一種の、ＤＰＬ（doublepa
ss-transistor logic）の１例が示される。図６では、
パストランジスタ論理回路の一種である、ＤＣＶＳＰＧ
（differential cascode voltage switch withthe pass
-gate）の１例が示される。これら図３〜図６のいずれ
においても、入力信号Ａ、Ａバー、Ｂ、Ｂバーに関す
る、Ａ・Ｂの演算、及び、（Ａ・Ｂ）バーの演算がなさ
れるようになっている。

【０００９】又、図７では、互いに構成する論理が異な
る、パストランジスタ論理回路のセルＹ１〜Ｙ３が示さ
れる。ここで、これらセルＹ１〜Ｙ３のいずれにおいて
も、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ６によっ
て、パストランジスタ論理回路が構成され、これに対し
てインバータＩが接続されている。ここで、該インバー
タＩは、図８に示される如く、ＮチャネルＭＯＳトラン
ジスタＭ１及びＭ２と、ＰチャネルＭＯＳトランジスタ
Ｍ３〜Ｍ５によって構成されている。

【００１０】ここで、図９に示されるＣＭＯＳスタティ
ック論理回路による全加算器と、図１０に示されるＣＰ
Ｌの論理回路の全加算器とを中心として、必要とするト
ランジスタ数や動作速度、又消費電力等について比べて
みる。

【００１１】まず、図９では図示される如く、又図１０
では図示が省力されているものの同様に、インバータＩ
１〜Ｉ３を用いて、入力信号Ａ〜Ｃをそれぞれ反転させ
た入力信号Ａバー〜Ｃバーが生成されている。

【００１２】又、まず図９では、全加算器の加算結果Ｓ
ｕｍは、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ１０、
ＰチャネルＭＯＳトランジスタＭ１６〜Ｍ２５、及びイ
ンバータＩ４によって生成されている。又、この図９の
全加算器のキャリー（繰り上がり）Ｃｏｕｔは、Ｎチャ
ネルＭＯＳトランジスタＭ１１〜Ｍ１５、ＰチャネルＭ
ＯＳトランジスタＭ２６〜Ｍ３０、及びインバータＩ５
によって生成されている。

【００１３】次に、図１０に示されるＣＰＬの論理回路
の全加算器では、加算結果Ｓｕｍ又（Ｓｕｍ）バーは、
ＮチャネルＭＯＳトランジスタＭ１〜Ｍ４と、Ｐチャネ
ルＭＯＳトランジスタＭ１７〜Ｍ２０、及びインバータ
Ｉ１及びＩ２によって生成されている。又、この図１０
の全加算器では、ＮチャネルＭＯＳトランジスタＭ５〜
Ｍ１６によって全加算器のキャリー（繰り上がり）Ｃｏ
ｕｔ及び（Ｃｏｕｔ）バーが生成されている。

【００１４】ここで、図９に示した通常のＣＭＯＳ論理
回路の全加算器、及び図１０に示したＣＰＬの論理回路
の全加算器を含め、ＣＶＳＬ、ＤＳＬ、ＤＰＬ、ＤＣＶ
ＳＰＧ及びＳＲＰＬの論理回路による全加算器につい
て、３μｍルールの集積回路デバイスの場合と、０．４
μｍルールの集積回路デバイスの場合での、トランジス
タ数（必要な素子数に相当）と、スピード（動作速度）
と、消費電力と、Ｐ・Ｄ積と、Ｅ・Ｄ積との、性能比較
は次の通りである。なお、Ｐ・Ｄ積、及びＥ・Ｄ積は、
性能を評価するための指標であり、値が小さい程性能が
よい。

【００１５】

【表１】

【００１６】

【表２】

【００１７】上記の表１において、全加算器の場合で
は、例えば、通常のＣＭＯＳで構成した場合に比べ、Ｃ
ＰＬの論理回路で構成した場合は、必要とするトランジ
スタ数が少なく、スピードも速く、更には消費電力も少
なくなっている。又、性能の指標であるＰ・Ｄ積やＥ・
Ｄ積についても、ＣＰＬの論理回路の場合の方が通常の
ＣＭＯＳの場合に比べてより性能が良くなっている。

【００１８】

【発明が解決しようとする課題】しかしながら、パスト
ランジスタ論理回路では、実現しようとする論理によっ
ては、通常のＣＭＯＳ論理回路等と比べて、必要とする
トランジスタ等の素子数が増大してしまうという問題が
ある。例えば、２入力のＮＡＮＤ論理回路やＮＯＲ論理
回路、又これらを用いた比較的簡単な積和演算、例え
ば、（ａ・ｂ＋ｃ・ｄ）といった、比較的プリミティブ
な論理を実現する場合では、比較的多くのトランジスタ
を必要としてしまい、入力から出力への信号のパス段数
も多くなってしまう傾向があった。このようにトランジ
スタの数が増大してしまうと消費電力も増加してしま
う。又、パス段数が多くなると、信号遅延時間が延長さ
れてしまい、動作時間がかかってしまう。

【００１９】このように従来のパストランジスタ論理回
路では、実現しようとする論理によっては、通常のＣＭ
ＯＳ論理回路に比べて種々の問題が生じてしまう。特
に、通常の出力に対して反転出力も有する両極を備える
パストランジスタ論理回路の場合は、このような問題が
更に大きくなってしまう。

【００２０】従来のパストランジスタ論理回路では、パ
ストランジスタを複数、直列あるいは並列に接続するこ
とで、論理積演算や論理和演算の回路を構成している。
従って、伝達する信号の衰弱を考えると、論理を構成す
るために可能な、直列あるいは並列にすることができる
パストランジスタの数には限りが生じる。ここで、パス
トランジスタが１系統２段のパストランジスタ論理回路
では、扱える変数は最大７個で、３変数の論理積項が４
項までしかできない。１系統３段のパストランジスタ論
理回路では、扱える変数は最大１５個にすることができ
るが、４変数の論理積項が８項であり、変数による制約
が強くなってしまい、このため所望の論理を構成するこ
とがより困難となってしまう。又、このように系統数や
段数が増加されると、論理回路へ変数を入力する位置に
よって出力までの遅延時間が大幅に異なってしまい、こ
のため論理回路の動作のタイミング検証が難しくなって
しまうという問題が生じてしまう。このような遅延時間
の問題を避けるためには、１系統１段とすることが好ま
しいが、しかしながらこの場合、２変数の論理積項が２
項しかない論理回路しか実現することができない。

【００２１】又、パストランジスタ論理回路では、パス
トランジスタを複数、直列あるいは並列に接続すること
で論理積演算や論理和演算を実現しているため、出力の
信号が立上がったり、立下がったりする速度が低下して
しまう恐れがある。このように立上がり／立下がり速度
が低下してしまうと、後段の回路における“０”又は
“１”を判定するスレッショルド電圧付近を信号電圧が
横切る時間が延長されてしまい、後段の回路で貫通電流
の流れる時間が延長されてしまったり、ノイズ耐性が低
下してしまう。このような貫通電流やノイズ耐性の問題
を低減するため、パストランジスタの出力側をＰチャネ
ルＭＯＳトランジスタでプルアップしたり、Ｎチャネル
ＭＯＳトランジスタでプルダウンしたり、小さなインバ
ータでプルアップ／プルダウンすることも考えられる。
しかしながら、このようにプルアップやプルダウンを行
うと、負荷容量が大きくなり、回路動作の遅延が増大さ
れてしまったり、消費電力やチップ面積が増大されてし
まうという問題がある。

【００２２】本発明は、前記従来の問題点を解決するべ
くなされたもので、パストランジスタのみで構成される
論理回路の論理演算系統のトランジスタ段数をより抑え
ることで、動作速度を向上させながら、一方、比較的複
雑な論理も実現可能とし、特に従来のパストランジスタ
のみで構成される論理回路では苦手な論理も、より容易
に実現可能とし、又、従来からのＣＭＯＳ論理回路で構
成した場合に比べても、必要な素子数がより少なく演算
速度もより高速な論理回路を実現することができるパス
トランジスタ論理回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明は、入力の論理値
に応じて出力がオンオフするパストランジスタを、複
数、直列あるいは並列に接続することで、論理積演算や
論理和演算等を行なう回路を構成し、所望の論理回路を
得るようにしたことを特徴とするパストランジスタ論理
回路において、１つ以上の入力の論理値に基づいた論理
演算を、前記パストランジスタを直列あるいは並列に接
続した論理回路を用いて行って、ある論理値を出力する
までの経路として定義される論理演算系統を複数形成
し、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力ＣＭＯＳ論理演算回路を備
えたことにより、前記課題を解決したものである。

【００２４】又、前記パストランジスタにおいて、複数
の前記論理演算系統のそれぞれのパストランジスタを、
ＮチャネルＭＯＳトランジスタ、又はＰチャネルＭＯＳ
トランジスタのいずれか一方に統一し、ＮチャネルＭＯ
Ｓトランジスタに統一した場合、前記多入力ＣＭＯＳ論
理回路として、ＣＭＯＳ型の多入力ＮＡＮＤ論理回路を
用い、該多入力ＮＡＮＤ論理回路が出力する信号によっ
て出力がオンオフされるＰチャネルＭＯＳトランジスタ
を、複数の前記論理演算系統のそれぞれに対して備え、
これらＰチャネルＭＯＳトランジスタの出力によって、
これら論理演算系統のそれぞれの出力をプルアップし、
一方、ＰチャネルＭＯＳトランジスタに統一した場合、
前記多入力ＣＭＯＳ論理回路として、ＣＭＯＳ型の多入
力ＮＯＲ論理回路を用い、該多入力ＮＯＲ論理回路が出
力する信号によって出力がオンオフされるＮチャネルＭ
ＯＳトランジスタを、複数の前記論理演算系統のそれぞ
れに対して備え、これらＮチャネルＭＯＳトランジスタ
の出力によって、これら論理演算系統のそれぞれの出力
をプルダウンするようにしたことにより、前記課題を解
決すると共に、それぞれの論理演算系統の出力のプルア
ップやプルダウンを行う回路をより単純としながら、前
記多入力ＣＭＯＳ論理回路に流れる貫通電流をより抑
え、消費電力の低減を図ったものである。

【００２５】又、前記パストランジスタ論理回路におい
て、複数の前記論理演算系統の中で、パストランジスタ
が、スレッショルド電圧ＶｔｎのＮチャネルＭＯＳトラ
ンジスタであるものは、その論理演算系統の出力を入力
する、多入力ＣＭＯＳ論理回路の入力のＰチャネルＭＯ
Ｓトランジスタのスレッショルド電圧Ｖｔｐを、前記ス
レッショルド電圧Ｖｔｎに応じてより大きくし、一方、
複数の前記論理演算系統の中で、パストランジスタが、
スレッショルド電圧ＶｔｐのＰチャネルＭＯＳトランジ
スタであるものは、その論理演算系統の出力を入力す
る、多入力ＣＭＯＳ論理回路の入力のＮチャネルＭＯＳ
トランジスタのスレッショルド電圧Ｖｔｎを、前記スレ
ッショルド電圧Ｖｔｐに応じてより大きくしたことによ
り、前記課題を解決すると共に、パストランジスタによ
る信号電圧の劣化をも配慮して、多入力ＣＭＯＳ論理回
路の入力の論理値判定閾値を設定することで、前述のよ
うな貫通電流の低減をも図ったものである。

【００２６】以下、本発明の作用について簡単に説明す
る。

【００２７】ここで、１つ以上の入力の論理値に基づい
た論理演算を、パストランジスタを直列あるいは並列に
接続した論理回路を用いて行なって、ある論理値を出力
するまでの経路を論理演算系統と定義する。本発明にお
いては、このような論理演算系統を複数形成すると共
に、これら論理演算系統から得られる、複数の出力をそ
れぞれ個別に入力する多入力ＣＭＯＳ論理回路を備える
ようにしている。この多入力ＣＭＯＳ論理回路を本発明
は具体的に限定するものではないが、例えば、該多入力
ＣＭＯＳ論理回路は多入力のＮＡＮＤ論理回路やＮＯＲ
論理回路等を用いることができる。

【００２８】このように、本発明では、より前段側にパ
ストランジスタを主とした論理回路を備えると共に、こ
の出力を後段の多入力ＣＭＯＳ論理回路で受けるという
ものである。即ち、本発明では、パストランジスタ論理
回路とＣＭＯＳ論理回路との複合的な構成の特徴を有し
ている。

【００２９】このような構成によれば、パストランジス
タ論理回路でより有利に実現できる論理は前段側でパス
トランジスタを用いながら構成し、一方、多変数の多論
理積項演算という、パストランジスタ論理回路では苦手
な論理は後段の多入力ＣＭＯＳ論理回路で構成すること
ができる。又、後段（最終段）にはこのような多入力Ｃ
ＭＯＳ論理回路が備えられているため、本発明のパスト
ランジスタ論理回路より更に後段（多入力ＣＭＯＳ論理
回路よりも更に後段）に対する信号の立ち上がり速度や
立ち下がり速度が改善され、該信号の論理値判定閾値付
近となる時間が短縮されるため、本発明の多入力ＣＭＯ
Ｓ論理回路における貫通電流をより低減することができ
る。

【００３０】例えば、ここで（Ｚ＝ａ・ｂ＋ｃ・ｄ）と
いう論理演算を行う回路を考える。即ち、まず、入力信
号ａとｂとの論理積、及び、入力信号ｃとｄとの論理積
の演算を行う。この後、これらの論理積の演算結果の論
理和の演算を行い、出力信号Ｚを求めるというものであ
る。

【００３１】このような出力信号Ｚを求める論理演算
は、通常のＣＭＯＳ論理回路で構成すると、図１１の通
りとなる。この図１１では、出力信号Ｚを求める演算を
複合論理ゲートによって構成している。この複合論理ゲ
ートは、図１２のように表すことができる。

【００３２】続いて、このような出力信号Ｚを求める論
理演算をパストランジスタ論理回路にて実現した場合、
図１３に示すような論理回路や、図１４に示すような論
理回路となる。ここで、これら図１３及び図１４にはイ
ンバータＩ、Ｉ１、Ｉ２があるが、ＣＭＯＳ論理回路と
した場合、これらはいずれもトランジスタ２個で構成す
ることができる。

【００３３】最後に、前述のような出力信号Ｚ（＝ａ・
ｂ＋ｃ・ｄ）を求めるための論理回路を本発明を適用し
て構成した場合、例えば図１５に示す通りとなる。この
図１５では、２つの論理演算系統が存在し、多入力ＣＭ
ＯＳ論理回路として２入力のＮＡＮＤ論理回路Ｇが用い
られている。まず、第１の論理演算系統では、入力信号
ａとｂとの論理積を演算する。第２の論理演算系統で
は、入力信号ｃとｄとの論理積を演算する。又、ＮＡＮ
Ｄ論理回路Ｇでは、これら２つの論理演算系統から得ら
れる、２つの出力をそれぞれ個別に入力し、これら出力
の論理積を演算する。ここで、ＮＡＮＤ論理回路Ｇは、
ＣＭＯＳ論理回路であり、合計４個のトランジスタで構
成される。

【００３４】以上説明したような出力信号Ｚ（＝ａ・ｂ
＋ｃ・ｄ）を演算する論理回路を一例として考えた場
合、通常のＣＭＯＳ論理回路ではＭＯＳトランジスタを
合計１０個用い、従来のパストランジスタ論理回路では
ＭＯＳトランジスタを合計８個ないし１０個用いるのに
対し、図１５の如く本発明を適用した場合にはＭＯＳト
ランジスタは合計８個であり、従来に比べトランジスタ
数が同数ないし減少されている。又、本発明を適用した
図１５の論理回路は、従来のパストランジスタ論理回路
の図１３のものと比べてトランジスタ数が同じであるも
のの、入力信号ａ〜ｄの入力部分から出力信号Ｚが得ら
れるまでに信号が通過するトランジスタの段数が少ない
ため、この図１３のものより高速に動作させることがで
きる。

【００３５】なお、図１５の本発明を適用したパストラ
ンジスタ論理回路では、２系統１段のパストランジスタ
論理回路部分と２入力ＮＡＮＤ論理回路Ｇで構成されて
いる。しかしながら、本発明はこのような構成に限定さ
れるものではない。ここで、２系統２段のパストランジ
スタの論理回路部分に対して、多入力ＣＭＯＳ論理回路
として２入力ＮＡＮＤ論理回路を用いた場合、扱える変
数は最大１４個とすることもでき、３変数の論理積項が
８項の論理積和演算を扱うことができるようになる。
又、パストランジスタの論理回路部分を３系統ないしは
それ以上とした場合、多入力ＣＭＯＳ論理回路の入力数
をこれに合わせて増加すればよく、論理回路の実現や動
作速度の面で特に問題は生じず、更に多くの変数を扱う
ことができ、多変数の多論理積項に関する論理積和演算
を扱うことができるようになる。

【００３６】なお、本発明を適用する際、多入力ＣＭＯ
Ｓ論理回路のそれぞれの入力（論理演算系統の出力）を
プルアップしたりプルダウンすることも考えられる。こ
れについては後に詳しく述べるが、発明者はより優れた
構成を見出している。このようなプルアップやプルダウ
ンを行うことで、多入力ＣＭＯＳ論理回路を含め、次段
での論理回路の貫通電流をより低減することができる。

【００３７】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３８】図１６は、１段のパストランジスタ論理回
路構成の論理演算系統を２系統有する、本発明が適用さ
れた第１実施形態のパストランジスタ論理回路の回路図
である。

【００３９】図１６において、まず、ＮチャネルＭＯＳ
トランジスタＭ１及びＭ２によって、第１の論理演算系
統が構成されている。この第１の論理演算系統は、入力
信号ａ〜ｃに対して次式に示されるような論理演算を行
い、出力信号Ｘを得る。

【００４０】Ｘ＝ａ・ｃ＋ｂ・（ｃバー） …（１）

【００４１】ここで、“・”は論理積（ＡＮＤ）を示
し、“＋”は論理和（ＯＲ）を示す。又、“バー”は論
理の否定を示す。以下同様である。

【００４２】次に、第２の論理演算系統は、Ｎチャネル
ＭＯＳトランジスタＭ３及びＭ４によって構成されてい
る。該論理演算系統は、入力信号ｄ〜ｆに対して次式の
ような論理演算を行い、出力信号Ｙを得る。

【００４３】Ｙ＝ｄ・ｆ＋ｅ・（ｆバー） …（２）

【００４４】次に、この図１６において、本発明が適用
された多入力ＣＭＯＳ論理回路は２入力ＮＡＮＤ論理回
路となっている。該ＮＡＮＤ論理回路は、ＮチャネルＭ
ＯＳトランジスタＭ７及びＭ８と、ＰチャネルＭＯＳト
ランジスタＭ５及びＭ６とにより構成されている。該Ｎ
ＡＮＤ論理回路は、前述した第１及び第２の論理演算系
統が出力する出力信号Ｘ及びＹを入力する。該ＮＡＮＤ
論理回路は、これらの信号Ｘ及びＹに対して、次式に示
されるようなＮＡＮＤの論理演算を行い、出力信号Ｚを
得る。

【００４５】Ｚ＝〔（Ｘ・Ｙ）バー〕＝〔（Ｘバー）＋（Ｙバー）〕 …（３）

【００４６】従って、入力信号ａ〜ｆに対して、本実施
形態では次式に示されるような演算を行って、出力信号
Ｚを得るものである。

【００４７】Ｚ＝〔｛ａ・ｃ＋ｂ・（ｃバー）｝バー〕＋〔｛ｄ・ｆ＋ｅ・（ｆバー）｝バー〕＝（ａバー）・ｃ＋（ｂバー）・（ｃバー）＋（ｄバー）・ｆ＋（ｅバー）・( ｆバー） …（４）

【００４８】なお、出力信号を負論理、即ち（Ｚバー）
とした場合、上記（４）式に対応し、前記（３）式へ前
記（１）式及び前記（２）式を代入することで、次式を
得ることができる。

【００４９】（Ｚバー）＝〔ａ・ｃ＋ｂ・（ｃバー）〕・〔ｄ・ｆ＋ｅ・（ｆバー）〕＝ａ・ｃ・ｄ・ｆ＋ａ・ｃ・ｅ・（ｆバー）＋ｂ・（ｃバー）・ｄ・ｆ＋ｂ・（ｃバー）・ｅ・（ｆバー） …（５）

【００５０】上記の（４）式及び（５）式の如く、本実
施形態で扱える変数は、最大で６個、即ち入力信号ａ〜
ｆである。又、上記の（４）式の如く、正論理で扱うと
２変数の論理積項が４項となる。又、上記の（５）式の
如く、出力を負論理で扱うと、４変数の論理積項が４項
となる。

【００５１】ここで、本実施形態における、Ｐチャネル
ＭＯＳトランジスタＭ５からＮチャネルＭＯＳトランジ
スタＭ７及びＭ８を経て流れる、あるいはＰチャネルＭ
ＯＳトランジスタＭ６からＮチャネルＭＯＳトランジス
タＭ７及びＭ８を流れる、電源ＶＤＤからグランドＧＮ
Ｄへの貫通電流を考える。

【００５２】まず、ＮチャネルＭＯＳトランジスタＭ１
〜Ｍ４のそれぞれにおいて、オン状態であり、かつ、そ
のオン状態のＮチャネルＭＯＳトランジスタＭ１〜Ｍ４
の入力信号ａ、ｂ、ｄあるいはｅが０Ｖ（グランドＧＮ
Ｄレベル）となると、出力信号ＸあるいはＹも０Ｖまで
十分引き下げられる。これに対して、これらＮチャネル
ＭＯＳトランジスタＭ１〜Ｍ４において、オン状態であ
り、かつ、そのオン状態のＮチャネルＭＯＳトランジス
タＭ１〜Ｍ４の入力信号ａ、ｂ、ｄあるいはｅが電源Ｖ
ＤＤの電圧であったとしても、出力信号ＸあるいはＹは
このような電源電圧ＶＤＤまでは上昇されない。

【００５３】ここで、ＮチャネルＭＯＳトランジスタＭ
１〜Ｍ４それぞれのスレッショルド電圧をＶｔｎとす
る。すると、これらＮチャネルＭＯＳトランジスタＭ１
〜Ｍ４のそれぞれにおいて、ゲートがＶＤＤの電圧とな
ってオン状態となり、同時に入力信号ａ、ｂ、ｄあるい
はｅが電源ＶＤＤの電圧となったとしても、Ｎチャネル
ＭＯＳトランジスタＭ１〜Ｍ４のソースとドレインとの
間にはスレッショルド電圧Ｖｔｎとほぼ等しい電圧差あ
るいはそれ以上の電圧差が生じてしまう。このため、出
力信号ＸあるいはＹの電圧が、スレッショルド電圧Ｖｔ
ｎとほぼ等しい電圧だけ、あるいはそれ以上の電圧だ
け、低下してしまう。

【００５４】“１”であるにもかかわらずこのように出
力信号Ｘが（ＶＤＤ−Ｖｔｎ）程度あるいはそれ以下ま
でしか電圧が上昇しないと、ＰチャネルＭＯＳトランジ
スタＭ５が完全にオフ状態とはならず、弱いオン状態と
なってしまう。すると、ＰチャネルＭＯＳトランジスタ
Ｍ５からＮチャネルＭＯＳトランジスタＭ７及びＭ８を
経て、電源ＶＤＤからグランドＧＮＤへの貫通電流が流
れてしまう。同様に、出力信号Ｙが“１”の場合につい
ても、該出力信号Ｙの電圧が（ＶＤＤ−Ｖｔｎ）程度、
あるいはそれ以下までしか上昇しないと、ＰチャネルＭ
ＯＳトランジスタＭ６が完全にオフ状態とはならず、弱
いオン状態となってしまう。すると、ＰチャネルＭＯＳ
トランジスタＭ６からＮチャネルＭＯＳトランジスタＭ
７及びＭ８を経て、電源ＶＤＤからグランドＧＮＤへの
貫通電流が流れてしまう。

【００５５】このような貫通電流を低減するため、本実
施形態では、ＰチャネルＭＯＳトランジスタＭ９及びＭ
１０を備えている。これらＰチャネルＭＯＳトランジス
タＭ９及びＭ１０は、多入力ＣＭＯＳ論理回路として構
成されるＮＡＮＤ論理回路が出力する出力信号Ｚに従っ
て、信号ＸあるいはＹをプルアップする。この様なプル
アップするＭＯＳトランジスタのサイズは小さくする。
出力信号ＺがＰチャネルＭＯＳトランジスタＭ９及びＭ
１０のスレッショルド電圧以上となると、これらＰチャ
ネルＭＯＳトランジスタＭ９及びＭ１０はオン状態とな
る。すると、この際信号Ｘ及びＹが（ＶＤＤ−Ｖｔｎ）
程度の電圧だったとしても、これら信号Ｘ及びＹの電圧
はＰチャネルＭＯＳトランジスタＭ９及びＭ１０によっ
て電源ＶＤＤの電圧までプルアップされる。このように
プルアップされると、ＰチャネルＭＯＳトランジスタＭ
５及びＭ６はより完全にオフ状態となり、前述したよう
な貫通電流が抑えられる。

【００５６】このように、本実施形態においては、多入
力ＣＭＯＳ論理回路として用いられる２入力ＮＡＮＤ論
理回路、あるいは場合によっては更に後段の論理回路に
流れてしまう貫通電流が低減されるように配慮されてい
る。

【００５７】なお、ここで、信号Ｘ及びＹのいずれか一
方が“Ｈ”で他方が“Ｌ”の場合について考える。この
ような場合、ＮＡＮＤ論理回路の出力信号Ｚは当然なが
ら“Ｈ”となる。すると、プルアップに用いられるＰチ
ャネルＭＯＳトランジスタＭ９及びＭ１０は共にオフ状
態となり、“Ｈ”となっている信号ＸあるいはＹの電圧
がプルアップされず、（ＶＤＤ−Ｖｔｎ）程度の電圧と
なってしまう。このため、ＰチャネルＭＯＳトランジス
タＭ５あるいはＭ６のいずれか一方が、オフ状態となる
ところ、完全にオフ状態とはならず、弱いオン状態とな
ってしまう。しかしながら、このような場合にも、Ｎチ
ャネルＭＯＳトランジスタＭ７あるいはＭ８のいずれか
一方は必ずオフ状態となっているため、貫通電流は流れ
ない（あるいは抑えられる）。

【００５８】又、“Ｈ”となっている信号ＸあるいはＹ
の電圧が（ＶＤＤ−Ｖｔｎ）以下であると、“Ｈ”と判
定するノイズマージンが小さくなってしまう。しかしな
がら、このような場合にも、他方の信号ＸあるいはＹは
“Ｌ”であるため出力信号Ｚは“Ｈ”であり、このよう
な場合における入力信号ＸあるいはＹの“Ｈ”が“Ｌ”
と誤って判定されたとしても、出力信号Ｚは“Ｈ”のま
まであり、誤動作とはならない。

【００５９】図１７は、１段のパストランジスタ論理回
路構成の論理演算系統を３系統有する、本発明が適用さ
れたパストランジスタ論理回路の第２実施形態の回路図
である。

【００６０】この図１７の第２実施形態において、第１
の論理演算系統は、ＮチャネルＭＯＳトランジスタＭ１
及びＭ２によって構成されている。この第１の論理演算
系統は、入力信号ａ〜ｃに従って、次式に示されるよう
な演算を行い、出力信号Ｗを生成する。

【００６１】Ｗ＝ａ・ｃ＋ｂ・（ｃバー） …（６）

【００６２】第２の論理演算系統は、ＮチャネルＭＯＳ
トランジスタＭ３及びＭ４により構成される。この第２
の論理演算系統は、入力信号ｄ〜ｆに従って、次式に示
されるような演算を行い、出力信号Ｘを生成する。

【００６３】Ｘ＝ｄ・ｆ＋ｅ・（ｆバー） …（７）

【００６４】第３の論理演算系統は、ＮチャネルＭＯＳ
トランジスタＭ５及びＭ６によって構成される。この第
３の論理演算系統は、入力信号ｇ〜ｉに従って、次式に
示されるような演算を行い、出力信号Ｙを生成する。

【００６５】Ｙ＝ｇ・ｉ＋ｈ・（ｉバー） …（８）

【００６６】次に、このような３系統の第１〜第３の論
理演算系統に対して備えられる、本発明の多入力ＣＭＯ
Ｓ論理回路が適用された３入力ＮＡＮＤ論理回路は、Ｎ
チャネルＭＯＳトランジスタＭ１０〜Ｍ１２と、Ｐチャ
ネルＭＯＳトランジスタＭ７〜Ｍ９によって構成され
る。この３入力ＮＡＮＤ論理回路は、前述した第１〜第
３の論理演算系統それぞれが出力する信号Ｗ〜Ｙに従っ
て、次式に示される演算を行い、出力信号Ｚを生成す
る。

【００６７】Ｚ＝〔（Ｗ・Ｘ・Ｙ）バー〕＝〔（Ｗバー）＋（Ｘバー）＋（Ｙバー）〕 …（９）

【００６８】ここで、本実施形態に入力される入力信号
ａ〜ｉに対する、出力信号Ｚを生成するための論理演
算、又この出力信号Ｚを反転させた出力信号（Ｚバー）
を得るための論理演算は、次式に示す通り、上記（９）
式に対して前述の（６）式〜（８）式を代入することに
よって求めることができる。

【００６９】Ｚ＝〔（Ｗバー）＋（Ｘバー）＋（Ｙバー）〕＝〔｛ａ・ｃ＋ｂ・（ｃバー）｝バー〕＋〔｛ｄ・ｆ＋ｅ・（ｆバー）｝バー〕＋〔｛ｇ・ｉ＋ｈ・（ｉバー）｝バー〕＝（ａバー）・ｃ＋（ｂバー）・（ｃバー）＋（ｄバー）・ｆ＋（ｅバー）・（ｆバー）＋（ｇバー）・ｉ＋（ｈバー）・（ｉバー） …（１０）（Ｚバー）＝〔（Ｗ・Ｘ・Ｙ）バー〕＝〔｛ａ・ｃ＋ｂ・（ｃバー）｝・｛ｄ・ｆ＋ｅ・（ｆバー）｝・｛ｇ・ｉ＋ｈ・（ｉバー）｝〕バー＝ａ・ｃ・ｄ・ｆ・ｇ・ｉ＋ａ・ｃ・ｄ・ｆ・ｈ・（ｉバー）＋ａ・ｃ・ｅ・（ｆバー）・ｇ・ｉ＋ａ・ｃ・ｅ・（ｆバー）・ｈ・（ｉバー）＋ｂ・（ｃバー）・ｄ・ｆ・ｇ・ｉ＋ｂ・（ｃバー）・ｄ・ｆ・ｈ・（ｉバー）＋ｂ・（ｃバー）・ｅ・（ｆバー）・ｇ・ｉ＋ｂ・（ｃバー）・ｅ・（ｆバー）・ｈ・（ｉバー） …（１１）

【００７０】上記の（１０）式及び（１１）式に示され
る如く、本実施形態で扱える変数は最大で９個であり、
入力信号ａ〜ｉである。又、（１０）式に示される如
く、出力信号Ｚとして正論理で扱うとすると、２変数の
論理積項が合計６項となる。一方、出力信号（Ｚバー）
として負論理で扱うとすれば、６変数の論理積項が合計
８項となる。

【００７１】なお、本実施形態において、ＰチャネルＭ
ＯＳトランジスタＭ１３〜Ｍ１５は、それぞれ、前述の
出力信号Ｗ〜Ｙのプルアップのために備えられている。
これらＰチャネルＭＯＳトランジスタＭ１３〜Ｍ１５
は、前述の出力信号Ｚが“Ｌ”となるとオン状態とな
る。又、これらＰチャネルＭＯＳトランジスタＭ１３〜
Ｍ１５のプルアップの動作は、前述の図１６のＰチャネ
ルＭＯＳトランジスタＭ９及びＭ１０と同様である。
又、これらＰチャネルＭＯＳトランジスタＭ１３〜Ｍ１
５は、小さなトランジスタである。

【００７２】図１８は、２段のパストランジスタ論理回
路構成の論理演算系統を２系統有する、本発明が適用さ
れた第３実施形態の回路図である。

【００７３】この図１８の第３実施形態では、第１の論
理演算系統はＮチャネルＭＯＳトランジスタＭ１〜Ｍ６
により構成されている。第１の論理演算系統では、Ｎチ
ャネルＭＯＳトランジスタＭ１及びＭ２で構成される第
１の１段目と、ＮチャネルＭＯＳトランジスタＭ３及び
Ｍ４で構成される第２の１段目に対してＮチャネルＭＯ
ＳトランジスタＭ５及びＭ６で構成される２段目が接続
されている。このような第１の論理演算系統では、入力
信号ａ〜ｇに従って、次式に示されるような論理演算を
行い、出力信号Ｘを生成する。

【００７４】Ｘ＝ａ・ｃ・ｇ＋ｂ・（ｃバー）・ｇ＋ｄ・ｆ・（ｇバー）＋ｅ・（ｆバー）・（ｇバー） …（１２）

【００７５】次に、本実施形態における第２の論理演算
系統は、ＮチャネルＭＯＳトランジスタＭ７〜Ｍ１２に
よって構成されている。特に、第１の論理演算系統と同
様、この第２の論理演算系統についても、２段構成とな
っている。即ち、この第２の論理演算系統において、Ｎ
チャネルＭＯＳトランジスタＭ７及びＭ８によって第１
の１段目が構成され、ＮチャネルＭＯＳトランジスタＭ
９及びＭ１０によって第２の１段目が構成され、更に、
ＮチャネルＭＯＳトランジスタＭ１１及びＭ１２によっ
て２段目が構成されている。このような第２の論理演算
系統は、入力信号ｈ〜ｎに従って、次式に示されるよう
な論理演算を行い、出力信号Ｙを生成する。

【００７６】Ｙ＝ｈ・ｊ・ｎ＋ｉ・（ｊバー）・ｎ＋ｋ・ｍ・（ｎバー）＋ｌ・（ｍバー）・（ｎバー） …（１３）

【００７７】又、本実施形態では、本発明の多入力ＣＭ
ＯＳ論理回路に相当するものとして、２入力ＮＡＮＤ論
理回路を備えている。このＮＡＮＤ論理回路は、Ｎチャ
ネルＭＯＳトランジスタＭ１５及びＭ１６と、Ｐチャネ
ルＭＯＳトランジスタＭ１３及びＭ１４とにより構成さ
れている。このような２入力のＮＡＮＤ論理回路は、入
力する出力信号Ｘ及びＹに従って、次式に示される論理
演算を行い、出力信号Ｚを生成する。

【００７８】Ｚ＝〔（Ｘ・Ｙ）バー〕＝〔（Ｘバー）＋（Ｙバー）〕 …（１４）

【００７９】ここで、本実施形態のパストランジスタ論
理回路全体でなされる、出力信号Ｚを生成するための論
理演算、又この出力信号Ｚを反転させた出力信号（Ｚバ
ー）を求めるための論理演算は、上記の（１４）式へと
前述の（１２）式及び（１３）式を代入することによっ
て求めることができ、次式の通りである。

【００８０】Ｚ＝（ａバー）・ｃ・ｇ＋（ｂバー）・（ｃバー）・ｇ＋（ｄバー）・ｆ・（ｇバー）＋（ｅバー）・（ｆバー）・（ｇバー）＋（ｈバー）・ｊ・ｎ＋（ｉバー）・（ｊバー）・ｎ＋（ｋバー）・ｍ・（ｎバー）＋（ｌバー）・（ｍバー）・（ｎバー） …（１５）（Ｚバー）＝ａ・ｃ・ｇ・ｈ・ｊ・ｎ＋ａ・ｃ・ｇ・ｉ・（ｊバー）・ｎ＋ａ・ｃ・ｇ・ｋ・ｍ・（ｎバー）＋ａ・ｃ・ｇ・ｌ・（ｍバー）・（ｎバー）＋ｂ・（ｃバー）・ｇ・ｈ・ｊ・ｎ＋ｂ・（ｃバー）・ｇ・ｉ・（ｊバー）・ｎ＋ｂ・（ｃバー）・ｇ・ｋ・ｍ・（ｎバー）＋ｂ・（ｃバー）・ｇ・ｌ・（ｍバー）・（ｎバー）＋ｄ・ｆ・（ｇバー）・ｈ・ｊ・ｎ＋ｄ・ｆ・（ｇバー）・ｉ・（ｊバー）・ｎ＋ｄ・ｆ・（ｇバー）・ｋ・ｍ・（ｎバー）＋ｄ・ｆ・（ｇバー）・ｌ・（ｍバー）・（ｎバー）＋ｅ・（ｆバー）・（ｇバー）・ｈ・ｊ・ｎ＋ｅ・（ｆバー）・（ｇバー）・ｉ・（ｊバー）・ｎ＋ｅ・（ｆバー）・（ｇバー）・ｋ・ｍ・（ｎバー）＋ｅ・（ｆバー）・（ｇバー）・ｌ・（ｍバー）・（ｎバー） …（１６）

【００８１】上記の（１５）式及び（１６）式に示され
る如く、本実施形態で扱える変数は、最大で１４個であ
り、入力信号ａ〜ｎに相当する。又、上記の（１５）式
の通り、出力信号Ｚとして正論理で扱うものとすれば、
３変数の論理積項が合計８項となる。一方、上記の（１
６）式に示される通り、出力信号（Ｚバー）として負論
理で扱うものとすれば、６変数の論理積項が合計１６項
となる。

【００８２】なお、本実施形態において、図１８に示さ
れるＰチャネルＭＯＳトランジスタＭ１７及びＭ１８
は、プルアップに用いられるものである。これらＰチャ
ネルＭＯＳトランジスタＭ１７及びＭ１８は、前述の出
力信号Ｚが“Ｌ”となると、それぞれ前述の出力信号Ｘ
あるいはＹを電源ＶＤＤへプルアップする。このような
プルアップの動作は、前述した図１６のＰチャネルＭＯ
ＳトランジスタＭ９及びＭ１０と同様である。

【００８３】図１９は、１段のパストランジスタ論理回
路構成の論理演算系統と２段のパストランジスタ論理回
路構成の論理演算系統とを、都合２系統有する、本発明
が適用された第４実施形態のパストランジスタ論理回路
の回路図である。

【００８４】この図１９の第４実施形態において、ま
ず、第１の論理演算系統は、ＮチャネルＭＯＳトランジ
スタＭ１〜Ｍ６によって構成されている。特に、この第
１の論理演算系統は、２段構成であり、ＮチャネルＭＯ
ＳトランジスタＭ１及びＭ２によって第１の１段目が構
成され、ＮチャネルＭＯＳトランジスタＭ３及びＭ４に
よって第２の１段目が構成され、ＮチャネルＭＯＳトラ
ンジスタＭ５及びＭ６によって２段目が構成されてい
る。このような第１の論理演算系統は、入力信号ａ〜ｇ
に従って次式に示されるような論理演算を行い、出力信
号Ｘを生成する。

【００８５】Ｘ＝ａ・ｃ・ｇ＋ｂ・（ｃバー）・ｇ＋ｄ・ｆ・（ｇバー）＋ｅ・（ｆバー）・（ｇバー） …（１７）

【００８６】次に、本実施形態の第２の論理演算系統
は、１段の構成であり、ＮチャネルＭＯＳトランジスタ
Ｍ７及びＭ８によって構成されている。この第２の論理
演算系統は、入力信号ｈ〜ｊに従って、次式に示される
ような論理演算を行い、出力信号Ｙを生成する。

【００８７】Ｙ＝ｈ・ｊ＋ｉ・（ｊバー） …（１８）

【００８８】次に、本実施形態において、本発明の多入
力ＣＭＯＳ論理回路に相当するものは、２入力ＮＡＮＤ
論理回路である。このＮＡＮＤ論理回路は、Ｎチャネル
ＭＯＳトランジスタＭ９及びＭ１０と、ＰチャネルＭＯ
ＳトランジスタＭ１１及びＭ１２とにより構成されてい
る。この２入力ＮＡＮＤ論理回路は、次式に示されるよ
うな論理演算を行い、出力信号Ｚを生成する。

【００８９】Ｚ＝〔（Ｘ・Ｙ）バー〕＝（Ｘバー）＋（Ｙバー） …（１９）

【００９０】従って、本実施形態のパストランジスタ論
理回路全体でなされる出力信号Ｚを生成するための論理
演算、又この出力信号Ｚを反転させた出力信号（Ｚバ
ー）を生成するための論理演算は、上記の（１９）式へ
前述の（１７）式及び（１８）式を代入することによっ
て得ることができ、次式の通りである。

【００９１】Ｚ＝（ａバー）・ｃ・ｇ＋（ｂバー）・（ｃバー）・ｇ＋（ｄバー）・ｆ・（ｇバー）＋（ｅバー）・（ｆバー）・（ｇバー）＋（ｈバー）・ｊ＋（ｉバー）・（ｊバー） …（２０）（Ｚバー）＝ａ・ｃ・ｇ・ｈ・ｊ＋ａ・ｃ・ｇ・ｉ・（ｊバー）＋ｂ・（ｃバー）・ｇ・ｈ・ｊ＋ｂ・（ｃバー）・ｇ・ｉ・（ｊバー）＋ｄ・ｆ・（ｇバー）・ｈ・ｊ＋ｄ・ｆ・（ｇバー）・ｉ・（ｊバー）＋ｅ・（ｆバー）・（ｇバー）・ｈ・ｊ＋ｅ・（ｆバー）・（ｇバー）・ｉ・（ｊバー） …（２１）

【００９２】上記の（２０）式及び（２１）式に示され
る如く、本実施形態において扱える変数は、最大で１０
個であり、前述の入力信号ａ〜ｊに相当する。又、上記
の（２０）式に示される如く、出力信号Ｚとして正論理
で扱うとすれば、３変数の論理積項が４項と、２変数の
論理積項が２項となる。又、上記の（２１）式の如く出
力信号（Ｚバー）として負論理で扱うとすれば、５変数
の論理積項が合計８項となる。

【００９３】なお、本実施形態におけるＰチャネルＭＯ
ＳトランジスタＭ１３及びＭ１４は、いずれもプルアッ
プに用いられるものである。本実施形態のこれらＰチャ
ネルＭＯＳトランジスタＭ１３及びＭ１４は、前述の図
１６の第１実施形態ＰチャネルＭＯＳトランジスタＭ９
及びＭ１０と同様の動作を行う。

【００９４】図２０及び図２１は、３段のパストランジ
スタ論理回路構成の論理演算系統を２系統有する、本発
明が適用された第５実施形態の回路図である。

【００９５】まず、図２０は、出力信号Ｘを出力する、
本実施形態の第１の論理演算系統の回路図である。ある
いは、この図２０は、出力信号Ｙを出力する、本実施形
態の第２の論理演算系統の回路図でもある。この図２０
に示される如く、第１の論理演算系統も、又第２の論理
演算系統も、３段構成のパストランジスタ論理回路とな
っており、次式に示されるような論理演算を行い、出力
信号Ｘの生成を行う。なお、出力信号Ｙについても、論
理の内容自体は下記の式のとおりである。この出力信号
Ｙについては、下記の式において、入力信号の内容、
又、出力信号が異なるだけである。

【００９６】Ｘ＝ｏ・ｇ・〔ａ・ｃ＋ｂ・（ｃバー）〕＋ｏ・（ｇバー）・〔ｄ・ｆ＋ｅ・（ｆバー）〕＋（ｏバー）・ｎ・〔ｈ・ｊ＋ｉ・（ｊバー）〕＋（ｏバー）・（ｎバー）・〔ｋ・ｍ＋ｌ・（ｍバー）〕＝ａ・ｃ・ｇ・ｏ＋ｂ・（ｃバー）・ｇ・ｏ＋ｄ・ｆ・（ｇバー）・ｏ＋ｅ・（ｆバー）・（ｇバー）・ｏ＋ｈ・ｊ・ｎ・（ｏバー）＋ｉ・（ｊバー）・ｎ・（ｏバー）＋ｋ・ｍ・（ｎバー）・（ｏバー）＋ｌ・（ｍバー）・（ｎバー）・（ｏバー） …（２２）

【００９７】又、図２１は、本発明の多入力ＣＭＯＳ論
理回路に相当する、本実施形態で用いられる２入力ＮＡ
ＮＤ論理回路の回路図である。このＮＡＮＤ論理回路で
は、実際のＮＡＮＤ論理演算は、ＮチャネルＭＯＳトラ
ンジスタＭ１及びＭ２と、ＰチャネルＭＯＳトランジス
タＭ３及びＭ４とによって行われる。又、ＰチャネルＭ
ＯＳトランジスタＭ５及びＭ６は、出力信号Ｘあるいは
出力信号Ｙのプルアップに用いられるものであり、前述
の図１６の第１実施形態のＰチャネルＭＯＳトランジス
タＭ９及びＭ１０と同様の動作を行う。この図２１のＮ
ＡＮＤ論理回路は、次式に示されるような論理演算を行
う。

【００９８】Ｚ＝（Ｘ・Ｙ）バー＝（Ｘバー）＋（Ｙバー） …（２３）

【００９９】上記の（２３）式に対して、前述の出力信
号Ｘを生成する論理演算を示す前述の（２２）式、又、
出力信号Ｙを生成する論理演算を示す（２２）式と同様
な式（論理内容は同じで関係する信号内容が異なる）を
代入することで、本実施形態のパストランジスタ論理回
路全体でなされる論理演算を求めることができる。本実
施形態全体でなされる論理演算において、扱える変数は
最大で３０個である。又、本実施形態において、出力信
号Ｚとして出力を正論理で扱うとすれば、４変数の論理
積項が１６項となる。一方、本実施形態の出力を出力信
号（Ｚバー）として負論理で扱うものとすれば、８変数
の論理積項が６４項となる。

【０１００】ここで、図２０又前述の（２２）式から判
かるように、図２０中でより右側で入力される入力信号
（変数）ほど、出力信号Ｚに対する影響力が大きく、よ
り支配的となり、従って、任意の４変数で論理を組める
訳ではない。従って、一部だけ４変数の場合、ほとんど
のパストランジスタは無駄となってしまう恐れがある。
又、入力を下位（例えばａ）に入力した場合と、より上
位（例えばｏ）に入力した場合とでは、パス段数及び負
荷容量が大幅に異なるようになってしまい、動作タイミ
ングが大きく変化し、この検証が難しくなってしまう。
このように動作タイミングの検証が難しくなってしまう
と、部分的な設計変更でも、動作タイミングの検証はほ
とんどやり直しとなってしまう。従って、このような場
合、実用的とは言えない。

【０１０１】他にも、２段のパストランジスタ論理回路
構成の論理演算系統を３系統構成するものや、１段のパ
ストランジスタ論理回路構成の論理演算系統を４系統有
するものとか、あるいはそれらを組み合わせた構成もあ
る。実用的なレベルでこのようなものを選択すればよ
い。

【０１０２】以下、図２２〜図４２を用いながら、図３
４、図３８及び図４２にそれぞれ示される本発明が適用
された第６実施形態〜第８実施形態を参照しながら、同
等の論理を構成した従来のパストランジスタ論理回路及
びＣＭＯＳ論理回路の、トランジスタ素子数や動作速度
等について比較する。以下において、特に断りがない限
り、正論理で話を進める。

【０１０３】パストランジスタ論理回路の原理は古くか
ら開示されており、例えば、ＵＳＰ４５４１０６７（Ｆ
ｉｌｅｄ：Ｍａｙ１０，１９８２）に詳しく開示され
ている。

【０１０４】ここで、本発明が適用されるパストランジ
スタ論理回路に対して、従来のパストランジスタ論理回
路及び通常のＣＭＯＳ論理回路を比較する関係上、従来
のパストランジスタ論理回路と通常のＣＭＯＳ論理回路
との比較を、パストランジスタ論理回路１段での場
合、パストランジスタ論理回路２段での場合、プリ
ミティブな論理回路の場合、負論理出力での場合につ
いて順に考える。

【０１０５】ここで、実用性を考慮すると、パストラン
ジスタ論理回路に関して下記の制約条件を加えることが
できる。

【０１０６】Ａ１．パストランジスタ論理回路は多段接
続できない。

【０１０７】Ａ２．パストランジスタ論理回路の出力信
号は、プルアップないしプルダウンする必要がある。

【０１０８】まず、従来のパストランジスタ論理回路１
段での場合について、このようなパストランジスタ論理
回路と、これと同等の論理演算を行う通常のＣＭＯＳ論
理回路との比較を行う。

【０１０９】上記のような制約条件Ａ１及びＡ２に従っ
た、パストランジスタ論理回路１段の最も単純な本発明
の前提となるパストランジスタ論理回路は、例えば図２
２の通りとなる。

【０１１０】この図２２の回路において、パストランジ
スタ論理回路部分はＮチャネルＭＯＳトランジスタＭ１
及びＭ２によって構成され、この後段のインバータがＮ
チャネルＭＯＳトランジスタＭ３及びＰチャネルＭＯＳ
トランジスタＭ５によって構成されている。又、該イン
バータの出力する出力信号Ｘに従って動作する、プルア
ップに用いられるＰチャネルＭＯＳトランジスタＭ４を
有している。このような図２２の論理回路は、次式に示
されるような論理演算を行う。

【０１１１】Ｘ＝（Ａバー）・ｃ＋（Ｂバー）・（ｃバー） …（２４）

【０１１２】ここで、この図２２のパストランジスタ論
理回路によって等価的に構成される論理回路と、これと
同等のＣＭＯＳ論理回路とを比較すると、下記の表の通
りとなる。ここで、入力信号ａ〜ｃの反転に必要なイン
バータについて、トランジスタ数や段数は考慮しないも
のとする。

【０１１３】

【表３】

【０１１４】上記の表３において、「Ａ」及び「Ｂ」の
欄には、図２２に示される同符号の端子に入力される、
入力信号名（ａ〜ｃ）が示される。「パストランジスタ
論理回路」の欄では、端子Ａ及びＢに表中に記載される
入力信号を入力した場合に得られる、論理演算を示す論
理式が示されている。この表の論理式において、便宜
上、“∞”は排他論理和を示す。又、「ＣＭＯＳ論理回
路」の欄では、「論理回路」と「パス段数」と「トラン
ジスタ数」との３つの欄が示されている。まず、「論理
回路」の欄は、該当するパストランジスタ論理回路と同
等のものをＣＭＯＳ論理回路で構成した場合の、その論
理回路図（図２３〜図２７のいずれか）が示される。
又、「パス段数」の欄では、このようなＣＭＯＳ論理回
路とされた同等の論理回路の、信号伝達経路にあるトラ
ンジスタの段数が示される。電源ＶＤＤないしグランド
ＧＮＤが信号としてトランジスタを通過するとみなす。
又、「トランジスタ数」の欄では、ＣＭＯＳ論理回路で
同等の論理回路を構成した場合の、必要とするトランジ
スタ数が示される。

【０１１５】上記の表３には無い他の組み合わせは、該
表３のどれかに同等であるか、あるいは実用性上無意味
（例えば変数１個の出力等）なものである。

【０１１６】ここで、パストランジスタ論理回路の信号
パスとＣＭＯＳ論理回路の信号パスとでは、トランジス
タの１段当たりの遅延時間が異なるが、ほぼ等しいと仮
定する。すると、パストランジスタ論理回路がＣＭＯＳ
論理回路に比べて有利なのは、該表３の上側の３つのケ
ースである。即ち、端子Ａ及びＢに対して、入力信号ａ
及びｂ、あるいは、入力信号（ａバー）及びａ、あるい
は、入力信号ａ及び（ａバー）を入力するケースであ
る。このようなケースは、トランジスタ数が２／５（た
だしプルアップ用の小さなＰチャネルＭＯＳトランジス
タを除く）になり、パス段数が２／３となるので、実用
性上かなり有利である。

【０１１７】しかしながら、上述の３つの場合とも、基
本的にはセレクタであり、パスゲートを用いたＣＭＯＳ
論理回路でも、図２８に示すように実現することができ
る。この図２８の場合でも、ＰチャネルＭＯＳトランジ
スタＭ２及びＭ４とＮチャネルＭＯＳトランジスタＭ１
及びＭ３との、対応する一対のソース及びドレインを並
列に接続したもの（この様に対のものを、以降、トラン
スファゲートと称する）を用いているため、信号レベル
も十分である。

【０１１８】ここで、この図２８に示される論理回路に
おいて、入力信号ａ〜ｃに従って、次式に示されるよう
な論理演算を行い、出力信号Ｘが生成される。

【０１１９】Ｘ＝（ａバー）・ｃ＋（ｂバー）・（ｃバー） …（２５）

【０１２０】ここで、この図２８の論理回路において、
入力信号ｃが“Ｈ”に、入力信号（ｃバー）が“Ｌ”に
固定されている場合を考える。このような場合には、図
２８中のＮチャネルＭＯＳトランジスタＭ１とＰチャネ
ルＭＯＳトランジスタＭ２とはいずれもオン状態とな
り、ＮチャネルＭＯＳトランジスタＭ３とＰチャネルＭ
ＯＳトランジスタＭ４とはいずれもオフ状態となる。従
って、このような場合のこの図２８でなされる論理演算
は、〔Ｘ＝（ａバー）〕となる。

【０１２１】次に、この図２８において、入力信号ｃが
“Ｌ”に、入力信号（ｃバー）が“Ｈ”に固定されてい
る場合を考える。この場合には、ＮチャネルＭＯＳトラ
ンジスタＭ１とＰチャネルＭＯＳトランジスタＭ２とが
いずれもオフ状態となり、ＮチャネルＭＯＳトランジス
タＭ３とＰチャネルＭＯＳトランジスタＭ４とがいずれ
もオン状態となる。従って、このような場合のこの図２
８でなされる論理演算は、〔Ｘ＝（ｂバー）〕となる。

【０１２２】結論的には、パストランジスタ論理回路１
段で比較すると、必要となるトランジスタ数や遅延時間
等の面で、ＣＭＯＳ論理回路の方が有利である。詳述し
ないが、動作速度、消費電力及びチップ面積だけを考慮
した総合的なパフォーマンスを２入力ＮＡＮＤ論理回路
や、２入力ＮＯＲ論理回路に限って比較すると、ＣＭＯ
Ｓ論理回路の方がパストランジスタ論理回路より約２倍
ほど優れている。しかしながら、これは、単純な２入力
ＮＡＮＤ論理回路や、２入力ＮＯＲ論理回路に限った場
合であり、実際に用いられる回路では、このような単純
な論理回路だけ用いられるということはない。従って、
実際の論理回路では、パストランジスタ論理回路を使う
場合は、より多くのトランジスタや論理ゲートを詰め込
むので、パストランジスタ論理回路の問題とはならな
い。

【０１２３】次に、本発明が適用されたパストランジス
タ論理回路の、従来のパストランジスタ論理回路、及び
通常のＣＭＯＳ論理回路との比較を考慮する関係上、こ
こで、従来のパストランジスタ論理回路で２段のもの
と、これと同等の論理演算を行う通常のＣＭＯＳ論理回
路との比較を行う。

【０１２４】ここで、前述の制約条件Ａ１及びＡ２を加
えた場合の、従来のパストランジスタ論理回路２段の論
理回路は、図２９の通りとなる。

【０１２５】この図２９において、パストランジスタ論
理回路部分は、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ
６によって構成され、インバータ部分はＮチャネルＭＯ
ＳトランジスタＭ７及びＰチャネルＭＯＳトランジスタ
Ｍ８によって構成され、更にプルアップ用にＰチャネル
ＭＯＳトランジスタＭ９が備えられているる。この図２
９の論理回路は、パス段数は３段であり、用いられるト
ランジスタの数は８個（小さなプルアップ用のＰチャネ
ルＭＯＳトランジスタＭ９を除く）である。又、拡散容
量換算負荷数は１２個である。ここで、拡散容量換算負
荷数とは、信号がドライブするソース及びドレインの数
であり、ゲートについては便宜上、ソースあるいはドレ
イン３個分とみなしている。又、この図２９の論理回路
でなされる論理演算は、次式に示す通りである。

【０１２６】Ｘ＝（ａバー）・ｃ・ｇ＋（ｂバー）・（ｃバー）・ｇ＋（ｄバー）・ｆ・（ｇバー）＋（ｅバー）・（ｆバー）・（ｇバー） …（２６）

【０１２７】上記（２６）式に示される論理演算を行う
同等のＣＭＯＳ論理回路は、図３０に示す通りである。
この図３０の論理回路では、パス段数が４段であり、必
要とするトランジスタ数が３２個である。この論理回路
の拡散容量換算負荷数は、１２個である。

【０１２８】次に、前記（２６）式の論理演算を行う、
トランスファゲートを用いたＣＭＯＳ論理回路は、図３
１の通りである。この図３１において、パス段数は３段
であり、必要となるトランジスタ数は１４個である。
又、拡散容量換算負荷数は１８個である。

【０１２９】図２９〜図３１を用いて前述したように、
結論的には、パストランジスタ論理回路２段について比
較すると、通常のＣＭＯＳ論理回路及びトランスファゲ
ートを用いたＣＭＯＳ論理回路に対しても、パストラン
ジスタ論理回路の方が有利である。詳述しないが、動作
速度、消費電力、チップ面積だけを考慮した総合的なパ
フォーマンスをこれらの論理回路で比較すると、パスト
ランジスタ論理回路の方が約３倍優れている。又、実用
的な論理回路においても、パストランジスタ論理回路の
優位性は明らかである。

【０１３０】次に、本発明が適用された第６及び第７実
施形態を含め、これと同等の論理演算を行う従来のパス
トランジスタ論理回路及び一般的なＣＭＯＳ論理回路
の、プリミティブな論理回路における比較を行う。

【０１３１】前述したように、パストランジスタ論理回
路１段やパストランジスタ論理回路２段で実現される論
理回路と、これと同等の論理演算を行う通常のＣＭＯＳ
論理回路を比較した場合、実用的な論理回路ではパスト
ランジスタ論理回路の方が有利であった。ここで、次
に、一般的なＣＭＯＳ論理回路を中心として、プリミテ
ィブなセル、とりわけ複合論理ゲートと呼ばれる効率の
良いＣＭＯＳ論理回路と、従来からのパストランジスタ
論理回路及び本発明が適用される第６及び第７実施形態
のパストランジスタ論理回路の比較を行う。

【０１３２】次式に示される論理演算を行うＣＭＯＳ論
理回路は、複合論理ゲートとした場合、図３２に示す通
りとなる。この図３２において、パス段数は３段であ
り、必要となるトランジスタ数は１４個（ただし入力信
号の反転に用いるものは除く）である。又、拡散容量換
算負荷数は８個である。

【０１３３】Ｚ＝ａ・ｂ＋ｃ・ｄ＋ｅ・ｆ …（２７）

【０１３４】次に、上述の（２７）式の論理演算を行
う、従来のパストランジスタ論理回路は、図３３に示す
通りである。この図３３の論理回路では、パス段数が８
段であり、必要となるトランジスタ数は１６個（ただし
入力信号の反転に用いるものは除く）である。又、拡散
容量換算負荷数は１３個である。

【０１３５】前述の図３２とこの図３３を比較して明ら
かな通り、通常のＣＭＯＳ論理回路では比較的簡単な多
変数の多論理積項演算が、従来のパストランジスタ論理
回路ではかなり複雑になってしまう。又、トランジスタ
数はともかくとしても、図３３のパストランジスタ論理
回路の遅延時間は図３２のＣＭＯＳ論理回路の場合の約
２．７倍になってしまう。

【０１３６】次に、前述した（２７）式の論理演算を行
う、本発明が適用された第６実施形態のパストランジス
タ論理回路の論理回路は、図３４及び図３５に示すとお
りである。

【０１３７】この実施形態では、１段のパストランジス
タ論理回路構成の論理演算系統を３系統有している。
又、これら３系統の論理演算系統それぞれの出力は、本
発明の多入力ＣＭＯＳ論理回路に相当する３入力のゼロ
ＯＲ論理回路（ＮＡＮＤ論理回路）Ｇに入力されてい
る。ここで、このゼロＯＲ論理回路Ｇは、図３５に示さ
れる通り、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ３
と、ＰチャネルＭＯＳトランジスタＭ４〜Ｍ６で構成さ
れる３入力ＮＡＮＤ論理回路と、プルアップに用いられ
るＰチャネルＭＯＳトランジスタＭ７〜Ｍ９とによって
構成されている。

【０１３８】ここで、この図３４及び図３５で示される
本実施形態では、パス段数が２段あるいは４段であり、
必要とするトランジスタ数は１２個（ただし入力信号の
反転に用いるものと、プルアップ用のＰチャネルＭＯＳ
トランジスタＭ７〜Ｍ９は除く）である。又、拡散容量
換算負荷数は９個である。

【０１３９】前述の（２７）式を前提とし、本実施形態
と前述の図３２の通常のＣＭＯＳ論理回路で構成したも
のとを比較した場合、トランジスタ数や動作速度等に基
づいた総合的なパフォーマンスは、はぼ同等である。し
かしながら、図３２のＣＭＯＳ論理回路では、前述の
（２７）式の論理演算の実現だけが前提となっている。
これに対し、本実施形態では、次式に示されるように、
〔（ａバー）・ｇ＋（ｃバー）・ｈ＋（ｅバー）・ｉ〕
の論理積項３項の追加が可能である。又、本実施形態
は、従来のパストランジスタ論理回路に比べて、総合的
なパフォーマンスは約６倍となる。

【０１４０】Ｚ＝ａ・ｂ＋ｃ・ｄ＋ｅ・ｆ＋（ａバー）・ｇ＋（ｃバー）・ｈ＋（ｅバー）・ｉ …（２８）

【０１４１】次に、プリミティブな論理演算の第２例に
ついて、次式に示される論理演算を行うＣＭＯＳ論理回
路は、図３６に示される通りとなる。この図３６は、複
合論理ゲートを利用した一般的なＣＭＯＳ論理回路で実
現されている。又、この図３６の論理回路は、パス段数
が４段であり、必要とするトランジスタ数が２４個（入
力信号の反転に用いるものは除く）である。又、拡散容
量換算負荷数は８個である。

【０１４２】Ｚ＝ａ＋ｂ・ｃ＋ｄ・ｅ・ｆ＋（ｄバー）・ｇ・ｈ …（２９）

【０１４３】次に、上述した（２９）式の論理演算を行
う、従来のパストランジスタ論理回路は、例えば図３７
に示す通りである。この図３７の論理回路では、パス段
数が８段であり、必要とするトランジスタ数は１８個
（ただし入力信号の反転に用いるものは除く）である。
又、拡散容量換算負荷数は１３個である。従って、この
図３７のパストランジスタ論理回路では、前述の図３６
のＣＭＯＳ論理回路のものに比べ、トランジスタ数が３
／４になるものの、遅延時間は約２倍になってしまう。

【０１４４】次に、本発明が適用された第７実施形態
の、前述の（２９）式の論理演算を行うパストランジス
タ論理回路は図３８及び図３９に示す通りである。ここ
で、この図３８に示されるゼロＯＲ論理回路は、図３９
に示されるとおりであり、この図３９において示される
如くＮチャネルＭＯＳトランジスタＭ１及びＭ２とＰチ
ャネルＭＯＳトランジスタＭ３及びＭ４で構成される２
入力ＮＡＮＤ論理回路と、プルアップに用いられるＰチ
ャネルＭＯＳトランジスタＭ５及びＭ６とを有してい
る。このような図３８及び図３９に示される本実施形態
では、パス段数が３段あるいは４段であり、必要とする
トランジスタ数は１４個（ただし入力信号の反転に用い
るものと、プルアップ用のＰチャネルＭＯＳトランジス
タＭ５及びＭ６を除く）である。又、拡散容量換算負荷
数は１２個である。

【０１４５】本実施形態については、同様の論理演算を
行う図３６のＣＭＯＳ論理回路と比較して、総合的なパ
フォーマンスは約１．３倍であるが、トランジスタ数は
４割減少されている点が注目に値する。更に、本実施形
態の２系統のパストランジスタ論理回路２段では、この
図３８の回路のままでも、論理積項の追加が３項まで可
能である。即ち、本実施形態では、次式に示されるよう
な論理演算をも行うことが可能である。又、図３７の従
来のパストランジスタ論理回路に比べて、総合的なパフ
ォーマンスは約３倍である。

【０１４６】Ｚ＝ａ＋ｂ・ｃ＋ｄ・ｅ・ｆ＋（ｄバー）・ｇ・ｈ＋（ａバー）・（ｂバー）・ｉ＋ｄ・（ｅバー）・ｊ＋（ｄバー）・（ｇバー）・ｋ …（３０）

【０１４７】以上、図３２〜図３９を用いてプリミティ
ブな論理回路について説明したが、結論として、複合論
理ゲートを利用したＣＭＯＳ論理回路を、従来のパスト
ランジスタ論理回路に置き換えた場合不利になることが
あったが、本発明を適用した場合ではこのようなＣＭＯ
Ｓ論理回路とほぼ同等のパフォーマンスを得ることがで
きる。又、本発明が適用されたパストランジスタ論理回
路は、従来のパストランジスタ論理回路と比較して、総
合的なパフォーマンスが３〜６倍にもなる。

【０１４８】これは、従来のパストランジスタ論理回路
が、多変数の論理積にはＣＭＯＳ論理回路より有利であ
るにもかかわらず、異なる変数の多論理積項には適さな
いためである。一方、本発明を適用したパストランジス
タ論理回路では、多系統のパストランジスタ論理回路の
出力を、多入力ＣＭＯＳ論理回路、例えば多入力ＮＡＮ
Ｄ論理回路や多入力ＮＯＲ論理回路へ入力する様に構成
することによって、多変数の多論理積項に柔軟に対応す
ることができる。

【０１４９】次に、負論理出力での論理回路について、
通常のＣＭＯＳ論理回路、従来のパストランジスタ論理
回路及び本発明が適用された第８実施形態のパストラン
ジスタ論理回路の比較を行う。

【０１５０】本発明においては、例えば２系統のパスト
ランジスタ論理回路２段の出力を負論理で扱うとすれ
ば、６変数の論理積項を１６項設けることができる。こ
のように、本発明は、多変数の多論理積項演算を実現す
る上で有利であることは明らかである。

【０１５１】例えば、図４０に示される、複合論理ゲー
トを利用したＣＭＯＳ論理回路は、次式に示されるよう
な論理演算を行う。ここで、この図４０のＣＭＯＳ論理
回路では、パス段数が５段あるいは６段であり、必要と
するトランジスタ数は４４個（入力信号の反転に用いる
ものは除く）である。又、拡散容量換算負荷数は８個で
ある。

【０１５２】（Ｚバー）＝ａ・ｂ・ｃ・ｄ・ｅ・ｆ＋ａ・ｂ・（ｄバー）・ｅ・ｆ・ｈ＋（ｂバー）・ｃ・ｄ・ｅ・ｆ・ｇ＋（ｂバー）・（ｄバー）・ｅ・ｆ・ｇ・ｈ …（３１）

【０１５３】次に、上述の（３１）式の論理演算を行
う、パス段数２段までという制約条件で構成された従来
からのパストランジスタ論理回路は、図４１に示す通り
である。ここで、この図４１の論理回路において、パス
段数は８段であり、必要とするトランジスタ数は合計４
８個（入力信号の反転に用いるものは除く）である。
又、拡散容量換算負荷数は１２個である。従って、この
図４１の従来のパストランジスタ論理回路では、動作速
度、消費電力及びチップ面積のいずれを取っても、前述
した図４０のＣＭＯＳ論理回路のものより劣る。特に、
この従来のパストランジスタ論理回路の総合的なパフォ
ーマンスは、ＣＭＯＳ論理回路の場合の約１／２であ
る。

【０１５４】ここで、前述した同様の（３１）式の論理
演算を行う、本発明が適用された第８実施形態の論理回
路は、図４２に示す通りである。ここで、図４２の３入
力ＮＡＮＤ論理回路は、具体的には前述した図３５の通
りである。この図４２の論理回路では、パス段数は２段
あるいは４段であり、必要とするトランジスタ数は１２
個（ただし入力信号の反転に用いるものと、プルアップ
に用いる、図３５のＰチャネルＭＯＳトランジスタＭ７
〜Ｍ９は除く）である。又、拡散容量換算負荷数は、９
個である。

【０１５５】このように、この図４２に示される本発明
の実施形態では、動作速度、消費電力及びチップ面積の
いずれを取っても、前述した図４０のＣＭＯＳ論理回路
より優れている。とりわけ、本実施形態では、ＣＭＯＳ
論理回路に比べて、トランジスタ数は約１／４となる。
又、本実施形態の総合的なパフォーマンスは、ＣＭＯＳ
論理回路のものの約７倍であり、従来のパストランジス
タ論理回路のものの約１４倍優れている。

【０１５６】なお、以上の説明においては、パストラン
ジスタとして特にＮチャネルＭＯＳトランジスタを用い
たパストランジスタ論理回路を中心として説明してい
る。しかしながら、本発明はパストランジスタとしてＮ
チャネルＭＯＳトランジスタ以外のものを用いてもよ
く、例えば、Ｎ型ＪＦＥＴ（junction field-effect tr
ansistor）も適用して用いることができ、あるいは将来
開発される他の形態の素子（トランジスタ）をも適用し
て用いることも考えられる。又、本発明が適用されるパ
ストランジスタ論理回路のパストランジスタとして、Ｐ
チャネルＭＯＳトランジスタを用いることも考えられ
る。なお、電子の移動速度に比べてホールの移動速度は
遅いので、パストランジスタとしてＰチャネルＭＯＳト
ランジスタを用いた場合、ＮチャネルＭＯＳトランジス
タを用いた場合に比べて動作速度が低下する恐れがあ
る。

【０１５７】具体的には、パストランジスタとしてＰチ
ャネルＭＯＳトランジスタを用いる場合、本発明の多入
力ＣＭＯＳ論理回路に相当するものとしては、多入力Ｎ
ＡＮＤ論理回路を用いるよりも、むしろ、多入力ＮＯＲ
論理回路を用いることが好ましい。又、このように多入
力ＣＭＯＳ論理回路として多入力ＮＯＲ論理回路を用い
る場合、該ＮＯＲ論理回路の入力は、該ＮＯＲ論理回路
の出力をフィードバックして動作するＮチャネルＭＯＳ
トランジスタでプルダウンすることも考えられる。

【０１５８】例えば、パストランジスタとしてＰチャネ
ルＭＯＳトランジスタを用いるものとし、１段のパスト
ランジスタ論理回路構成の論理演算系統を２系統有す
る、本発明が適用された第９実施形態は図４３に示す通
りである。

【０１５９】この図４３の実施形態では、第１の論理演
算系統がＰチャネルＭＯＳトランジスタＭ１及びＭ２で
構成されている。第２の論理演算系統が、ＰチャネルＭ
ＯＳトランジスタＭ３及びＭ４により構成されている。
又、本発明の多入力ＣＭＯＳ論理回路に相当する２入力
ＮＯＲ論理回路は、ＮチャネルＭＯＳトランジスタＭ７
及びＭ８と、ＰチャネルＭＯＳトランジスタＭ５及びＭ
６とにより構成されている。

【０１６０】又、第１の論理演算系統の出力信号は、Ｎ
チャネルＭＯＳトランジスタＭ１０によってプルダウン
され、第２の論理演算系統が出力する出力信号ＹはＮチ
ャネルＭＯＳトランジスタＭ９によってプルダウンされ
ている。これらプルダウンするＮチャネルＭＯＳトラン
ジスタＭ９及びＭ１０は、いずれも、２入力ＮＯＲ論理
回路が出力する出力信号Ｚが“Ｈ”となるとオン状態と
なり、プルダウンを行う。このＮチャネルＭＯＳトラン
ジスタＭ９及びＭ１０は、比較的小さなトランジスタが
用いられる。

【０１６１】又、このようなプルダウンを行うことによ
って、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４のスレ
ッショルド電圧Ｖｔｐにもかかわらず、出力信号Ｘ及び
ＹはグランドＧＮＤまでプルダウンすることができ、
又、出力信号Ｚは“Ｈ”のとき電源ＶＤＤの電圧まで、
十分上昇することができる。従って、これによって、貫
通電流を低減することができる。

【０１６２】なお、図４３の論理回路において、出力信
号Ｘ及びＹ、又出力信号Ｚの生成を行う論理演算は次式
の通りである。なお、下記の（３５）式及び（３６）式
は、（３４）式に対して（３２）式及び（３３）式を代
入して得たものである。

【０１６３】Ｘ＝ａ・（ｃバー）＋ｂ・ｃ …（３２）Ｙ＝ｄ・（ｆバー）＋ｅ・ｆ …（３３）Ｚ＝（Ｘ＋Ｙ）バー＝（Ｘバー）・（Ｙバー） …（３４）Ｚ＝（ａバー）・（ｃバー）・（ｄバー）・（ｆバー）＋（ａバー）・（ｃバー）・（ｅバー）・ｆ＋（ｂバー）・ｃ・（ｄバー）・（ｆバー）＋（ｂバー）・ｃ・（ｅバー）・ｆ …（３５）（Ｚバー）＝ａ・（ｃバー）＋ｂ・ｃ＋ｄ・（ｆバー）＋ｅ・ｆ …（３６）

【０１６４】なお、図４３のようにプルダウンするＮチ
ャネルＭＯＳトランジスタＭ９及びＭ１０を備えたとし
ても、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４のドラ
イブ能力の不足によっては、出力信号Ｘ及びＹの“Ｌ”
の電圧レベルが十分低下しない場合も考えられる。この
ような場合にも出力信号Ｚの“Ｈ”の電圧を十分上昇さ
せるためには、各トランジスタのサイズを注意深く決め
る必要があるが、概して大きくなってしまう傾向があ
る。この改善策として、ＰチャネルＭＯＳトランジスタ
のスレッショルド電圧Ｖｔｐを下げ、一方、Ｎチャネル
ＭＯＳトランジスタのスレッショルド電圧Ｖｔｎを上昇
させる方法があるが、これは改善のレベルである。又、
このように、各トランジスタのスレッショルド電圧を調
整することで、場合によってはＮチャネルＭＯＳトラン
ジスタＭ９及びＭ１０を削除することも考えられるが、
ノイズ耐性が低下してしまうという恐れがある。

【０１６５】次に、ＮチャネルＭＯＳトランジスタとＰ
チャネルＭＯＳトランジスタとを用いたパストランジス
タ論理回路も考えることができる。

【０１６６】このようにパストランジスタ論理回路とし
てＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳト
ランジスタとを用いると、パストランジスタ論理回路の
コンプリメンタリなコントロール信号が共用できること
が特長となる。

【０１６７】ここで、このようにパストランジスタとし
てＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳト
ランジスタとを用いた場合、パストランジスタ論理回路
の出力の電圧は、“Ｈ”の場合電源ＶＤＤの電圧まで十
分に上昇しなかったり、“Ｌ”の場合グランドＧＮＤま
で十分低下しないことがある。

【０１６８】ここで、パストランジスタとしてＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とを共に用いた場合には、前述の図１６の第１実施形態
の如く、プルアップするＰチャネルＭＯＳトランジスタ
を用いることはできない。又、このようにパストランジ
スタとしてＮチャネルＭＯＳトランジスタとＰチャネル
ＭＯＳトランジスタとを共に用いた場合、前述の図４３
の実施形態の如く、ＮチャネルＭＯＳトランジスタを用
いてプルダウンすることはできない。

【０１６９】これは、このようにパストランジスタとし
てＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳト
ランジスタとを共に用いた場合、本発明の多入力ＣＭＯ
Ｓ論理回路として用いる多入力ＮＡＮＤ論理回路や多入
力ＮＯＲ論理回路の入力信号のすべてが、そのＮＡＮＤ
論理回路やＮＯＲ論理回路の出力の反転信号になってい
るとは限らないからである。

【０１７０】従って、例えば、図４４の本発明の第１０
実施形態のインバータＩ１〜Ｉ４の如く、それぞれの論
理演算系統の出力をインバータＩ１、Ｉ２で受けて多入
力ＣＭＯＳ論理回路の入力へ出力すると共に、該インバ
ータＩ１、Ｉ２の出力を別の小さなインバータＩ３、Ｉ
４でフィードバックし、対応する論理演算系統の出力に
出力する。しかしながら、このようにインバータを用い
る場合、パス段数が増大してしまったり、トランジスタ
数が増大してしまうという問題がある。なお、図４４
は、１段のパストランジスタ論理回路構成の論理演算系
統を２系統有する、本発明が適用されたパストランジス
タ論理回路の実施形態となっている。なお、この図４４
における出力信号Ｘ、Ｙ及びＺを生成する論理演算は、
次式の通りとなっている。又、下記の（４０）式及び
（４１）式は、下記の（３９）式へ（３７）式及び（３
８）式を代入して得たものである。

【０１７１】Ｘ＝ａ・ｃ＋ｂ・（ｃバー） …（３７）Ｙ＝ｄ・ｆ＋ｅ・（ｆバー） …（３８）Ｚ＝Ｘ・Ｙ＝〔（Ｘバー）＋（Ｙバー）〕バー …（３９）Ｚ＝ａ・ｃ・ｄ・ｆ＋ａ・ｃ・ｅ・（ｆバー）＋ｂ・（ｃバー）・ｄ・ｆ＋ｂ・（ｃバー）・ｅ・（ｆバー） …（４０）（Ｚバー）＝（ａバー）・ｃ＋（ｂバー）・（ｃバー）＋（ｄバー）・ｆ＋（ｅバー）・（ｆバー） …（４１）

【０１７２】なお、この図４４において、ＮチャネルＭ
ＯＳトランジスタＭ１及びＰチャネルＭＯＳトランジス
タＭ２によって、第１の論理演算系統が構成されてい
る。又、ＮチャネルＭＯＳトランジスタＭ３及びＰチャ
ネルＭＯＳトランジスタＭ４によって、第２の論理演算
系統が構成されている。又、本発明の多入力ＣＭＯＳ論
理回路は、符号Ｇで示される２入力ゼロＡＮＤ論理回路
（２入力ＮＯＲ論理回路）である。又、この図４４にお
いて、インバータＩ１〜Ｉ４は、出力信号Ｘ及びＹのプ
ルアップあるいはプルダウンを行うためのものである。
ここで、インバータＩ３及びＩ４は、インバータＩ１及
びＩ２に比べて、用いるトランジスタの大きさが小さく
されている。

【０１７３】なお、このようにインバータＩ１〜Ｉ４を
用いたとしても、ＰチャネルＭＯＳトランジスタＭ２及
びＭ４のドライブ能力不足によっては、出力信号Ｘ及び
Ｙの“Ｌ”の電圧が十分に低下しない恐れがある。この
ようなことの改善策としては、ＮチャネルＭＯＳトラン
ジスタＭ１及びＭ３のスレッショルド電圧Ｖｔｎを下
げ、又、ＰチャネルＭＯＳトランジスタＭ２及びＭ４の
スレッショルド電圧Ｖｔｐを下げ、インバータＩ１及び
Ｉ２のスレッショルド電圧Ｖｔｎ及びスレッショルド電
圧Ｖｔｐを上げる方法がある。なお、このようなスレッ
ショルド電圧Ｖｔｎとスレッショルド電圧Ｖｔｐとを共
に２種類設けるとプロセスコストが上昇してしまう恐れ
があるので、この点を考慮する必要がある。又、このよ
うにスレッショルド電圧Ｖｔｎ及びスレッショルド電圧
Ｖｔｐを調整した場合、インバータＩ３及びＩ４を削除
することも考えられるが、削除するとノイズ耐性が低下
してしまうという問題がある。

【０１７４】

【発明の効果】以上説明した通り、本発明によれば、パ
ストランジスタのみで構成される論理回路の論理演算系
統のトランジスタ段数をより抑えることで、動作速度を
向上させながら、比較的複雑な論理も実現可能とし、特
に従来のパストランジスタのみで構成される論理回路で
は苦手な論理も、より容易に実現可能とし、又、従来か
らのＣＭＯＳ論理回路で構成した場合に比べても、必要
な素子数がより少なく演算速度もより高速な論理回路を
実現することができるパストランジスタ論理回路を提供
することができるという優れた効果を得ることができ
る。

【０１７５】具体的には、本発明によれば、通常のＣＭ
ＯＳ論理回路に対する従来のパストランジスタ論理回路
の利点を保ったまま、通常のＣＭＯＳ論理回路が得意と
するプリミティブな論理回路をも極めて効率的に実現す
ることができる。又、より少ないトランジスタで、多変
数の多論理積項演算を実現することができる。又、例え
ば、総合的なパフォーマンスを従来のパストランジスタ
論理回路の３〜１４倍、通常のＣＭＯＳ論理回路の１〜
７倍とすることができる。又、パストランジスタ論理回
路の論理演算系統の出力電圧を必要な場合にフルスイン
グして、貫通電流を低減し、又、ノイズ耐性を向上する
ことができる。

【図面の簡単な説明】

【図１】従来のパストランジスタ論理回路の１種である
ＣＶＳＬの回路図

【図２】従来のパストランジスタ論理回路の１種である
ＣＰＬの回路図

【図３】従来のパストランジスタ論理回路の１種である
ＳＲＰＬの回路図

【図４】従来のパストランジスタ論理回路の１種である
ＤＳＬの回路図

【図５】従来のパストランジスタ論理回路の１種である
ＤＰＬの回路図

【図６】従来のパストランジスタ論理回路の１種である
ＤＣＶＳＰＧの回路図

【図７】従来のパストランジスタ論理回路の１種である
ごく基本的なものの回路図

【図８】従来のパストランジスタ論理回路に用いられる
インバータの回路図

【図９】従来のＣＭＯＳスタティック回路による全加算
器の１例の回路図

【図１０】従来のパストランジスタ論理回路による全加
算器の１例の回路図

【図１１】従来の複合論理ゲートによるＣＭＯＳ論理回
路の１例の回路図

【図１２】前記複合論理ゲートのＣＭＯＳ論理回路の図
記号を示す線図

【図１３】従来のパストランジスタ論理回路の１例の回
路図

【図１４】従来のインバータを用いたパストランジスタ
論理回路の回路図

【図１５】本発明が適用されたパストランジスタ論理回
路の１例（１段２系統）の回路図

【図１６】本発明が適用された第１実施形態のパストラ
ンジスタ論理回路の回路図

【図１７】本発明が適用された第２実施形態のパストラ
ンジスタ論理回路の回路図

【図１８】本発明が適用された第３実施形態のパストラ
ンジスタ論理回路の回路図

【図１９】本発明が適用された第４実施形態のパストラ
ンジスタ論理回路の回路図

【図２０】本発明が適用された第５実施形態のパストラ
ンジスタ論理回路の回路図

【図２１】前記第５実施形態に用いられる多入力ＣＭＯ
Ｓ論理回路（ＮＡＮＤ論理回路）の回路図

【図２２】従来の１段１系統のパストランジスタ論理回
路の回路図

【図２３】前記１段１系統のパストランジスタ論理回路
を置き換えた一般的なＣＭＯＳ論理回路による第１例の
回路図

【図２４】前記１段１系統のパストランジスタ論理回路
を置き換えた一般的なＣＭＯＳ論理回路による第２例の
回路図

【図２５】１段１系統のパストランジスタ論理回路を置
き換えた一般的なＣＭＯＳ論理回路による第３例の回路
図

【図２６】１段１系統のパストランジスタ論理回路を置
き換えた一般的なＣＭＯＳ論理回路による第４例の回路
図

【図２７】１段１系統のパストランジスタ論理回路を置
き換えた一般的なＣＭＯＳ論理回路による第５例の回路
図

【図２８】パストランジスタとしてＮチャネルＭＯＳト
ランジスタとＰチャネルＭＯＳトランジスタを並列に用
いたＣＭＯＳ論理回路の回路図

【図２９】従来の２段１系統のパストランジスタ論理回
路の回路図

【図３０】前記２段１系統パストランジスタ論理回路と
同等のＣＭＯＳ論理回路の回路図

【図３１】前記２段１系統パストランジスタ論理回路と
同等の、パストランジスタとしてＮチャネルＭＯＳトラ
ンジスタとＰチャネルＭＯＳトランジスタを並列に用い
たＣＭＯＳ論理回路の回路図

【図３２】複合論理ゲートの一般的なＣＭＯＳ論理回路
の１例の回路図

【図３３】上記複合論理ゲートＣＭＯＳ論理回路と同等
の従来のパストランジスタ論理回路の回路図

【図３４】上記複合論理ゲートＣＭＯＳ論理回路と同等
の本発明が適用された第６実施形態のパストランジスタ
論理回路の回路図

【図３５】上記第６実施形態に用いられる３入力ＮＡＮ
Ｄ論理回路の回路図

【図３６】複合論理ゲートのＣＭＯＳ論理回路の１例の
回路図

【図３７】上記複合論理ゲートＣＭＯＳ論理回路と同等
の従来のパストランジスタ論理回路の１例の回路図

【図３８】上記複合論理ゲートのＣＭＯＳ論理回路と同
等の、本発明が適用されたパストランジスタ論理回路の
第７実施形態の回路図

【図３９】前記第７実施形態に用いられる２入力ＮＡＮ
Ｄ論理回路の回路図

【図４０】複合論理ゲートＣＭＯＳ論理回路の負論理出
力のものの１例の回路図

【図４１】上記複合論理ゲートＣＭＯＳ論理回路と同等
の従来のパストランジスタ論理回路によるものの回路図

【図４２】上記複合論理ゲートＣＭＯＳ論理回路と同等
の、本発明が適用された第８実施形態のパストランジス
タ論理回路の回路図

【図４３】本発明が適用される第９実施形態のパストラ
ンジスタ論理回路の回路図

【図４４】本発明が適用される第１０実施形態のパスト
ランジスタ論理回路の回路図

【符号の説明】

Ｍ１〜Ｍ１７、Ｍ２１〜Ｍ２７、Ｍ３１〜Ｍ３７、Ｍ４
１、Ｍ４２…トランジスタＩ１〜Ｉ５…インバータＶＤＤ…電源ＧＮＤ…グランドＡ〜Ｃ、ａ〜ｎ…信号Ｘ〜Ｚ…出力信号

Claims

【特許請求の範囲】

【請求項１】入力の論理値に応じて出力がオンオフする
パストランジスタを、複数、直列あるいは並列に接続す
ることで、論理積演算や論理和演算等を行なう回路を構
成し、所望の論理回路を得るようにしたことを特徴とす
るパストランジスタ論理回路において、１つ以上の入力の論理値に基づいた論理演算を、前記パ
ストランジスタを直列あるいは並列に接続した論理回路
を用いて行って、ある論理値を出力するまでの経路とし
て定義される論理演算系統を複数形成し、これら論理演算系統から得られる、複数の出力をそれぞ
れ個別に入力する多入力ＣＭＯＳ論理回路を備えたこと
を特徴とするパストランジスタ論理回路。
【請求項２】請求項１において、複数の前記論理演算系統のそれぞれのパストランジスタ
を、ＮチャネルＭＯＳトランジスタ、又はＰチャネルＭ
ＯＳトランジスタのいずれか一方に統一し、ＮチャネルＭＯＳトランジスタに統一した場合、前記多
入力ＣＭＯＳ論理回路として、ＣＭＯＳ型の多入力ＮＡ
ＮＤ論理回路を用い、該多入力ＮＡＮＤ論理回路が出力する信号によって出力
がオンオフされるＰチャネルＭＯＳトランジスタを、複
数の前記論理演算系統のそれぞれに対して備え、これら
ＰチャネルＭＯＳトランジスタの出力によって、これら
論理演算系統のそれぞれの出力をプルアップし、一方、ＰチャネルＭＯＳトランジスタに統一した場合、
前記多入力ＣＭＯＳ論理回路として、ＣＭＯＳ型の多入
力ＮＯＲ論理回路を用い、該多入力ＮＯＲ論理回路が出力する信号によって出力が
オンオフされるＮチャネルＭＯＳトランジスタを、複数
の前記論理演算系統のそれぞれに対して備え、これらＮ
チャネルＭＯＳトランジスタの出力によって、これら論
理演算系統のそれぞれの出力をプルダウンするようにし
たことを特徴とするパストランジスタ論理回路。
【請求項３】請求項１において、複数の前記論理演算系統の中で、パストランジスタが、
スレッショルド電圧ＶｔｎのＮチャネルＭＯＳトランジ
スタであるものは、その論理演算系統の出力を入力す
る、多入力ＣＭＯＳ論理回路の入力のＰチャネルＭＯＳ
トランジスタのスレッショルド電圧Ｖｔｐを、前記スレ
ッショルド電圧Ｖｔｎに応じてより大きくし、一方、複数の前記論理演算系統の中で、パストランジス
タが、スレッショルド電圧ＶｔｐのＰチャネルＭＯＳト
ランジスタであるものは、その論理演算系統の出力を入
力する、多入力ＣＭＯＳ論理回路の入力のＮチャネルＭ
ＯＳトランジスタのスレッショルド電圧Ｖｔｎを、前記
スレッショルド電圧Ｖｔｐに応じてより大きくしたこと
を特徴とするパストランジスタ論理回路。