AT525255B1 - Flexibles Logikgatter - Google Patents

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AT525255B1 ATA8012/2022A AT80122022A AT525255B1 AT 525255 B1 AT525255 B1 AT 525255B1 AT 80122022 A AT80122022 A AT 80122022A AT 525255 B1 AT525255 B1 AT 525255B1
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Abstract

Flexibles Logikgatter, das, abhängig von 4 Steuerbits, jede mögliche logische Verknüpfung von 2 Eingangsbits durchführen kann, und für diese Aufgabe nur 6 Transistoren benötigt. Dabei wird ein p-Kanal IGFET (T1) und ein n-Kanal IGFET (T2) zu einem Multiplexer (M1) verschaltet, sowie ein weiterer p-Kanal IGFET (T3) und ein n-Kanal IGFET (T4) zu einem weiteren Multiplexer (M2) verschaltet, und ein dritter p-Kanal IGFET (T5) und ein dritter n-Kanal IGFET (T6) zu einem dritten Multiplexer (M3) verschaltet, wobei das erste Eingangsbit (Eingang 1) über den Multiplexer (M1) selektiert, welches von 2 Steuerbits der Multiplexer (M1) auswählt und gleichzeitig über den Multiplexer (M2) auswählt, welches von 2 weiteren Steuerbits der Multiplexer (M2) auswählt und das zweite Eingangsbit (Eingang 2) über den Multiplexer (M3) selektiert, welcher der beiden ersten Multiplexer (M1) oder (M2) an den Ausgang durchgeschaltet wird.

Description

Beschreibung
[0001] Die Erfindung betrifft ein flexibles Logikgatter, das, abhängig von 4 Steuerbits, jede mögliche logische Verknüpfung von 2 Eingangsbits durchführen kann.
[0002] Diese neue Art von Logikschaltung (Figur 1) soll helfen, die Zahl von Transistoren in elektronischen Schaltungen drastisch zu reduzieren. Die Schaltung benötigt insgesamt nur 6 Transistoren, genauso viele wie z.B. ein AND-Gatter, das in CMOS-Technologie realisiert ist.
[0003] Es handelt sich bei der Schaltung um ein Logikgatter, das, abhängig von 4 Steuerbits, jede mögliche logische Verknüpfung von 2 Eingangsbits durchführen kann (Figur 2). Dabei wird die durch das Gatter realisierte Logikfunktion vollständig durch die Steuerbits definiert.
[0004] Eine solche Schaltung könnte z.B. in programmierbaren Logikbausteinen zum Einsatz kommen.
[0005] Die Schaltung besteht aus 6 Pass Transistoren (IGFETs) (T1-T6), gruppiert zu drei Multiplexern (M1, M2, M3).
[0006] Die ersten beiden Multiplexer (die mit den Steuerbits) werden vom Eingang 1 gleichzeitig angesteuert. Der dritte Multiplexer selektiert dann, gesteuert vom Eingang 2, welcher der ersten beiden Multiplexer an den Ausgang durchgeschalten wird. Diese spezielle Verschachtelung der Multiplexer bewirkt, dass für die beiden Eingangsbits kein zusätzlicher Decoder erforderlich ist.
[0007] Die Schaltung kann als Beispiel für eine Pass-Transistor-Logik gesehen werden. Eine Besonderheit ist hier aber, dass nicht die elektrischen Potentiale der Eingänge an den Ausgang durchgeschalten werden, sondern die Potentiale der Steuerbits. Verbindet man also den Ausgang eines solchen Gatters mit dem Eingang eines nachfolgenden Gatters, und wird das Steuerbit über CMOS definiert, gibt es auch bei beliebiger Kaskadierung solcher Gatter keinen Spannungsabfall über mehr als 3 Transistoren.

Claims (2)

Patentansprüche
1. Flexibles Logikgatter, dadurch gekennzeichnet, dass je ein n-Kanal-IGFET und ein p-Kanal-IGFET so verschalten sind,
- dass ihre Gate- und ihre Drain-Anschlüsse verbunden sind, wobei die Drain-Anschlüsse jeweils den Ausgang eines Multiplexers bilden, und
- dass der Bulk des n-Kanal-IGFET auf dem niedrigsten Potential (GND) liegt, während der Bulk des p-Kanal-IGFET auf dem höchsten Potential (+) liegt, wodurch abhängig vom Gate-Potential immer einer der beiden IGFETs leitet und der andere sperrt,
- dass die drei IGFET-Paare (T1 mit T2, T3 mit T4, T5 mit T6) drei 2-zu-1 Multiplexer bilden (M1, M2, M3), die untereinander wieder so verbunden sind, dass der dritte Multiplexer M3 wahlweise die Ausgänge des ersten Multiplexers (M1) oder des zweiten Multiplexers (M2) durchschaltet und damit die insgesamt vier Steuerbits (Steuerbit 1, ..., Steuerbit 4) an den Source-Eingängen der IGFET-Paare (T1, T2, T3, T4) dieser Multiplexer (M1, M2) an deren Ausgang durchschaltet,
- dass die Gates des ersten und zweiten Multiplexers (M1, M2) mit dem ersten Eingang des Logikgatters (Eingang 1) und die Gates des dritten Multiplexers (M3) mit dem zweiten Eingang des Logikgatters (Eingang 2) verbunden sind und
- dass so, abhängig von den vier möglichen Kombinationen der Eingangsbits an den Eingängen des Logikgatters (Eingang 1, Eingang 2), eines der vier Steuerbits (Steuerbit 1, ..., Steuerbit 4) an den Ausgang des Logikgatters (Ausgang) durchgeschaltet und somit jede mögliche logische Verknüpfung von 2 Eingangsbits durchgeführt werden kann.
2. Flexibles Logikgatter nach Anspruch 1, dadurch gekennzeichnet, dass die in Anspruch 1 beschriebenen IGFETs (T1, T2, T3, T4, T5, T6) in Abhängigkeit von der zugrunde liegenden Technologie auch mit vertauschten Source- und Drain-Anschlüssen betrieben werden können.
Hierzu 1 Blatt Zeichnungen
ATA8012/2022A 2022-03-06 2022-03-06 Flexibles Logikgatter AT525255B1 (de)

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Title
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