DE2452319A1

DE2452319A1 - Decodiererschaltung

Info

Publication number: DE2452319A1
Application number: DE19742452319
Authority: DE
Inventors: James Teh-Zen Koo
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1973-11-09
Filing date: 1974-11-05
Publication date: 1975-05-15
Also published as: JPS5081231A; CA1006981A; NL7413760A; FR2251132B1; US3851186A; GB1457685A; IT1024783B; BE822001A; FR2251132A1

Description

Uestern Electric Company 3. T. Koo 10

Decodiererschaltuno,

Die Erfindung bezieht sich auf eine Decodiererschaltung für einen 1-aus-N-Qinärcodes mit mindestens einem Paar von Ausgangsleitungen, einem ersten MOS-Bauelement, dessen Quellen-und Senkenelektrode zwischen einer ersten und zweiten Kopplungsleitung liegen, uobei die erste Leitung mit einer Ausgangsleitung gekoppelt ist,einem zweiten MüS-Bauelement, dessen Quellen-oder Senkenelektrode mit der ersten Leitung verbunden ist, einem dritten und vierten MOS-Bauelement, bei denen jeweils die Quellen-oder Senkenelektrode mit der ersten bzw. zweiten Leitung verbunden ist und deren andere Elektrode auf einem ersten Bezugspotential liegt, einem fünften MOS-Bauelement, . dessen Q'uellen-oder Senkenelektrode mit der zweiten Leitung verbunden ist und dessen andere Elektrode auf einem zweiten Bezugspotential liegt, und mit einer Uielzahl von Eingangsanschlüssen, die jeweils mit der Steuerelektrode jedes der MOS-Bauelemente verbunden sind.

Neuerdings werden beachtliche Anstrengungen unternommen, die Größe von Feldeffekttransistoren auf der Basis Metall-Oxid-Halbleitar (MOS) in integrierten Schaltungen zu verringern. Sehr kleine, in einem einzelnen Halbleiter-

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plättchen integrierte Speichersysterne stellen ein bemerkenswertes Ergebnis dieser Bemühungen dar. Ein typisches derartiges System weist eine Matrix aus MOS-Speicherelementen auf, die mit einer äußeren konventionellen Schaltung verbunden sind, die horizontale und vertikale Decodiererschaltungen enthält. Mittels dieser Schaltung kann die Matrix selektiv addressiert werden, um eine Information in den Speicher einzugeben oder abzurufen.

Aus Gründen der Wirtschaftlichkeit und der Arbeitsgeschwindigkeit ist es wünschenswert, daß die Gesamtgröße der mit einer Matrix aus integrierten M0S-5peicherelementen verbundenen Schaltungen auf ein Mindestmaß herabgesetzt werden. In praktischer Hinsicht ist es wünschenswert, daß die seitliche Ausdehnung der mit jeder Spalte und Zeile der Speichermatrix verbundenen integrierten Decodiererschaltung mit dem Spalten-und Zeilenabstand der Matrix vergleichbar ist.

Wenn die Spalten-und Zeilenabstände der in einer Matrix angeordneten MOS-Transistoren des Speichersystems abnehmen, wird ein Punkt erreicht, bei dem die Flächenausdehnung der mit dem Speicher verbundenen konventionellen Decodisrerschaltungen nicht klein genug ist. Falls die Ausdehnung der Schaltungen nicht reduziert werden kann, wird sich der aus dar geringen Größe der Matrix aus Speicherelementen ergebende Uortel aufgehoben.

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Außerdem uird die Herabsetzung des Leistunysbedarfes und der damit verbundenen Erwärmung der integrierten NOS-Transistoren problematischer, uionn die Größe dieser Bauelemente reduziert uird. Daher führt jede Reduzierung der in irgendeiner Schaltungskomponente verbrauchten Leistung dazu, daß das gesamte System nur innerhalb vorgeschriebener Grenzen bezüglich des Leistungsbedarfs und der Temperatur arbeitet.

Die vorstehenden Probleme uerden bei der eingangs definierten Decodiererschaltung gemäß der Erfindung dadurch gelöst, daß das zueite MOS-Bauelement mit seiner anderen Quellen-oder Senkenelektrode auf dem zueiten Bezugspotential liegt und die zweite Leitung mit der anderen Ausgangsleitung gekoppelt ist.

Die Erfindung aoll anhand einiger Figuren erläutert uerden:

Fig. 1 zeigt eine bekannte Decodiererschaltung für einen 1-aus-N-Binärcodes mit MOS-Bauelementen;

Fig. 2 ist eine schematische Darstellung der Schaltung nach Fig.1 in integrierter Ausführung;

Fig.3 stellt eine Decodiererschaltung zur Erläuterung des erfindungsgemässen Grundprinzips dar.

Fig. 4 ist eine schematische Darstellung der Schaltung nach Fig. 3 in integrierter Ausführung;

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Fig. 5 zeigt dia der Schaltung nach Fig. 3 zugeführten Eingangssignal; und

Fig. 6 ist eine Uahrh8itstabelle, welche die logische Arbeitsweise der Schaltung nach Fig. 3 bestimmt.

Bei dem Ausführungsbeispiel gemäß der Erfindung enthält die binäre 1-aus-N-Decadiererschaltung nur 4 +„ (x-1) MOS-Bauelemente. Die Ausgangsleitungen sind bei dem Ausführunnsbeispiel paarueise vorgesehen. ?Einer oder mehrere MOS-Transistoren, von denen jeder so verbunden ist, daß er ein bestimmtes Signal der am Decodierer anliegenden Eingangssignale empfängt, liegen zwischen jedem Leitungspaar. Auch sind vier andere FlOS-Bauelemente die zum Empfang zusätzlicher Eingangssignale angeordnet sind, symmetrisch mit den Leitungen jedes Paares verbunden. Uenn die Schaltung mit digitalen Binärsignalen am Eingang beaufschlagt uird, nimmt eine, und zwar nur sine Ausgangsleitung einen ausgeprägten Spannungszustand an.

Decodiererschaltungen für einen 1-aus-N-Binärcodes werden in der Datenverarbeitung eingesetzt, um Übersetzungen für eine Vielzahl von Anlagen und Anwendungen auszuführen. Eine besonders wichtige Anwendung finden derartige Schaltungen als horizontale und vertikale Addresseinheiten für ein dynamisches Speichersystem. Lediglich zur Erläuterung ist angenommen, daß die neue, später noch zu beschreibene Decodiererschaltung in der bekannten IGFET- (oder f'lOS) Technik hergestellt wird. Ferner ist zur Erläuterung

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angemommen, daü dia neue Schaltung dazu bestimmt ist, mit dem eigentlichen Speicher und dessen peripherer Schaltungin einem einzelnen Halbleiterplättchen vereinigt zu uerden.

Dia in einem.Ausführungsbeispiel beschriebenen MOS-FeIdeffekttransistoren weisen einen Kanal vom p-Leitungstyp auf. Es können aber auch Bauelemente mit einem n-Kanal verwendet uerden. In diesem Fall muß die Polarität der Eingangssignals und der Spannungsquellen in bekannter Ueise umgekehrt uerden.

Eine bekannte i-aus-N-Decodiererschaltung mit MOS-Transistoren ist in Fig.1 dargestellt. Aus Gründen der Übersichtlichkeit zeigt Fig.1 nur eine einfache 1-aus-4~Decadiererschaltung. Diese Schaltung könnte z.B. Bestandteil einer horizontalen Addressiereinheit für das. vorher beschriebene Speichersystem sein. Bei Verwendung einer weiteren derartigen Decodiererschaltung als vertikale Addrassiereinheit kann irgendein bestimmter Speicher dar in Spalten und Zeilen der Matrix angeordneten 16 Speichereinheiten durch gleichzeitige Betätigung der beiden Decodiererschaltungen einmalig addressiert werden.

Ansprechend auf jedes unterschiedliche Signal eines den Eingangsanschlüssen A-,7T, ^2^2» C und C in Fig.1 zugeführten Satzes von Binärsignalen ermöglicht die Schaltung eine, und zwar nur eine dar Ausgangsleitungen 1 bis 4 in ihrem ausgewählten oder sogenannten niedrigen Zustand zu halten, Jede der drei anderen Leitungen befindet sich

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in ihrem hohen Zustand ( die Bezeichnung "niedrig" und "hoch" bezieht sich auf einen Spannungspegel von etua 3 bzu. 16 Volt). Eine ausgewählte oder sich in einem niedrigen Zustand befindliche Leitung betätigt alle mit ihr verbundenen Speicherelemente. Wenn daher z.B. die Leitung von der horizontalen Addressiereinheit des Speichersystems ausgewählt wird, werden alle Speicherelemente einer einzelnen Zeile der Speichermatrix betätigt. Eine gleichzeitige Betätigung der vertikalen Addressiereinheit wählt eines dieser Speicherelemente aus.

Uie aus Fig.1 ersichtlich, werden bei der bekannten 1-aus-4-Decodiererschaltung 4 MOS-Transistoren für jede Ausgangsleitung benötigt. Deder Satz von fünf Bauelementen bildet eine Untereinheit der Decodiererschaltung und weist zwei sich horizontal erstreckende Hauptleitungen auf. So ist z.B. bei der obersten Untereinheit in Fig. 1 eine dieser Leitungen die Ausgangsleitung 1, während die andere der mit dem Bezugszeichen 10 versehenen inneren Leitung entspricht. Die Untereinheiten sind ersichtlich zueinander identisch.

Die bekannte Decodiererschaltung nach Fig. 1 benötigt insgesamt 20 ClOS-Bauelemente. Für eine binäre 1 -aus-N-Decodiererschaltung von dem in Fig. 1 dargestellten Typ sind 3 + x MOS-Bauelemente pro Ausgangsleitung erforderlich^ wobei 2 =N ist.

Die bekannte Schaltung gemäBFig. 1 ist mit parasitären Kapazitäten behaftet, die hauptsächlich zwischen Erde und den einzelnen sich horizontal erstreckenden Leitungen gebildet

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werden (z.B. die Leitungen 1 und 10 der obersten Untereinheit). Diese mit C,. und C₂ bezeichneten Kapazitäten sind in Fig. 1 gestrichelt dargestellt und in ihrer Größe ungefähr vergleichbar. Nimmt man an, daß an den Leitungen 1 und 10 in Fig. 1 während eines Decodiervorgangs eine Spannung V gegen Erde ansteht, ist die pro Ausgangsleitung verbrauchte Leistung bei der bekannten Decodierer-

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schaltung eine Funktion C. V + C₂U

Fig. 2 dient in schematischer Darstellung zur Zusammenfassung einiger zuvor beschriebener charakteristischer Eigenschaften der bekannten Decodiererschaltung nach Fig. 1 . Es uurde angenommen, daß das Halbleiterplättchen 22 die gesamte MOS-Schaltung gemäß Fig. 1 enthält (bei der praktischen Ausführung eines Speichersystems würde man die Decodiererschaltung nicht in einem separaten Halbleiterplättchen anordnen, sondern, wie bereits erwähnt, in einem einzelnen Halbleiterplättchen zusammen mit den anderen Bestandteilen des gesamten Systems unterbringen). Die in Fig. 2 dargestellte Schaltung benötigt 8 Eingänge (einschließlich Erde und einem Snschluß für eine positive Spannung) und weist 4 Ausgangsleitungen 1 bis 4 auf. Uie bereits erwähnt und aus Fig. 1 ersichtlich ist, sind bei der bekannten Decodiererschaltung 20 MOS-Bauelemente erforderlich.

Die Schaltung nach Fig. 1 wurde gemHß den Prinzipien der vorliegenden Erfindung modifiziert. Zur Erläuterung ist in Fig. 'Δ ein spezialles Ausfiihrungsbcispiel dargestellt,

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das eine binäre 1-aus-4-uecodiererschaltung mit RQS-Bauelementen bildet. Ebenso wie in den Fig. 1 und 2 sind die Ausgangsleitungen in Fig. 3 mit den Bezugszeichen 1 bis 4 versehen.

Im Gegensatz zum Stand der Technik weist die Schaltung gemäß Fig. 3 lediglich 5 RüS-Transistoren für ein Paar von Ausgangsleitungen auf. Daher werden für die 4 in Fig. 3 dargestellten Ausgangsleitungen insgesamt nur 10 NDS-Bauelernente benötigt, die durch eine geeignete Verbindung miteinander eine vollständige 1-aus4-Decodiererschaltung bilden. Zur Herstellung der Anordnung nach Fig. 3 in integrierter Form wird nur die Hälfte der Fläche benötigt, die für die Schaltung nach Fig.1 erforderlich ist.

Fig. 4 dient in schematischer Darstellung zur Zusammenfassung einiger charakteristischer Eigenschaften der Schaltung gemäß Fig. 3. ^ur Erläuterung ist der Fall angenommen, daß dem Halbleiterplättchen 42 in Fig. 4 über die Leitung 44 eine Gleichspannung von 12 Volt gegenüber Erde zugeführt wird.

Nur die sich vorwiegend horizontal erstreckenden Leitungen in Fig. 3 sind die eigentlichen Ausgangsleitungen. Ebenso wie in der Anordnung nach ''ig. 1 ist jede der Leitungen in Fig. 3 mit parasitären Kapazitäten behaftet, die gestrichelt dargestellt und mit C, bezeichnet

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sind. Unter der Annahme, daß während eines Decodiarvorganges an jeder der Ausgangsleitungen 1 bis 4 eine Spannungsänderung \l gegen Erde auftritt, ist die pro Ausgangsleitung in der Decodiererschaltung nach Fig. 3 ver-

brauchte Leistung eine Funktion von C-V . Uenn C„ ver-

O «0

gleichbar mit der Größe von C₁ (Fig.1) ist, wird bei der Schaltung nach ^ ig. 3 pro Ausgangsleitung nur etua dia Hälfte der Leistung gegenüber der Schaltung nach Fig.1 verbraucht.

Die Arbeitsweise der Schaltung nach Fig. 3 läßt sich am besten mit Hilfe der Fig. 5 und 6 verstehen. Es sei angenommen, d_aß dia in Fig. 5 angegebenen Potentiale zur Zeit T an die ^ingangsanschlüsse Ü, A,. , A₂ , Α.. und A₂ in Fig. 3 angelegt, werden. Zur Zeit T liegen nur an den Steueralektroden der MOS-Bauelernente 30 bis 33, die wie üblich Steuer-, Quellen-und Senkenelektroden aufweisen, relativ niedrige Potentiale. Daher befinden sich nur diese dar in Fig.. 3 gezeigten Bauelemente im leitenden Zustand und damit in der Stellung "Ein". Alle anderen werden nicht in diesen Zustand versetzt, d.h. sie befinden sich in einem Zustand hoher Impedanz und damit in der Stellung "aus". Damit nehmen alle Ausgangsleitungen 1 bis 4 ein Potential in der Nähe des Erdpotential an und befinden sich damgemäß zum Zeitpunkt T in ihrem niedrigen Zustand. Un'ter diesen Bedingungen wird keine Leistung in dar Decodiererschaltung verbraucht.

Zu dem in Fig. 5 angezeigten Zeitpunkt T- wird eina sog.

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Ausuahlperiode eingeleitet. Bei Beginn einer derartigen Periode wird das C-oder Taktgebersignal immer von einer äußeren.nicht dargestellten Zeitschaltung gesteuert, um den Übergang zu dem Zustand relativ hoher Spannung zu bewirken. Andererseits werden alle A₁,A^ und ihre entsprechenden Komplemente A₁, A~ entweder in ihrem Zustand relativ hoher Spannung gehalten oder in den Z_ustand relativ niedriger Spannung geschaltet, und zuar abhängig davon, ob eine der Ausgangsleitungen uährend der Ausuahlperiode ausgewählt wurde. Uie bereits erwähnt, wird eine Ausgangsleitung als ausgewählt angesehen, wenn sie sich in ihrem niedrigen Zustand befindet. Alle nicht ausgewählten Leitungen uerden in ihrem Zustand relativ hoher Spannung überführt.

Um die Auswahlfähigkeit der Schaltung nach F"ig. 3 zu erläutern, sei z.B. angenommen, daf3 nur die Ausgangsleitung 3 ausgewählt werden soll. Die erfoderlichen Spannungspegel, die zur Erzielung des gewünschten Ergebnisses während der Ausuahlperiode der Schaltung zugeführt uerden müssen, sind in der zweiten Spalte von rechts der Uahrheitstabelle gemäß Fig. 6 angegeben. Uie hieraus ersichtlich ist, uerden alle Eingangsanschlüsse A₁ und A₂ in ihren niedrigen Zustand gebracht. Dies ist in der zueiten Reihe von Fig. 5 durch die ausgezogene Linie graphisch dargestellt. Uie bereits eruähnt, uerden die Anschlüsse C* gleichzeitig in ihren hohen Zustand geschaltet.

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Als Ergebnis der vorstehenden Spannungsbedingungen uierden nur die FlOS-Bauelemente 35 bis 37 während der Auswahlperiade betätigt, die zum Zeitpunkt T₁ einsetzt. Die Betätigung der FlOS-Bauelemente 35 und 36 hat zur Folge, daß die Ausgangsleitungen einen Spannungsuert annehmen, der etwa dem Uert der mit dem Bauelement 36 verbundenen Spannungsquelle 38 entspricht. Daher werden die Leitungen 1 und 2 in ihren hohen Zustand geschaltet. In ähnlicher Ueise ist die Leitung 4 über das betätigte Bauelement 37 mit der Spannungsquelle 39 verbunden. Die Leitung 4 wird daher auch in ihren hohen Zustand geschaltet. Lediglich die Leitung 3 wird nicht in der geschilderten Ueise geschaltet, sondern verbleibt auf dem niedrigen Potentialwert, wie er bereits vor dem Zeitpunkt T₁ eingestellt war. Dementsprechend verbleibt nur die Leitung 3 während der Auswahlperiode in ihrem niedrigen Z_ustand. Uie dargelegt wurde, werden alle übrigen Leitungen in ihren hohen oder nichtausgewählten Zustand geschaltet.

flittels der Uahrheitstabelle der Fig. 6 und anhand des Spannungsdiagramms in Fig. 5 lassen sich die Auswahlbedingungen für die Schaltung nach Fig. 3 leicht und in übersichtlicher Ueise bestimmen. Um z.B. die Ausgangsleitung 1 auszuwählen, brauchen nur die MOS-Bauelemente 36,37 und 40 betätigt zu werden. Zur Auswahl der Ausgangsleitung 2 sind nur die Bauelemente 40 und 42 und zur Auswahl der Leitung 4 lediglich die Bauelemente 35,41 und 42 zu betätigen .

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Obwohl als Ausführungsbeispiel eine 1-aus-4~Decodiererschaltung beschrieben wurde, lassen sich die Prinzipien der Erfindung selbstverständlich allgemein auf .1-aus-N-Decodiererschaltungen anwenden. So würde z.B. eine 1-aus-8-Decodiererschaltung gemäß der Erfindung ein zusätzliches, parallel zu jedem Paar von Ausgangsleitungen liegendes PIQS-Bauelernent enthalten. In der Schaltung gemäß Fig.3 würde ein zusätzliches MüS-Bauelement parallel mit dem Bauelement 35 und ein weiteres PlOS-Bauelement parallel mit dem Bauelement 40 verbunden sein. Ferner wurden der Schaltung nach Fig.3 zwei Untereinheiten zugeführt werden, die jeweils identisch zu den in der beschriebenen Weise modifizierten Untereinheiten sind. 3eder dieser zusätzlichen Untereinheiten würde also zwei von diesen herrührenden Ausgangsleitungen aufweisen.

Im allgemeinen enthält eine 1-aus-N-Decodiererschaltung gemäß der Erfindung N/2 Untereinheiten mit jeweils einem Paar von Ausgangsleitungen. Ferner ist die Gesamtzahl der parallel mit jedem Paar der N Ausgangsleitungen verbundenen FlOS-Bauelemente x-1 mit 2 =N. Unabhängig aber von dem Wert für N sind nur zusätzlich 4 MOS-Bauelemente mit jedem entsprechenden Paar von Ausgangsleitungen jeder Untereinheit verbunden ( z.B. die Bauelemente 30, 31, 36 und 41 der obersten Untereinheit in Fig.3). Daher ist die Gesamtzahl der MGS-Bauelemente in einem 1-aus-N-Decodierer gemäß der Erfindung durch den Ausdruck'^ + (x - 1)J N/2 bestimmt.

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Die zuvor erwähnten 4 mit jedem Paar von Ausgangsleitungen verbundenen MOS-Bauelemente können als zu diesem symmetrisch angeordnet angesehen werden. Daher ist jede Leitung eines Paares mit zuei der vier Bauelemente verbunden. Außerdem ist jeder aus zuei mit einer Ausgangsleitung eines Paares verbundenen Bauelementen bestehende Satz ein genaues Gegenbild des Satzes aus zuei Bauelementen, die mit der anderen Leitung des Paares verbunden sind.

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Claims

BLUMBACH ■ WESER - BERGEN & KRAMER PATENTANWÄLTE IN WIESBADEN UND MÜNCHEN DIPL.-ING. P. G. BLUMBACH ■ DIPL.-PHYS. Dr. W. WESER . DIPL-ING. DR. JUR. P. BERGEN DIPL.-ING. R. KRAMER •62 WIESBADEN . SONNENBERGER STRASSE 43 . TEL. (06121) 562943, 561998 MÜNCHEN Uestern Electric Company 3. T. Koo 10 Patentansprüche

1. DecodiBrerschaltung für einen 1-aus-N-Binärcodes . mit mindestens einem Paar won Ausgangsleitungen, einem ersten ROS-Bauelement dessen Quellen-und Senkenelektrode zwischen einer ersten und zweiten Kopplungsleitung liegen, wobei die erste Leitung mit einer Ausgangsleitung gekoppelt ist, einem zweiten MüS-Bauelement, dessen Quellen-oder Senkenelektrode mit der ersten Leitung verbunden ist, einem dritten und vierten CIOS-Bauelement, bei denen jeweils die Quellen-oder Senkenelektrode mit der ersten bzw. zweiten Leitung verbunden ist und deren andere Elektrode auf einem ersten Bezugspotential liegt, einem fünften MOS-Bauelement, dessen Quellen-oder Senkenelektrode mit der zweiten Leitung verbunden ist und dessen andere Elektrode auf einem zweiten Bezugspotential liegt, und mit einer Vielzahl von Eingangsanschlüssen, die jeweils mit der Steuerelektrode jedes der PIGS-Baueleraente verbunden sind, dadurch gekennzeichnet, daß das zweite FIOS-Bauelement (4) mit seiner anderen Quellen-oder Senkenelektrode auf dem zweiten Bezugspotential liegt und die zweite Leitung (2) mit der anderen Ausgangsleitung gekoppelt ist.

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2. Decodiererscnultung nach Anspruch 1, dadurch gekennzeichnet, daß sie N/2 Untereinheiten umfasst, die alle ein Paar jeweils von ihnen herrührenden Ausgancjsleitungen ('1,2; 3,4) aufweisen, uobei N=2 und η eine positive Zahl größer 1 ist.

3. Decodiererschaltung nach Anspruch 2, dadurch gekennzeiühn'e t, daß jede Untereinheit 4 + (x-1) IIUS-Transistoren pro Paar von Ausgangslei-

tungen der Schaltung aufweist, uobei 2 = N ist.

4. Decodiererschaltung nach Anspruch 3, dadurch gekennzeichnet, daß jede Untereinheit (x-1 ) FIOS-Bauelemente aufusist, die parallel mit jedem Paar von Ausgangsleitungen verbunden sind.

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