JPH0766732A - 符号変換装置 - Google Patents
符号変換装置Info
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- JPH0766732A JPH0766732A JP5210379A JP21037993A JPH0766732A JP H0766732 A JPH0766732 A JP H0766732A JP 5210379 A JP5210379 A JP 5210379A JP 21037993 A JP21037993 A JP 21037993A JP H0766732 A JPH0766732 A JP H0766732A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- output
- bit
- input
- signal
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
- H03M7/22—Conversion to or from n-out-of-m codes to or from one-out-of-m codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ２進入力信号ｘに対して、下位からｘ＋１ビ
ット目だけが１になる第１の出力Ｚ1 〜Ｚ8 と、下位か
らｘビット目までのすべてが１でｘ＋１ビット以上が０
である第２の出力Ｙ1 〜Ｙ7 の双方を同時に生ずる符号
変換装置を簡単な構成で実現する。 【構成】 ２進入力信号ｘに対して出力Ｚ1 〜Ｚ8 を生
ずる第１のデコーダ部１０と、入力Ｚ1 〜Ｚ8 に対して
出力Ｙ1 〜Ｙ7 を生ずる第２のデコーダ部２０とを有
し、インバータ１０１〜１０８を第１のデコーダ部１０
の出力回路と第２のデコーダ部２０の入力回路とに共用
した。
ット目だけが１になる第１の出力Ｚ1 〜Ｚ8 と、下位か
らｘビット目までのすべてが１でｘ＋１ビット以上が０
である第２の出力Ｙ1 〜Ｙ7 の双方を同時に生ずる符号
変換装置を簡単な構成で実現する。 【構成】 ２進入力信号ｘに対して出力Ｚ1 〜Ｚ8 を生
ずる第１のデコーダ部１０と、入力Ｚ1 〜Ｚ8 に対して
出力Ｙ1 〜Ｙ7 を生ずる第２のデコーダ部２０とを有
し、インバータ１０１〜１０８を第１のデコーダ部１０
の出力回路と第２のデコーダ部２０の入力回路とに共用
した。
Description
【０００１】
【産業上の利用分野】この発明は、２進数表現された数
値ｘが与えられたとき、多数ビットの第１の出力線路群
のうちの下位から（ｘ＋１）ビット目の線路にだけ信号
１を生ずると同時に多数ビットの第２の出力線路群のう
ちの下位からｘビット目までのすべての線路に出力信号
１を生ずると共に、（ｘ＋１）ビット目から上のすべて
の線路に信号０を生ずる符号変換装置に関するものであ
り、特にＭＯＳ型ＦＥＴよりなる集積回路基板に配置し
て有益な符号変換装置に関するものでる。
値ｘが与えられたとき、多数ビットの第１の出力線路群
のうちの下位から（ｘ＋１）ビット目の線路にだけ信号
１を生ずると同時に多数ビットの第２の出力線路群のう
ちの下位からｘビット目までのすべての線路に出力信号
１を生ずると共に、（ｘ＋１）ビット目から上のすべて
の線路に信号０を生ずる符号変換装置に関するものであ
り、特にＭＯＳ型ＦＥＴよりなる集積回路基板に配置し
て有益な符号変換装置に関するものでる。
【０００２】
【従来の技術】従来、表１に示すように数値ｘが３ビッ
トの信号入力線路Ｂ1 、Ｂ2 、Ｂ3 によって与えられた
場合、出力線路Ｚ1 〜Ｚ8 のうちの（ｘ＋１）番目のも
のだけに信号１を発生させるデコーダとして、図３に示
すような回路が知られている。
トの信号入力線路Ｂ1 、Ｂ2 、Ｂ3 によって与えられた
場合、出力線路Ｚ1 〜Ｚ8 のうちの（ｘ＋１）番目のも
のだけに信号１を発生させるデコーダとして、図３に示
すような回路が知られている。
【０００３】
【表１】
【０００４】図３において、１１〜１６はインバータ、
２１〜２８はナンドゲート、３１〜３８はインバータ、
Ｚ1 〜Ｚ8 は出力線路である。１ビット目の入力線路Ｂ
1 は、インバータ１１を経由してナンドゲート２１、２
３、２５、２７に入力し、インバータ１２による反転信
号がナンドゲート２２、２４、２６、２８に入力する。
２ビット目の入力線路Ｂ2 は、インバータ１３を経由し
てナンドゲート２１、２２、２５、２６に入力し、イン
バータ１４による反転信号がナンドゲート２３、２４、
２７、２８に入力する。３ビット目の入力線路Ｂ3 は、
インバータ１５を経由してナンドゲート２１、２２、２
３、２４に入力し、インバータ１６による反転信号がナ
ンドゲート２５、２６、２７、２８に入力する。各ナン
ドゲート２１〜２８の出力は、それぞれインバータ３１
〜３８を経由してデコーダの出力線路Ｚ1 〜Ｚ8 へ送出
される。
２１〜２８はナンドゲート、３１〜３８はインバータ、
Ｚ1 〜Ｚ8 は出力線路である。１ビット目の入力線路Ｂ
1 は、インバータ１１を経由してナンドゲート２１、２
３、２５、２７に入力し、インバータ１２による反転信
号がナンドゲート２２、２４、２６、２８に入力する。
２ビット目の入力線路Ｂ2 は、インバータ１３を経由し
てナンドゲート２１、２２、２５、２６に入力し、イン
バータ１４による反転信号がナンドゲート２３、２４、
２７、２８に入力する。３ビット目の入力線路Ｂ3 は、
インバータ１５を経由してナンドゲート２１、２２、２
３、２４に入力し、インバータ１６による反転信号がナ
ンドゲート２５、２６、２７、２８に入力する。各ナン
ドゲート２１〜２８の出力は、それぞれインバータ３１
〜３８を経由してデコーダの出力線路Ｚ1 〜Ｚ8 へ送出
される。
【０００５】上述のデコーダの出力線路Ｚ1 〜Ｚ8 に現
われる出力信号はそれぞれ次の論理式によって表現する
ことができる。
われる出力信号はそれぞれ次の論理式によって表現する
ことができる。
【表２】
【０００６】例えば入力ｘとして数値４が与えられたと
すると、Ｂ1 ＝０、Ｂ2 ＝０、Ｂ3＝１であるから、上
式に従ってＺ1 〜Ｚ4 ＝０、Ｚ5 ＝１、Ｚ6 〜Ｚ8 ＝０
となる。
すると、Ｂ1 ＝０、Ｂ2 ＝０、Ｂ3＝１であるから、上
式に従ってＺ1 〜Ｚ4 ＝０、Ｚ5 ＝１、Ｚ6 〜Ｚ8 ＝０
となる。
【０００７】また、従来表３に示すように、数値ｘが３
ビットの入力線路Ｂ1 、Ｂ2 、Ｂ3によって与えられた
場合、出力線路Ｙ1 〜Ｙ7 のうちの最下位Ｙ1 からｘ番
目のものＹｘまでに信号１を生じ、（ｘ＋１）番目の出
力線路Ｙ（ｘ＋１）から最上位のものＹ7 までに信号０
を発生させるデコーダとして、図４に示すようなものが
存在する。
ビットの入力線路Ｂ1 、Ｂ2 、Ｂ3によって与えられた
場合、出力線路Ｙ1 〜Ｙ7 のうちの最下位Ｙ1 からｘ番
目のものＹｘまでに信号１を生じ、（ｘ＋１）番目の出
力線路Ｙ（ｘ＋１）から最上位のものＹ7 までに信号０
を発生させるデコーダとして、図４に示すようなものが
存在する。
【０００８】
【表３】
【０００９】図４において、４１〜４６はインバータ、
５１及び５２はノアゲート、５３はアンド・ノアゲー
ト、５４はインバータ、５５はオア・ナンドゲート、５
６及び５７はナンドゲート、６１〜６７はインバータ、
Ｙ1 〜Ｙ7 は出力線路である。１ビット目の入力線路Ｂ
１はノアゲート５１及び５２と、アンド・ノアゲート５
３のアンド部と、オア・ナンドゲート５５のナンド部
と、ナンドゲート５７に入力する。２ビット目の入力線
路Ｂ2 はノアゲート５１及び５２と、アンド・ノアゲー
ト５３のアンド部と、ナンドゲート５６及び５７とに入
力する。３ビット目の入力線路Ｂ３は上記ゲート５１〜
５７のすべてに入力する。そしてゲート５１〜５７の出
力は、それぞれインバータ６１〜６７を経て出力線路Ｙ
1 〜Ｙ7 へ送出される。
５１及び５２はノアゲート、５３はアンド・ノアゲー
ト、５４はインバータ、５５はオア・ナンドゲート、５
６及び５７はナンドゲート、６１〜６７はインバータ、
Ｙ1 〜Ｙ7 は出力線路である。１ビット目の入力線路Ｂ
１はノアゲート５１及び５２と、アンド・ノアゲート５
３のアンド部と、オア・ナンドゲート５５のナンド部
と、ナンドゲート５７に入力する。２ビット目の入力線
路Ｂ2 はノアゲート５１及び５２と、アンド・ノアゲー
ト５３のアンド部と、ナンドゲート５６及び５７とに入
力する。３ビット目の入力線路Ｂ３は上記ゲート５１〜
５７のすべてに入力する。そしてゲート５１〜５７の出
力は、それぞれインバータ６１〜６７を経て出力線路Ｙ
1 〜Ｙ7 へ送出される。
【００１０】上述の出力線路Ｙ1 〜Ｙ7 に現われる出力
信号は、それぞれ次の論理式によって表現することがで
きる。 Ｙ1 ＝Ｂ1 ＋Ｂ2 ＋Ｂ3 Ｙ2 ＝Ｂ2 ＋Ｂ3 Y3 ＝（Ｂ1 ・Ｂ2 ）＋Ｂ3 Ｙ4 ＝Ｂ3 Ｙ5 ＝（Ｂ1 ＋Ｂ2 ）・Ｂ3 Ｙ6 ＝Ｂ2 ・Ｂ3 Ｙ7 ＝Ｂ1 ・Ｂ2 ・Ｂ3
信号は、それぞれ次の論理式によって表現することがで
きる。 Ｙ1 ＝Ｂ1 ＋Ｂ2 ＋Ｂ3 Ｙ2 ＝Ｂ2 ＋Ｂ3 Y3 ＝（Ｂ1 ・Ｂ2 ）＋Ｂ3 Ｙ4 ＝Ｂ3 Ｙ5 ＝（Ｂ1 ＋Ｂ2 ）・Ｂ3 Ｙ6 ＝Ｂ2 ・Ｂ3 Ｙ7 ＝Ｂ1 ・Ｂ2 ・Ｂ3
【００１１】例えば、入力ｘとして数値４が与えられた
とすると、Ｂ1 ＝０、Ｂ2 ＝０、Ｂ3 ＝１であるから、
上式に従ってＹ1 〜Ｙ4 ＝１、Ｙ5 〜Ｙ7 ＝０となる。
とすると、Ｂ1 ＝０、Ｂ2 ＝０、Ｂ3 ＝１であるから、
上式に従ってＹ1 〜Ｙ4 ＝１、Ｙ5 〜Ｙ7 ＝０となる。
【００１２】更に従来は、表４に示すように、表１のＺ
1 〜Ｚ8 が入力として与えられた場合に、表３のＹ1 〜
Ｙ7 を出力するデコーダとして、図５に示すような回路
が、例えば特開昭６３−１５６４２７号公報の第５図に
示されている。
1 〜Ｚ8 が入力として与えられた場合に、表３のＹ1 〜
Ｙ7 を出力するデコーダとして、図５に示すような回路
が、例えば特開昭６３−１５６４２７号公報の第５図に
示されている。
【００１３】
【表４】
【００１４】図５に示すデコーダは、ｎチャンネルＦＥ
Ｔと、ｐチャンネルＦＥＴと、インバータとを組合わせ
てなるトランスミッションゲート８個を、電源と接地と
の間に直列に設けたものである。即ち、７１〜７８はイ
ンバータ、８１〜８８はｐチャンネルＦＥＴ、９１〜９
８はｎチャンネルＦＥＴであり、ＦＥＴ８１〜８８と９
１〜９８とは、それぞれ並列に接続された上で電源と接
地との間に直列に接続されている。入力Ｚ1 〜Ｚ8 はそ
れぞれＦＥＴ８１〜８８のゲートに与えられ、同時にそ
れぞれインバータ７１〜７８を経由してＦＥＴ９１〜９
８のゲートにも与えられている。出力Ｙ1 〜Ｙ7 は、各
トランスミッションゲート相互間の接続点から導出され
ている。
Ｔと、ｐチャンネルＦＥＴと、インバータとを組合わせ
てなるトランスミッションゲート８個を、電源と接地と
の間に直列に設けたものである。即ち、７１〜７８はイ
ンバータ、８１〜８８はｐチャンネルＦＥＴ、９１〜９
８はｎチャンネルＦＥＴであり、ＦＥＴ８１〜８８と９
１〜９８とは、それぞれ並列に接続された上で電源と接
地との間に直列に接続されている。入力Ｚ1 〜Ｚ8 はそ
れぞれＦＥＴ８１〜８８のゲートに与えられ、同時にそ
れぞれインバータ７１〜７８を経由してＦＥＴ９１〜９
８のゲートにも与えられている。出力Ｙ1 〜Ｙ7 は、各
トランスミッションゲート相互間の接続点から導出され
ている。
【００１５】上述の回路において、ＦＥＴ８１〜８８及
び９１〜９８は０信号時には導通状態になっている。
今、数値４に相当する入力（Ｚ1 〜Ｚ4 ＝０、Ｚ5 ＝
１、Ｚ6〜Ｚ8 ＝０）が与えられたとすると、ＦＥＴ８
５及び９５遮断状態になる結果、それよりも電源に近い
側で出力Ｙ1 〜Ｙ4 ＝１となり、接地に近い側では出力
Ｙ5 〜Ｙ7 ＝０となる。
び９１〜９８は０信号時には導通状態になっている。
今、数値４に相当する入力（Ｚ1 〜Ｚ4 ＝０、Ｚ5 ＝
１、Ｚ6〜Ｚ8 ＝０）が与えられたとすると、ＦＥＴ８
５及び９５遮断状態になる結果、それよりも電源に近い
側で出力Ｙ1 〜Ｙ4 ＝１となり、接地に近い側では出力
Ｙ5 〜Ｙ7 ＝０となる。
【００１６】
【発明が解決しようとする課題】図３乃至５に示した従
来のデコーダは、何れも表１、表３、表４に示したよう
な単一機能のものであるため、表１に示す出力と表３に
示す出力の双方を得たい場合には、図３に示すデコーダ
と図４に示すデコーダ、または図３に示すデコーダと図
５に示すデコーダの２者をそのまま使用しなければなら
ず、回路構成が複雑で、非常に多くの回路素子が必要で
あった。
来のデコーダは、何れも表１、表３、表４に示したよう
な単一機能のものであるため、表１に示す出力と表３に
示す出力の双方を得たい場合には、図３に示すデコーダ
と図４に示すデコーダ、または図３に示すデコーダと図
５に示すデコーダの２者をそのまま使用しなければなら
ず、回路構成が複雑で、非常に多くの回路素子が必要で
あった。
【００１７】この発明は、２進数入力から表１に示す出
力と表３に示す出力とを同時に得ることができる多機能
デコーダを開発することによって、回路構成を簡単に
し、特にＭＯＳ型ＦＥＴを有する集積回路上に組立てる
際に使用する回路素子の数を減少させようとするもので
ある。
力と表３に示す出力とを同時に得ることができる多機能
デコーダを開発することによって、回路構成を簡単に
し、特にＭＯＳ型ＦＥＴを有する集積回路上に組立てる
際に使用する回路素子の数を減少させようとするもので
ある。
【００１８】
【課題を解決するための手段】この発明は、第１のデコ
ーダ部と、その出力が供給される第２のデコーダ部とを
有する。第１のデコーダ部は、数値ｘを表わすａビット
の２進数の入力に応答し、それぞれ出力回路素子を経由
してｂビット（ｂ≦２a ) の出力線路Ｚのうちの下位か
ら（ｘ＋１）ビット目だけに信号１を生じ、他のすべて
のビットの出力線路に信号０を生ずるよう構成されてい
る。第２のデコーダ部は、それぞれ入力回路素子を有す
るｂ個のトランスミッションゲートが直列に接続され、
その相互間の接続点より出力線路Ｙが導出されており、
これらトランスミッションゲートのうちの下位から（ｘ
＋１）番目のものだけに入力信号を与えると、出力線路
Ｙのうちの最下位ビットからｘビット目までのすべての
出力線路に信号１を生じ、（ｘ＋１）ビット目から最上
位ビットまでのすべての出力線路に信号０を生ずるよう
構成されている。この発明の特徴として第１のデコーダ
部の出力信号は、それぞれ対応する順位にある第２のデ
コーダ部に供給されている。そしてその際に第１のデコ
ーダ部の各出力回路は、それぞれ第２のデコーダ部の各
入力回路と共用することによって、両デコーダ部は結合
されている。
ーダ部と、その出力が供給される第２のデコーダ部とを
有する。第１のデコーダ部は、数値ｘを表わすａビット
の２進数の入力に応答し、それぞれ出力回路素子を経由
してｂビット（ｂ≦２a ) の出力線路Ｚのうちの下位か
ら（ｘ＋１）ビット目だけに信号１を生じ、他のすべて
のビットの出力線路に信号０を生ずるよう構成されてい
る。第２のデコーダ部は、それぞれ入力回路素子を有す
るｂ個のトランスミッションゲートが直列に接続され、
その相互間の接続点より出力線路Ｙが導出されており、
これらトランスミッションゲートのうちの下位から（ｘ
＋１）番目のものだけに入力信号を与えると、出力線路
Ｙのうちの最下位ビットからｘビット目までのすべての
出力線路に信号１を生じ、（ｘ＋１）ビット目から最上
位ビットまでのすべての出力線路に信号０を生ずるよう
構成されている。この発明の特徴として第１のデコーダ
部の出力信号は、それぞれ対応する順位にある第２のデ
コーダ部に供給されている。そしてその際に第１のデコ
ーダ部の各出力回路は、それぞれ第２のデコーダ部の各
入力回路と共用することによって、両デコーダ部は結合
されている。
【００１９】
【作用】半導体集積回路、特にＭＯＳ型ＦＥＴで構成さ
れた集積回路の場合は、アンドゲートやオアゲートより
もナンドゲートやノアゲートの方が作り易いことに加
え、ｐチャンネル及びｎチャンネルのＦＥＴの組合せか
らなるインバータが、しばしば利用され、インバータ本
来の信号反転作用のほかに、信号の増幅や回路相互間の
緩衝などの役割を果たしている。このような観点から、
図３及び図４に示したデコーダの各出力線路はインバー
タよりなる出力回路をそれぞれ有し、図５に示したデコ
ーダの各トランスミッションゲートは、それぞれインバ
ータよりなる入力回路を有している。この発明において
は、例えば図３に示すようなデコーダの出力側に例えば
図５に示すようなデコーダを結合することによって、入
力線路Ｂ１、Ｂ２、Ｂ３によって与えられる２進数入力
を出力信号Ｚ1 〜Ｚ16及びＹ1 〜Ｙ15に変換するだけで
なく、図３に示されている出力回路と図５に示されてい
る入力回路のインバータを共有することが可能になり、
そのために二通りの変換出力が得られる多機能デコーダ
を簡単な回路構成で実現することが可能になる。
れた集積回路の場合は、アンドゲートやオアゲートより
もナンドゲートやノアゲートの方が作り易いことに加
え、ｐチャンネル及びｎチャンネルのＦＥＴの組合せか
らなるインバータが、しばしば利用され、インバータ本
来の信号反転作用のほかに、信号の増幅や回路相互間の
緩衝などの役割を果たしている。このような観点から、
図３及び図４に示したデコーダの各出力線路はインバー
タよりなる出力回路をそれぞれ有し、図５に示したデコ
ーダの各トランスミッションゲートは、それぞれインバ
ータよりなる入力回路を有している。この発明において
は、例えば図３に示すようなデコーダの出力側に例えば
図５に示すようなデコーダを結合することによって、入
力線路Ｂ１、Ｂ２、Ｂ３によって与えられる２進数入力
を出力信号Ｚ1 〜Ｚ16及びＹ1 〜Ｙ15に変換するだけで
なく、図３に示されている出力回路と図５に示されてい
る入力回路のインバータを共有することが可能になり、
そのために二通りの変換出力が得られる多機能デコーダ
を簡単な回路構成で実現することが可能になる。
【００２０】
【実施例】図１において、点線１０で囲んだデコーダは
図３に示したデコーダと同一構成であり、１１乃至１６
及び２１乃至２８はそれぞれ図３におけるインバータ１
１乃至１６及びナンドゲート２１乃至２８に対応するも
のである。また１０１乃至１０８はそれぞれ図３におけ
るインバータ３１乃至３８に対応するインバータであ
る。従って、図３のデコーダと同様に、２進数入力
Ｂ1 、Ｂ2 、Ｂ3 に対応して、インバータ１０１〜１０
８にそれぞれデコーダ出力Ｚ1 〜Ｚ8 を生ずる。
図３に示したデコーダと同一構成であり、１１乃至１６
及び２１乃至２８はそれぞれ図３におけるインバータ１
１乃至１６及びナンドゲート２１乃至２８に対応するも
のである。また１０１乃至１０８はそれぞれ図３におけ
るインバータ３１乃至３８に対応するインバータであ
る。従って、図３のデコーダと同様に、２進数入力
Ｂ1 、Ｂ2 、Ｂ3 に対応して、インバータ１０１〜１０
８にそれぞれデコーダ出力Ｚ1 〜Ｚ8 を生ずる。
【００２１】図１における点線２０で囲んだデコーダ
は、図５に示したデコーダに相当する回路であり、イン
バータ１０１乃至１０８は図５におけるインバータ７１
乃至７８に、またＦＥＴ８１乃至８８及び９１乃至９８
は図５におけるＦＥＴ８１乃至８８及び９１乃至９８に
それぞれ対応する。しかし、図５においては、インバー
タ７１乃至７８に与えられる信号がそれぞれＺ1 乃至Ｚ
8 であるのに対し、図１ではインバータ１０１乃至１０
８に与えられる信号がそれぞれバーＺ1 乃至バーＺ8 で
あるため、入力はインバータ１０１〜１０８及びｎチャ
ンネルＦＥＴ９１〜９８に与えられ、インバータ出力が
ｐチャンネルＦＥＴ８１〜８８に与えられている。従っ
て、デコーダ２０は、入力信号バーＺ1 乃至バーＺ8 に
対応して出力信号Ｙ1 乃至Ｙ7 を発生する。
は、図５に示したデコーダに相当する回路であり、イン
バータ１０１乃至１０８は図５におけるインバータ７１
乃至７８に、またＦＥＴ８１乃至８８及び９１乃至９８
は図５におけるＦＥＴ８１乃至８８及び９１乃至９８に
それぞれ対応する。しかし、図５においては、インバー
タ７１乃至７８に与えられる信号がそれぞれＺ1 乃至Ｚ
8 であるのに対し、図１ではインバータ１０１乃至１０
８に与えられる信号がそれぞれバーＺ1 乃至バーＺ8 で
あるため、入力はインバータ１０１〜１０８及びｎチャ
ンネルＦＥＴ９１〜９８に与えられ、インバータ出力が
ｐチャンネルＦＥＴ８１〜８８に与えられている。従っ
て、デコーダ２０は、入力信号バーＺ1 乃至バーＺ8 に
対応して出力信号Ｙ1 乃至Ｙ7 を発生する。
【００２２】図１の回路全体を見ると、２進数入力
Ｂ1 、Ｂ2 、Ｂ3 に対応して図３のデコーダと同様に出
力Ｚ1 乃至Ｚ8 が得られると同時に、図３のデコーダに
図５のデコーダを結合した場合のように出力Ｙ1 乃至Ｙ
7 を得ることができる。そして、インバータ１０１乃至
１０８を両デコーダ１０と２０とが共用している結果、
図３及び図５のデコーダを併用する場合に較べて、構成
を簡単にすることができる。なお、図１に示した実施例
は、入力が３ビットの２進数信号を対象にしているが、
２進数入力が２ビットまたは、４ビット以上のデコーダ
にもこの発明を実施できることが明らかである。
Ｂ1 、Ｂ2 、Ｂ3 に対応して図３のデコーダと同様に出
力Ｚ1 乃至Ｚ8 が得られると同時に、図３のデコーダに
図５のデコーダを結合した場合のように出力Ｙ1 乃至Ｙ
7 を得ることができる。そして、インバータ１０１乃至
１０８を両デコーダ１０と２０とが共用している結果、
図３及び図５のデコーダを併用する場合に較べて、構成
を簡単にすることができる。なお、図１に示した実施例
は、入力が３ビットの２進数信号を対象にしているが、
２進数入力が２ビットまたは、４ビット以上のデコーダ
にもこの発明を実施できることが明らかである。
【００２３】図２に示す実施例では、デコーダ１０は図
１に示したデコーダ１０と全同構成で、対応する部分に
は同じ符号が付されている。従って２進数入力Ｂ1 、Ｂ
2 、Ｂ3 に対応して、インバータ１０１〜１０８にそれ
ぞれデコーダ出力Ｚ1 〜Ｚ8を生ずる。
１に示したデコーダ１０と全同構成で、対応する部分に
は同じ符号が付されている。従って２進数入力Ｂ1 、Ｂ
2 、Ｂ3 に対応して、インバータ１０１〜１０８にそれ
ぞれデコーダ出力Ｚ1 〜Ｚ8を生ずる。
【００２４】デコーダ２０は、インバータとｐチャンネ
ルＦＥＴとを組合せたトランスミッションゲート８個
を、電源と接地の間に直列に接続した構成を有し、イン
バータ１０１〜１０８及びｐチャンネルＦＥＴ８１〜８
８がそれぞれ上記トランスミッションゲートを構成す
る。各トランジスタ８１〜８８の相互間の接続点、換言
すれば各トランスミッションゲート相互間の接続点か
ら、それぞれ出力線路Ｙ1 〜Ｙ7 が導出されている。
ルＦＥＴとを組合せたトランスミッションゲート８個
を、電源と接地の間に直列に接続した構成を有し、イン
バータ１０１〜１０８及びｐチャンネルＦＥＴ８１〜８
８がそれぞれ上記トランスミッションゲートを構成す
る。各トランジスタ８１〜８８の相互間の接続点、換言
すれば各トランスミッションゲート相互間の接続点か
ら、それぞれ出力線路Ｙ1 〜Ｙ7 が導出されている。
【００２５】図２に示すデコーダ２０も、図１に示した
デコーダ２０と同様に入力バーＺ1〜バーＺ8 に対応し
て出力Ｙ1 〜Ｙ7 を生ずる。従って、図１に示した符号
変換装置と同様に、２進数で与えられる数値ｉに対応し
て、出力線路Ｚi+1 にのみ信号１を生ずると共に出力線
路Ｚ1 〜Ｚi 及びＺi+2 〜Ｚ8 に信号０を生じ、かつ出
力線路Ｙ1 〜Ｙi に信号１を生ずると共に出力線路Ｙ
i+1 〜Ｙ8 に信号０を生ずる。そして、デコーダ１０と
２０とがインバータ１０１〜１０８を共用しているため
に、回路構成を簡単にすることができる。
デコーダ２０と同様に入力バーＺ1〜バーＺ8 に対応し
て出力Ｙ1 〜Ｙ7 を生ずる。従って、図１に示した符号
変換装置と同様に、２進数で与えられる数値ｉに対応し
て、出力線路Ｚi+1 にのみ信号１を生ずると共に出力線
路Ｚ1 〜Ｚi 及びＺi+2 〜Ｚ8 に信号０を生じ、かつ出
力線路Ｙ1 〜Ｙi に信号１を生ずると共に出力線路Ｙ
i+1 〜Ｙ8 に信号０を生ずる。そして、デコーダ１０と
２０とがインバータ１０１〜１０８を共用しているため
に、回路構成を簡単にすることができる。
【００２６】或る応用形態では、表５に示すように、入
力数値ｘに対応して、最上位ビットＹ′7 から数えてｘ
番目のビットの出力信号及びそれより上位ビットの出力
信号が１であり、（ｘ＋１）番目以下のビットの出力信
号が０であるような動作を要求される場合がある。例え
ば入力数値ｘが５である場合は、上位から数えて５ビッ
ト目のＹ′3 及びそれより上位のビットＹ′4 〜Ｙ′7
に出力信号１を生じ、それより下位のビットＹ′2 〜
Ｙ′1 に出力信号０を生ずることが要求される場合であ
る。
力数値ｘに対応して、最上位ビットＹ′7 から数えてｘ
番目のビットの出力信号及びそれより上位ビットの出力
信号が１であり、（ｘ＋１）番目以下のビットの出力信
号が０であるような動作を要求される場合がある。例え
ば入力数値ｘが５である場合は、上位から数えて５ビッ
ト目のＹ′3 及びそれより上位のビットＹ′4 〜Ｙ′7
に出力信号１を生じ、それより下位のビットＹ′2 〜
Ｙ′1 に出力信号０を生ずることが要求される場合であ
る。
【００２７】
【表５】
【００２８】しかし、表５を表４と対照すると、表５に
示されている出力Ｙ′1 〜Ｙ′7 はそれぞれ表４に示さ
れている出力Ｙ7 〜Ｙ1 にそれぞれ等しいことがわか
る。従って、そのような要求がある場合には、図１及び
図２に括弧を付して記されているように、デコーダ２０
の出力Ｙ1 〜Ｙ7 に上位と下位の関係を逆にして番号を
付ければよい。
示されている出力Ｙ′1 〜Ｙ′7 はそれぞれ表４に示さ
れている出力Ｙ7 〜Ｙ1 にそれぞれ等しいことがわか
る。従って、そのような要求がある場合には、図１及び
図２に括弧を付して記されているように、デコーダ２０
の出力Ｙ1 〜Ｙ7 に上位と下位の関係を逆にして番号を
付ければよい。
【００２９】
【発明の効果】以上のように、この発明によるときは、
２進数入力を二通りの出力信号に変換する動作を単一の
デコーダ回路で行わせることができ、二通りのデコーダ
回路を使用する場合に較べて回路構成を簡単化でき、特
にＭＯＳ型ＦＥＴよりなる集積回路を用いてデコーダを
作る際に有利である。
２進数入力を二通りの出力信号に変換する動作を単一の
デコーダ回路で行わせることができ、二通りのデコーダ
回路を使用する場合に較べて回路構成を簡単化でき、特
にＭＯＳ型ＦＥＴよりなる集積回路を用いてデコーダを
作る際に有利である。
【図１】この発明の実施例の回路図である。
【図２】この発明の他の実施例の回路図である。
【図３】従来の２進数入力数値ｘに対応して多数ビット
の出力線路Ｚ中の（ｘ＋１）ビット目だけに出力信号１
を生ずるデコーダの回路図である。
の出力線路Ｚ中の（ｘ＋１）ビット目だけに出力信号１
を生ずるデコーダの回路図である。
【図４】従来の２進数入力数値ｘに対応して多数ビット
の出力線路Ｙ中の１ビット目からｘビット目までに出力
信号１を生ずるデコーダの回路図である。
の出力線路Ｙ中の１ビット目からｘビット目までに出力
信号１を生ずるデコーダの回路図である。
【図５】従来の多数ビットの入力線路Ｚ中の（ｘ＋１）
ビット目に信号１が与えられたとき、多数ビットの出力
線路Ｙ中の１ビット目からｘビット目までに出力信号１
を生ずるデコーダの回路図である。
ビット目に信号１が与えられたとき、多数ビットの出力
線路Ｙ中の１ビット目からｘビット目までに出力信号１
を生ずるデコーダの回路図である。
１０ 第１のデコーダ部 ２０ 第２のデコーダ部 ８１〜８８ ｐチャンネルＦＥＴ ９１〜９８ ｎチャンネルＦＥＴ １０１〜１０８ インバータ Ｂ1 〜Ｂ3 ２進数入力 Ｚ1 〜Ｚ8 第１のデコーダ部出力 Ｙ1 〜Ｙ7 第２のデコーダ部出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻橋 良樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社カスタムエル・エス・アイ設計技 術開発センター内
Claims (3)
- 【請求項１】 数値ｘを表わすａビットの２進数の入力
に応答し、それぞれ出力回路素子を経由してｂビット
（ｂ≦２a ) の出力線路Ｚのうちの下位から（ｘ＋１）
ビット目だけに信号１を生じ、他のすべてのビットの出
力線路に信号０を生ずるよう構成された第１のデコーダ
部と、それぞれ入力回路素子を有するｂ個のトランスミ
ッションゲートが直列に接続され、これらトランスミッ
ションゲートの相互間の接続点より出力線路Ｙが導出さ
れていて、これらトランスミッションゲートのうちの下
位から（ｘ＋１）番目のものだけに入力信号１を与える
ことにより、その出力線路Ｙのうちの最下位ビットから
ｘビット目までのすべてに信号１を生じ、（ｘ＋１）ビ
ット目から最上位ビットまでのすべてに信号０を生ずる
よう構成された第２のデコーダ部とを有し、第２のデコ
ーダ部の各トランスミッションゲートの入力回路素子に
は、これと同じ配列順位にある第１のデコーダ部の出力
回路素子を共用することによって、第２のデコーダ部を
第１のデコーダ部に結合したことを特徴とする符号変換
装置。 - 【請求項２】 第１のデコーダ部の上記出力回路素子及
び第２のデコーダ部の上記入力回路素子は何れもインバ
ータ回路よりなることを特徴とする請求項１記載の符号
変換装置。 - 【請求項３】 ＭＯＳ型ＦＥＴよりなる集積回路基板上
に回路を配置したことを特徴とする請求項１記載の符号
変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210379A JPH0766732A (ja) | 1993-08-25 | 1993-08-25 | 符号変換装置 |
| GB9415358A GB2281426B (en) | 1993-08-25 | 1994-07-29 | Code conversion apparatus |
| DE4429096A DE4429096A1 (de) | 1993-08-25 | 1994-08-17 | Code-Umsetzer |
| US08/295,999 US5557270A (en) | 1993-08-25 | 1994-08-25 | Dual conversion decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5210379A JPH0766732A (ja) | 1993-08-25 | 1993-08-25 | 符号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766732A true JPH0766732A (ja) | 1995-03-10 |
Family
ID=16588373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210379A Pending JPH0766732A (ja) | 1993-08-25 | 1993-08-25 | 符号変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5557270A (ja) |
| JP (1) | JPH0766732A (ja) |
| DE (1) | DE4429096A1 (ja) |
| GB (1) | GB2281426B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176825B2 (en) | 2005-01-03 | 2007-02-13 | Samsung Electronics Co., Ltd. | Data-converting circuit, data-converting method, and digital-to-analog converter using the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631465A (en) * | 1969-05-07 | 1971-12-28 | Teletype Corp | Fet binary to one out of n decoder |
| US3851186A (en) * | 1973-11-09 | 1974-11-26 | Bell Telephone Labor Inc | Decoder circuit |
| US4308526A (en) * | 1980-09-15 | 1981-12-29 | Motorola Inc. | Binary to one of N decoder having a true and a complement output |
| JPH0779247B2 (ja) * | 1986-12-16 | 1995-08-23 | 富士通株式会社 | デコ−ド回路 |
| JPS63156427A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | デコ−ド回路 |
-
1993
- 1993-08-25 JP JP5210379A patent/JPH0766732A/ja active Pending
-
1994
- 1994-07-29 GB GB9415358A patent/GB2281426B/en not_active Expired - Fee Related
- 1994-08-17 DE DE4429096A patent/DE4429096A1/de not_active Ceased
- 1994-08-25 US US08/295,999 patent/US5557270A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7176825B2 (en) | 2005-01-03 | 2007-02-13 | Samsung Electronics Co., Ltd. | Data-converting circuit, data-converting method, and digital-to-analog converter using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5557270A (en) | 1996-09-17 |
| GB2281426A (en) | 1995-03-01 |
| GB2281426B (en) | 1997-04-23 |
| DE4429096A1 (de) | 1995-03-09 |
| GB9415358D0 (en) | 1994-09-21 |
| GB2281426A8 (en) | 1995-03-21 |
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