JPH08147144A - ディジタル回路 - Google Patents
ディジタル回路Info
- Publication number
- JPH08147144A JPH08147144A JP6308082A JP30808294A JPH08147144A JP H08147144 A JPH08147144 A JP H08147144A JP 6308082 A JP6308082 A JP 6308082A JP 30808294 A JP30808294 A JP 30808294A JP H08147144 A JPH08147144 A JP H08147144A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- input
- valued
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 簡単な回路構成で、回路規模も小さく、且つ
高速性能を発揮できるディジタル回路を提供する。 【構成】 第１の多値電圧変換部１は、加算すべき２値
電圧信号Ａ，Ｂとキャリー入力信号Ｃｉが入力される３
個のＣＭＯＳインバータにより構成され、入力信号の組
合わせにより決まる第１の多値電圧信号Ｖａを出力す
る。多値電圧信号Ｖａは、ＣＭＯＳインバータにより構
成された第１の比較部２で２値電圧信号に変換されてキ
ャリー出力信号Ｃｏが得られる。第２の多値電圧変換部
３は、信号Ａ，Ｂ，Ｃｉ、及び第１の比較部２の２値電
圧出力信号が入力される４個のＣＭＯＳインバータによ
り構成され、入力信号の組合わせにより決まる第２の多
値電圧信号Ｖｂを出力する。第２の多値電圧信号Ｖｂ
は、ＣＭＯＳインバータにより構成された第２の比較部
４で２値電圧信号に変換されて加算出力信号Ｓが得られ
る。
高速性能を発揮できるディジタル回路を提供する。 【構成】 第１の多値電圧変換部１は、加算すべき２値
電圧信号Ａ，Ｂとキャリー入力信号Ｃｉが入力される３
個のＣＭＯＳインバータにより構成され、入力信号の組
合わせにより決まる第１の多値電圧信号Ｖａを出力す
る。多値電圧信号Ｖａは、ＣＭＯＳインバータにより構
成された第１の比較部２で２値電圧信号に変換されてキ
ャリー出力信号Ｃｏが得られる。第２の多値電圧変換部
３は、信号Ａ，Ｂ，Ｃｉ、及び第１の比較部２の２値電
圧出力信号が入力される４個のＣＭＯＳインバータによ
り構成され、入力信号の組合わせにより決まる第２の多
値電圧信号Ｖｂを出力する。第２の多値電圧信号Ｖｂ
は、ＣＭＯＳインバータにより構成された第２の比較部
４で２値電圧信号に変換されて加算出力信号Ｓが得られ
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、全加算器やこれを基
本とする各種の演算回路として有用なディジタル回路に
関する。
本とする各種の演算回路として有用なディジタル回路に
関する。
【０００２】
【従来の技術】全加算器は、減算器や乗算器等の各種デ
ィジタル演算回路の基本回路として用いられている。全
加算器は、加算すべき二つの入力信号とキャリー入力信
号との間のいくつかの組み合わせ論理をとるために、複
数種の多くのゲートを用いて構成される。
ィジタル演算回路の基本回路として用いられている。全
加算器は、加算すべき二つの入力信号とキャリー入力信
号との間のいくつかの組み合わせ論理をとるために、複
数種の多くのゲートを用いて構成される。
【０００３】
【発明が解決しようとする課題】上述のように、従来の
全加算器はそれ自体多くのゲートを用いて構成されるた
め、これを組み合わせて乗算器等を構成すると、回路構
成が非常に複雑になり、また回路規模が大きくなり、如
何に高速性能を実現するかということが問題になる。こ
の発明は、簡単な回路構成で、回路規模も小さく、且つ
高速性能を発揮できるディジタル回路を提供することを
目的としている。
全加算器はそれ自体多くのゲートを用いて構成されるた
め、これを組み合わせて乗算器等を構成すると、回路構
成が非常に複雑になり、また回路規模が大きくなり、如
何に高速性能を実現するかということが問題になる。こ
の発明は、簡単な回路構成で、回路規模も小さく、且つ
高速性能を発揮できるディジタル回路を提供することを
目的としている。
【０００４】
【課題を解決するための手段】この発明に係るディジタ
ル回路は、複数の２値電圧信号の組合わせに対応して、
少なくとも一つの多値電圧信号を形成する多値電圧変換
部と、前記多値電圧信号を所定のしきい値電圧と比較し
て２値電圧信号に変換して出力する比較部とを具備した
ことを特徴としている。具体的には例えば、前記多値電
圧変換部は、出力端子が共通接続されて前記複数の２値
電圧信号がそれぞれ入力される複数のＣＭＯＳインバー
タにより構成され、前記複数の２値電圧信号の組み合わ
せに対応してオン抵抗の分圧比により決まるレベルの多
値電圧信号を出力するものとする。また前記比較部は、
少なくとも１段のインバータにより構成されて、その論
理しきい値で前記多値電圧信号を２値電圧信号に変換し
て出力するものとする。
ル回路は、複数の２値電圧信号の組合わせに対応して、
少なくとも一つの多値電圧信号を形成する多値電圧変換
部と、前記多値電圧信号を所定のしきい値電圧と比較し
て２値電圧信号に変換して出力する比較部とを具備した
ことを特徴としている。具体的には例えば、前記多値電
圧変換部は、出力端子が共通接続されて前記複数の２値
電圧信号がそれぞれ入力される複数のＣＭＯＳインバー
タにより構成され、前記複数の２値電圧信号の組み合わ
せに対応してオン抵抗の分圧比により決まるレベルの多
値電圧信号を出力するものとする。また前記比較部は、
少なくとも１段のインバータにより構成されて、その論
理しきい値で前記多値電圧信号を２値電圧信号に変換し
て出力するものとする。
【０００５】この発明に係るディジタル回路はまた、出
力端子が共通接続され、それぞれの入力端子に２値電圧
からなる加算すべき二つの信号とキャリー入力信号が入
力される３個のＣＭＯＳインバータにより構成され、そ
の入力信号の組み合わせに対応してオン抵抗の分圧比に
よりレベルが決まる第１の多値電圧信号を出力する第１
の多値電圧変換部と、少なくとも１段のインバータによ
り構成され、前記第１の多値電圧信号をその論理しきい
値電圧で比較して２値電圧信号に変換してキャリー出力
信号を出す第１の比較部と、出力端子が共通接続された
４個のＣＭＯＳインバータにより構成され、それぞれの
入力端子に前記加算すべき二つの信号とキャリー入力信
号、及び前記第１の比較部の２値電圧出力信号が入力さ
れて、その入力信号の組み合わせに対応してオン抵抗の
分圧比によりレベルが決まる第２の多値電圧信号を出力
する第２の多値電圧変換部と、少なくとも１段のインバ
ータにより構成され、前記第２の多値電圧信号をその論
理しきい値電圧で比較して２値電圧信号に変換して加算
出力を出す第２の比較部とを具備したことを特徴として
いる。
力端子が共通接続され、それぞれの入力端子に２値電圧
からなる加算すべき二つの信号とキャリー入力信号が入
力される３個のＣＭＯＳインバータにより構成され、そ
の入力信号の組み合わせに対応してオン抵抗の分圧比に
よりレベルが決まる第１の多値電圧信号を出力する第１
の多値電圧変換部と、少なくとも１段のインバータによ
り構成され、前記第１の多値電圧信号をその論理しきい
値電圧で比較して２値電圧信号に変換してキャリー出力
信号を出す第１の比較部と、出力端子が共通接続された
４個のＣＭＯＳインバータにより構成され、それぞれの
入力端子に前記加算すべき二つの信号とキャリー入力信
号、及び前記第１の比較部の２値電圧出力信号が入力さ
れて、その入力信号の組み合わせに対応してオン抵抗の
分圧比によりレベルが決まる第２の多値電圧信号を出力
する第２の多値電圧変換部と、少なくとも１段のインバ
ータにより構成され、前記第２の多値電圧信号をその論
理しきい値電圧で比較して２値電圧信号に変換して加算
出力を出す第２の比較部とを具備したことを特徴として
いる。
【０００６】この発明において、好ましくは、前記第１
の多値電圧変換部を構成する３個のＣＭＯＳインバータ
のゲート幅とゲート長の比と、前記第２の多値電圧変換
部の前記加算すべき二つの信号とキャリー入力信号が入
る３個のＣＭＯＳインバータのゲート幅とゲート長の比
とは等しく設定され、前記第２の多値電圧変換部の前記
第１の比較部の２値電圧出力信号が入力されるＣＭＯＳ
インバータのゲート幅とゲート長の比がそれらの２倍に
設定され、前記第１及び第２の比較部の初段インバータ
のしきい値はＶDD／２に設定される。
の多値電圧変換部を構成する３個のＣＭＯＳインバータ
のゲート幅とゲート長の比と、前記第２の多値電圧変換
部の前記加算すべき二つの信号とキャリー入力信号が入
る３個のＣＭＯＳインバータのゲート幅とゲート長の比
とは等しく設定され、前記第２の多値電圧変換部の前記
第１の比較部の２値電圧出力信号が入力されるＣＭＯＳ
インバータのゲート幅とゲート長の比がそれらの２倍に
設定され、前記第１及び第２の比較部の初段インバータ
のしきい値はＶDD／２に設定される。
【０００７】
【作用】この発明のディジタル回路は、複数の２値電圧
信号をその組み合わせに対応して回路中間点において多
値電圧信号に変換して、これを所定しきい値で比較して
再度２値電圧信号に変換して出力するもので、単純なイ
ンバータのみを用いて構成される。具体的に全加算器
は、２値電圧からなる加算すべき二つの信号とキャリー
入力信号が入力される３個のＣＭＯＳインバータにより
構成される第１の多値電圧変換部において、それらのイ
ンバータの寸法比で決まる重みに基づいた第１の多値電
圧信号を得る。この第１の多値電圧信号を所定のしきい
値電圧のインバータを用いた第１の比較部により２値電
圧信号に変換してキャリー出力信号を出す。また加算す
べき二つの信号とキャリー入力信号、及び第１の比較部
の２値電圧出力信号が入力される４個のＣＭＯＳインバ
ータにより構成される第２の多値電圧変換部において、
やはりそれらのインバータの寸法比で決まる重みに基づ
いた第２の多値電圧信号を得る。そしてこの第２の多値
電圧信号を所定のしきい値電圧のインバータを用いた第
２の比較部により２値電圧信号に変換して加算出力を出
す。
信号をその組み合わせに対応して回路中間点において多
値電圧信号に変換して、これを所定しきい値で比較して
再度２値電圧信号に変換して出力するもので、単純なイ
ンバータのみを用いて構成される。具体的に全加算器
は、２値電圧からなる加算すべき二つの信号とキャリー
入力信号が入力される３個のＣＭＯＳインバータにより
構成される第１の多値電圧変換部において、それらのイ
ンバータの寸法比で決まる重みに基づいた第１の多値電
圧信号を得る。この第１の多値電圧信号を所定のしきい
値電圧のインバータを用いた第１の比較部により２値電
圧信号に変換してキャリー出力信号を出す。また加算す
べき二つの信号とキャリー入力信号、及び第１の比較部
の２値電圧出力信号が入力される４個のＣＭＯＳインバ
ータにより構成される第２の多値電圧変換部において、
やはりそれらのインバータの寸法比で決まる重みに基づ
いた第２の多値電圧信号を得る。そしてこの第２の多値
電圧信号を所定のしきい値電圧のインバータを用いた第
２の比較部により２値電圧信号に変換して加算出力を出
す。
【０００８】上述のようにこの発明によれば、インバー
タのみを用いて、且つその寸法比で決まるオン抵抗の分
圧比を利用した重みづけによる多値電圧変換を利用して
全加算器を実現できる。従って複数種のゲートを用いる
従来のものに比べて回路構成は単純であり、回路規模も
小さくでき、それらの結果として高速性能が実現でき
る。
タのみを用いて、且つその寸法比で決まるオン抵抗の分
圧比を利用した重みづけによる多値電圧変換を利用して
全加算器を実現できる。従って複数種のゲートを用いる
従来のものに比べて回路構成は単純であり、回路規模も
小さくでき、それらの結果として高速性能が実現でき
る。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係る全加算器
の回路構成である。この全加算器は、加算すべき二つの
２値電圧信号Ａ，Ｂとキャリー入力信号Ｃｉの組み合わ
せに対応した第１の多値電圧信号Ｖａを得る第１の多値
電圧変換部１、第１の多値電圧信号Ｖａを所定のしきい
値と比較して２値のキャリー出力信号Ｃｏを得る為の第
１の比較部２、２値電圧信号Ａ，Ｂとキャリー入力信号
Ｃｉ、及び第１の比較部２の比較結果の組み合わせによ
り第２の多値電圧信号Ｖｂを得る第２の多値電圧変換部
３、及び第２の多値電圧信号Ｖｂを所定のしきい値と比
較して２値の加算出力信号Ｓを得る第２の比較部４によ
り構成される。
説明する。図１は、この発明の一実施例に係る全加算器
の回路構成である。この全加算器は、加算すべき二つの
２値電圧信号Ａ，Ｂとキャリー入力信号Ｃｉの組み合わ
せに対応した第１の多値電圧信号Ｖａを得る第１の多値
電圧変換部１、第１の多値電圧信号Ｖａを所定のしきい
値と比較して２値のキャリー出力信号Ｃｏを得る為の第
１の比較部２、２値電圧信号Ａ，Ｂとキャリー入力信号
Ｃｉ、及び第１の比較部２の比較結果の組み合わせによ
り第２の多値電圧信号Ｖｂを得る第２の多値電圧変換部
３、及び第２の多値電圧信号Ｖｂを所定のしきい値と比
較して２値の加算出力信号Ｓを得る第２の比較部４によ
り構成される。
【００１０】第１の多値電圧変換部１は、２値電圧信号
Ａ，Ｂとキャリー入力信号Ｃｉがそれぞれ入力端子に入
る３個のＣＭＯＳインバータＩ11，Ｉ12，Ｉ13により構
成されている。これら３個のＣＭＯＳインバータＩ11，
Ｉ12，Ｉ13は出力端子が共通接続されている。２値電圧
信号Ａ，Ｂとキャリー入力信号Ｃｉの“０”，“１”に
応じて、各ＣＭＯＳインバータＩ11，Ｉ12，Ｉ13はＰＭ
ＯＳトランジスタ又はＮＭＯＳトランジスタがオンす
る。これらのオン，オフの組み合わせに応じて、第１の
多値電圧変換部１の出力電圧レベルが変わり、これが第
１の多値電圧信号Ｖａとなる。第１の多値電圧信号Ｖａ
の具体的なレベルは、各ＣＭＯＳインバータＩ11，Ｉ1
2，Ｉ13の寸法関係により決まる。その詳細は後述す
る。
Ａ，Ｂとキャリー入力信号Ｃｉがそれぞれ入力端子に入
る３個のＣＭＯＳインバータＩ11，Ｉ12，Ｉ13により構
成されている。これら３個のＣＭＯＳインバータＩ11，
Ｉ12，Ｉ13は出力端子が共通接続されている。２値電圧
信号Ａ，Ｂとキャリー入力信号Ｃｉの“０”，“１”に
応じて、各ＣＭＯＳインバータＩ11，Ｉ12，Ｉ13はＰＭ
ＯＳトランジスタ又はＮＭＯＳトランジスタがオンす
る。これらのオン，オフの組み合わせに応じて、第１の
多値電圧変換部１の出力電圧レベルが変わり、これが第
１の多値電圧信号Ｖａとなる。第１の多値電圧信号Ｖａ
の具体的なレベルは、各ＣＭＯＳインバータＩ11，Ｉ1
2，Ｉ13の寸法関係により決まる。その詳細は後述す
る。
【００１１】第１の多値電圧変換部１の出力電圧Ｖａ
は、３段のＣＭＯＳインバータＩ21，Ｉ22，Ｉ23が直列
接続されて構成された第１の比較部２の初段インバータ
Ｉ21の入力端子に入力される。この実施例では初段ＣＭ
ＯＳインバータＩ21は論理しきい値がＶDD／２に設定さ
れている。この第１の比較部２の出力段ＣＭＯＳインバ
ータＩ23の出力がキャリー出力信号Ｃｏとなる。
は、３段のＣＭＯＳインバータＩ21，Ｉ22，Ｉ23が直列
接続されて構成された第１の比較部２の初段インバータ
Ｉ21の入力端子に入力される。この実施例では初段ＣＭ
ＯＳインバータＩ21は論理しきい値がＶDD／２に設定さ
れている。この第１の比較部２の出力段ＣＭＯＳインバ
ータＩ23の出力がキャリー出力信号Ｃｏとなる。
【００１２】第１の多値電圧変換部１と同様に、２値電
圧信号Ａ，Ｂとキャリー入力信号Ｃｉそれぞれが入力端
子に入る３個のＣＭＯＳインバータＩ31，Ｉ32，Ｉ33
と、第１の比較部２の２段目ＣＭＯＳインバータＩ22の
出力が入力されるＣＭＯＳインバータＩ34とにより、第
２の多値電圧変換部３が構成されている。この第２の多
値電圧変換部３を構成する４個のＣＭＯＳインバータＩ
31，Ｉ32，Ｉ33，Ｉ34の出力端子は全て共通接続されて
いる。第２の多値電圧変換部３においても、各ＣＭＯＳ
インバータＩ31，Ｉ32，Ｉ33，Ｉ34の状態に応じて出力
電圧レベルが決まり、これが第２の多値電圧信号Ｖｂと
なる。第２の多値電圧信号Ｖｂの具体的なレベルは、各
ＣＭＯＳインバータＩ31，Ｉ32，Ｉ33，Ｉ34の寸法関係
により決まるが、これは第１の多値電圧変換部１と併せ
て後述する。
圧信号Ａ，Ｂとキャリー入力信号Ｃｉそれぞれが入力端
子に入る３個のＣＭＯＳインバータＩ31，Ｉ32，Ｉ33
と、第１の比較部２の２段目ＣＭＯＳインバータＩ22の
出力が入力されるＣＭＯＳインバータＩ34とにより、第
２の多値電圧変換部３が構成されている。この第２の多
値電圧変換部３を構成する４個のＣＭＯＳインバータＩ
31，Ｉ32，Ｉ33，Ｉ34の出力端子は全て共通接続されて
いる。第２の多値電圧変換部３においても、各ＣＭＯＳ
インバータＩ31，Ｉ32，Ｉ33，Ｉ34の状態に応じて出力
電圧レベルが決まり、これが第２の多値電圧信号Ｖｂと
なる。第２の多値電圧信号Ｖｂの具体的なレベルは、各
ＣＭＯＳインバータＩ31，Ｉ32，Ｉ33，Ｉ34の寸法関係
により決まるが、これは第１の多値電圧変換部１と併せ
て後述する。
【００１３】第２の多値電圧変換部３の出力電圧Ｖｂ
は、３段のＣＭＯＳインバータＩ41，Ｉ42，Ｉ43が直列
接続されて構成された第２の比較部４の初段インバータ
Ｉ41の入力端子に入力される。この実施例では初段ＣＭ
ＯＳインバータＩ41は論理しきい値がＶDD／２に設定さ
れている。この第２の比較部４の出力段ＣＭＯＳインバ
ータＩ43の出力が加算出力信号Ｓとなる。
は、３段のＣＭＯＳインバータＩ41，Ｉ42，Ｉ43が直列
接続されて構成された第２の比較部４の初段インバータ
Ｉ41の入力端子に入力される。この実施例では初段ＣＭ
ＯＳインバータＩ41は論理しきい値がＶDD／２に設定さ
れている。この第２の比較部４の出力段ＣＭＯＳインバ
ータＩ43の出力が加算出力信号Ｓとなる。
【００１４】第１の多値電圧変換部１、及び第２の多値
電圧変換部３の各ＣＭＯＳインバータを構成するＭＯＳ
トランジスタのゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ
／Ｌは、この実施例では相対的に下記表１のように設定
される。表１のＷ／Ｌは、あくまでも、重み１のインバ
ータのＷ／Ｌとの相対値、即ち重みである。より具体的
に言えば、表１のＷ／Ｌの値は、重み１のインバータの
ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＷ／Ｌ
をそれぞれ、Ｗn1／Ｌn1，Ｗp1／Ｌp1とし、注目するイ
ンバータのＮＭＯＳトランジスタ，ＰＭＯＳトランジス
タのＷ／Ｌをそれぞれ、Ｗn ／Ｌn ，Ｗp ／Ｌp とし
て、（Ｗn ／Ｌn ）／（Ｗn1／Ｌn1）＝（Ｗp ／Ｌp ）
／（Ｗp1／Ｌp1）＝重みを示している。なお第１の多値
電圧変換部１、及び第２の多値電圧変換部３に用いられ
るＣＭＯＳインバータの論理しきい値は全てＶDD／２に
設定される。
電圧変換部３の各ＣＭＯＳインバータを構成するＭＯＳ
トランジスタのゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ
／Ｌは、この実施例では相対的に下記表１のように設定
される。表１のＷ／Ｌは、あくまでも、重み１のインバ
ータのＷ／Ｌとの相対値、即ち重みである。より具体的
に言えば、表１のＷ／Ｌの値は、重み１のインバータの
ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタのＷ／Ｌ
をそれぞれ、Ｗn1／Ｌn1，Ｗp1／Ｌp1とし、注目するイ
ンバータのＮＭＯＳトランジスタ，ＰＭＯＳトランジス
タのＷ／Ｌをそれぞれ、Ｗn ／Ｌn ，Ｗp ／Ｌp とし
て、（Ｗn ／Ｌn ）／（Ｗn1／Ｌn1）＝（Ｗp ／Ｌp ）
／（Ｗp1／Ｌp1）＝重みを示している。なお第１の多値
電圧変換部１、及び第２の多値電圧変換部３に用いられ
るＣＭＯＳインバータの論理しきい値は全てＶDD／２に
設定される。
【００１５】
【表１】
【００１６】この様な構成とすると、第１の多値電圧変
換部１では、入力信号の組み合わせにより、第１の多値
電圧信号として４レベルの電圧が得られる。即ち、３個
のＣＭＯＳインバータＩ11，Ｉ12，Ｉ13のＰＭＯＳトラ
ンジスタＱP11 ，ＱP12 ，ＱP13 が全てオンであれば、
出力電圧はＶDDであり、ＮＭＯＳトランジスタＱN11，
ＱN12 ，ＱN13 が全てオンであれば、出力電圧は０Ｖで
ある。いずれか一つのインバータでＰＭＯＳトランジス
タがオン、残り二つのインバータでＮＭＯＳトランジス
タがオンであれば、全体としてＰＭＯＳ側のオン抵抗に
対してＮＭＯＳ側のオン抵抗が１／２になるから、この
オン抵抗の分圧により出力電圧はＶDD／３となる。逆
に、いずれか一つのインバータでＮＭＯＳトランジスタ
がオン、残り二つのインバータでＰＭＯＳトランジスタ
がオンであれば、ＰＭＯＳ側のオン抵抗に対してＮＭＯ
Ｓ側のオン抵抗が２倍になるから、出力電圧は２ＶDD／
３となる。
換部１では、入力信号の組み合わせにより、第１の多値
電圧信号として４レベルの電圧が得られる。即ち、３個
のＣＭＯＳインバータＩ11，Ｉ12，Ｉ13のＰＭＯＳトラ
ンジスタＱP11 ，ＱP12 ，ＱP13 が全てオンであれば、
出力電圧はＶDDであり、ＮＭＯＳトランジスタＱN11，
ＱN12 ，ＱN13 が全てオンであれば、出力電圧は０Ｖで
ある。いずれか一つのインバータでＰＭＯＳトランジス
タがオン、残り二つのインバータでＮＭＯＳトランジス
タがオンであれば、全体としてＰＭＯＳ側のオン抵抗に
対してＮＭＯＳ側のオン抵抗が１／２になるから、この
オン抵抗の分圧により出力電圧はＶDD／３となる。逆
に、いずれか一つのインバータでＮＭＯＳトランジスタ
がオン、残り二つのインバータでＰＭＯＳトランジスタ
がオンであれば、ＰＭＯＳ側のオン抵抗に対してＮＭＯ
Ｓ側のオン抵抗が２倍になるから、出力電圧は２ＶDD／
３となる。
【００１７】第１の比較部２では、第１の多値電圧変換
部１から得られる４値の電圧信号Ｖａを、論理しきい値
ＶDD／２で比較することにより、２値信号のキャリー出
力信号Ｃｏを生成する。
部１から得られる４値の電圧信号Ｖａを、論理しきい値
ＶDD／２で比較することにより、２値信号のキャリー出
力信号Ｃｏを生成する。
【００１８】第２の多値電圧変換部３では、基本的に第
１の多値電圧変換部１と同様の原理で第２の多値電圧信
号Ｖｂを得る。この場合、第１の比較部２からの２値信
号が入力されるＣＭＯＳインバータＩ34が、その前段の
３個のＣＭＯＳインバータに対して表１に示すように、
２倍のＷ／Ｌを持つため、４つの入力信号の組み合わせ
によって、第２の多値電圧信号Ｖｂとして、０，ＶDD／
５，２ＶDD／５，３ＶDD／５，４ＶDD／５，ＶDDの６値
電圧信号が得られることになる。ただし実際には、Ｖｂ
は、２ＶDD／５と３ＶDD／５の二値しかとらない。
１の多値電圧変換部１と同様の原理で第２の多値電圧信
号Ｖｂを得る。この場合、第１の比較部２からの２値信
号が入力されるＣＭＯＳインバータＩ34が、その前段の
３個のＣＭＯＳインバータに対して表１に示すように、
２倍のＷ／Ｌを持つため、４つの入力信号の組み合わせ
によって、第２の多値電圧信号Ｖｂとして、０，ＶDD／
５，２ＶDD／５，３ＶDD／５，４ＶDD／５，ＶDDの６値
電圧信号が得られることになる。ただし実際には、Ｖｂ
は、２ＶDD／５と３ＶDD／５の二値しかとらない。
【００１９】第２の比較部４では、第２の多値電圧変換
部３から得られる６値の電圧信号Ｖｂを、論理しきい値
ＶDD／２で比較することにより、２値信号の加算出力信
号Ｓを生成する。
部３から得られる６値の電圧信号Ｖｂを、論理しきい値
ＶDD／２で比較することにより、２値信号の加算出力信
号Ｓを生成する。
【００２０】以上の各部の動作により、入力信号Ａ，Ｂ
とキャリー入力信号Ｃｉ、加算出力Ｓ及びキャリー出力
信号Ｃｏの関係を真理値表にまとめると、下記表２のよ
うになる。各信号の組み合わせによる多値電圧Ｖａ，Ｖ
ｂのレベルを併せて示している。表２から明らかなよう
に、全加算器動作が得られることになる。
とキャリー入力信号Ｃｉ、加算出力Ｓ及びキャリー出力
信号Ｃｏの関係を真理値表にまとめると、下記表２のよ
うになる。各信号の組み合わせによる多値電圧Ｖａ，Ｖ
ｂのレベルを併せて示している。表２から明らかなよう
に、全加算器動作が得られることになる。
【００２１】
【表２】
【００２２】３ビット・スライス・アダーを４組用いる
と、７ビット・スライス・アダーを構成できることは、
知られている。この発明を７ビット・スライス・アダー
に適用した実施例を図２に示す。図示のようにこの７ビ
ット・スライス・アダーは、ＣＭＯＳインバータのみを
用いて構成された３個の多値電圧変換部１１，１３，１
５と、３個の比較部１２，１４，１６により構成され
る。図中、各ＣＭＯＳインバータを構成するＰＭＯＳト
ランジスタｐとＮＭＯＳトランジスタｎの添字は、相対
的なＷ／Ｌの大きさ、即ち重みを示している。
と、７ビット・スライス・アダーを構成できることは、
知られている。この発明を７ビット・スライス・アダー
に適用した実施例を図２に示す。図示のようにこの７ビ
ット・スライス・アダーは、ＣＭＯＳインバータのみを
用いて構成された３個の多値電圧変換部１１，１３，１
５と、３個の比較部１２，１４，１６により構成され
る。図中、各ＣＭＯＳインバータを構成するＰＭＯＳト
ランジスタｐとＮＭＯＳトランジスタｎの添字は、相対
的なＷ／Ｌの大きさ、即ち重みを示している。
【００２３】第１の多値電圧変換部１１は、出力端子が
共通接続されて、それぞれに７ビット入力Ａ〜Ｇが入力
される７個のＣＭＯＳインバータにより構成される。こ
の第１の多値電圧変換部１１の出力電圧信号Ｖ２は、論
理しきい値がＶDD／２に設定された２段のＣＭＯＳイン
バータからなる第１の比較部１２に入力され、その出力
が反転されて、出力信号Ｓ２が生成される。
共通接続されて、それぞれに７ビット入力Ａ〜Ｇが入力
される７個のＣＭＯＳインバータにより構成される。こ
の第１の多値電圧変換部１１の出力電圧信号Ｖ２は、論
理しきい値がＶDD／２に設定された２段のＣＭＯＳイン
バータからなる第１の比較部１２に入力され、その出力
が反転されて、出力信号Ｓ２が生成される。
【００２４】第２の多値電圧変換部１３は、それぞれに
７ビット入力Ａ〜Ｇが入力される７個のＣＭＯＳインバ
ータと、第１の比較部１２の出力が入力されるＣＭＯＳ
インバータにより構成される。これらのＣＭＯＳインバ
ータも全て出力が共通接続されている。図示のように、
第１の比較部１２の出力が入力されるＣＭＯＳインバー
タのＷ／Ｌは、７ビット入力Ａ〜Ｇが入力される７個の
ＣＭＯＳインバータのそれの４倍に設定されている。こ
の第２の多値電圧変換部１３の出力電圧信号Ｖ１は、論
理しきい値がＶDD／２に設定された２段のＣＭＯＳイン
バータからなる第２の比較部１４に入力され、その出力
が反転されて、出力信号Ｓ１が生成される。
７ビット入力Ａ〜Ｇが入力される７個のＣＭＯＳインバ
ータと、第１の比較部１２の出力が入力されるＣＭＯＳ
インバータにより構成される。これらのＣＭＯＳインバ
ータも全て出力が共通接続されている。図示のように、
第１の比較部１２の出力が入力されるＣＭＯＳインバー
タのＷ／Ｌは、７ビット入力Ａ〜Ｇが入力される７個の
ＣＭＯＳインバータのそれの４倍に設定されている。こ
の第２の多値電圧変換部１３の出力電圧信号Ｖ１は、論
理しきい値がＶDD／２に設定された２段のＣＭＯＳイン
バータからなる第２の比較部１４に入力され、その出力
が反転されて、出力信号Ｓ１が生成される。
【００２５】第３の多値電圧変換部１５は、それぞれに
７ビット入力Ａ〜Ｇが入力される７個のＣＭＯＳインバ
ータと、第１の比較部１２の出力が入力されるＣＭＯＳ
インバータと、第２の比較部１４の出力が入力されるＣ
ＭＯＳインバータとにより構成される。これらのＣＭＯ
Ｓインバータも全て出力が共通接続されている。第１の
比較部１２の出力が入力されるＣＭＯＳインバータのＷ
／Ｌは、７ビット入力Ａ〜Ｇが入力される７個のＣＭＯ
Ｓインバータのそれの４倍に設定され、第２の比較部１
４の出力が入力されるＣＭＯＳインバータのＷ／Ｌは２
倍に設定されている。この第３の多値電圧変換部１５の
出力電圧信号Ｖ０は、論理しきい値がＶDD／２に設定さ
れた２段のＣＭＯＳインバータからなる第３の比較部１
６に入力され、その出力が反転されて、出力信号Ｓ０が
生成される。
７ビット入力Ａ〜Ｇが入力される７個のＣＭＯＳインバ
ータと、第１の比較部１２の出力が入力されるＣＭＯＳ
インバータと、第２の比較部１４の出力が入力されるＣ
ＭＯＳインバータとにより構成される。これらのＣＭＯ
Ｓインバータも全て出力が共通接続されている。第１の
比較部１２の出力が入力されるＣＭＯＳインバータのＷ
／Ｌは、７ビット入力Ａ〜Ｇが入力される７個のＣＭＯ
Ｓインバータのそれの４倍に設定され、第２の比較部１
４の出力が入力されるＣＭＯＳインバータのＷ／Ｌは２
倍に設定されている。この第３の多値電圧変換部１５の
出力電圧信号Ｖ０は、論理しきい値がＶDD／２に設定さ
れた２段のＣＭＯＳインバータからなる第３の比較部１
６に入力され、その出力が反転されて、出力信号Ｓ０が
生成される。
【００２６】各多値電圧変換部１１，１３，１５の動作
原理は、先の実施例と同様であり、入力信号の組み合わ
せに対応するＣＭＯＳインバータの状態により決まるオ
ン抵抗の分圧比に応じて、所定の多値電圧を得るもので
ある。その詳細動作説明は省略する。このように構成さ
れた７ビット・スライス・アダーの真理値表を下記表３
に示す。
原理は、先の実施例と同様であり、入力信号の組み合わ
せに対応するＣＭＯＳインバータの状態により決まるオ
ン抵抗の分圧比に応じて、所定の多値電圧を得るもので
ある。その詳細動作説明は省略する。このように構成さ
れた７ビット・スライス・アダーの真理値表を下記表３
に示す。
【００２７】
【表３】
【００２８】図１に示した全加算器を組み合わせれば、
当然に乗算器や減算器を構成することができる。例えば
図３は、アレイ方式の乗算器に適用した実施例を示す。
図１に示す全加算器とＡＮＤゲートを用いた図３（ａ）
の単位回路を同図（ｂ）のように配置することにより、
乗算器が得られる。更に本発明は、全加算器に限らず、
種々のディジタル演算回路にも適用することが可能であ
る。
当然に乗算器や減算器を構成することができる。例えば
図３は、アレイ方式の乗算器に適用した実施例を示す。
図１に示す全加算器とＡＮＤゲートを用いた図３（ａ）
の単位回路を同図（ｂ）のように配置することにより、
乗算器が得られる。更に本発明は、全加算器に限らず、
種々のディジタル演算回路にも適用することが可能であ
る。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、イ
ンバータのみを用いて、且つその寸法比で決まるオン抵
抗の分圧比を利用したビット重みによる多値電圧変換を
利用して全加算器を実現できる。従って複数種のゲート
を用いる従来のものに比べて回路構成は単純であり、回
路規模も小さくでき、それらの結果として高速性能が実
現できる。
ンバータのみを用いて、且つその寸法比で決まるオン抵
抗の分圧比を利用したビット重みによる多値電圧変換を
利用して全加算器を実現できる。従って複数種のゲート
を用いる従来のものに比べて回路構成は単純であり、回
路規模も小さくでき、それらの結果として高速性能が実
現できる。
【図１】 この発明の一実施例に係る全加算器の構成を
示す。
示す。
【図２】 この発明の他の実施例に係る７ビット・スラ
イス・アダーの構成を示す。
イス・アダーの構成を示す。
【図３】 この発明の他の実施例に係る乗算器の構成を
示す。
示す。
１…第１の多値電圧変換部、２…第１の比較部、３…第
２の多値電圧変換部、４…第２の比較部、Ｉ11〜Ｉ13，
Ｉ21〜Ｉ23，Ｉ31〜Ｉ34，Ｉ41〜Ｉ43…ＣＭＯＳインバ
ータ。
２の多値電圧変換部、４…第２の比較部、Ｉ11〜Ｉ13，
Ｉ21〜Ｉ23，Ｉ31〜Ｉ34，Ｉ41〜Ｉ43…ＣＭＯＳインバ
ータ。
Claims (4)
- 【請求項１】 複数の２値電圧信号の組合わせに対応し
て、少なくとも一つの多値電圧信号を形成する多値電圧
変換部と、 前記多値電圧信号を所定のしきい値電圧と比較して２値
電圧信号に変換して出力する比較部とを具備したことを
特徴とするディジタル回路。 - 【請求項２】 前記多値電圧変換部は、出力端子が共通
接続されて前記複数の２値電圧信号がそれぞれ入力され
る複数のＣＭＯＳインバータにより構成され、前記複数
の２値電圧信号の組み合わせに対応してオン抵抗の分圧
比により決まるレベルの多値電圧信号を出力するもので
あり、 前記比較部は、少なくとも１段のインバータにより構成
されて、その論理しきい値により前記多値電圧信号を２
値電圧信号に変換して出力するものであることを特徴と
する請求項１記載のディジタル回路。 - 【請求項３】 出力端子が共通接続され、それぞれの入
力端子に２値電圧からなる加算すべき二つの信号とキャ
リー入力信号が入力される３個のＣＭＯＳインバータに
より構成され、その入力信号の組み合わせに対応してオ
ン抵抗の分圧比によりレベルが決まる第１の多値電圧信
号を出力する第１の多値電圧変換部と、 少なくとも１段のインバータにより構成され、前記第１
の多値電圧信号をその論理しきい値電圧で比較して２値
電圧信号に変換してキャリー出力信号を出す第１の比較
部と、 出力端子が共通接続された４個のＣＭＯＳインバータに
より構成され、それぞれの入力端子に前記加算すべき二
つの信号とキャリー入力信号、及び前記第１の比較部の
２値電圧出力信号が入力されて、その入力信号の組み合
わせに対応してオン抵抗の分圧比によりレベルが決まる
第２の多値電圧信号を出力する第２の多値電圧変換部
と、 少なくとも１段のインバータにより構成され、前記第２
の多値電圧信号をその論理しきい値電圧で比較して２値
電圧信号に変換して加算出力を出す第２の比較部とを具
備したことを特徴とするディジタル回路。 - 【請求項４】 前記第１の多値電圧変換部を構成する３
個のＣＭＯＳインバータのゲート幅とゲート長の比と、
前記第２の多値電圧変換部の前記加算すべき二つの信号
とキャリー入力信号が入る３個のＣＭＯＳインバータの
ゲート幅とゲート長の比とは等しく設定され、前記第２
の多値電圧変換部の前記第１の比較部の２値電圧出力信
号が入力されるＣＭＯＳインバータのゲート幅とゲート
長の比がそれらの２倍に設定され、前記第１及び第２の
比較部の初段インバータのしきい値はＶDD／２に設定さ
れていることを特徴とする請求項３記載のディジタル回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308082A JPH08147144A (ja) | 1994-11-17 | 1994-11-17 | ディジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308082A JPH08147144A (ja) | 1994-11-17 | 1994-11-17 | ディジタル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147144A true JPH08147144A (ja) | 1996-06-07 |
Family
ID=17976663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6308082A Pending JPH08147144A (ja) | 1994-11-17 | 1994-11-17 | ディジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524713A (ja) * | 1999-12-10 | 2004-08-12 | イントリンシティー インコーポレイテッド | Ｎ−ｎａｒｙ論理回路のための方法および装置 |
| JP2009531781A (ja) * | 2006-03-23 | 2009-09-03 | 株式会社東芝 | メモリ利用計算システム及び同システムを用いる方法 |
| CN110047266A (zh) * | 2018-01-17 | 2019-07-23 | 京东方科技集团股份有限公司 | 信息表示方法、多进制计算电路及电子系统 |
-
1994
- 1994-11-17 JP JP6308082A patent/JPH08147144A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524713A (ja) * | 1999-12-10 | 2004-08-12 | イントリンシティー インコーポレイテッド | Ｎ−ｎａｒｙ論理回路のための方法および装置 |
| JP2009531781A (ja) * | 2006-03-23 | 2009-09-03 | 株式会社東芝 | メモリ利用計算システム及び同システムを用いる方法 |
| CN110047266A (zh) * | 2018-01-17 | 2019-07-23 | 京东方科技集团股份有限公司 | 信息表示方法、多进制计算电路及电子系统 |
| CN110047266B (zh) * | 2018-01-17 | 2021-01-22 | 京东方科技集团股份有限公司 | 信息表示方法、多进制计算电路及电子系统 |
| US11184020B2 (en) | 2018-01-17 | 2021-11-23 | Boe Technology Group Co., Ltd. | Information representation method, multi-value calculation circuit and electronic system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5194867A (en) | Flash analog-to-digital converter employing least significant bit-representative comparative reference voltage | |
| JPH0125449B2 (ja) | ||
| CN100533369C (zh) | 比较电路及方法 | |
| KS et al. | Design of high performance quaternary adders | |
| JPH08147144A (ja) | ディジタル回路 | |
| JP3396720B2 (ja) | 部分積生成回路 | |
| US5644253A (en) | Multiple-valued logic circuit | |
| US6999016B2 (en) | D/A converter and semiconductor device | |
| JPH06161712A (ja) | 多値減算器 | |
| JP3288259B2 (ja) | ３値信号入力回路 | |
| Berg | Low voltage semi floating-gate binary to multiple-value and multiple-value to binary converters | |
| US10763880B1 (en) | Analog to digital converter | |
| US6816098B2 (en) | High-speed oversampling modulator device | |
| KR950022158A (ko) | 아날로그/디지탈 플래시 변환용 병합 디코딩 회로 | |
| Berg et al. | A novel floating-gate multiple-valued CMOS full-adder | |
| JPH1040074A (ja) | 高速コンパレータ回路方式 | |
| JPH0821052B2 (ja) | 加算器 | |
| JP2004265204A (ja) | 桁上げ先見回路およびこれを用いた加算回路 | |
| KR950006081Y1 (ko) | 4비트 디지탈 비교회로 | |
| JP4663449B2 (ja) | ３値／２値変換回路 | |
| KR100877079B1 (ko) | 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트 | |
| JPS58114238A (ja) | 全加算器 | |
| JP2000029666A (ja) | Ｃｍｏｓ大小比較回路 | |
| Berg et al. | Novel floating-gate multiple-valued signal to binary signal converters for multiple-valued CMOS logic | |
| JPH02189030A (ja) | 逐次比較型ａ／ｄコンバータ |