JP3288259B2 - ３値信号入力回路 - Google Patents
３値信号入力回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03M5/02—Conversion to or from representation by pulses
- H03M5/16—Conversion to or from representation by pulses the pulses having three levels
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- Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入力された３値信
号を２値信号に変換して出力する３値信号入力回路に関
する。
号を２値信号に変換して出力する３値信号入力回路に関
する。
【０００２】
【従来の技術】例えば、ＩＳＤＮ基本インタフェースで
使用されているＡＭＩ符号のような３値信号を使用する
通信方式においては、受信回路に、入力電圧として３種
類の電位を受信できる回路を用意しなければならない。
使用されているＡＭＩ符号のような３値信号を使用する
通信方式においては、受信回路に、入力電圧として３種
類の電位を受信できる回路を用意しなければならない。
【０００３】従来より、３値信号を使用する通信におい
て受信回路として使用される３値信号入力回路は、アナ
ログ素子を使用した回路が用いられている。
て受信回路として使用される３値信号入力回路は、アナ
ログ素子を使用した回路が用いられている。
【０００４】図６は、従来の３値信号入力回路の一構成
例を示す回路図である。
例を示す回路図である。
【０００５】本従来例は図６に示すように、通信回線か
らの信号が入力されるトランス１０と、電源電圧Ｖddと
接地電位間に直列に接続された抵抗７３〜７５と、第１
の入力端子がトランス１０に接続され、第２の入力端子
が抵抗７３と抵抗７４との接続点に接続されたアナログ
比較器７６と、第１の入力端子が抵抗７４と抵抗７５と
の接続点に接続され、第２の入力端子がトランス１０に
接続されたアナログ比較器７７とから構成されており、
アナログ比較器７６，７７の出力が３値信号入力回路出
力７８，７９となっている。
らの信号が入力されるトランス１０と、電源電圧Ｖddと
接地電位間に直列に接続された抵抗７３〜７５と、第１
の入力端子がトランス１０に接続され、第２の入力端子
が抵抗７３と抵抗７４との接続点に接続されたアナログ
比較器７６と、第１の入力端子が抵抗７４と抵抗７５と
の接続点に接続され、第２の入力端子がトランス１０に
接続されたアナログ比較器７７とから構成されており、
アナログ比較器７６，７７の出力が３値信号入力回路出
力７８，７９となっている。
【０００６】以下に、上記のように構成された３値信号
入力回路の動作について説明する。
入力回路の動作について説明する。
【０００７】図７は、図６に示した３値信号入力回路の
動作を説明するための図であり、（ａ）は入力信号１１
の電圧レベルを示す図、（ｂ）は３値信号入力回路出力
７８の電圧レベルを示す図、（ｃ）は３値信号入力回路
出力７９の電圧レベルを示す図である。
動作を説明するための図であり、（ａ）は入力信号１１
の電圧レベルを示す図、（ｂ）は３値信号入力回路出力
７８の電圧レベルを示す図、（ｃ）は３値信号入力回路
出力７９の電圧レベルを示す図である。
【０００８】通信回線からの信号は、一端１２に電源電
圧Ｖddの１／２の電位が供給されたトランス１０を経由
して入力される。
圧Ｖddの１／２の電位が供給されたトランス１０を経由
して入力される。
【０００９】トランス１０を経由した入力信号１１の電
位は、図７（ａ）に示すように、１／２Ｖdd電位を中心
として＋電位及び−電位の３種類の電位を持ち、この３
電位状態によりデータが表現されている。
位は、図７（ａ）に示すように、１／２Ｖdd電位を中心
として＋電位及び−電位の３種類の電位を持ち、この３
電位状態によりデータが表現されている。
【００１０】このような信号をディジタル回路によって
処理するためには、通常「０電位−Ｖdd電位」のように
２種類の電位で表現される２値信号に変換しなければな
らない。
処理するためには、通常「０電位−Ｖdd電位」のように
２種類の電位で表現される２値信号に変換しなければな
らない。
【００１１】このため、３電位から２電位への信号変換
回路が必要となる。
回路が必要となる。
【００１２】３個の抵抗７３，７４，７５によって、Ｖ
dd電圧を分圧することで１／２Ｖdd電位よりも少し高い
電位７１と少し低い電位７２との２種類の中間電位を作
りアナログ比較器７６，７７に入力し、これらの電位と
入力信号１１との比較を行うことにより、信号の２値化
を行う。
dd電圧を分圧することで１／２Ｖdd電位よりも少し高い
電位７１と少し低い電位７２との２種類の中間電位を作
りアナログ比較器７６，７７に入力し、これらの電位と
入力信号１１との比較を行うことにより、信号の２値化
を行う。
【００１３】図８は、図６に示した３値信号入力回路に
おける信号の２値化の動作を説明するための図である。
おける信号の２値化の動作を説明するための図である。
【００１４】入力信号１１が１／２Ｖddより少し高い電
位７１よりもさらに高い電位であればアナログ比較器７
６からＶdd電位が出力され、入力信号１１が１／２Ｖdd
より少し低い電位７２よりもさらに低い電位であればア
ナログ比較器７７からＶdd電位が出力され、入力信号１
１が電位７１と電位７２との間の電位であれば２個のア
ナログ比較器７６，７７から０電位が出力される。
位７１よりもさらに高い電位であればアナログ比較器７
６からＶdd電位が出力され、入力信号１１が１／２Ｖdd
より少し低い電位７２よりもさらに低い電位であればア
ナログ比較器７７からＶdd電位が出力され、入力信号１
１が電位７１と電位７２との間の電位であれば２個のア
ナログ比較器７６，７７から０電位が出力される。
【００１５】このようにして、図６に示した回路におい
て、１本の３値信号が２値信号に変換される。
て、１本の３値信号が２値信号に変換される。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の３値信号入力回路においては、以下に記
載するような問題点がある。
たような従来の３値信号入力回路においては、以下に記
載するような問題点がある。
【００１７】（１）通常のディジタル素子では「０電位
−Ｖdd電位」のように２種類の電位状態しか持たないた
め、３種類の電位を持つ入力信号を取り扱うことができ
ない。そのため、回路がアナログ素子によって構成され
ており、回路構成が複雑になってしまい、構成部品数が
多くコストが高くなってしまう。
−Ｖdd電位」のように２種類の電位状態しか持たないた
め、３種類の電位を持つ入力信号を取り扱うことができ
ない。そのため、回路がアナログ素子によって構成され
ており、回路構成が複雑になってしまい、構成部品数が
多くコストが高くなってしまう。
【００１８】（２）アナログ比較器のようなアナログ素
子は、回路構成として内部に多くのトランジスタを必要
としており、またそれらのトランジスタも個々を小さく
することが容易ではないため、ＬＳＩチップ上の回路面
積が増大してしまう。そのため、これらのアナログ素子
により構成された回路をＬＳＩ化した場合、ＬＳＩチッ
プが大きなものとなり、コストが高くなってしまう。
子は、回路構成として内部に多くのトランジスタを必要
としており、またそれらのトランジスタも個々を小さく
することが容易ではないため、ＬＳＩチップ上の回路面
積が増大してしまう。そのため、これらのアナログ素子
により構成された回路をＬＳＩ化した場合、ＬＳＩチッ
プが大きなものとなり、コストが高くなってしまう。
【００１９】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、回路構成を
簡単にするとともにＬＳＩ化を行う場合にチップ上の回
路面積を縮小することができる３値信号入力回路を提供
することを目的とする。
する問題点に鑑みてなされたものであって、回路構成を
簡単にするとともにＬＳＩ化を行う場合にチップ上の回
路面積を縮小することができる３値信号入力回路を提供
することを目的とする。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、トランスを介して入力された３値信号を２
値信号に変換して出力する３値信号入力回路において、
前記３値信号が入力される第１及び第２のインバータ素
子と、該第１及び第２のインバータ素子から出力された
信号が入力され、両者の論理和を反転させた信号を出力
する否定論理和素子と、前記第１及び第２のインバータ
素子から出力された信号が入力され、両者の論理積を出
力する論理積素子とを有し、前記第１のインバータ素子
と前記第２のインバータ素子とは、互いに反対の履歴特
性を具備することを特徴とする。
に本発明は、トランスを介して入力された３値信号を２
値信号に変換して出力する３値信号入力回路において、
前記３値信号が入力される第１及び第２のインバータ素
子と、該第１及び第２のインバータ素子から出力された
信号が入力され、両者の論理和を反転させた信号を出力
する否定論理和素子と、前記第１及び第２のインバータ
素子から出力された信号が入力され、両者の論理積を出
力する論理積素子とを有し、前記第１のインバータ素子
と前記第２のインバータ素子とは、互いに反対の履歴特
性を具備することを特徴とする。
【００２１】また、前記第１のインバータ素子は、シュ
ミットトリガと呼ばれる履歴特性を有することを特徴と
する。
ミットトリガと呼ばれる履歴特性を有することを特徴と
する。
【００２２】また、前記３値信号は、＋側電位、−側電
位及びそれらの中間電位によってデータを表現するもの
であることを特徴とする。
位及びそれらの中間電位によってデータを表現するもの
であることを特徴とする。
【００２３】（作用）上記のように構成された本発明に
おいては、互いに反対の履歴特性を有する第１及び第２
のインバータ素子と、第１及び第２のインバータ素子か
ら出力された信号が入力され、両者の論理和を反転させ
た信号を出力する否定論理和素子と、第１及び第２のイ
ンバータ素子から出力された信号が入力され、両者の論
理積を出力する論理積素子とによって、トランスを介し
て入力された３値信号が２値信号に変換されて出力され
る。
おいては、互いに反対の履歴特性を有する第１及び第２
のインバータ素子と、第１及び第２のインバータ素子か
ら出力された信号が入力され、両者の論理和を反転させ
た信号を出力する否定論理和素子と、第１及び第２のイ
ンバータ素子から出力された信号が入力され、両者の論
理積を出力する論理積素子とによって、トランスを介し
て入力された３値信号が２値信号に変換されて出力され
る。
【００２４】このように、回路がディジタル素子のみで
構成されているので、回路構成が簡単となる。
構成されているので、回路構成が簡単となる。
【００２５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２６】図１は、本発明の３値信号入力回路の実施
の一形態を示す回路図である。
の一形態を示す回路図である。
【００２７】本形態は図１に示すように、通信回線から
の信号が入力されるトランス１０と、互いに反対の履歴
特性を有し、通信回線からの信号がトランス１０を介し
て入力される第１のインバータ素子１３及び第２のイン
バータ素子１４と、インバータ素子１３，１４から出力
された信号が入力され、両者の論理和を反転させた信号
を出力する否定論理和（ＮＯＲ）素子１７と、インバー
タ素子１３，１４から出力された信号が入力され、両者
の論理積を出力する論理積（ＡＮＤ）素子１８とから構
成されており、ＮＯＲ素子１７及びＡＮＤ素子１８の出
力がそれぞれ３値信号入力回路出力１９，２０となって
いる。
の信号が入力されるトランス１０と、互いに反対の履歴
特性を有し、通信回線からの信号がトランス１０を介し
て入力される第１のインバータ素子１３及び第２のイン
バータ素子１４と、インバータ素子１３，１４から出力
された信号が入力され、両者の論理和を反転させた信号
を出力する否定論理和（ＮＯＲ）素子１７と、インバー
タ素子１３，１４から出力された信号が入力され、両者
の論理積を出力する論理積（ＡＮＤ）素子１８とから構
成されており、ＮＯＲ素子１７及びＡＮＤ素子１８の出
力がそれぞれ３値信号入力回路出力１９，２０となって
いる。
【００２８】ここで、インバータ素子１３，１４の履歴
特性について説明する。
特性について説明する。
【００２９】図２は、一般的なインバータ素子の履歴特
性を示す図である。また、図３は、図１に示したインバ
ータ素子１３の履歴特性を説明するための図であり、
（ａ）は履歴特性を示す図、（ｂ）は動作フローを示す
図である。また、図４は、図１に示したインバータ素子
１４の履歴特性を説明するための図であり、（ａ）は履
歴特性を示す図、（ｂ）は動作フローを示す図である。
性を示す図である。また、図３は、図１に示したインバ
ータ素子１３の履歴特性を説明するための図であり、
（ａ）は履歴特性を示す図、（ｂ）は動作フローを示す
図である。また、図４は、図１に示したインバータ素子
１４の履歴特性を説明するための図であり、（ａ）は履
歴特性を示す図、（ｂ）は動作フローを示す図である。
【００３０】一般的なインバータ素子は図２に示すよう
な履歴特性を有しているため、０電位−Ｖdd電位の中間
である１／２Ｖdd電位で状態が変化する。
な履歴特性を有しているため、０電位−Ｖdd電位の中間
である１／２Ｖdd電位で状態が変化する。
【００３１】つまり、１／２Ｖddよりも低い電位が入力
されると、出力は論理Ｈｉｇｈ（以下、Ｈと称する）を
示すＶdd電位となり、１／２Ｖddよりも高い電位が入力
されると、出力は論理Ｌｏｗ（以下、Ｌと称する）を示
す０電位となる。
されると、出力は論理Ｈｉｇｈ（以下、Ｈと称する）を
示すＶdd電位となり、１／２Ｖddよりも高い電位が入力
されると、出力は論理Ｌｏｗ（以下、Ｌと称する）を示
す０電位となる。
【００３２】しかしながら、本形態におけるインバータ
素子１３は図３（ａ）に示すような履歴特性を有してい
るため、図３（ｂ）に示すように、入力電位が論理Ｈを
示すＶdd電位であるとき、出力は論理Ｌを示す０電位と
なる。この状態を反転させる場合、すなわち、出力を論
理Ｈにするためには、１／２Ｖddよりも低い電位（図中
（ア））以下の電位を入力しなければならない。また逆
に、入力が論理Ｌで出力が論理Ｈである場合にこの状態
を反転させるためには、１／２Ｖddよりも高い電位（図
中（イ））以上の電位を入力しなければならない。
素子１３は図３（ａ）に示すような履歴特性を有してい
るため、図３（ｂ）に示すように、入力電位が論理Ｈを
示すＶdd電位であるとき、出力は論理Ｌを示す０電位と
なる。この状態を反転させる場合、すなわち、出力を論
理Ｈにするためには、１／２Ｖddよりも低い電位（図中
（ア））以下の電位を入力しなければならない。また逆
に、入力が論理Ｌで出力が論理Ｈである場合にこの状態
を反転させるためには、１／２Ｖddよりも高い電位（図
中（イ））以上の電位を入力しなければならない。
【００３３】なお、このような特性を持つインバータ素
子は、通常、シュミットトリガと呼ばれている。
子は、通常、シュミットトリガと呼ばれている。
【００３４】また、本形態におけるインバータ素子１４
は図４（ａ）に示すような履歴特性を有しており、この
履歴特性は、インバータ素子１３の履歴特性とは反対の
特性となっている。そのため、図４（ｂ）に示すよう
に、入力が論理Ｈで出力が論理Ｌである場合にこの状態
を反転させるためには、１／２Ｖddよりも高い電位（図
中（エ））以下の電位を入力すればよく、逆に、入力が
論理Ｌで出力が論理Ｈである場合にこの状態を反転させ
るためには、１／２Ｖddよりも低い電位（図中（ウ））
以上の電位を入力すればよい。
は図４（ａ）に示すような履歴特性を有しており、この
履歴特性は、インバータ素子１３の履歴特性とは反対の
特性となっている。そのため、図４（ｂ）に示すよう
に、入力が論理Ｈで出力が論理Ｌである場合にこの状態
を反転させるためには、１／２Ｖddよりも高い電位（図
中（エ））以下の電位を入力すればよく、逆に、入力が
論理Ｌで出力が論理Ｈである場合にこの状態を反転させ
るためには、１／２Ｖddよりも低い電位（図中（ウ））
以上の電位を入力すればよい。
【００３５】以下に、上記のように構成された３値信号
入力回路の動作について説明する。
入力回路の動作について説明する。
【００３６】図５は、図１に示した３値信号入力回路の
動作を説明するための図であり、（ａ）は入力信号１１
の電圧レベルを示す図、（ｂ）はインバータ素子１３の
出力電圧レベルを示す図、（ｃ）はインバータ素子１４
の出力電圧レベルを示す図、（ｄ）は３値信号入力回路
出力１９の電圧レベルを示す図、（ｅ）は３値信号入力
回路出力２０の電圧レベルを示す図である。
動作を説明するための図であり、（ａ）は入力信号１１
の電圧レベルを示す図、（ｂ）はインバータ素子１３の
出力電圧レベルを示す図、（ｃ）はインバータ素子１４
の出力電圧レベルを示す図、（ｄ）は３値信号入力回路
出力１９の電圧レベルを示す図、（ｅ）は３値信号入力
回路出力２０の電圧レベルを示す図である。
【００３７】通信回線からの信号は、一端１２に電源電
圧Ｖddの１／２の電位が供給されたトランス１０を経由
して入力される。
圧Ｖddの１／２の電位が供給されたトランス１０を経由
して入力される。
【００３８】トランス１０を経由した入力信号１１の電
位は、図５（ａ）に示すように、１／２Ｖdd電位を中心
として＋電位及び−電位の３種類の電位を持ち、この３
電位状態によりデータが表現されており、このデータが
インバータ素子１３，１４にそれぞれ入力される。
位は、図５（ａ）に示すように、１／２Ｖdd電位を中心
として＋電位及び−電位の３種類の電位を持ち、この３
電位状態によりデータが表現されており、このデータが
インバータ素子１３，１４にそれぞれ入力される。
【００３９】図５（ａ）に示すような入力信号がインバ
ータ素子１３に入力されると、インバータ素子１３にお
いては、入力信号１１が（＋）である場合にＬが出力さ
れているが、入力信号１１が１／２Ｖddになってもその
ままＬの出力が維持され、入力信号１１が（−）となっ
たときに状態が反転してＨが出力される。また、入力信
号１１が（−）である場合にＨが出力されているが、入
力信号１１が１／２Ｖ ddになってもそのままＨの出力が
維持され、入力信号１１が（＋）となったときに状態が
反転してＬが出力される。これにより、図５（ｂ）に示
すような出力波形が得られる。
ータ素子１３に入力されると、インバータ素子１３にお
いては、入力信号１１が（＋）である場合にＬが出力さ
れているが、入力信号１１が１／２Ｖddになってもその
ままＬの出力が維持され、入力信号１１が（−）となっ
たときに状態が反転してＨが出力される。また、入力信
号１１が（−）である場合にＨが出力されているが、入
力信号１１が１／２Ｖ ddになってもそのままＨの出力が
維持され、入力信号１１が（＋）となったときに状態が
反転してＬが出力される。これにより、図５（ｂ）に示
すような出力波形が得られる。
【００４０】また、図５（ａ）に示すような入力信号が
インバータ素子１４に入力されると、インバータ素子１
４においては、入力信号１１が（＋）である場合にＬが
出力されているが、入力信号１１が１／２Ｖddになると
状態が反転してＨが出力される。同様に、入力信号１１
が（−）である場合にＨが出力されているが、入力信号
１１が１／２Ｖddになると状態が反転してＬが出力され
る。これにより、図５（ｃ）に示すような出力波形が得
られる。
インバータ素子１４に入力されると、インバータ素子１
４においては、入力信号１１が（＋）である場合にＬが
出力されているが、入力信号１１が１／２Ｖddになると
状態が反転してＨが出力される。同様に、入力信号１１
が（−）である場合にＨが出力されているが、入力信号
１１が１／２Ｖddになると状態が反転してＬが出力され
る。これにより、図５（ｃ）に示すような出力波形が得
られる。
【００４１】その後、インバータ１３，１４の出力がＮ
ＯＲ素子１７及びＡＮＤ素子１８にそれぞれ入力され、
ＮＯＲ素子１７からは図５（ｄ）に示すような信号が３
値信号入力回路出力１９として、また、ＡＮＤ素子１８
からは図５（ｅ）に示すような信号が３値信号入力回路
出力２０としてそれぞれ出力される。
ＯＲ素子１７及びＡＮＤ素子１８にそれぞれ入力され、
ＮＯＲ素子１７からは図５（ｄ）に示すような信号が３
値信号入力回路出力１９として、また、ＡＮＤ素子１８
からは図５（ｅ）に示すような信号が３値信号入力回路
出力２０としてそれぞれ出力される。
【００４２】図５（ｄ），（ｅ）に示したような出力
は、従来回路で得られた図７（ｂ），（ｃ）に示した出
力と等価であり、１本の３値入力信号を２本の２値信号
に変換して信号出力が得られたものである。
は、従来回路で得られた図７（ｂ），（ｃ）に示した出
力と等価であり、１本の３値入力信号を２本の２値信号
に変換して信号出力が得られたものである。
【００４３】
【発明の効果】以上説明したように本発明においては、
互いに反対の履歴特性を有する第１及び第２のインバー
タ素子と、第１及び第２のインバータ素子から出力され
た信号が入力され、両者の論理和を反転させた信号を出
力する否定論理和素子と、第１及び第２のインバータ素
子から出力された信号が入力され、両者の論理積を出力
する論理積素子とによって、トランスを介して入力され
た３値信号が２値信号に変換されて出力されるというよ
うに、回路がディジタル素子のみで構成されているた
め、回路構成が簡単となる。
互いに反対の履歴特性を有する第１及び第２のインバー
タ素子と、第１及び第２のインバータ素子から出力され
た信号が入力され、両者の論理和を反転させた信号を出
力する否定論理和素子と、第１及び第２のインバータ素
子から出力された信号が入力され、両者の論理積を出力
する論理積素子とによって、トランスを介して入力され
た３値信号が２値信号に変換されて出力されるというよ
うに、回路がディジタル素子のみで構成されているた
め、回路構成が簡単となる。
【００４４】また、ディジタル素子では素子を構成する
トランジスタに小さなサイズのものが使用できるため、
素子自体を小さくすることが可能であり、回路構成も従
来のアナログ素子を使うものよりも簡単になるため、Ｌ
ＳＩ化を行う場合、チップ上の回路面積が小さくなりコ
ストを下げることができる。
トランジスタに小さなサイズのものが使用できるため、
素子自体を小さくすることが可能であり、回路構成も従
来のアナログ素子を使うものよりも簡単になるため、Ｌ
ＳＩ化を行う場合、チップ上の回路面積が小さくなりコ
ストを下げることができる。
【図１】本発明の３値信号入力回路の実施の一形態を示
す回路図である。
す回路図である。
【図２】一般的なインバータ素子の履歴特性を示す図で
ある。
ある。
【図３】図１に示したインバータ素子の履歴特性を説明
するための図であり、（ａ）は履歴特性を示す図、
（ｂ）は動作フローを示す図である。
するための図であり、（ａ）は履歴特性を示す図、
（ｂ）は動作フローを示す図である。
【図４】図１に示したインバータ素子の履歴特性を説明
するための図であり、（ａ）は履歴特性を示す図、
（ｂ）は動作フローを示す図である。
するための図であり、（ａ）は履歴特性を示す図、
（ｂ）は動作フローを示す図である。
【図５】図１に示した３値信号入力回路の動作を説明す
るための図であり、（ａ）は入力信号の電圧レベルを示
す図、（ｂ）はインバータ素子の出力電圧レベルを示す
図、（ｃ）はインバータ素子の出力電圧レベルを示す
図、（ｄ）は３値信号入力回路出力の電圧レベルを示す
図、（ｅ）は３値信号入力回路出力の電圧レベルを示す
図である。
るための図であり、（ａ）は入力信号の電圧レベルを示
す図、（ｂ）はインバータ素子の出力電圧レベルを示す
図、（ｃ）はインバータ素子の出力電圧レベルを示す
図、（ｄ）は３値信号入力回路出力の電圧レベルを示す
図、（ｅ）は３値信号入力回路出力の電圧レベルを示す
図である。
【図６】従来の３値信号入力回路の一構成例を示す回路
図である。
図である。
【図７】図６に示した３値信号入力回路の動作を説明す
るための図であり、（ａ）は入力信号の電圧レベルを示
す図、（ｂ）は３値信号入力回路出力の電圧レベルを示
す図、（ｃ）は３値信号入力回路出力の電圧レベルを示
す図である。
るための図であり、（ａ）は入力信号の電圧レベルを示
す図、（ｂ）は３値信号入力回路出力の電圧レベルを示
す図、（ｃ）は３値信号入力回路出力の電圧レベルを示
す図である。
【図８】図６に示した３値信号入力回路における信号の
２値化の動作を説明するための図である。
２値化の動作を説明するための図である。
１０ トランス １１ 入力信号 １２ トランス端 １３，１４ インバータ素子 １５，１６ インバータ出力 １７ 否定論理和（ＮＯＲ）素子 １８ 論理積（ＡＮＤ）素子 １９，２０ ３値信号入力回路出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 5/16 H04L 25/49
Claims (3)
- 【請求項１】 トランスを介して入力された３値信号を
２値信号に変換して出力する３値信号入力回路におい
て、 前記３値信号が入力される第１及び第２のインバータ素
子と、 該第１及び第２のインバータ素子から出力された信号が
入力され、両者の論理和を反転させた信号を出力する否
定論理和素子と、 前記第１及び第２のインバータ素子から出力された信号
が入力され、両者の論理積を出力する論理積素子とを有
し、 前記第１のインバータ素子と前記第２のインバータ素子
とは、互いに反対の履歴特性を具備することを特徴とす
る３値信号入力回路。 - 【請求項２】 請求項１に記載の３値信号入力回路にお
いて、 前記第１のインバータ素子は、シュミットトリガと呼ば
れる履歴特性を有することを特徴とする３値信号入力回
路。 - 【請求項３】 請求項１または請求項２に記載の３値信
号入力回路において、 前記３値信号は、＋側電位、−側電位及びそれらの中間
電位によってデータを表現するものであることを特徴と
する３値信号入力回路。
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|---|---|---|---|
| JP14169697A JP3288259B2 (ja) | 1997-05-30 | 1997-05-30 | ３値信号入力回路 |
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| EP98109783A EP0881778A3 (en) | 1997-05-30 | 1998-05-28 | Ternary signal input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14169697A JP3288259B2 (ja) | 1997-05-30 | 1997-05-30 | ３値信号入力回路 |
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|---|---|
| JPH10336036A JPH10336036A (ja) | 1998-12-18 |
| JP3288259B2 true JP3288259B2 (ja) | 2002-06-04 |
Family
ID=15298092
Family Applications (1)
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|---|---|---|---|
| JP14169697A Expired - Fee Related JP3288259B2 (ja) | 1997-05-30 | 1997-05-30 | ３値信号入力回路 |
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| EP (1) | EP0881778A3 (ja) |
| JP (1) | JP3288259B2 (ja) |
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1998
- 1998-05-21 US US09/082,561 patent/US6040709A/en not_active Expired - Fee Related
- 1998-05-28 EP EP98109783A patent/EP0881778A3/en not_active Withdrawn
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| US6040709A (en) | 2000-03-21 |
| JPH10336036A (ja) | 1998-12-18 |
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