JP2607538B2 - 加算回路 - Google Patents
加算回路Info
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- JP2607538B2 JP2607538B2 JP62212746A JP21274687A JP2607538B2 JP 2607538 B2 JP2607538 B2 JP 2607538B2 JP 62212746 A JP62212746 A JP 62212746A JP 21274687 A JP21274687 A JP 21274687A JP 2607538 B2 JP2607538 B2 JP 2607538B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5013—Half or full adders, i.e. basic adder cells for one denomination using algebraic addition of the input signals, e.g. Kirchhoff adders
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直並列形AD変換器の高精度化にともない、上
位ビットと下位ビットをオーバーラップしてAD変換する
ために必要となる加算回路に関する。
位ビットと下位ビットをオーバーラップしてAD変換する
ために必要となる加算回路に関する。
既に、加算器は日立のセミコンダクター・データ・ブ
ック・イー・シー・エル、第102頁から第104頁（Semico
nductor Data Book,ECL pp102〜104）に記載されている
回路構成で製品化される。
ック・イー・シー・エル、第102頁から第104頁（Semico
nductor Data Book,ECL pp102〜104）に記載されている
回路構成で製品化される。
この回路は第７図に示すように、エクスクルーシブ−
ORもしくはNOR（あるいはインバータ）、ANDとORのゲー
ト３段で構成されている。エクスクルーシブ−OR（NO
R）701は２入力A,Bの部分和が“0"か“1"かを判定する
もので、その結果と下位からの桁上げ信号Ciとを和をAN
D703,704とOR708で判定している。桁上げ信号出力COは
３つのAND705,706,707に３入力A,B,Ciのいづれか２つを
入力し、“1"が２つあると“1"となる論理構成をとって
いる。
ORもしくはNOR（あるいはインバータ）、ANDとORのゲー
ト３段で構成されている。エクスクルーシブ−OR（NO
R）701は２入力A,Bの部分和が“0"か“1"かを判定する
もので、その結果と下位からの桁上げ信号Ciとを和をAN
D703,704とOR708で判定している。桁上げ信号出力COは
３つのAND705,706,707に３入力A,B,Ciのいづれか２つを
入力し、“1"が２つあると“1"となる論理構成をとって
いる。
上記従来技術は論理ゲート３段分の伝搬遅時間を要
し、ゲート遅延時間によって加算器の演算時間が制約を
受けるという問題点があった。また、部分和とＳと桁上
げ信号COを別々に判定し出力する構成を取っており、部
分和Ｓはゲート３段、桁上げ信号COはゲート２段を通っ
て出力される。このため、部分和Ｓと桁上げCOの伝搬遅
延時間が異なり、次段の論理ゲートへ入力する場合にラ
ッチ回路等によってそれらのタイミングをそろえなけれ
ばならない問題点があった。
し、ゲート遅延時間によって加算器の演算時間が制約を
受けるという問題点があった。また、部分和とＳと桁上
げ信号COを別々に判定し出力する構成を取っており、部
分和Ｓはゲート３段、桁上げ信号COはゲート２段を通っ
て出力される。このため、部分和Ｓと桁上げCOの伝搬遅
延時間が異なり、次段の論理ゲートへ入力する場合にラ
ッチ回路等によってそれらのタイミングをそろえなけれ
ばならない問題点があった。
また、従来の構成では、ANDが５個、ORが２個、イン
バータが１個、エクスクリーシブ−ORが１個最低必要で
あり、構性素子数が多く、LSIの構成要素としてオンチ
ップ化するには適していない。
バータが１個、エクスクリーシブ−ORが１個最低必要で
あり、構性素子数が多く、LSIの構成要素としてオンチ
ップ化するには適していない。
本発明の目的は演算時間の高速化と構成素子数の少な
いオンチップ化に適した回路構成の実現にある。
いオンチップ化に適した回路構成の実現にある。
上記目的は論理ゲートによる構成をやめ、電流加算に
よる４値論理回路を４値論理のレベル判定回路をもつエ
ンコード回路で構成することにより、達成される。
よる４値論理回路を４値論理のレベル判定回路をもつエ
ンコード回路で構成することにより、達成される。
すなわち、２進ディジタルの二つの入力信号と下位か
らの桁上げ入力信号との入力を受け、該各入力信号を切
換信号とする３つの電流スイッチによる電流加算によっ
て入力信号の和に応じた４値論理レベルの出力信号に変
換する４値論理変換回路と、４値論理レベルの隣接する
論理レベルの３つの中間レベルのそれぞれと４値論理変
換回路の出力信号とにより電流切換を行う３つの電流ス
イッチと、該３つの電流スイッチの出力が入力されるこ
とにより２進ディジタルの部分和出力信号を出力する第
１の回路と、それら３つの電流スイッチの出力が入力さ
れることにより桁上げ出力信号を出力する第２の回路と
を含むエンコード回路とから構成され、エンコード回路
の３つの電流スイッチは第１の動作電位点と第２の動作
電位点の間に並列に接続され、該電流スイッチのそれぞ
れはエミッタ結合の差動トランジスタ対と該差動トラン
ジスタ対のエミッタに接続された定電流源とを含み、か
つ差動トランジスタ対と定電流源とは第１の動作電位点
と第２の動作電位点の間で直列に接続され、エンコード
回路の第１の回路と第２の回路にはエンコード回路の３
つの電流スイッチの差動トランジスタ対のコレクタから
の複数の信号が入力されることを特徴とする加算回路に
より達成される。
らの桁上げ入力信号との入力を受け、該各入力信号を切
換信号とする３つの電流スイッチによる電流加算によっ
て入力信号の和に応じた４値論理レベルの出力信号に変
換する４値論理変換回路と、４値論理レベルの隣接する
論理レベルの３つの中間レベルのそれぞれと４値論理変
換回路の出力信号とにより電流切換を行う３つの電流ス
イッチと、該３つの電流スイッチの出力が入力されるこ
とにより２進ディジタルの部分和出力信号を出力する第
１の回路と、それら３つの電流スイッチの出力が入力さ
れることにより桁上げ出力信号を出力する第２の回路と
を含むエンコード回路とから構成され、エンコード回路
の３つの電流スイッチは第１の動作電位点と第２の動作
電位点の間に並列に接続され、該電流スイッチのそれぞ
れはエミッタ結合の差動トランジスタ対と該差動トラン
ジスタ対のエミッタに接続された定電流源とを含み、か
つ差動トランジスタ対と定電流源とは第１の動作電位点
と第２の動作電位点の間で直列に接続され、エンコード
回路の第１の回路と第２の回路にはエンコード回路の３
つの電流スイッチの差動トランジスタ対のコレクタから
の複数の信号が入力されることを特徴とする加算回路に
より達成される。
４値論理回路は加算すべき３入力（２入力と下位から
の桁上げ信号）を電流加算し、３入力がすべて“0"のと
きは“0"、１つだけ“1"のときは“1"、２つ“1"のとき
は“2"、すべて“1"のときは“3"に論理レベル化を行う
回路である。この回路は３入力に応じて基本ゲートを３
個並列に並べたゲート１段で本質的に構成し得る。ま
た、論理レベル判定とエンコード回路は上記４値論理レ
ベル化された信号を４値論理の中間レベルと比較し、そ
の比較出力から２進の部分和と桁上げ信号にエンコード
する回路である。これも上記４値論理回路と同様に基本
ゲートを３つの中間レベルに応じて３個並列に並べたゲ
ート１段で本質的に構成し得る。このように、基本ゲー
ト６個、ゲート２段で構成でき、構成素子数の低減と演
算時間の高速化が実現できる。
の桁上げ信号）を電流加算し、３入力がすべて“0"のと
きは“0"、１つだけ“1"のときは“1"、２つ“1"のとき
は“2"、すべて“1"のときは“3"に論理レベル化を行う
回路である。この回路は３入力に応じて基本ゲートを３
個並列に並べたゲート１段で本質的に構成し得る。ま
た、論理レベル判定とエンコード回路は上記４値論理レ
ベル化された信号を４値論理の中間レベルと比較し、そ
の比較出力から２進の部分和と桁上げ信号にエンコード
する回路である。これも上記４値論理回路と同様に基本
ゲートを３つの中間レベルに応じて３個並列に並べたゲ
ート１段で本質的に構成し得る。このように、基本ゲー
ト６個、ゲート２段で構成でき、構成素子数の低減と演
算時間の高速化が実現できる。
以下、本発明の一実施例を第１図により説明する。図
において、加算回路は４値論理変換回路106と４値論理
レベル判定機能をもつエンコード回路107の２段で構成
され、２進ディジタル信号ＡとＢおよび下位からの桁上
げ信号Ciを入力とし、部分Ｓと桁上げ信号COを出力とす
る回路である。この４値論理変換回路106の回路構成図
を第２図に示す。トランジスタ205,206および定電流値2
11で電源スイッチが構成され、２進ディジタル信号Ａが
トランジスタ205のベースに、相補的な信号がトラン
ジスタ206のベースに入力される。同様に、トランジス
タ207,208および定電流値212で電流スイッチが構成さ
れ、２進ディジタル信号Ｂがトランジスタ207のベース
に、相補的な信号がトランジスタ208のベースに入力
される。また、トランジスタ209,210および定電流源213
で構成される電流スイッチには桁上げ信号Ciと相補的信
号ｉが入力される。この３つの電流スイッチの各トラ
ンジスタ205,207,209のコレクタは同一の抵抗204の一端
に接続され、同時に、トランジスタ214のベースに接続
される。トランジスタ214のコレクタは正の電源電圧
に、エミッタは定電流源215に接続され、エミッタホロ
ワを成している。前記の抵抗204の他端とトランジスタ2
06,208,210のコレクタは正の電源電圧に接続されてい
る。ここで、抵抗204の抵抗値をR,定電流源211〜213の
電流値をＩとすると、電流スイッチの３入力A,B,Ciがす
べて“0"のとき、抵抗204での電圧降下は０、いづれか
１つが“1"のとき、電圧降下はＲ・Ｉ、いづれか２つが
“1"のとき、電圧降下は2R・Ｉ、すべて“1"のとき、電
圧降下は3R・Ｉとなり、抵抗204の一端で電流加算が行
なわれ、“0"、“Ｒ・I"、“2R・Ｉ、“3R・Ｉの４値論
理に変換される。この４値論理は２進の加算結果（桁上
げ信号COと部分和Ｓ）に対応し、“0"が（0,0）、“Ｒ
・I"が（0,1）、“2R・I"が（1,0）、“3R・I"が（1,
1）に相当する。この４値論理のレベルを判定し、２進
出力（CO,S）にエンコードする回路が第３図である。第
３図はトランジスタ304,305と定電流源314からなる差動
対をはじめとして、トランジスタ306,307定電流源315か
らなる差動対、トランジスタ308,309定電流源316からな
る差動対の３つの比較回路を有し、トランジスタ305,30
7,309のそれぞれのベースに４値論理の中間レベルL1,L
2,L3が入力される。ところで、４値論理変換回路出力Ｚ
はエミッタホロワを通して得られるので、正の電源電圧
をVCCとすると、“VCC−VBE",“VCC−VBE−Ｒ・I",“VC
C−VBE−2R・I",“VCC−VBE−3R・I"の４レベルとな
る。したがって、中間レベルL1,L2,L3はそれぞれ、“VC
C−VBE−1/2R・I",“VCC−VBE−3/2R・I",“VCC−VBE−
5/2R・I"に設定する。一方、トランジスタ304,308のベ
ースには４値変換回路出力Ｚが入力される。定電流源31
4〜316の定電流をＩ′、抵抗310〜313の抵抗値をＲ′と
する。また、トランジスタ317,318、定電流源321とトラ
ンジスタ319,320、定電流源322はともにエミッタホロワ
を構成している。さて、４値論理変換回路106の出力Ｚ
が中間レベルL1より高いとき、トランジスタ304,306,30
8がオン状態となり、抵抗311,312,313にすべて電流Ｉ′
が流れ、桁上げ信号COおよび部分和Ｓの各出力はともに
VCC−VBE−Ｒ′・Ｉ′となり、ローレベル“0"を示す。
次に、ＺがL1＞Ｚ＞L2のとき、トランジスタ305,306,30
8がオン状態となり、抵抗311には電流Ｉ′が流れず、抵
抗312,313には流れる。そのため、COはVCC−VBE−Ｒ′
・Ｉ′となり、ローレベル“0"を、ＳはVCC−VBEとな
り、ハイレベル“1"を示す。次に、ＺがL2＞Ｚ＞L3のと
きはトランジスタ305,307,308がオン状態となり、抵抗3
13には電流Ｉ′が流れず、抵抗311,312には流れる。そ
のため、COはハイレベルを“1"、Ｓはローレベル“0"を
示す。最後に、Ｚ＜L3のとき、トランジスタ305,307,30
9がオン状態となり、抵抗312には電流Ｉ′が流れないの
で、トランジスタ318,320のベースがともにハイレベル
となり、出力COとＳはともにハイレベル“1"を示す。
において、加算回路は４値論理変換回路106と４値論理
レベル判定機能をもつエンコード回路107の２段で構成
され、２進ディジタル信号ＡとＢおよび下位からの桁上
げ信号Ciを入力とし、部分Ｓと桁上げ信号COを出力とす
る回路である。この４値論理変換回路106の回路構成図
を第２図に示す。トランジスタ205,206および定電流値2
11で電源スイッチが構成され、２進ディジタル信号Ａが
トランジスタ205のベースに、相補的な信号がトラン
ジスタ206のベースに入力される。同様に、トランジス
タ207,208および定電流値212で電流スイッチが構成さ
れ、２進ディジタル信号Ｂがトランジスタ207のベース
に、相補的な信号がトランジスタ208のベースに入力
される。また、トランジスタ209,210および定電流源213
で構成される電流スイッチには桁上げ信号Ciと相補的信
号ｉが入力される。この３つの電流スイッチの各トラ
ンジスタ205,207,209のコレクタは同一の抵抗204の一端
に接続され、同時に、トランジスタ214のベースに接続
される。トランジスタ214のコレクタは正の電源電圧
に、エミッタは定電流源215に接続され、エミッタホロ
ワを成している。前記の抵抗204の他端とトランジスタ2
06,208,210のコレクタは正の電源電圧に接続されてい
る。ここで、抵抗204の抵抗値をR,定電流源211〜213の
電流値をＩとすると、電流スイッチの３入力A,B,Ciがす
べて“0"のとき、抵抗204での電圧降下は０、いづれか
１つが“1"のとき、電圧降下はＲ・Ｉ、いづれか２つが
“1"のとき、電圧降下は2R・Ｉ、すべて“1"のとき、電
圧降下は3R・Ｉとなり、抵抗204の一端で電流加算が行
なわれ、“0"、“Ｒ・I"、“2R・Ｉ、“3R・Ｉの４値論
理に変換される。この４値論理は２進の加算結果（桁上
げ信号COと部分和Ｓ）に対応し、“0"が（0,0）、“Ｒ
・I"が（0,1）、“2R・I"が（1,0）、“3R・I"が（1,
1）に相当する。この４値論理のレベルを判定し、２進
出力（CO,S）にエンコードする回路が第３図である。第
３図はトランジスタ304,305と定電流源314からなる差動
対をはじめとして、トランジスタ306,307定電流源315か
らなる差動対、トランジスタ308,309定電流源316からな
る差動対の３つの比較回路を有し、トランジスタ305,30
7,309のそれぞれのベースに４値論理の中間レベルL1,L
2,L3が入力される。ところで、４値論理変換回路出力Ｚ
はエミッタホロワを通して得られるので、正の電源電圧
をVCCとすると、“VCC−VBE",“VCC−VBE−Ｒ・I",“VC
C−VBE−2R・I",“VCC−VBE−3R・I"の４レベルとな
る。したがって、中間レベルL1,L2,L3はそれぞれ、“VC
C−VBE−1/2R・I",“VCC−VBE−3/2R・I",“VCC−VBE−
5/2R・I"に設定する。一方、トランジスタ304,308のベ
ースには４値変換回路出力Ｚが入力される。定電流源31
4〜316の定電流をＩ′、抵抗310〜313の抵抗値をＲ′と
する。また、トランジスタ317,318、定電流源321とトラ
ンジスタ319,320、定電流源322はともにエミッタホロワ
を構成している。さて、４値論理変換回路106の出力Ｚ
が中間レベルL1より高いとき、トランジスタ304,306,30
8がオン状態となり、抵抗311,312,313にすべて電流Ｉ′
が流れ、桁上げ信号COおよび部分和Ｓの各出力はともに
VCC−VBE−Ｒ′・Ｉ′となり、ローレベル“0"を示す。
次に、ＺがL1＞Ｚ＞L2のとき、トランジスタ305,306,30
8がオン状態となり、抵抗311には電流Ｉ′が流れず、抵
抗312,313には流れる。そのため、COはVCC−VBE−Ｒ′
・Ｉ′となり、ローレベル“0"を、ＳはVCC−VBEとな
り、ハイレベル“1"を示す。次に、ＺがL2＞Ｚ＞L3のと
きはトランジスタ305,307,308がオン状態となり、抵抗3
13には電流Ｉ′が流れず、抵抗311,312には流れる。そ
のため、COはハイレベルを“1"、Ｓはローレベル“0"を
示す。最後に、Ｚ＜L3のとき、トランジスタ305,307,30
9がオン状態となり、抵抗312には電流Ｉ′が流れないの
で、トランジスタ318,320のベースがともにハイレベル
となり、出力COとＳはともにハイレベル“1"を示す。
このように、論理ゲート２段で加算回路が構成出来る
ため、伝搬遅延時間を削減でき、演算時間の高速化が図
れる。また、回路を構成する素子数も第７図の従来例に
比べ半減することが出来、小規模化が図られ、LSIの要
素回路としてオンチップ化する際、高集積化に寄与でき
る。また、部分和Ｓと桁上げ信号COを同時に作り出す構
成をとっており、次段回路へ入力する際、扱い易い。
ため、伝搬遅延時間を削減でき、演算時間の高速化が図
れる。また、回路を構成する素子数も第７図の従来例に
比べ半減することが出来、小規模化が図られ、LSIの要
素回路としてオンチップ化する際、高集積化に寄与でき
る。また、部分和Ｓと桁上げ信号COを同時に作り出す構
成をとっており、次段回路へ入力する際、扱い易い。
第４図は先に示した第１の実施例で述べた中間レベル
L1,L2,L3を発生する回路の構成図である。抵抗402,403
は抵抗204と同一のもの、抵抗401は抵抗204の半分の抵
抗値のもの、定電流源407は定電流211〜213と同一のも
のを用い、抵抗204での電圧降下に対する中間レベルを
作り出している。トランジスタ404〜406と定電流源、40
8〜410からなるエミッタホロワはトランジスタ214と定
電流源215からなるエミッタホロワと同一のものを用い
ている。このように、同一の構成要素により、中間レベ
ルを作り出すことで、温度変動、電源変動に対して強い
構成としている。
L1,L2,L3を発生する回路の構成図である。抵抗402,403
は抵抗204と同一のもの、抵抗401は抵抗204の半分の抵
抗値のもの、定電流源407は定電流211〜213と同一のも
のを用い、抵抗204での電圧降下に対する中間レベルを
作り出している。トランジスタ404〜406と定電流源、40
8〜410からなるエミッタホロワはトランジスタ214と定
電流源215からなるエミッタホロワと同一のものを用い
ている。このように、同一の構成要素により、中間レベ
ルを作り出すことで、温度変動、電源変動に対して強い
構成としている。
本発明の第２の実施例を第５図により説明する。第５
図は加算回路501の後段にラッチ回路502と503を設け、
加算出力であるCOとＳをクロック信号φでラッチして出
力する。これにより、従来そろわなかった桁上げ信号CO
と部分和Ｓを同期して出力でき、システムの一要素とし
て用いる場合、扱い易い利点となる。
図は加算回路501の後段にラッチ回路502と503を設け、
加算出力であるCOとＳをクロック信号φでラッチして出
力する。これにより、従来そろわなかった桁上げ信号CO
と部分和Ｓを同期して出力でき、システムの一要素とし
て用いる場合、扱い易い利点となる。
本発明の第３の実施例を第６図により説明する。加算
回路をｎ個用いて構成したｎビットの加算器で、各ビッ
トの部分和S1〜Snと最上位ビットの桁上げ信号COにラッ
チ回路を設けクロック信号φでラッチし、同期して出力
するものである。従来、ｎビットの加算器で生じていた
部分和間の伝搬遅延を見かけ上解消でき、次段システム
での信号処理が簡単化される利点がある。
回路をｎ個用いて構成したｎビットの加算器で、各ビッ
トの部分和S1〜Snと最上位ビットの桁上げ信号COにラッ
チ回路を設けクロック信号φでラッチし、同期して出力
するものである。従来、ｎビットの加算器で生じていた
部分和間の伝搬遅延を見かけ上解消でき、次段システム
での信号処理が簡単化される利点がある。
本発明によれば、２進ディジタル信号の加算を電流加
算で行ない、４値論理へ展開することで、論理ゲート２
段で加算回路が構成でき、かつ、構成素子数も従来に比
べ半減できるので、伝搬遅延時間の削減や回路の簡略化
に伴う小規模化など高速化、高集積化、システムオンチ
ップ化、低電力化の効果がある。特に、直並列AD変換LS
Iで用いる場合、AD変換１サイクルの半分以下の時間内
に４ビット以上の加算動作を行なう必要があり、かつ、
チップ内に占める面積も小さくする必要があるので、本
発明による高速化、小規模化の効果は大きい。
算で行ない、４値論理へ展開することで、論理ゲート２
段で加算回路が構成でき、かつ、構成素子数も従来に比
べ半減できるので、伝搬遅延時間の削減や回路の簡略化
に伴う小規模化など高速化、高集積化、システムオンチ
ップ化、低電力化の効果がある。特に、直並列AD変換LS
Iで用いる場合、AD変換１サイクルの半分以下の時間内
に４ビット以上の加算動作を行なう必要があり、かつ、
チップ内に占める面積も小さくする必要があるので、本
発明による高速化、小規模化の効果は大きい。
第１図は本発明の第１の実施例を示す加算回路の構成
図、第２図は第１図の加算回路の構成要素である４値論
理変換回路の回路図、第３図は第１図の加算回路の構成
要素である４値論理レベル判定と２進エンコードの回路
図、第４図は第３図の回路中の４値論理レベルの中間レ
ベルを発生する回路図、第５図は本発明の第２の実施例
を示すラッチ機能付加算回路の構成図、第６図は本発明
の第３の実施例を示すラッチ機能付ｎビット全加算器の
構成図、第７図は従来の加算回路の構成図。 101,102……２進ディジタル入力、103……下位ビットか
らの桁上り信号、104……加算器の部分和出力、105……
加算器の桁上げ出力、106……４値論理変換回路、107…
…４値論理レベル判定エンコード回路、216……４値論
理出力、301〜303……４値論理中間レベル、217……正
の電源電圧、218……負の電源電圧、501,601,603……加
算回路、502〜503,604〜607……ラッチ回路、504……ク
ロック信号。
図、第２図は第１図の加算回路の構成要素である４値論
理変換回路の回路図、第３図は第１図の加算回路の構成
要素である４値論理レベル判定と２進エンコードの回路
図、第４図は第３図の回路中の４値論理レベルの中間レ
ベルを発生する回路図、第５図は本発明の第２の実施例
を示すラッチ機能付加算回路の構成図、第６図は本発明
の第３の実施例を示すラッチ機能付ｎビット全加算器の
構成図、第７図は従来の加算回路の構成図。 101,102……２進ディジタル入力、103……下位ビットか
らの桁上り信号、104……加算器の部分和出力、105……
加算器の桁上げ出力、106……４値論理変換回路、107…
…４値論理レベル判定エンコード回路、216……４値論
理出力、301〜303……４値論理中間レベル、217……正
の電源電圧、218……負の電源電圧、501,601,603……加
算回路、502〜503,604〜607……ラッチ回路、504……ク
ロック信号。
Claims (3)
- 【請求項１】２進ディジタルの二つの入力信号と下位か
らの桁上げ入力信号との入力を受け、該各入力信号を切
換信号とする３つの電流スイッチによる電流加算によっ
て上記入力信号の和に応じた４値論理レベルの出力信号
に変換する４値論理変換回路と、 上記４値論理レベルの隣接する論理レベルの３つの中間
レベルのそれぞれと上記４値論理変換回路の出力信号と
により電流切換を行う３つの電流スイッチと、該３つの
電流スイッチの出力が入力されることにより２進ディジ
タルの部分和出力信号を出力する第１の回路と、それら
３つの電流スイッチの出力が入力されることにより桁上
げ出力信号を出力する第２の回路とを含むエンコード回
路とから構成され、 上記エンコード回路の上記３つの電流スイッチは第１の
動作電位点と第２の動作電位点の間に並列に接続され、
該電流スイッチのそれぞれはエミッタ結合の差動トラン
ジスタ対と該差動トランジスタ対のエミッタに接続され
た定電流源とを含み、かつ上記差動トランジスタ対と上
記定電流源とは上記第１の動作電位点と上記第２の動作
電位点の間で直列に接続され、 上記エンコード回路の上記第１の回路と上記第２の回路
には上記エンコード回路の上記３つの電流スイッチの差
動トランジスタ対のコレクタからの複数の信号が入力さ
れることを特徴とする加算回路。 - 【請求項２】特許請求の範囲第１項記載の加算回路にお
いて、 上記４値論理変換回路は負荷抵抗と、上記各入力信号の
それぞれを切換信号とする３つの電流スイッチを有し、
上記４値論理変換回路の３つの電流スイッチのそれぞれ
はエミッタ結合の差動トランジスタ対と該差動トランジ
スタ対のエミッタに接続された定電流源を含み、上記負
荷抵抗は一端を電源電圧に他端を該３つの電流スイッチ
の差動トランジスタ対のコレクタに共通に接続すること
により上記電流加算を行い、上記負荷抵抗の他端の電圧
値を上記４値論理レベルの出力信号として取り出すこと
を特徴とする加算回路。 - 【請求項３】特許請求の範囲第１項記載の加算回路にお
いて、 上記エンコード回路における上記３つの中間レベルのそ
れぞれは、コレクタを電源電圧に接続し、エミッタを定
電流源に接続し、ベースを中間電圧発生用抵抗を介して
接続したエミッタホロワにより発生され、 上記中間電圧発生用抵抗のそれぞれの抵抗値は対応する
中間レベルの電圧降下を生ずるように設定されたことを
特徴とする加算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62212746A JP2607538B2 (ja) | 1987-08-28 | 1987-08-28 | 加算回路 |
| US07/235,528 US4916653A (en) | 1987-08-28 | 1988-08-24 | Adder using multi-state logic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62212746A JP2607538B2 (ja) | 1987-08-28 | 1987-08-28 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457385A JPS6457385A (en) | 1989-03-03 |
| JP2607538B2 true JP2607538B2 (ja) | 1997-05-07 |
Family
ID=16627737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62212746A Expired - Lifetime JP2607538B2 (ja) | 1987-08-28 | 1987-08-28 | 加算回路 |
Country Status (2)
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| US (1) | US4916653A (ja) |
| JP (1) | JP2607538B2 (ja) |
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-
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- 1987-08-28 JP JP62212746A patent/JP2607538B2/ja not_active Expired - Lifetime
-
1988
- 1988-08-24 US US07/235,528 patent/US4916653A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPS6457385A (en) | 1989-03-03 |
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