JPH0385818A - Ｅｃｌ形ａｎｄ回路 - Google Patents
Ｅｃｌ形ａｎｄ回路Info
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- JPH0385818A JPH0385818A JP22145889A JP22145889A JPH0385818A JP H0385818 A JPH0385818 A JP H0385818A JP 22145889 A JP22145889 A JP 22145889A JP 22145889 A JP22145889 A JP 22145889A JP H0385818 A JPH0385818 A JP H0385818A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明はエミッタ結合形論理回路（Ｅ ＣＬ）の低消費
電力化のために必要な低電源電圧動作に好適なＥＣＬ形
ＡＮＤ回路に関する。 ［従来の技術］ エミッタ結合形論理回路（ＥＣＬ）を用いた従来のＡＮ
Ｄ回路を第７図に示す。 トランジスター、２から成るエミッタ結合対のトランジ
スターのベースに第１の入力Ａが入力され、トランジス
タ２のベースには（トランジスタ８．９．ダイオード１
１〜１４、抵抗２１〜２４からなるＥＣＬＬ、きい値レ
ベル発生部のトランジスタ８のエミッタから得られる）
ＥＣＬのしきい値電圧が供給されている。 同様に、トランジスタ４．５から成るエミッタ結合対の
トランジスタ４のベースには、トランジ） スタ３とダイオード１０により２Ｖ８Ｅレベルシフトさ
れた第２の入力Ｂが入力され、トランジスタ５のベース
には（上記のＥＣＬしきい値レベル発生部のトランジス
タ９のコレクタから得られる）ＥＣＬのしきい値から２
ＶＢＥレベルシフトされたしきい値電圧が供給されてい
る。 トランジスタ４．５から成るエミッタ結合対のエミッタ
にはトランジスタ６と抵抗２０からなる定電流源が接続
され、トランジスタ１．２から成るエミッタ結合対には
トランジスタ４のコレクタが接続される。）−ランジス
タ２とトランジスタ５のコレクタはともに抵抗１８に接
続され、トランジスタ１のコレクタは抵抗１７に接続さ
れている。 トランジスタ７は出力用のエミッタホロワである。 ここで、入力ＢがＬレベルのときは、トランジスタ５に
電流が流れるために抵抗１８で電圧降下が起こり、出力
ＯＵＴは入力ＡのＨ，ＬにかがわらずＬレベルとなる。 一方、入力ＢがＨレベルのときは、トランジスタ４に電
流が流れるため、入て抵抗１８で電圧降下が起こり、出
力ＯＵＴはＬレベルとなるが、入力ＡがＨレベルだとト
ランジスタ１に電流が流れて抵抗１８には電圧降下が起
こらず、出力ＯＵＴはＨレベルとなる。 なお、本発明に関連する従来技術としては、ｒ日立半導
体データブックＥＣＬ （日立製作所発行）」などが挙
げられる。
電力化のために必要な低電源電圧動作に好適なＥＣＬ形
ＡＮＤ回路に関する。 ［従来の技術］ エミッタ結合形論理回路（ＥＣＬ）を用いた従来のＡＮ
Ｄ回路を第７図に示す。 トランジスター、２から成るエミッタ結合対のトランジ
スターのベースに第１の入力Ａが入力され、トランジス
タ２のベースには（トランジスタ８．９．ダイオード１
１〜１４、抵抗２１〜２４からなるＥＣＬＬ、きい値レ
ベル発生部のトランジスタ８のエミッタから得られる）
ＥＣＬのしきい値電圧が供給されている。 同様に、トランジスタ４．５から成るエミッタ結合対の
トランジスタ４のベースには、トランジ） スタ３とダイオード１０により２Ｖ８Ｅレベルシフトさ
れた第２の入力Ｂが入力され、トランジスタ５のベース
には（上記のＥＣＬしきい値レベル発生部のトランジス
タ９のコレクタから得られる）ＥＣＬのしきい値から２
ＶＢＥレベルシフトされたしきい値電圧が供給されてい
る。 トランジスタ４．５から成るエミッタ結合対のエミッタ
にはトランジスタ６と抵抗２０からなる定電流源が接続
され、トランジスタ１．２から成るエミッタ結合対には
トランジスタ４のコレクタが接続される。）−ランジス
タ２とトランジスタ５のコレクタはともに抵抗１８に接
続され、トランジスタ１のコレクタは抵抗１７に接続さ
れている。 トランジスタ７は出力用のエミッタホロワである。 ここで、入力ＢがＬレベルのときは、トランジスタ５に
電流が流れるために抵抗１８で電圧降下が起こり、出力
ＯＵＴは入力ＡのＨ，ＬにかがわらずＬレベルとなる。 一方、入力ＢがＨレベルのときは、トランジスタ４に電
流が流れるため、入て抵抗１８で電圧降下が起こり、出
力ＯＵＴはＬレベルとなるが、入力ＡがＨレベルだとト
ランジスタ１に電流が流れて抵抗１８には電圧降下が起
こらず、出力ＯＵＴはＨレベルとなる。 なお、本発明に関連する従来技術としては、ｒ日立半導
体データブックＥＣＬ （日立製作所発行）」などが挙
げられる。
従来の回路構成において、ＥＣＬレベル（Ｈ４０，８Ｖ
、Ｌレベル→１．６Ｖ）の入力が印加されて各トランジ
スタが飽和せずに正常に動くときの１番厳しい状態はト
ランジスタ５がオン状態のεきであり、そのときの電源
電圧の条件は次式のようになる。 ＶＥＥ≦Ｖｃｅ −０、４−４Ｖａｐ −ＶＣＥ、 −
ＶＲｔ。 （１）ＶＢＥを０．８Ｖ、Ｖ ＣＥｇを０，
４Ｖ、ＶＦＩ、。を０゜２ｖとすると、電源電圧範囲１
Ｖｃｃ−ＶＥＥＩは４゜２Ｖ以上必要となり、低電源電
圧化を図れないという問題があった。これはＡＮＤ動作
を行う上記２つのエミッタ対が上下２段構成となってい
るためである。 本発明の目的は３ｖ以下の低電源電圧で動作する高速、
かつ、低消費電力の２人力ＥＣＬ形ＡＮＤ回路を提供す
ることにある。 ［１１題を解決するための手段］ そこで２本発明においては２つのＥＣＬ論理入力をレベ
ルの高低関係がり、＞ Ｌｍ＞ Ｌ、＞ Ｌ、にある２
種類の異なる論理レベルＣＨ，Ｌ）、＝ （Ｉ、１゜Ｌ
、）と（Ｈ，Ｌ）２＝ （Ｌａｔ Ｌ４）にそれぞれ変
換し、論理レベル（Ｈ−Ｌ）ｓに変換された入力に対し
ては反転論理を採り、もう１つの論理レベル（ＨｔＬ）
ｚに変換された入カヒ大小関係を比較する。２人力両方
がＨのときだけ、（Ｈ，Ｌ）＊＞ （Ｈ，Ｌ） ｉとな
り、ＡＮＤ出力がＨレベルとなる。 上記の回路構成において、反転論理を採る部分。 論理レベルを比較する部分はすべてエミッタ対からなる
差動ベアで構成でき、また、論理レベルを変換する部分
は差動ベアあるいはエミッタホロワで構成できるので、
全体として差動ベアの多段構成で実現できる。
、Ｌレベル→１．６Ｖ）の入力が印加されて各トランジ
スタが飽和せずに正常に動くときの１番厳しい状態はト
ランジスタ５がオン状態のεきであり、そのときの電源
電圧の条件は次式のようになる。 ＶＥＥ≦Ｖｃｅ −０、４−４Ｖａｐ −ＶＣＥ、 −
ＶＲｔ。 （１）ＶＢＥを０．８Ｖ、Ｖ ＣＥｇを０，
４Ｖ、ＶＦＩ、。を０゜２ｖとすると、電源電圧範囲１
Ｖｃｃ−ＶＥＥＩは４゜２Ｖ以上必要となり、低電源電
圧化を図れないという問題があった。これはＡＮＤ動作
を行う上記２つのエミッタ対が上下２段構成となってい
るためである。 本発明の目的は３ｖ以下の低電源電圧で動作する高速、
かつ、低消費電力の２人力ＥＣＬ形ＡＮＤ回路を提供す
ることにある。 ［１１題を解決するための手段］ そこで２本発明においては２つのＥＣＬ論理入力をレベ
ルの高低関係がり、＞ Ｌｍ＞ Ｌ、＞ Ｌ、にある２
種類の異なる論理レベルＣＨ，Ｌ）、＝ （Ｉ、１゜Ｌ
、）と（Ｈ，Ｌ）２＝ （Ｌａｔ Ｌ４）にそれぞれ変
換し、論理レベル（Ｈ−Ｌ）ｓに変換された入力に対し
ては反転論理を採り、もう１つの論理レベル（ＨｔＬ）
ｚに変換された入カヒ大小関係を比較する。２人力両方
がＨのときだけ、（Ｈ，Ｌ）＊＞ （Ｈ，Ｌ） ｉとな
り、ＡＮＤ出力がＨレベルとなる。 上記の回路構成において、反転論理を採る部分。 論理レベルを比較する部分はすべてエミッタ対からなる
差動ベアで構成でき、また、論理レベルを変換する部分
は差動ベアあるいはエミッタホロワで構成できるので、
全体として差動ベアの多段構成で実現できる。
上記のように２人力を４値（Ｌ、〜Ｌ ４ ）のレベル
に変換し、比較してＡＮＤ結果を得るために、差動ベア
による多段構成が可能ヒなる。この場合、差動ベアへの
入力の最低電圧値はＥＣＬのしきい値ＶＴＨであるので
、正常な動作状態を保つには電源電圧ＶＥＥに対して次
式の関係が成り立つ。 ＶＩＥ Ｓ ＶＴＨ−Ｖｓｐ−ＶＣＥ−ＶＲ（２）ココ
で、ＶＴＲを−１，２Ｖ、ＶＢＢを０．８Ｖ、ＶＣＦ！
を０．４Ｖ、ＶＲを０．２とすると、−２，６Ｖ以下と
なる。ＶｃｃをＯ■とすると、電源電圧範囲ＩＶＣｃ−
ＶＥＥＩは、２．６Ｖ以上となり、３Ｖ以下の低電源電
圧で動作できる。
に変換し、比較してＡＮＤ結果を得るために、差動ベア
による多段構成が可能ヒなる。この場合、差動ベアへの
入力の最低電圧値はＥＣＬのしきい値ＶＴＨであるので
、正常な動作状態を保つには電源電圧ＶＥＥに対して次
式の関係が成り立つ。 ＶＩＥ Ｓ ＶＴＨ−Ｖｓｐ−ＶＣＥ−ＶＲ（２）ココ
で、ＶＴＲを−１，２Ｖ、ＶＢＢを０．８Ｖ、ＶＣＦ！
を０．４Ｖ、ＶＲを０．２とすると、−２，６Ｖ以下と
なる。ＶｃｃをＯ■とすると、電源電圧範囲ＩＶＣｃ−
ＶＥＥＩは、２．６Ｖ以上となり、３Ｖ以下の低電源電
圧で動作できる。
【実施例）
以下、本発明の実施例を図により説明する。
第１図は本発明の一実施例のＡＮＤ回路の＠路図であり
、インバータ＆レベルシフト部１．１、ＥＣＬＬ、きい
値レベル発生熱１．２ヒ比較出力部１．３で構成される
。インバータ＆レベルシフトｔ！６１．１はトランジス
タＱ２ａとＱ２ｂよりなる差動ベア、そのエミッタ対と
電源ＶＥＨの間に接続される定電流源Ｉ２、Ｑ ２ ａ
とＱ２ｂのコレクタに一端がそれぞれ接続され、かつ、
もう一端は共通接続された抵抗Ｒ２ａとＲ２ｂ、共通接
続されたもう一端と電源ＶＣＣとの間に接続された抵抗
Ｒ２で構成される。一方、ＥＣＬＬ、きい値レベル発生
部１．２は抵抗Ｒ４と定電流源Ｉ４ｂにより、ＥＣＬ論
理振幅のほぼ半分の振幅を発生し、トランジスタＱ４と
定電流源Ｉ４ａによりレベルシフトしてＥＣＬＬ、きい
値レベル（約−１，２Ｖ）としている。 また、比較出力部（，３はトランジスタＱ ３ ａとＱ
３ｂよりなる差動ベア、そのエミッタ対と電源ＶＢＨの
間に接続される定電流源Ｉ３、Ｑ３ａとＱ３ｂのコレク
タに一端がそれぞれ接続され、かつ、もう一端が電源Ｖ
ｃｅに共通接続された抵抗Ｒ３ａとＲ３ｂ、Ｑ３ａのコ
レクタにベースが接続されたコレクタ接地のトランジス
タＱ５、Ｑ５のエミッタと電源ＶＥＨの間に接続された
定電流源Ｉ５で構成される。 トランジスタ０２ａのベースに入力Ｂ、Ｑ２ｂのベース
にＥＣＬしきい値レベル発生部１．２で発生されたＥＣ
Ｌしきい値がそれぞれ入力され、Ｑ ２ ａのコレクタ
から反転出力Ｙを得る。ここで、抵抗Ｒ２ａ （または
Ｒ２ｂ）と定電流源■２でＥＣＬ論理振幅を発生し、抵
抗Ｒ２でトランジスタのペースエミッタ間電圧ｖａｐの
約半分の振幅を発生しているために、出力Ｙの（Ｈレベ
ル、Ｌレベル）はともにＥＣＬ論理レベルよりも約（１
／２）ＶＢＥ高いレベル（ＬＬ、ＬＪ）となる（第４図
）。 一方、入力ＡはＥＣＬ論理レベルであるので、（Ｈレベ
ル、Ｌレベル）はレベル（Ｌｚ−ＬＪとなる。 レベルＬ１〜Ｌ、の間にはり、＞Ｌ、＞ＬＪ＞Ｌ４の関
係があるため、第４図に示すように、入力Ａ、 Ｂがと
もにＨレベルのときだけＡＮＹとなり、ＡＮＤ出力ＯＵ
Ｔ （Ｚ）がＨレベルとなる。 このように、２つのＥＣＬ入力を４つのレベルに変換し
、比較動作を行うことでＡＮＤ論理を辷っているため、
簡単な差動ペアでＡＮＤ回路が実現できる、したがって
、正常な動作状態を保つために、電源電圧ＶＥＨに対し
て必要な条件は差動ペアへの入力の最低電圧値がＥＣＬ
のしきい値ＶＴＨであることに着目すると、次のように
なる。 Ｖｅｅ≦ＶＴＨ−ＶＢＥ −ＶＣＥ −ＶＲ（３）ここ
で、ＶＴＲを−１，２Ｖ、ＶＢＥを０．８Ｖ、ＶＣＥを
０．４Ｖ、ＶＲを０．２とすルト、−２，６Ｖ以下とな
る。ＶｃｃをＯｖとすると、電源電圧範囲Ｖ ｃｃ −
Ｖ ＥＥ ｌは、２．６Ｖ以上となり、３Ｖ以下の電源
電圧で動作でき、低電源電圧化の面でその効果は大きい
。また、回路の簡略化によって。 構成素子数の低減が図れるとともに、動作電流の低減、
低消費電力化も実現できる。 次に、本発明第２の実施例を第２図により説明する。 第１の実施例に加えて、入力Ａに対してバッファムレベ
ル９フ１部２．１を設けた構成とした。 バッファムレベル９フ１部２．１はインバータ＆レベル
シフト部１．１と同じ構成で、トランジスタＱｌａのベ
ースに入力Ａ、トランジスタＱ １． ｂのベースにＥ
ＣＬしきい値がそれぞれ入力され。 Ｑｌｂのコレクタから出力Ｘを得る。ここで、抵抗Ｒ１
ａ（またはＲｌｂ）と定電流源工１でＥＣＬ論理振幅を
発生させ、抵抗Ｒ１では抵抗Ｒ２での電圧降下分にＥＣ
Ｌ論理振幅の約半分加えた分電圧降下させているために
、出力Ｘの（Ｈレベル。 Ｌレベル）はともにＥＣＬ論理レベルと同じレベル（Ｌ
２．Ｌ４）となる（第５図）。 一方、入力Ｂは第１の実施例で示したように、（Ｈレベ
ル、Ｌレベル）はレベル（Ｌｔ＋Ｌｚ）であるので、出
力Ｘ、Ｙが比較出力部１．３で比較されると、第５図に
示すようなＡＮＤ出力ＯＵＴが得られる。 入力Ａはこのバッファムレベル９フ１部２．１を設ける
ことによって、入力Ｂとほぼ同じ時間遅延して比較出力
部１．３へ入力されるため、２人力のＡＮＤ動作を高速
動作時にも正確に行なえるので、高速化の点でその効果
は大きい。 最後に、本発明第３の実施例を第３図により説明する。 第３図は入力Ａに対するバッファ部３．１、入力Ｂに対
するインバータ部３．２、ＥＣＬしきい値レベル発生部
１．２、レベルシフト部３．３と比較出力部１．３から
構成される。バッファ部３．１はトランジスタＱｌａと
Ｑｌｂからなる差動ペア、そのエミッタと電源ＶＥＥと
の間に接続される定電流源１１と各トランジスタのコレ
クタに接続される抵抗Ｒ１ａとＲｌｂで構成され、トラ
ンジスタＱｌｂのコレクタから出力Ｘを得る。出力Ｘは
抵抗Ｒ１ｂと定電流源■１によって論理振幅を発生して
いる。 一方、インバータ部３．２はバッファ部と同じ構成とし
、トランジスタＱ２ａのコレクタから出力Ｙを得、抵抗
Ｒ２ａと定電流源■２によってバッファ部と同じ論理振
幅を発生している。 次に、レベルシフト部３．３はトランジスタＱ６とＱ７
、抵抗Ｒ６とＲ７、定電流源■６と■７で構成される。 Ｑ６とＲ６におけるレベルシフト量がＱ７とＲ７におけ
るレベルシフト量に対して論理振幅の約半分大きくなる
ように設定し、出力ｘ、ｙを出力Ｘ’ 、Ｙ’ にレベ
ルシフトする。その結果、出力Ｘ’ 、Ｙ’は第６図に
示すように、４つのレベル（Ｌ１〜Ｌ ４ ）に変換さ
れ、比較出力部１．３で比較されることによって、ＡＮ
Ｄ出力ＯＵＴが得られる。 この構成では低電源電圧動作が可能であるとともに、各
差動ペアのトランジスタがすべて常に順バイアス状態で
動作し得るので、高速化低消費電力化の面で効果が大き
い。 【発明の効果】 本発明によれば、２つのＥＣＬ入力を４つのレベルに変
換し、それらの比較によってＡＮＤ＠理をとっているた
め、簡単な差動ベアでＡＮＤ回路が実現できるので、３
ｖ以下の電源電圧で動作し。 低電ｇ電圧化の面でその効果は大きい、また、回路の簡
略化によって、構成素子数の低減が図れるとともに、動
作電流の低減、低消費電力化も実現できる。この構成素
子数の低減と低消費電力化はシステムＬＳＩなどへのオ
ンチップ化において効果大である。
、インバータ＆レベルシフト部１．１、ＥＣＬＬ、きい
値レベル発生熱１．２ヒ比較出力部１．３で構成される
。インバータ＆レベルシフトｔ！６１．１はトランジス
タＱ２ａとＱ２ｂよりなる差動ベア、そのエミッタ対と
電源ＶＥＨの間に接続される定電流源Ｉ２、Ｑ ２ ａ
とＱ２ｂのコレクタに一端がそれぞれ接続され、かつ、
もう一端は共通接続された抵抗Ｒ２ａとＲ２ｂ、共通接
続されたもう一端と電源ＶＣＣとの間に接続された抵抗
Ｒ２で構成される。一方、ＥＣＬＬ、きい値レベル発生
部１．２は抵抗Ｒ４と定電流源Ｉ４ｂにより、ＥＣＬ論
理振幅のほぼ半分の振幅を発生し、トランジスタＱ４と
定電流源Ｉ４ａによりレベルシフトしてＥＣＬＬ、きい
値レベル（約−１，２Ｖ）としている。 また、比較出力部（，３はトランジスタＱ ３ ａとＱ
３ｂよりなる差動ベア、そのエミッタ対と電源ＶＢＨの
間に接続される定電流源Ｉ３、Ｑ３ａとＱ３ｂのコレク
タに一端がそれぞれ接続され、かつ、もう一端が電源Ｖ
ｃｅに共通接続された抵抗Ｒ３ａとＲ３ｂ、Ｑ３ａのコ
レクタにベースが接続されたコレクタ接地のトランジス
タＱ５、Ｑ５のエミッタと電源ＶＥＨの間に接続された
定電流源Ｉ５で構成される。 トランジスタ０２ａのベースに入力Ｂ、Ｑ２ｂのベース
にＥＣＬしきい値レベル発生部１．２で発生されたＥＣ
Ｌしきい値がそれぞれ入力され、Ｑ ２ ａのコレクタ
から反転出力Ｙを得る。ここで、抵抗Ｒ２ａ （または
Ｒ２ｂ）と定電流源■２でＥＣＬ論理振幅を発生し、抵
抗Ｒ２でトランジスタのペースエミッタ間電圧ｖａｐの
約半分の振幅を発生しているために、出力Ｙの（Ｈレベ
ル、Ｌレベル）はともにＥＣＬ論理レベルよりも約（１
／２）ＶＢＥ高いレベル（ＬＬ、ＬＪ）となる（第４図
）。 一方、入力ＡはＥＣＬ論理レベルであるので、（Ｈレベ
ル、Ｌレベル）はレベル（Ｌｚ−ＬＪとなる。 レベルＬ１〜Ｌ、の間にはり、＞Ｌ、＞ＬＪ＞Ｌ４の関
係があるため、第４図に示すように、入力Ａ、 Ｂがと
もにＨレベルのときだけＡＮＹとなり、ＡＮＤ出力ＯＵ
Ｔ （Ｚ）がＨレベルとなる。 このように、２つのＥＣＬ入力を４つのレベルに変換し
、比較動作を行うことでＡＮＤ論理を辷っているため、
簡単な差動ペアでＡＮＤ回路が実現できる、したがって
、正常な動作状態を保つために、電源電圧ＶＥＨに対し
て必要な条件は差動ペアへの入力の最低電圧値がＥＣＬ
のしきい値ＶＴＨであることに着目すると、次のように
なる。 Ｖｅｅ≦ＶＴＨ−ＶＢＥ −ＶＣＥ −ＶＲ（３）ここ
で、ＶＴＲを−１，２Ｖ、ＶＢＥを０．８Ｖ、ＶＣＥを
０．４Ｖ、ＶＲを０．２とすルト、−２，６Ｖ以下とな
る。ＶｃｃをＯｖとすると、電源電圧範囲Ｖ ｃｃ −
Ｖ ＥＥ ｌは、２．６Ｖ以上となり、３Ｖ以下の電源
電圧で動作でき、低電源電圧化の面でその効果は大きい
。また、回路の簡略化によって。 構成素子数の低減が図れるとともに、動作電流の低減、
低消費電力化も実現できる。 次に、本発明第２の実施例を第２図により説明する。 第１の実施例に加えて、入力Ａに対してバッファムレベ
ル９フ１部２．１を設けた構成とした。 バッファムレベル９フ１部２．１はインバータ＆レベル
シフト部１．１と同じ構成で、トランジスタＱｌａのベ
ースに入力Ａ、トランジスタＱ １． ｂのベースにＥ
ＣＬしきい値がそれぞれ入力され。 Ｑｌｂのコレクタから出力Ｘを得る。ここで、抵抗Ｒ１
ａ（またはＲｌｂ）と定電流源工１でＥＣＬ論理振幅を
発生させ、抵抗Ｒ１では抵抗Ｒ２での電圧降下分にＥＣ
Ｌ論理振幅の約半分加えた分電圧降下させているために
、出力Ｘの（Ｈレベル。 Ｌレベル）はともにＥＣＬ論理レベルと同じレベル（Ｌ
２．Ｌ４）となる（第５図）。 一方、入力Ｂは第１の実施例で示したように、（Ｈレベ
ル、Ｌレベル）はレベル（Ｌｔ＋Ｌｚ）であるので、出
力Ｘ、Ｙが比較出力部１．３で比較されると、第５図に
示すようなＡＮＤ出力ＯＵＴが得られる。 入力Ａはこのバッファムレベル９フ１部２．１を設ける
ことによって、入力Ｂとほぼ同じ時間遅延して比較出力
部１．３へ入力されるため、２人力のＡＮＤ動作を高速
動作時にも正確に行なえるので、高速化の点でその効果
は大きい。 最後に、本発明第３の実施例を第３図により説明する。 第３図は入力Ａに対するバッファ部３．１、入力Ｂに対
するインバータ部３．２、ＥＣＬしきい値レベル発生部
１．２、レベルシフト部３．３と比較出力部１．３から
構成される。バッファ部３．１はトランジスタＱｌａと
Ｑｌｂからなる差動ペア、そのエミッタと電源ＶＥＥと
の間に接続される定電流源１１と各トランジスタのコレ
クタに接続される抵抗Ｒ１ａとＲｌｂで構成され、トラ
ンジスタＱｌｂのコレクタから出力Ｘを得る。出力Ｘは
抵抗Ｒ１ｂと定電流源■１によって論理振幅を発生して
いる。 一方、インバータ部３．２はバッファ部と同じ構成とし
、トランジスタＱ２ａのコレクタから出力Ｙを得、抵抗
Ｒ２ａと定電流源■２によってバッファ部と同じ論理振
幅を発生している。 次に、レベルシフト部３．３はトランジスタＱ６とＱ７
、抵抗Ｒ６とＲ７、定電流源■６と■７で構成される。 Ｑ６とＲ６におけるレベルシフト量がＱ７とＲ７におけ
るレベルシフト量に対して論理振幅の約半分大きくなる
ように設定し、出力ｘ、ｙを出力Ｘ’ 、Ｙ’ にレベ
ルシフトする。その結果、出力Ｘ’ 、Ｙ’は第６図に
示すように、４つのレベル（Ｌ１〜Ｌ ４ ）に変換さ
れ、比較出力部１．３で比較されることによって、ＡＮ
Ｄ出力ＯＵＴが得られる。 この構成では低電源電圧動作が可能であるとともに、各
差動ペアのトランジスタがすべて常に順バイアス状態で
動作し得るので、高速化低消費電力化の面で効果が大き
い。 【発明の効果】 本発明によれば、２つのＥＣＬ入力を４つのレベルに変
換し、それらの比較によってＡＮＤ＠理をとっているた
め、簡単な差動ベアでＡＮＤ回路が実現できるので、３
ｖ以下の電源電圧で動作し。 低電ｇ電圧化の面でその効果は大きい、また、回路の簡
略化によって、構成素子数の低減が図れるとともに、動
作電流の低減、低消費電力化も実現できる。この構成素
子数の低減と低消費電力化はシステムＬＳＩなどへのオ
ンチップ化において効果大である。
第１図は本発明の第１の実施例を示すＥＣＬ形Ａ’ＮＤ
回路の構成図、第２図は本発明の第２の実施例を示すＥ
ＣＬ形ＡＮＤ回路の構成図、第３図は本発明の第３の実
施例を示すＥＣＬｉＡＮＤ回路の構成図、第４図は第１
の実施例であるＥＣＬ形ＡＮＤ回路の真理値表、第５図
は第２の実施例であるＥＣＬ形ＡＮＤ回路の真理値表、
第６図は第３の実施例であるＥＣＬ形ＡＮＤ回路の真理
値表、第７図は従来のＥＣＬ形ＡＮＤ回路の構成図であ
る。 符号の説明 １．２，３，４，５，６，７，８，９．Ｑｌ ａ、Ｑｌ
ｂ。 Ｑ２ａ、Ｑ２ｂ、Ｑ３ａ、Ｑ３ｂ、Ｑ４．Ｑ５．Ｑ６゜
Ｑ７・・・トランジスタ、１０，１１，１２，１３．１
４・・・ダイオード、１５，１６，１７，１８，１９，
２０゜２１．２２，２３，２４．Ｒ］、、、Ｒ１ａ、Ｒ
ｌｂ、Ｒ２゜Ｒ２ａ、Ｒ２ｂ、Ｒ３ａ、Ｒ３ｂ、Ｒ４，
Ｒ６，Ｒ７−抵抗、Ｉｌ、Ｉ２．Ｉ３．Ｉ４ａ、Ｉ４ｂ
、Ｉ５，１６゜エフ・・・定電流源、Ａ、Ｂ・・・入力
、ＯＵＴ・・・ＡＮＤ出力、Ｘ、Ｘ’ 、Ｙ、Ｙ’ 、
Ｚ−・・出力、Ｖ ｅｃ 、 Ｖ ＥＥ −電源、１．
１・・・インバータ＆レベルシフト部、１゜２・・・Ｅ
ＣＬしきい値レベル発生部、１．３・・・比較出力部、
２．１・・・バッファムレベルシフ１部、３゜１・・・
バッファ部、３．２・・・インバータ部、３．３・・・
レベルシフト部、Ｈ，Ｌ、ＬＬ、Ｌ、、Ｌ、、Ｌ、・・
・論理レベル。 茅 ブ 図 箒 ２ 図 ｎ！ 第３ 図 寥４図 第５図 番６図 第 図
回路の構成図、第２図は本発明の第２の実施例を示すＥ
ＣＬ形ＡＮＤ回路の構成図、第３図は本発明の第３の実
施例を示すＥＣＬｉＡＮＤ回路の構成図、第４図は第１
の実施例であるＥＣＬ形ＡＮＤ回路の真理値表、第５図
は第２の実施例であるＥＣＬ形ＡＮＤ回路の真理値表、
第６図は第３の実施例であるＥＣＬ形ＡＮＤ回路の真理
値表、第７図は従来のＥＣＬ形ＡＮＤ回路の構成図であ
る。 符号の説明 １．２，３，４，５，６，７，８，９．Ｑｌ ａ、Ｑｌ
ｂ。 Ｑ２ａ、Ｑ２ｂ、Ｑ３ａ、Ｑ３ｂ、Ｑ４．Ｑ５．Ｑ６゜
Ｑ７・・・トランジスタ、１０，１１，１２，１３．１
４・・・ダイオード、１５，１６，１７，１８，１９，
２０゜２１．２２，２３，２４．Ｒ］、、、Ｒ１ａ、Ｒ
ｌｂ、Ｒ２゜Ｒ２ａ、Ｒ２ｂ、Ｒ３ａ、Ｒ３ｂ、Ｒ４，
Ｒ６，Ｒ７−抵抗、Ｉｌ、Ｉ２．Ｉ３．Ｉ４ａ、Ｉ４ｂ
、Ｉ５，１６゜エフ・・・定電流源、Ａ、Ｂ・・・入力
、ＯＵＴ・・・ＡＮＤ出力、Ｘ、Ｘ’ 、Ｙ、Ｙ’ 、
Ｚ−・・出力、Ｖ ｅｃ 、 Ｖ ＥＥ −電源、１．
１・・・インバータ＆レベルシフト部、１゜２・・・Ｅ
ＣＬしきい値レベル発生部、１．３・・・比較出力部、
２．１・・・バッファムレベルシフ１部、３゜１・・・
バッファ部、３．２・・・インバータ部、３．３・・・
レベルシフト部、Ｈ，Ｌ、ＬＬ、Ｌ、、Ｌ、、Ｌ、・・
・論理レベル。 茅 ブ 図 箒 ２ 図 ｎ！ 第３ 図 寥４図 第５図 番６図 第 図
Claims (1)
- 【特許請求の範囲】 １、エミッタ結合形論理回路（ＥＣＬ）で用いる２入力
ＡＮＤ回路において、第２の入力に対してその論理を反
転するインバータ部と、その反転論理出力のＨレベルを
第１の入力の論理レベルのＨレベルより高く、かつ、そ
のＬレベルは第１の入力のＨレベルとＬレベルの中間の
レベルとするレベルシフト部と、第１の入力と反転およ
びレベルシフトされた第２の入力との電圧レベルを比較
する比較出力部とから構成されることを特徴とするＥＣ
Ｌ形ＡＮＤ回路。 ２、特許請求の範囲第１項記載のＥＣＬ形ＡＮＤ回路に
おいて、第１の入力に対して、前記比較出力部の前段に
バッファ部と、そのバッファ出力のＨレベルが第２の入
力に対する前記レベルシフト部出力のＨレベルとＬレベ
ルの中間のレベルに、かつ、そのＬレベルが上記レベル
シフト部出力のＬレベルより低いレベルになるように第
２のレベルシフト部を設けることを特徴とするＥＣＬ形
ＡＮＤ回路。 ３、前記インバータ部は、エミッタ結合のトランジスタ
対と、そのエミッタと第２の電源の間に接続される定電
流源と、各トランジスタのコレクタと第１の電源の間に
接続される２つの抵抗とにより構成され、トランジスタ
対の第１のトランジスタのベースに第２の入力を、第２
のトランジスタのベースにＥＣＬしきい値レベル発生部
出力を入力し、第１のトランジスタのコレクタから反転
出力を得ることを特徴とする特許請求の範囲第１〜２項
記載のＥＣＬ形ＡＮＤ回路。 ４、前記バッファ部は特許請求の範囲第３項記載のイン
バータ部と同じ構成で、第２のトランジスタのコレクタ
から出力を得ることを特徴とする特許請求の範囲第２項
記載のＥＣＬ形ＡＮＤ回路。 ５、前記レベルシフト部を前記インバータ部の２つの抵
抗と第１の電源の間に抵抗を設けて構成し、かつ、前記
第２のレベルシフト部を前記バッファ部の２つの抵抗と
第１の電源の間に抵抗を設けて構成することを特徴とす
る特許請求の範囲第１〜２項記載のＥＣＬ形ＡＮＤ回路
。 ６、前記レベルシフト部を、第１の電源にコレクタが接
続されたコレクタ接地トランジスタと、そのトランジス
タのエミッタに接続された抵抗と、その抵抗の他端と第
２の電源の間に接続された定電流源とからなり、トラン
ジスタのベースを入力、抵抗と定電流源の節点を出力と
するエミッタホロワにより構成し、かつ、第１の入力と
比較出力部の間に、抵抗の抵抗値がレベルシフト部の２
倍で同じ構成のエミッタホロワを設けることを特徴とす
る特許請求の範囲第１項記載のＥＣＬ形ＡＮＤ回路。 ７、特許請求の範囲第３項記載のインバータ部と特許請
求の範囲第４項記載のバッファ部の後段にレベルシフト
部及び第２のレベルシフトとして、特許請求の範囲第６
項記載のエミッタホロワをそれぞれ設けることを特徴と
する特許請求の範囲第２項記載のＥＣＬ形ＡＮＤ回路。 ８、前記比較出力部は、エミッタが結合された第１及び
第２のトランジスタから成るトランジスタ対と、そのエ
ミッタと第２の電源の間に接続される定電流源と、各ト
ランジスタのコレクタと第１の電源の間に接続される２
つの抵抗と、第２のトランジスタのコレクタにベースが
接続されるコレクタ接地トランジスタと、そのトランジ
スタのエミッタに接続される定電流源により構成され、
第２のトランジスタ側に反転された第２の入力が入力さ
れることを特徴とする特許請求の範囲第１〜７項記載の
ＥＣＬ形ＡＮＤ回路。 ９、ＥＣＬのＨレベルとＬレベルの中間レベルを発生す
る前記ＥＣＬしきい値レベル発生部をトランジスタと抵
抗と２つの定電流源から構成することを特徴とする特許
請求の範囲第１〜８項記載のＥＣＬ形ＡＮＤ回路。 １０、ＡＤ変換器のデジタル信号処理部あるいはクロッ
ク部に特許請求の範囲第１〜９項記載のＥＣＬ形ＡＮＤ
回路を適用したことを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22145889A JPH0385818A (ja) | 1989-08-30 | 1989-08-30 | Ｅｃｌ形ａｎｄ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22145889A JPH0385818A (ja) | 1989-08-30 | 1989-08-30 | Ｅｃｌ形ａｎｄ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385818A true JPH0385818A (ja) | 1991-04-11 |
Family
ID=16767041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22145889A Pending JPH0385818A (ja) | 1989-08-30 | 1989-08-30 | Ｅｃｌ形ａｎｄ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751169A (en) * | 1996-05-02 | 1998-05-12 | Motorola, Inc. | Emitter coupled logic (ECL) gate which generates intermediate signals of four different voltages |
| KR100560922B1 (ko) * | 2004-08-09 | 2006-03-14 | 엘지이노텍 주식회사 | 아이씨 구동회로 |
-
1989
- 1989-08-30 JP JP22145889A patent/JPH0385818A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751169A (en) * | 1996-05-02 | 1998-05-12 | Motorola, Inc. | Emitter coupled logic (ECL) gate which generates intermediate signals of four different voltages |
| KR100560922B1 (ko) * | 2004-08-09 | 2006-03-14 | 엘지이노텍 주식회사 | 아이씨 구동회로 |
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