JPH02168722A - Ｔｔｌからｅｃｌへの入力変換器／ドライバ回路 - Google Patents
Ｔｔｌからｅｃｌへの入力変換器／ドライバ回路Info
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- JPH02168722A JPH02168722A JP63288701A JP28870188A JPH02168722A JP H02168722 A JPH02168722 A JP H02168722A JP 63288701 A JP63288701 A JP 63288701A JP 28870188 A JP28870188 A JP 28870188A JP H02168722 A JPH02168722 A JP H02168722A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 5
- 239000000872 buffer Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 abstract description 6
- 230000008569 process Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 102220502002 U3 small nucleolar RNA-interacting protein 2_R10S_mutation Human genes 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 231100001261 hazardous Toxicity 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電子回路に関し、特に電圧レベルの変換回路に
関する。
関する。
（従来の技術）
現在よく知られ、広く使われている２種類の電子論理回
路は、ＴＴＩ、回路とＥＣＬ回路である。
路は、ＴＴＩ、回路とＥＣＬ回路である。
Ｔ Ｔ Ｌ回路は、０．０ボルトから０．８ボルトの範
囲の低電圧レベルと２．０ボルトから５．５ボルトの範
囲の高電圧レベルとの間で切り替わるように設計されて
いる。ＥＣＬ回路は、これよりはるかに低い電圧レベル
で動作する。この発明で対象とするようなＥ ＣＬ回路
は通例、−１，５ボルトと−０，８１（ルト、すなわち
−１５００ミリボルトと、８００ミリボルトとの間で切
り替わるように設計されている。
囲の低電圧レベルと２．０ボルトから５．５ボルトの範
囲の高電圧レベルとの間で切り替わるように設計されて
いる。ＥＣＬ回路は、これよりはるかに低い電圧レベル
で動作する。この発明で対象とするようなＥ ＣＬ回路
は通例、−１，５ボルトと−０，８１（ルト、すなわち
−１５００ミリボルトと、８００ミリボルトとの間で切
り替わるように設計されている。
多くの回路は、ＴＴＩ−信号をＥＣＬ信号へ変換するよ
うに設計可能である。しかしながら、ＴＴＬレヘレベら
ＥＣＬレヘレベと信号を変換する周知の回路は比較的遅
く、また比較的高い電力レベルで動作する。
うに設計可能である。しかしながら、ＴＴＬレヘレベら
ＥＣＬレヘレベと信号を変換する周知の回路は比較的遅
く、また比較的高い電力レベルで動作する。
よく知られ広く使われている１つの変換回路では、ＴＴ
Ｌ入力信号を標準電圧と比較している。
Ｌ入力信号を標準電圧と比較している。
疑似ＥＣＬ電流スイッチが、真／偽の出力電圧を疑似Ｅ
ＣＬ電圧レベルに与える。これらの疑イυＥＣＬ電圧
しベルが、エミソタフ・オロアを介して抵抗ラダーに供
給される。抵抗ラダーは中央で差動接続されて真のＥＣ
ｌ−電流スイ・ノチを駆動し、これらエミッタフォロア
への入力となる通常のコミ／フタベースの真／偽の出力
を与える。このような回路は実質」二、直列に接続され
た２つのバッファを有し、この結果信号の伝播経路内に
比較的長い遅延がもたらされている。
ＣＬ電圧レベルに与える。これらの疑イυＥＣＬ電圧
しベルが、エミソタフ・オロアを介して抵抗ラダーに供
給される。抵抗ラダーは中央で差動接続されて真のＥＣ
ｌ−電流スイ・ノチを駆動し、これらエミッタフォロア
への入力となる通常のコミ／フタベースの真／偽の出力
を与える。このような回路は実質」二、直列に接続され
た２つのバッファを有し、この結果信号の伝播経路内に
比較的長い遅延がもたらされている。
（発明が解決しようとする課題）
本発明の目的は、Ｔ Ｔ ＬレベルからＥＣＬレベルへ
の改良された変換器を提供することにある。
の改良された変換器を提供することにある。
本発明の別の目的は、ＴＴＬレヘレベらＥ ＣＩ−レベ
ルへの高速変換器を提供することにある。
ルへの高速変換器を提供することにある。
本発明の更に別の目的は、比較的低い電力レベルテ動作
スるＴＴＬレヘレベらＥＣＬレベルへの変換器を提供す
ることにある。
スるＴＴＬレヘレベらＥＣＬレベルへの変換器を提供す
ることにある。
本発明の更に他の目的は ＴＴＬし・〜、ルかりＥ Ｃ
Ｌレベルへの高速で、低電力の変換器をＲ１供すること
にある。
Ｌレベルへの高速で、低電力の変換器をＲ１供すること
にある。
本発明の更に他σ）目的・１．１、製ｊ？１、プロナス
、温度、電圧の各変数プぎ、−広いゆ勤王でも、正確な
、コントロールされた電圧変換４イーｔえる回路を提供
することにある。
、温度、電圧の各変数プぎ、−広いゆ勤王でも、正確な
、コントロールされた電圧変換４イーｔえる回路を提供
することにある。
（課題を解決するための＃” ＢＥ ）本発明は、真の
ＴＴｌ、１−・、＋１イ、Ｖ；から真（′１）Ｅ ＣＬ
レベルに変換づる１坊１１・、１・、低電ス１の屯（１
−９，１路を提供するものである４、４・回路６ｊ、Ｘ
、 Ｓ・Ｑ′オロアの入力段であるため、追加の遅延が
小さい１つのバッファ遅延をイ１す一部、だ：・Ｊであ
る。本１１ｊｌ ＲＥは、レベルシフ１〜比較器とｊ、
て機能するクラニブ式切り替えエミッタフォロー？：自
己センタリソゲ弐標準スレッショルド変換器：クランプ
弐［、・代ルシフト人力変換器；及びＥＣＬバッファト
ライバを含む。また零回路は、共結合されたｒ Ｔ １
．、、標準とｌＦ、ＣＬ積標準含んでいる。温度の変化
、供給畢１圧のシフトまたはその他の因子によってＴＴ
Ｌ標煉゛の１．・ベルかわずかにジフトすると、ＥＣＬ
電圧標準も適切な比率で自動的にシフトし、ＴＴＬ標準
における最初のシフ１を補償する。
ＴＴｌ、１−・、＋１イ、Ｖ；から真（′１）Ｅ ＣＬ
レベルに変換づる１坊１１・、１・、低電ス１の屯（１
−９，１路を提供するものである４、４・回路６ｊ、Ｘ
、 Ｓ・Ｑ′オロアの入力段であるため、追加の遅延が
小さい１つのバッファ遅延をイ１す一部、だ：・Ｊであ
る。本１１ｊｌ ＲＥは、レベルシフ１〜比較器とｊ、
て機能するクラニブ式切り替えエミッタフォロー？：自
己センタリソゲ弐標準スレッショルド変換器：クランプ
弐［、・代ルシフト人力変換器；及びＥＣＬバッファト
ライバを含む。また零回路は、共結合されたｒ Ｔ １
．、、標準とｌＦ、ＣＬ積標準含んでいる。温度の変化
、供給畢１圧のシフトまたはその他の因子によってＴＴ
Ｌ標煉゛の１．・ベルかわずかにジフトすると、ＥＣＬ
電圧標準も適切な比率で自動的にシフトし、ＴＴＬ標準
における最初のシフ１を補償する。
（実施例）
第１図に示した回路は、１５個のトランジスタＱ１〜Ｑ
］、５．．３個のダイオードＤ１〜Ｄ３、及びＩ３＠の
抵抗Ｒ１，−Ｒ１３を含む。
］、５．．３個のダイオードＤ１〜Ｄ３、及びＩ３＠の
抵抗Ｒ１，−Ｒ１３を含む。
この回路の目的は、真のＴ ＴＬレベル信号から真のＥ
ＣＬ、レベルに変換することにある。回路の人力Ｑこ
おける電圧レベルが第２Ａ図に、出力にお１・Ｊる電圧
が第２Ｄ図にそれぞれ示されている。中間ノー ＋ １
と２における電圧レベルが第２Ｂ及び２Ｃ図に示されて
いる。また、回路の出力における電圧レベルが第２Ｄ図
に示しである。第２八図中、ハツチを施したラインの範
囲が許容可能な電圧範囲を表Ｕ７ている。尚、同図にお
いて尺度は無視１−である。許容範囲はそれぞれ、低側
で８００ミリボルト、高側で３ボルトである。第２Ｂ。
ＣＬ、レベルに変換することにある。回路の人力Ｑこ
おける電圧レベルが第２Ａ図に、出力にお１・Ｊる電圧
が第２Ｄ図にそれぞれ示されている。中間ノー ＋ １
と２における電圧レベルが第２Ｂ及び２Ｃ図に示されて
いる。また、回路の出力における電圧レベルが第２Ｄ図
に示しである。第２八図中、ハツチを施したラインの範
囲が許容可能な電圧範囲を表Ｕ７ている。尚、同図にお
いて尺度は無視１−である。許容範囲はそれぞれ、低側
で８００ミリボルト、高側で３ボルトである。第２Ｂ。
２Ｃ及び２１つ図には、ハツチを施した範囲が示してな
い。第２Ｂ、２Ｃ及び２Ｂ図に示した各点において、許
容範囲はわずか１００ミリボルトのメーダで、これは図
示するのに小さすぎるからである。
い。第２Ｂ、２Ｃ及び２Ｂ図に示した各点において、許
容範囲はわずか１００ミリボルトのメーダで、これは図
示するのに小さすぎるからである。
抵抗の特定値は、特に重要でない。重要なのは、後で詳
述するように一部の抵抗値の比である。
述するように一部の抵抗値の比である。
ダイオードＤ２、トランジスタＱ６と０９、及び抵抗Ｒ
２が人力標準電圧ス［・・、・ショルドを与える。第２
図中、このスレッショルドはＴ Ｔ Ｌ標準として示し
である。抵抗Ｉ−！１とトランジスタＱ１、Ｑ２及びＱ
３が、クランプ弐の１７ベルシフト比較器を形成してい
る。これらの回路が、比較的大きな入力端子の変化に対
し、充分にコントロールされた小さい電圧のふれをノー
ド１に住じる。この電圧は第２Ｂ図に、ノード１におけ
る中間電圧として示しである。
２が人力標準電圧ス［・・、・ショルドを与える。第２
図中、このスレッショルドはＴ Ｔ Ｌ標準として示し
である。抵抗Ｉ−！１とトランジスタＱ１、Ｑ２及びＱ
３が、クランプ弐の１７ベルシフト比較器を形成してい
る。これらの回路が、比較的大きな入力端子の変化に対
し、充分にコントロールされた小さい電圧のふれをノー
ド１に住じる。この電圧は第２Ｂ図に、ノード１におけ
る中間電圧として示しである。
トランジスタＱ７、Ｑ８、ＱＩＯ及びＱｌ、５と抵抗Ｒ
５、Ｒ６及びＲ１２が、自己センタリング式の標準スレ
ッショルド変換器を与える。回路のこの部分が、第２Ａ
図に示したＴ １” Ｌ標準電圧と第２Ｃ図に示したＥ
ＣＬ電圧レベルとの間の関係を維持する。温度の変化
やその他の因子によって１’ ｉ’ Ｌ標準電圧が変化
すると、Ｅ ＣＴ−電圧も、１” １’ Ｌ標準におけ
る変化の一定比率だけ変化する。
５、Ｒ６及びＲ１２が、自己センタリング式の標準スレ
ッショルド変換器を与える。回路のこの部分が、第２Ａ
図に示したＴ １” Ｌ標準電圧と第２Ｃ図に示したＥ
ＣＬ電圧レベルとの間の関係を維持する。温度の変化
やその他の因子によって１’ ｉ’ Ｌ標準電圧が変化
すると、Ｅ ＣＴ−電圧も、１” １’ Ｌ標準におけ
る変化の一定比率だけ変化する。
・つまり、ノー１３に加わるＥ ＣＬ標準は、温度、供
給電圧及びプロセス変数など各変数の変化に対し７て、
２）−ト２に与えられる変換後のＦ、 ＣＬ入力電圧と
同じ依存性を有する。
給電圧及びプロセス変数など各変数の変化に対し７て、
２）−ト２に与えられる変換後のＦ、 ＣＬ入力電圧と
同じ依存性を有する。
Ｉ・ランジスタ（）４、Ｑ５及びＱｌ４と抵抗Ｒ３、Ｒ
４及びＲＩＯが、ノード１に現れる電圧を正確に低下さ
せる抵抗比分割式の入力端子変換を与える。トランジス
タＱｌｌ、Ｑｌ、２及びＱｌ２が抵抗ＲＴ、Ｒ８及びＲ
１，１と協働で、レベルのシフトシた信号に応答し、出
力を駆動するＥＣＬハソファト′ライバを与える。
４及びＲＩＯが、ノード１に現れる電圧を正確に低下さ
せる抵抗比分割式の入力端子変換を与える。トランジス
タＱｌｌ、Ｑｌ、２及びＱｌ２が抵抗ＲＴ、Ｒ８及びＲ
１，１と協働で、レベルのシフトシた信号に応答し、出
力を駆動するＥＣＬハソファト′ライバを与える。
のＴ Ｔ Ｌ 標準電圧スレソショルド：デハイス
Ｄ ２、Ｑ６、Ｑ９、及びＲ２が、Ｔ Ｔ Ｌ入力回路
用の入力標準電圧スレッショルドを決める。このスレッ
ショルドは第２Ａ図に、ＴＴｌ−標準として表しである
。その値は次のように計算される： ＶＣＣ−１ｒｅｆ ＊Ｒ２−Ｖｂｅ（Ｑ９） −Ｖｂｅ
（Ｑ６） −Ｖｓｄ（Ｄ２） −０１ｒｅｆ−（ＶＣＣ
−Ｖｂｅ（ロ ）−Ｖｂｅ（Ｑ６） Ｖｓｄ（Ｄ
２）） ／Ｒ２設計によって、 Ｖｂｅ （Ｑ６） −Ｖｂｅ （Ｑ７） −Ｖｂｅ及び
Ｖｓｄ （Ｄ ２） −Ｖｓｄ （Ｄ １） −Ｖｓｄ
とすれば、Ｖｒｅｆ ＝ Ｖｓｄ＋ ２ Ｖｂｅ、及び
Ｖ （Ｑ２） ＝Ｖｒｅｆ 。
Ｄ ２、Ｑ６、Ｑ９、及びＲ２が、Ｔ Ｔ Ｌ入力回路
用の入力標準電圧スレッショルドを決める。このスレッ
ショルドは第２Ａ図に、ＴＴｌ−標準として表しである
。その値は次のように計算される： ＶＣＣ−１ｒｅｆ ＊Ｒ２−Ｖｂｅ（Ｑ９） −Ｖｂｅ
（Ｑ６） −Ｖｓｄ（Ｄ２） −０１ｒｅｆ−（ＶＣＣ
−Ｖｂｅ（ロ ）−Ｖｂｅ（Ｑ６） Ｖｓｄ（Ｄ
２）） ／Ｒ２設計によって、 Ｖｂｅ （Ｑ６） −Ｖｂｅ （Ｑ７） −Ｖｂｅ及び
Ｖｓｄ （Ｄ ２） −Ｖｓｄ （Ｄ １） −Ｖｓｄ
とすれば、Ｖｒｅｆ ＝ Ｖｓｄ＋ ２ Ｖｂｅ、及び
Ｖ （Ｑ２） ＝Ｖｒｅｆ 。
このように、回路部分はＱ２のベースにＶｒｅｆ ＝〜
２ Ｖｂｅ＋ Ｖｓｄを与える。尚、Ｖｓｄ（Ｄ２）と
Ｖｓｄ（ＤＩ）が相殺されるので、入力で観測される真
の標準電圧は２Ｖｂｅである。
２ Ｖｂｅ＋ Ｖｓｄを与える。尚、Ｖｓｄ（Ｄ２）と
Ｖｓｄ（ＤＩ）が相殺されるので、入力で観測される真
の標準電圧は２Ｖｂｅである。
電圧、温度応力エンベローブ全体にわたりこの回路の性
能は、通常の回路の挙動に従っている。
能は、通常の回路の挙動に従っている。
つまり、この標準電圧は、システムレベルにおける新た
な電気設計上の制約を何等もたらさない。
な電気設計上の制約を何等もたらさない。
のＴＴＬ クーンブ レベルシフト ・デバイ
スＲ１、Ｑｌ、Ｑ２及びＱ３が、ノード１と表したエミ
ッタ結合ノードに、大きいＴＴＬ入力電圧移行から比較
的小さく、充分にコントロールされたＥ ＣＬ用の電圧
を生じるのに使われる。
スＲ１、Ｑｌ、Ｑ２及びＱ３が、ノード１と表したエミ
ッタ結合ノードに、大きいＴＴＬ入力電圧移行から比較
的小さく、充分にコントロールされたＥ ＣＬ用の電圧
を生じるのに使われる。
ノード１における電圧は、第２Ｂ図に示しである。
ノード１における電圧は、次のように発生される。入力
“Ａ″がＴＴＬ ＧＮＤに対してＶ Ｉ Ｌにあると
すれば、 ＶＩＬｍｉｎ＝０．ＯＶ＜ ＝ＶＩＬ ＜ ＝０．８Ｖ
＝ＶＩＬｍａｘ従って、Ｄｌは次式で定義されるＴＩＬ
電流を導通する、 ＴＩＬ−（ＶＣＣ−Ｖｓｄ（ＤＩ）−νＩＬ ：ｌ ／
１１１１この結果、Ｑｌのベースは次の電圧を得る、Ｖ
ｂ（Ｑｌ） −Ｖ Ｉ Ｌ＋Ｖｓｄ、 （ｉｉ
ｉ）尚、前記の解析（式１１）から、 Ｖｂ（Ｑ２） ＝Ｖｒｅｆ ＝Ｖｓｄ＋２Ｖｂｅ０Ｖ
Ｉ Ｌｍａｘより２Ｖｂｅの方が高い電圧なので、Ｖｂ
（Ｑ １ ）はＶｂ（Ｑ ２ ）より低い。このため、
トランジスタＱ２がＶｂｅをフルに生じて順方向に作動
導通される一方、トランジスタＱ１は〈０．５Ｖｂｅと
なり、遮断状態と見なされる。従って、■（１）はｖｂ
（Ｑ ２ ）に追従し、電流ソース（吐き出し＞Ｉｃ５
ｌ （Ｑｌ ４／Ｒ］、Ｏ）ばＲ３、Ｒ４及びＱ５を
通じ、Ｑ２によって満たされる。こうして、■（１）の
低レベルが次のように確立される。
“Ａ″がＴＴＬ ＧＮＤに対してＶ Ｉ Ｌにあると
すれば、 ＶＩＬｍｉｎ＝０．ＯＶ＜ ＝ＶＩＬ ＜ ＝０．８Ｖ
＝ＶＩＬｍａｘ従って、Ｄｌは次式で定義されるＴＩＬ
電流を導通する、 ＴＩＬ−（ＶＣＣ−Ｖｓｄ（ＤＩ）−νＩＬ ：ｌ ／
１１１１この結果、Ｑｌのベースは次の電圧を得る、Ｖ
ｂ（Ｑｌ） −Ｖ Ｉ Ｌ＋Ｖｓｄ、 （ｉｉ
ｉ）尚、前記の解析（式１１）から、 Ｖｂ（Ｑ２） ＝Ｖｒｅｆ ＝Ｖｓｄ＋２Ｖｂｅ０Ｖ
Ｉ Ｌｍａｘより２Ｖｂｅの方が高い電圧なので、Ｖｂ
（Ｑ １ ）はＶｂ（Ｑ ２ ）より低い。このため、
トランジスタＱ２がＶｂｅをフルに生じて順方向に作動
導通される一方、トランジスタＱ１は〈０．５Ｖｂｅと
なり、遮断状態と見なされる。従って、■（１）はｖｂ
（Ｑ ２ ）に追従し、電流ソース（吐き出し＞Ｉｃ５
ｌ （Ｑｌ ４／Ｒ］、Ｏ）ばＲ３、Ｒ４及びＱ５を
通じ、Ｑ２によって満たされる。こうして、■（１）の
低レベルが次のように確立される。
Ｖ （１）ＬＯＷ＝Ｖｂｅ＋Ｖｓｄ０ （ｉｖ
）次に、人力“Ａ”がＴＴＬ ＧＮＤに対してＶＩＨ
にあるとすれば、 ＶＩＨｍｉｎ＝ ２．ＯＶ〈＝ＶＩＬ ＜−５，ＯＶ＝
ＶＩｌ（ｍａｘ （ｖ）Ｖ Ｉ Ｈｍｉｎは２Ｖｂｅ
より高い電圧なので、ＤＩは逆漏れ電流としてだけ導通
する。そして、ＩｒＨ電流がＲ１とＱ３を介して入力標
準電圧回路に流れ込む。
）次に、人力“Ａ”がＴＴＬ ＧＮＤに対してＶＩＨ
にあるとすれば、 ＶＩＨｍｉｎ＝ ２．ＯＶ〈＝ＶＩＬ ＜−５，ＯＶ＝
ＶＩｌ（ｍａｘ （ｖ）Ｖ Ｉ Ｈｍｉｎは２Ｖｂｅ
より高い電圧なので、ＤＩは逆漏れ電流としてだけ導通
する。そして、ＩｒＨ電流がＲ１とＱ３を介して入力標
準電圧回路に流れ込む。
Ｔ Ｉ Ｈ−ＣＶＣＣ−Ｖｂｅ（Ｑ３） −Ｖｒｅｆ
／Ｒ１トランジスタＱ３がｖｂ（Ｑ ｌ ）に対するク
ランプとして機能するので、入力はＶ Ｉ Ｈｍｉｎよ
り大きい任意の電圧、例えば３Ｖｂｅに留まり、Ｖｂ（
Ｑｌ）ｍａｘ ＝Ｖｂ（口３）＋Ｖｒｅｆ＝Ｖｂｅ（
Ｑ３）＋ｊνｂ３＋Ｖｓｄ （ｖｉ）Ｖｂ（口１）
ｍａｘ ＝３Ｖｂｅ＋Ｖｓｄ
（ｖｉｉ）ここで、前記の解析（
式ｉｉ ）から、Ｖｂ（Ｑ ２ ） −Ｖｒｅｆ −Ｖ
ｓｄ＋ ２ Ｖｂｅ。
／Ｒ１トランジスタＱ３がｖｂ（Ｑ ｌ ）に対するク
ランプとして機能するので、入力はＶ Ｉ Ｈｍｉｎよ
り大きい任意の電圧、例えば３Ｖｂｅに留まり、Ｖｂ（
Ｑｌ）ｍａｘ ＝Ｖｂ（口３）＋Ｖｒｅｆ＝Ｖｂｅ（
Ｑ３）＋ｊνｂ３＋Ｖｓｄ （ｖｉ）Ｖｂ（口１）
ｍａｘ ＝３Ｖｂｅ＋Ｖｓｄ
（ｖｉｉ）ここで、前記の解析（
式ｉｉ ）から、Ｖｂ（Ｑ ２ ） −Ｖｒｅｆ −Ｖ
ｓｄ＋ ２ Ｖｂｅ。
つまり、ｖｂ（Ｑ １ ）の方がＶｂ（Ｑ ２ ）より
電圧が高い。
電圧が高い。
このため、トランジスタＱ１がＶｂｅをフルに生じて順
方向に作動導通される一方、トランジスタＱ２ば＜Ｑ、
５Ｖｂｅとなり、遮断状態と見なされる。
方向に作動導通される一方、トランジスタＱ２ば＜Ｑ、
５Ｖｂｅとなり、遮断状態と見なされる。
従って、■（１）はＶｂ（Ｑｌ、）に追従し、電流ソー
スＩｃａｌ （Ｑ １４／Ｒ１０）はＲ３、Ｒ４及び
Ｑ５を通じ、Ｑｌによって満たされる。
スＩｃａｌ （Ｑ １４／Ｒ１０）はＲ３、Ｒ４及び
Ｑ５を通じ、Ｑｌによって満たされる。
こうして、■（１）の高レベルが次のように確立される
。
。
Ｖ （１）ＨＩＧＨ＝２Ｖｂｅ＋Ｖｓｄ、
（ｖｉｉｉ）上記した回路の動作から、本回路は従来の
ＴＴＬ入力比較器と大きく異なることが明かであろう。
（ｖｉｉｉ）上記した回路の動作から、本回路は従来の
ＴＴＬ入力比較器と大きく異なることが明かであろう。
従来の回路は同じ比較器標準を用いているが、入力電圧
を疑似ＥＣＬレベルに変換した後、通例の抵抗ラダー手
法によりそれらのレベルを真のＥＣＬに変換している。
を疑似ＥＣＬレベルに変換した後、通例の抵抗ラダー手
法によりそれらのレベルを真のＥＣＬに変換している。
本願に開示した新規方式の入力段は、クランプ式の切り
替えエミッタフォロアと表することができる。
替えエミッタフォロアと表することができる。
Ｒ５、Ｒ６を含む。これは第２Ａ図に示したＴ Ｔ Ｌ
標準を、第２Ｃ図に示したＥ ＣＬ標準に変換する。こ
の回路が、温度、供給電圧、及び各種プロセス変数の変
化に対して、標準信号間の関係を一定に維持する。つま
り、ＴＴＬ標準電圧が変化すると、ＥＣＬ電圧も必ず、
ＴＴＬ標準における変化の一定比率だけ変化する。Ｖ
ｒｅｆ−変換器回路の動作は次の通りである。Ｑｌ５と
Ｒ１，２によって設定される電流ソースを満たすのに必
要な電流を、次のＩ ｃｓ ３で表すものとする。
標準を、第２Ｃ図に示したＥ ＣＬ標準に変換する。こ
の回路が、温度、供給電圧、及び各種プロセス変数の変
化に対して、標準信号間の関係を一定に維持する。つま
り、ＴＴＬ標準電圧が変化すると、ＥＣＬ電圧も必ず、
ＴＴＬ標準における変化の一定比率だけ変化する。Ｖ
ｒｅｆ−変換器回路の動作は次の通りである。Ｑｌ５と
Ｒ１，２によって設定される電流ソースを満たすのに必
要な電流を、次のＩ ｃｓ ３で表すものとする。
Ｉｃ５３−（ＶＯ２−Ｖｂｅ （Ｑｌ ５）］ ／Ｒ１
２１、ｃｓ ３は、トランジスタＱ７と抵抗Ｒ６の並列
の組合せによって吐き出される。Ｉ ｃｓ ３の（直は
、トランジスタＱ７を順方向の作動モードにバイアスす
る一方、Ｉ（Ｒ６）を満たずのを可能とするのに適した
電流を与えるように選ばれねばならない。−次の近似に
よれば、 １ （Ｒ６） −Ｖｂｅ （Ｑｌ）／Ｒ６及びＩｓ
（Ｑｌ） −１ｃｓ３−１ （Ｒ６）。
２１、ｃｓ ３は、トランジスタＱ７と抵抗Ｒ６の並列
の組合せによって吐き出される。Ｉ ｃｓ ３の（直は
、トランジスタＱ７を順方向の作動モードにバイアスす
る一方、Ｉ（Ｒ６）を満たずのを可能とするのに適した
電流を与えるように選ばれねばならない。−次の近似に
よれば、 １ （Ｒ６） −Ｖｂｅ （Ｑｌ）／Ｒ６及びＩｓ
（Ｑｌ） −１ｃｓ３−１ （Ｒ６）。
尚、Ｖｂｅ（Ｑｌ）は実際にはＨｅ（Ｑｌ）の関数であ
る。
る。
Ｖ（Ｒ５） −Ｒ５＊Ｉ（Ｒ６） ＋ （Ｉｅ（Ｑｌ）
／ （Ｈｆｅ＋１）：］但し、ＨｆｅはＱｌの電流ゲイ
ンである。従って、Ｒ５を適切に選ぶことで、本回路に
よって与えられる適切な量の総電圧レベルシフトを設定
できる。
／ （Ｈｆｅ＋１）：］但し、ＨｆｅはＱｌの電流ゲイ
ンである。従って、Ｒ５を適切に選ぶことで、本回路に
よって与えられる適切な量の総電圧レベルシフトを設定
できる。
ここで、次のように選ぶ、
Ｒ５： Ｒ６＝２．５ ： １ （＋×
）また、Ｈｆｅを大きい正の数と定義すれば、Ｖ（Ｒ５
） −２，５＊Ｖ（Ｒ６） ＝ ２．５ ＊Ｖｂｅ（
Ｑｌ） （ｘ）このため、トランジスタＱＩＯのエミ
ッタからトランジスタＱ１２のベースまでの総電圧変換
は、３．５Ｖｂｅと設定される。
）また、Ｈｆｅを大きい正の数と定義すれば、Ｖ（Ｒ５
） −２，５＊Ｖ（Ｒ６） ＝ ２．５ ＊Ｖｂｅ（
Ｑｌ） （ｘ）このため、トランジスタＱＩＯのエミ
ッタからトランジスタＱ１２のベースまでの総電圧変換
は、３．５Ｖｂｅと設定される。
前記の議論（式ｉｉ ）から、
Ｖｒｅｆ ＝ Ｖｓｄ＋２ Ｖｂｅ。
従って、上記で得られた電圧変換を適用ずれば、Ｖｂ（
Ｑ １２） −Ｖｒｅｆ −Ｖｂｅ （Ｑ １０）Ｖｂ
（Ｑｌ ２） −Ｖｓｄ＋２Ｖｂｅ−Ｖｂｅ−３，５Ｖ
ｂｅ、つまり、 Ｖｂ（Ｑ １２ ） −Ｖｓｄ−２，５Ｖｂｅ尚、トラ
ンジスタＱ８は構成が普通と異なっている。つまり、ベ
ースーエミソク及びベース−コレクタの両接合点が、並
列に逆バイアスされている。こうして、大きい値でしか
もスペース効率の良いコンデンサが得られる。電流ソー
スｒｃｓ２を満たずためには、トランジスタＱ１２が増
分ベース電荷を形成し、適切なＶｂｅ値を得なければな
らない。Ｑ８のコンデンサが適切にサイズ決めされてい
れば、Ｒ６と０７の組合せが可能であるよりもはるかに
速く適切な量の電荷をＱｌ２のベースに伝送でき、遅延
特性が著しく向上される。
Ｑ １２） −Ｖｒｅｆ −Ｖｂｅ （Ｑ １０）Ｖｂ
（Ｑｌ ２） −Ｖｓｄ＋２Ｖｂｅ−Ｖｂｅ−３，５Ｖ
ｂｅ、つまり、 Ｖｂ（Ｑ １２ ） −Ｖｓｄ−２，５Ｖｂｅ尚、トラ
ンジスタＱ８は構成が普通と異なっている。つまり、ベ
ースーエミソク及びベース−コレクタの両接合点が、並
列に逆バイアスされている。こうして、大きい値でしか
もスペース効率の良いコンデンサが得られる。電流ソー
スｒｃｓ２を満たずためには、トランジスタＱ１２が増
分ベース電荷を形成し、適切なＶｂｅ値を得なければな
らない。Ｑ８のコンデンサが適切にサイズ決めされてい
れば、Ｒ６と０７の組合せが可能であるよりもはるかに
速く適切な量の電荷をＱｌ２のベースに伝送でき、遅延
特性が著しく向上される。
クランプ レベルシフト人 器：
前述したように、到来したＴＴＬ入力信号が、ノード１
でＶｂｅ電圧のデルタ（増分）に変換される。この節で
は、Ｖ（１）−変換器回路の動作を説明する。
でＶｂｅ電圧のデルタ（増分）に変換される。この節で
は、Ｖ（１）−変換器回路の動作を説明する。
Ｑｌ４とＲＩＯによって設定される電流ソースを満たず
のに必要な電流を、次のＩ ｃｓ １で表すものとする
。
のに必要な電流を、次のＩ ｃｓ １で表すものとする
。
Ｉｃ５ｌ−（ＶＯ２−Ｖｂｅ （Ｑ １．４．） ）
／Ｒ１０Ｉ ｃｓ １は、トランジスタＱ５と抵抗Ｒ４
の並列の組合せによって吐き出される。Ｉｃ５ｌの値は
、トランジスタＱ５を順方向の作動モードにバイアスす
る一方、Ｉ（Ｒ４）を満たすのを可能とするのに適した
電流を与えるように選ばれねばならない。−次の近似に
よれば、 ｒ （Ｒ４）＝Ｖｂｅ （Ｑ５）／Ｒ４及びＩ ｅ
（Ｑ５）＝Ｉｃａｌ−１（Ｒ４）。
／Ｒ１０Ｉ ｃｓ １は、トランジスタＱ５と抵抗Ｒ４
の並列の組合せによって吐き出される。Ｉｃ５ｌの値は
、トランジスタＱ５を順方向の作動モードにバイアスす
る一方、Ｉ（Ｒ４）を満たすのを可能とするのに適した
電流を与えるように選ばれねばならない。−次の近似に
よれば、 ｒ （Ｒ４）＝Ｖｂｅ （Ｑ５）／Ｒ４及びＩ ｅ
（Ｑ５）＝Ｉｃａｌ−１（Ｒ４）。
尚、Ｖｂｅ（Ｑ５）は実際にはＩｅ（Ｑ５）の関数であ
る。
る。
Ｖ（Ｒ３） −Ｒ３＊４（Ｒ４）＋ （Ｉｅ（Ｑ５
）／（ｔｌｆｅ＋１））但し、ＨｆｅはＱ５の電流ゲイ
ンである。従って、Ｒ３を適切に選ぶことで、本回路に
よって与えられる適切な量の総電圧レベルシフトを設定
できる。
）／（ｔｌｆｅ＋１））但し、ＨｆｅはＱ５の電流ゲイ
ンである。従って、Ｒ３を適切に選ぶことで、本回路に
よって与えられる適切な量の総電圧レベルシフトを設定
できる。
ここで、次のように選ぶ、
Ｒ３： Ｒ４＝３ ： １ （ｘ
ｉｉ）また、Ｈｆｅを大きい正の数と定義すれば、Ｖ（
Ｒ３）＝ ３＊Ｖ（Ｒ４）＝ ３＊Ｖｂｅ（Ｑ ５）
（ｘｉｉｉ）このため、ノード１からトランジスタＱｌ
ｌのベースまでの総電圧変換は、４Ｖｂｅと設定される
。
ｉｉ）また、Ｈｆｅを大きい正の数と定義すれば、Ｖ（
Ｒ３）＝ ３＊Ｖ（Ｒ４）＝ ３＊Ｖｂｅ（Ｑ ５）
（ｘｉｉｉ）このため、ノード１からトランジスタＱｌ
ｌのベースまでの総電圧変換は、４Ｖｂｅと設定される
。
前記の議論（式ｉｉ）から、
Ｖｒｅｆ ＝ Ｖｓｄ＋ ２ Ｖｂｅ０従って、」二
記で得られた電圧変換を適用ずれば、Ｖｂ（Ｑｌ １）
−Ｖ （１） ４ Ｖｂｅ （ｘｉｖ）サ
ラニ、前記ノｖ （１） Ｈ’Ｔ ＧＨとｖ（１）ＬＯ
Ｗ両リミリミツトｉｖとｖｉｉｉ ）を適用すれば、Ｖ
ｂ（Ｑｌｌ）ＨＩＧＩＩ ＝Ｖ（１）ＨｒＧｌｌ−４Ｖ
ｂｅ＝Ｖｓｄ −２Ｖｂｅ （ｘｖ）及び ｖｂ（Ｑｌ、１）ＬＯＷ−Ｖ（１）ＬＯＷ −４Ｖｂ３
−νｓｄ −３Ｖｂｅ （ｘｖｉ）式（ｘｖ）と（ｘ
ｖｉ）を式（ｘｉ）と比較すれば、最初に到来したＴＴ
Ｌ入力であるＶＴＬ、ＶＩＨ両電圧値が、ＥＣＬ型の電
圧値である Ｖｂ（Ｑ １１． ＞ ＨＩ ＧＨまたはｖｂ（Ｑｌ
１）ＬＯＷに翻訳変換されていることが分かる。また、
広い電圧、温度及びプロセス変化にわたって優れた固有
の追従を示す適切な標準も発生されている。
記で得られた電圧変換を適用ずれば、Ｖｂ（Ｑｌ １）
−Ｖ （１） ４ Ｖｂｅ （ｘｉｖ）サ
ラニ、前記ノｖ （１） Ｈ’Ｔ ＧＨとｖ（１）ＬＯ
Ｗ両リミリミツトｉｖとｖｉｉｉ ）を適用すれば、Ｖ
ｂ（Ｑｌｌ）ＨＩＧＩＩ ＝Ｖ（１）ＨｒＧｌｌ−４Ｖ
ｂｅ＝Ｖｓｄ −２Ｖｂｅ （ｘｖ）及び ｖｂ（Ｑｌ、１）ＬＯＷ−Ｖ（１）ＬＯＷ −４Ｖｂ３
−νｓｄ −３Ｖｂｅ （ｘｖｉ）式（ｘｖ）と（ｘ
ｖｉ）を式（ｘｉ）と比較すれば、最初に到来したＴＴ
Ｌ入力であるＶＴＬ、ＶＩＨ両電圧値が、ＥＣＬ型の電
圧値である Ｖｂ（Ｑ １１． ＞ ＨＩ ＧＨまたはｖｂ（Ｑｌ
１）ＬＯＷに翻訳変換されていることが分かる。また、
広い電圧、温度及びプロセス変化にわたって優れた固有
の追従を示す適切な標準も発生されている。
尚、トランジスタＱ４は構成が普通と異なっている。つ
まり、ベースーエミソタ及びベースーコレクタの両接合
点が、並列に逆バイアスされている。こうして、大きい
値でしかもスペース効率の良いコンデンサが得られる。
まり、ベースーエミソタ及びベースーコレクタの両接合
点が、並列に逆バイアスされている。こうして、大きい
値でしかもスペース効率の良いコンデンサが得られる。
入力の移行が検出されるとき、Ｑ４のコンデンサが適切
に４ノ“イズ決めされていれば、Ｒ４とＱ５の組合せが
可能であるよりもはるかに速く適切な量の電荷をＱｌｌ
のベースに伝送でき、遅延特性が著しく向上される。
に４ノ“イズ決めされていれば、Ｒ４とＱ５の組合せが
可能であるよりもはるかに速く適切な量の電荷をＱｌｌ
のベースに伝送でき、遅延特性が著しく向上される。
出カニミッタフォロアＱ１７／ＩｏｅｆｌとＱ１６／１
ｏｅｆ２が通常の電圧レベルシフトを行い、電流駆動能
力を与える。
ｏｅｆ２が通常の電圧レベルシフトを行い、電流駆動能
力を与える。
Ｅ ＣＬハソファドライハ゛：
この回路の最適な性能にとって重要な点は、前述したよ
うなりｂ（Ｑｌｌ、）及びＶｂ（Ｑｌ、２）両電圧の発
生にある。これらの適切に調整された電圧が一旦得られ
れば、ＥＣＬ電流スイッチが通常の方法で動作する。抵
抗Ｒ７、Ｒ８及びＲ１１とトランジスタＱＬＩ、Ｑｌ２
及びＱｌ３が、ＥＣＩ、電流スイッチを形成している。
うなりｂ（Ｑｌｌ、）及びＶｂ（Ｑｌ、２）両電圧の発
生にある。これらの適切に調整された電圧が一旦得られ
れば、ＥＣＬ電流スイッチが通常の方法で動作する。抵
抗Ｒ７、Ｒ８及びＲ１１とトランジスタＱＬＩ、Ｑｌ２
及びＱｌ３が、ＥＣＩ、電流スイッチを形成している。
Ｖｂ（ＱＩ Ｉ）＞Ｖｂ（Ｑｌ、２）であると、Ｉｃ５
２がＥ ＣＬ Ｖ ＣＣからＲ７を介して流れ、Ｖｂ
（Ｑｌ７）がＥ ＣＩ−低（ＬＯＷ）出力レベルを得る
一方、Ｖｂ（Ｑｌ６）がＥ ＣＩ−高（ＨＩＧＨ）出力
レベルを得る。これと逆に、 Ｖｂ（Ｑｌ １．） ＜Ｖｂ（Ｑｌ ２）であると、Ｉ
ｃ５２がＥＣＬ ＶＣＣからＲ８を介して流れ、Ｖｂ
（Ｑｌ、６）がＥ ＣＬ低（ＬＯＷ）出力レベルを得る
一方、Ｖｂ（Ｑｌ７）がＥ Ｃｌ−高（ＨＩＧＨ）出力
レベルを得る。
２がＥ ＣＬ Ｖ ＣＣからＲ７を介して流れ、Ｖｂ
（Ｑｌ７）がＥ ＣＩ−低（ＬＯＷ）出力レベルを得る
一方、Ｖｂ（Ｑｌ６）がＥ ＣＩ−高（ＨＩＧＨ）出力
レベルを得る。これと逆に、 Ｖｂ（Ｑｌ １．） ＜Ｖｂ（Ｑｌ ２）であると、Ｉ
ｃ５２がＥＣＬ ＶＣＣからＲ８を介して流れ、Ｖｂ
（Ｑｌ、６）がＥ ＣＬ低（ＬＯＷ）出力レベルを得る
一方、Ｖｂ（Ｑｌ７）がＥ Ｃｌ−高（ＨＩＧＨ）出力
レベルを得る。
以上本発明をその好ましい実施例に関連して図示し詳述
したが、発明の精神及び範囲を逸脱せずに、実施態様及
び詳細において前記及びその他の変更をなし得ることは
明らかであろう。本発明の範囲は、特許請求の範囲の記
載によって限定される。
したが、発明の精神及び範囲を逸脱せずに、実施態様及
び詳細において前記及びその他の変更をなし得ることは
明らかであろう。本発明の範囲は、特許請求の範囲の記
載によって限定される。
以上の記載に関連して、以下の各項を開示する。
（１）比較的大きい第１及び第２の正電圧間で変化する
入ツノ信号を、比較的小さい第３及び第４の負電圧レベ
ル間で変化する出力信号に変換する高速、低電力の電圧
変換回路において：前記第１及び第２電圧間の値を有す
る第１の正電圧スレッシボルド標準を与える手段；回路
ノード； 前記回路ノードに中間電圧を発生ずる手段で、該中間電
圧が正で、比較的小さい電圧のふれを有する； 前記第１の正電圧スレッショルド標準を、前記第３及び
第４の電圧レベル間の値を有する第２の正電圧スレッシ
ョルドに変換する自己センタリング式標準変換器手段；
及び 前記回路ノードでの電圧及び前記第２の電圧スレッショ
ルドに応じて、前記出力信号を発生するバッファドライ
バ抵抗；を備えた変換回路。
入ツノ信号を、比較的小さい第３及び第４の負電圧レベ
ル間で変化する出力信号に変換する高速、低電力の電圧
変換回路において：前記第１及び第２電圧間の値を有す
る第１の正電圧スレッシボルド標準を与える手段；回路
ノード； 前記回路ノードに中間電圧を発生ずる手段で、該中間電
圧が正で、比較的小さい電圧のふれを有する； 前記第１の正電圧スレッショルド標準を、前記第３及び
第４の電圧レベル間の値を有する第２の正電圧スレッシ
ョルドに変換する自己センタリング式標準変換器手段；
及び 前記回路ノードでの電圧及び前記第２の電圧スレッショ
ルドに応じて、前記出力信号を発生するバッファドライ
バ抵抗；を備えた変換回路。
＋２） ０．４ボルトと３．５ボルトの公称値間で変
化するＴＴＬ入力信号を、−１５００ミリポルＩ・と１
８００ミリボルトの公称値間で変化するＥ ＣＬ信号に
変換する高速、低電力の電圧変換回路において： ２つのトランジスタの順方向作動電圧に等しい値を有す
る第１の正電圧スレッショルド標準を与える手段； 回路ノート ； 第１及び第２ ＋−ランシスタ、ショットキーダイオー
ド、及び定電ｉＪ！’Ｌ源を有するＴＴＩ−人力比岐器
で、前記第１トランジスタのベースが前記シコソトキー
ダイオードを介して前記入力信号に接続され、前記第２
トランジスタのベースが前記標準電圧に接続され、前記
両トランジスタのエミッタが前記回路ノードに接続され
、前記入力信号が前記第１の正電圧スレッショルドより
高いか低いかに応じ、前記定電流源が前記第１または第
２１−ランジスタのいずれかから電流を引き込むように
接続されることによって中間の正電圧が前記回路ノード
に発生され、該中間電圧が前記ＴＴＬ信号入力の変化に
応じて１．１６ボルＩ・と１．９２ボルトの間で変化す
る；前記第１の正電圧スレッショルド標準を、前記第１
の電圧スレッショルド標準に追従する負のＥＣＬ電圧ス
レッショルドに変換する自己センタリング式標準変換器
手段；及び 前記回路ノードでの電圧及び前記第２の電圧スレッショ
ルドに応じて、前記ＥＣＬ出力信号を発生ずるハソファ
ドライハ手段：を備えた変換回路。
化するＴＴＬ入力信号を、−１５００ミリポルＩ・と１
８００ミリボルトの公称値間で変化するＥ ＣＬ信号に
変換する高速、低電力の電圧変換回路において： ２つのトランジスタの順方向作動電圧に等しい値を有す
る第１の正電圧スレッショルド標準を与える手段； 回路ノート ； 第１及び第２ ＋−ランシスタ、ショットキーダイオー
ド、及び定電ｉＪ！’Ｌ源を有するＴＴＩ−人力比岐器
で、前記第１トランジスタのベースが前記シコソトキー
ダイオードを介して前記入力信号に接続され、前記第２
トランジスタのベースが前記標準電圧に接続され、前記
両トランジスタのエミッタが前記回路ノードに接続され
、前記入力信号が前記第１の正電圧スレッショルドより
高いか低いかに応じ、前記定電流源が前記第１または第
２１−ランジスタのいずれかから電流を引き込むように
接続されることによって中間の正電圧が前記回路ノード
に発生され、該中間電圧が前記ＴＴＬ信号入力の変化に
応じて１．１６ボルＩ・と１．９２ボルトの間で変化す
る；前記第１の正電圧スレッショルド標準を、前記第１
の電圧スレッショルド標準に追従する負のＥＣＬ電圧ス
レッショルドに変換する自己センタリング式標準変換器
手段；及び 前記回路ノードでの電圧及び前記第２の電圧スレッショ
ルドに応じて、前記ＥＣＬ出力信号を発生ずるハソファ
ドライハ手段：を備えた変換回路。
（３１Ｔ Ｔ Ｌ入力電圧をＥＣＬ出力電圧に変換する
高速、定電力の回路において； ＴＴＬ入力標準信号を発生する回路手段；回路ノード； 前記ＴＴＬ電圧を前記Ｔ Ｔ Ｌ入力標準信号と比較し
、前記回路ノードに中間電圧信号を発生ずる入カクラン
プ式レヘルシフト比較器；前記ＴＴＬ標準信号をＥＣＬ
標準信号に変換する自己センタリング式標準スレッショ
ルド変換器手段；及び 前記回路ノードでの信号及び前記Ｅ ＣＬ標準信号に応
して、前記ＥＣＬ出力電圧を発生ずるＢ ＣＬハソファ
ドライハ手段；を備えた回路。
高速、定電力の回路において； ＴＴＬ入力標準信号を発生する回路手段；回路ノード； 前記ＴＴＬ電圧を前記Ｔ Ｔ Ｌ入力標準信号と比較し
、前記回路ノードに中間電圧信号を発生ずる入カクラン
プ式レヘルシフト比較器；前記ＴＴＬ標準信号をＥＣＬ
標準信号に変換する自己センタリング式標準スレッショ
ルド変換器手段；及び 前記回路ノードでの信号及び前記Ｅ ＣＬ標準信号に応
して、前記ＥＣＬ出力電圧を発生ずるＢ ＣＬハソファ
ドライハ手段；を備えた回路。
（４）前記ＴＴＬ入力標準信号を発生ずる回路手段が、
直列に接続された抵抗と、第１及び第２のトランジスタ
と、ダイオードとを備え、前記各トランジスタかベース
とコレクタを有し、前記各トランジスタのベースとコレ
クタが接続されており、前記抵抗が前記第１トランジス
タのエミッタに接続され、前記第１トランジスタの工ミ
ッタが前記第２トランジスタのコレクタに接続され、前
記ダイオードが前記第２１−ランジスタのエミッタに接
続されている第３項の回路。
直列に接続された抵抗と、第１及び第２のトランジスタ
と、ダイオードとを備え、前記各トランジスタかベース
とコレクタを有し、前記各トランジスタのベースとコレ
クタが接続されており、前記抵抗が前記第１トランジス
タのエミッタに接続され、前記第１トランジスタの工ミ
ッタが前記第２トランジスタのコレクタに接続され、前
記ダイオードが前記第２１−ランジスタのエミッタに接
続されている第３項の回路。
（５）前記回路が定電流源を含み、前記回路ノードに中
間電圧を発生する前記手段が第１、第２及び第３トラン
ジスタと、ダイオードと、抵抗を備え、前記トランジス
タのコレクタとエミッタがそれぞれ共接続され、前記ト
ランジスタのベースが前記ダイオードによって接続され
、前記第 トランジスタのベースが前記Ｔ Ｔ Ｌ入力
に接続され、前記トランジスタのエミッタが前記定電流
源に接続されることにより、前記入力における信号の値
に応じ電流が前記第１または第２トランジスタのいずれ
かを通って流れる第１項の回路。
間電圧を発生する前記手段が第１、第２及び第３トラン
ジスタと、ダイオードと、抵抗を備え、前記トランジス
タのコレクタとエミッタがそれぞれ共接続され、前記ト
ランジスタのベースが前記ダイオードによって接続され
、前記第 トランジスタのベースが前記Ｔ Ｔ Ｌ入力
に接続され、前記トランジスタのエミッタが前記定電流
源に接続されることにより、前記入力における信号の値
に応じ電流が前記第１または第２トランジスタのいずれ
かを通って流れる第１項の回路。
（６）前記自己センタリング式標準変換器手段が第１及
び第２のトランジスタと第１及び第２の抵抗を含み、前
記両抵抗が前記第１標準と第２標準の間に直列に接続さ
れ、前記第１トランジスタが前記第１標準に接続された
コレクタと、第２標準に接続されたエミッタと、前記両
抵抗の中間点に接続されたベースとを有し、前記第２ト
ランジスタが前記第１標準へ共に接続されたエミッタ及
びベースと、前記第２標準に接続されたベースとを有す
る第１項の回路。
び第２のトランジスタと第１及び第２の抵抗を含み、前
記両抵抗が前記第１標準と第２標準の間に直列に接続さ
れ、前記第１トランジスタが前記第１標準に接続された
コレクタと、第２標準に接続されたエミッタと、前記両
抵抗の中間点に接続されたベースとを有し、前記第２ト
ランジスタが前記第１標準へ共に接続されたエミッタ及
びベースと、前記第２標準に接続されたベースとを有す
る第１項の回路。
（７）前記ハソファドライハ手段が、Ｅ ＣＬ電流スイ
ッチを形成するように接続された第１、第２及び第３の
抵抗と第１、第２及び第３のトランジスタを備え、前記
Ｅ ＣＬ電流スイッチの第１側が前記ＥＣＬ標準に接続
され、ＥＣＬ電流スイッチの第２側がレベルシフタを介
して前記回路ノードに接続されている第１項の回路。
ッチを形成するように接続された第１、第２及び第３の
抵抗と第１、第２及び第３のトランジスタを備え、前記
Ｅ ＣＬ電流スイッチの第１側が前記ＥＣＬ標準に接続
され、ＥＣＬ電流スイッチの第２側がレベルシフタを介
して前記回路ノードに接続されている第１項の回路。
第１図は本発明に従って構成された回路の回路図、第２
Ａ図はＴＴＩ−入力端子レベルを示ずグラフ、第２Ｂ図
はノート川における電圧レベルを示ずグラフ、第２Ｃ図
はノード２における電圧レベルを示すグラフ、第２Ｄ図
はＥＣＬ電圧レベルを示すグラフである。 １・・・・・・回路ノード、 Ｄ２、Ｑ６、Ｑ９、Ｒ２・・・・・・第１の正電圧スレ
ッショルド標準を与える手段（ＴＴＬ入力入力発生段手
段 Ｄｌ、Ｒ１、Ｑｌ、Ｑ２、Ｑ３・・・・・・中間電圧発
生手段（ＴＴＬ入力比較器、入カクランプ式レヘルシフ
１−比較器）、 Ｑｌ、Ｑ８、Ｒ５、Ｒ６・・・・・・自己センタリング
式％式％
Ａ図はＴＴＩ−入力端子レベルを示ずグラフ、第２Ｂ図
はノート川における電圧レベルを示ずグラフ、第２Ｃ図
はノード２における電圧レベルを示すグラフ、第２Ｄ図
はＥＣＬ電圧レベルを示すグラフである。 １・・・・・・回路ノード、 Ｄ２、Ｑ６、Ｑ９、Ｒ２・・・・・・第１の正電圧スレ
ッショルド標準を与える手段（ＴＴＬ入力入力発生段手
段 Ｄｌ、Ｒ１、Ｑｌ、Ｑ２、Ｑ３・・・・・・中間電圧発
生手段（ＴＴＬ入力比較器、入カクランプ式レヘルシフ
１−比較器）、 Ｑｌ、Ｑ８、Ｒ５、Ｒ６・・・・・・自己センタリング
式％式％
Claims (1)
- 【特許請求の範囲】 （１）比較的大きい第１及び第２の正電圧間で変化する
入力信号を、比較的小さい第３及び第４の負電圧レベル
間で変化する出力信号に変換する高速、低電力の電圧変
換回路において： 前記第１及び第２電圧間の値を有する第１の正電圧スレ
ッショルド標準を与える手段； 回路ノード； 前記回路ノードに中間電圧を発生する手段で、該中間電
圧が正で、比較的小さい電圧のふれを有する； 前記第１の正電圧スレッショルド標準を、前記第３及び
第４の電圧レベル間の値を有する第２の正電圧スレッシ
ョルドに変換する自己センタリング式標準変換器手段；
及び 前記回路ノードでの電圧及び前記第２の電圧スレッショ
ルドに応じて、前記出力信号を発生するバッファドライ
バ手段：を備えた変換回路。 （２）０．４ボルトと３．５ボルトの公称値間で変化す
るＴＴＬ入力信号を、−１５００ミリボルトと１８００
ミリボルトの公称値間で変化する ＥＣＬ信号に変換する高速、低電力の電圧変換回路にお
いて： ２つのトランジスタの順方向作動電圧に等しい値を有す
る第１の正電圧スレッショルド標準を与える手段； 回路ノード； 第１及び第２トランジスタ、ショットキーダイオード、
及び定電流源を有するＴＴＬ入力比較器で、前記第１ト
ランジスタのベースが前記ショットキーダイオードを介
して前記入力信号に接続され、前記第２トランジスタの
ベースが前記標準電圧に接続され、前記両トランジスタ
のエミッタが前記回路ノードに接続され、前記入力信号
が前記第１の正電圧スレッショルドより高いか低いかに
応じ、前記定電流源が前記第１または第２トランジスタ
のいずれかから電流を引き込むように接続されることに
よって中間の正電圧が前記回路ノードに発生され、該中
間電圧が前記ＴＴＬ信号入力の変化に応じて １．１６ボルトと１．９２ボルトの間で変化する；前記
第１の正電圧スレッショルド標準を、前記第１の電圧ス
レッショルド標準に追従する負のＥＣＬ電圧スレッショ
ルドに変換する自己センタリング式標準変換器手段；及
び 前記回路ノードでの電圧及び前記第２の電圧スレッショ
ルドに応じて、前記ＥＣＬ出力信号を発生するバッファ
ドライバ手段；を備えた変換回路。 （３）ＴＴＬ入力電圧をＥＣＬ出力電圧に変換する高速
、低電力の回路において： ＴＴＬ入力標準信号を発生する回路手段； 回路ノード； 前記ＴＴＬ電圧を前記ＴＴＬ入力標準信号と比較し、前
記回路ノードに中間電圧信号を発生する入力クランプ式
レベルシフト比較器； 前記ＴＴＬ標準信号をＥＣＬ標準信号に変換する自己セ
ンタリング式標準スレッショルド変換器手段；及び 前記回路ノードでの信号及び前記ＥＣＬ標準信号に応じ
て、前記ＥＣＬ出力電圧を発生するＥＣＬバッファドラ
イバ手段；を備えた回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/123,507 US4806800A (en) | 1987-11-20 | 1987-11-20 | TTL-to-ECL input translator/driver circuit |
| US123507 | 1993-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168722A true JPH02168722A (ja) | 1990-06-28 |
| JP2539899B2 JP2539899B2 (ja) | 1996-10-02 |
Family
ID=22409086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288701A Expired - Lifetime JP2539899B2 (ja) | 1987-11-20 | 1988-11-15 | Ｔｔｌからｅｃｌへの入力変換器／ドライバ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4806800A (ja) |
| EP (1) | EP0317145B1 (ja) |
| JP (1) | JP2539899B2 (ja) |
| AU (1) | AU614781B2 (ja) |
| CA (1) | CA1292783C (ja) |
| DE (1) | DE3883167T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900006047B1 (ko) * | 1987-07-07 | 1990-08-20 | 삼성전자 주식회사 | 전압 레벨 변환기 |
| US5075567A (en) * | 1989-06-26 | 1991-12-24 | Nec Corporation | Electronic switch circuit |
| US4945265A (en) * | 1989-07-13 | 1990-07-31 | National Semiconductor Corporation | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| US5013941A (en) * | 1989-08-17 | 1991-05-07 | National Semiconductor Corporation | TTL to ECL/CML translator circuit |
| US4945263A (en) * | 1989-08-23 | 1990-07-31 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
| US4978871A (en) * | 1989-08-31 | 1990-12-18 | Analog Devices, Inc. | Level shift circuit for converting a signal referenced to a positive voltage to a signal referenced to a lower voltage |
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| USRE34771E (en) * | 1989-09-11 | 1994-11-01 | Kabushiki Kaisha Toshiba | Voltage follower circuit having improved dynamic range |
| US5045729A (en) * | 1989-11-15 | 1991-09-03 | National Semiconductor Corporation | TTL/ECL translator circuit |
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| US5008570A (en) * | 1990-03-30 | 1991-04-16 | The United States Of America As Represented By The Secretary Of The Air Force | Schmitt-triggered TTL to CML input buffer apparatus |
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| JPH05327472A (ja) * | 1992-05-15 | 1993-12-10 | Hitachi Ltd | 半導体集積回路装置 |
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| US6140718A (en) * | 1994-09-07 | 2000-10-31 | Texas Instruments Incorporated | Complimentary driver circuit with shared voltage breakdown protection |
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| US6175249B1 (en) * | 1999-01-29 | 2001-01-16 | Fairchild Semiconductor Corp. | High speed low skew CMOS to ECL converter |
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| EP0216756B1 (en) * | 1984-11-02 | 1990-03-07 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| US4736125A (en) * | 1986-08-28 | 1988-04-05 | Applied Micro Circuits Corporation | Unbuffered TTL-to-ECL translator with temperature-compensated threshold voltage obtained from a constant-current reference voltage |
| US4739194A (en) * | 1986-11-25 | 1988-04-19 | Tektronix, Inc. | Supergate for high speed transmission of signals |
| US4700087A (en) * | 1986-12-23 | 1987-10-13 | Tektronix, Inc. | Logic signal level conversion circuit |
-
1987
- 1987-11-20 US US07/123,507 patent/US4806800A/en not_active Expired - Lifetime
-
1988
- 1988-10-26 AU AU24383/88A patent/AU614781B2/en not_active Ceased
- 1988-11-07 DE DE88310444T patent/DE3883167T2/de not_active Expired - Fee Related
- 1988-11-07 EP EP88310444A patent/EP0317145B1/en not_active Expired - Lifetime
- 1988-11-15 JP JP63288701A patent/JP2539899B2/ja not_active Expired - Lifetime
- 1988-11-18 CA CA000583472A patent/CA1292783C/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527079A (en) * | 1983-11-01 | 1985-07-02 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3883167T2 (de) | 1994-01-13 |
| JP2539899B2 (ja) | 1996-10-02 |
| US4806800A (en) | 1989-02-21 |
| EP0317145A2 (en) | 1989-05-24 |
| EP0317145B1 (en) | 1993-08-11 |
| CA1292783C (en) | 1991-12-03 |
| AU614781B2 (en) | 1991-09-12 |
| EP0317145A3 (en) | 1989-12-13 |
| AU2438388A (en) | 1989-05-25 |
| DE3883167D1 (de) | 1993-09-16 |
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