JPS6334652B2 - - Google Patents
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- JPS6334652B2 JPS6334652B2 JP53009553A JP955378A JPS6334652B2 JP S6334652 B2 JPS6334652 B2 JP S6334652B2 JP 53009553 A JP53009553 A JP 53009553A JP 955378 A JP955378 A JP 955378A JP S6334652 B2 JPS6334652 B2 JP S6334652B2
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- signal
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- 230000003247 decreasing effect Effects 0.000 claims description 4
- 230000004069 differentiation Effects 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、電子回路特にエミツタ・カツプルド
ロジツク（ECL）とトランジスタ・トランジス
タ・ロジツク（TTL）とを接続する電子回路に
関する。
ロジツク（ECL）とトランジスタ・トランジス
タ・ロジツク（TTL）とを接続する電子回路に
関する。
一電源で駆動される論理回路において、ECL
レベルをTTLレベルに交換しなければならない
ことが多い。ECLは基本的には電流（カレント）
スイツチであり、その振幅は0.8〔Ｖ〕（バイレベ
ル動作の場合は0.4〔Ｖ〕程度）で、その電位は高
い電源電圧側を基礎にして決定される。一方
TTL出力は、電流出力であり、その電信は低い
電源電圧側を基礎にして決定される。従つて両者
の間のレベル変換は可成り複雑となるため、動作
速度が遅くなるほど種々の弊害が生じる。
レベルをTTLレベルに交換しなければならない
ことが多い。ECLは基本的には電流（カレント）
スイツチであり、その振幅は0.8〔Ｖ〕（バイレベ
ル動作の場合は0.4〔Ｖ〕程度）で、その電位は高
い電源電圧側を基礎にして決定される。一方
TTL出力は、電流出力であり、その電信は低い
電源電圧側を基礎にして決定される。従つて両者
の間のレベル変換は可成り複雑となるため、動作
速度が遅くなるほど種々の弊害が生じる。
第１図はECLレベルをTTLレベルに変換する
従来の回路図である。以下この動作について説明
する。
従来の回路図である。以下この動作について説明
する。
トランジスタＴ１′とＴ２′がカレント・スイツ
チを構成し、その入力inとの２つはバイレベル
である。入力inが“Ｈ”（high）レベル、入力
が“Ｌ”（low）にあるとき、トランジスタＴ
１′に電流I1′が流れ、トランジスタT2′はオフ
（OFF）である。電圧V1′はダイオードＤ１′，Ｄ
２′〜D4から決まり、＋4VF（VFはダイオードの順
方向電圧とする）となる。入力inが“Ｌ”レベル
のときは、トランジスタＴ２′がオンになり、電
流I1′が流れる。電流I1′は抵抗Ｒ１′を流れてトラ
ンジスタＴ３′がオンするまでになり、電圧Ｖ
１′はトランジスタＴ３′より決まる。その電位は
3VF−VBE2VFである。このようにトランジスタ
Ｔ１′，Ｔ２′のカレント・スイツチにより電圧
V1′が4VFになつたとき、トランジスタＴ４′、ダ
イオードＤ５′、抵抗Ｒ３′，Ｒ４′，Ｒ５′にその
電位が加わり、トランジスタＴ５′をオンして出
力に負荷RLを接続すれば“Ｌ”となる。なおダ
イオードＤ５′は出力のトランジスタＴ４′が飽和
しないようにするためのダイオードである。電圧
V1′が2VFになつたときは、抵抗Ｒ５′の両端には
0.1〔Ｖ〕程度しかかからず、トランジスタＴ５′
はオフとなり出力電位は“Ｈ”となる。
チを構成し、その入力inとの２つはバイレベル
である。入力inが“Ｈ”（high）レベル、入力
が“Ｌ”（low）にあるとき、トランジスタＴ
１′に電流I1′が流れ、トランジスタT2′はオフ
（OFF）である。電圧V1′はダイオードＤ１′，Ｄ
２′〜D4から決まり、＋4VF（VFはダイオードの順
方向電圧とする）となる。入力inが“Ｌ”レベル
のときは、トランジスタＴ２′がオンになり、電
流I1′が流れる。電流I1′は抵抗Ｒ１′を流れてトラ
ンジスタＴ３′がオンするまでになり、電圧Ｖ
１′はトランジスタＴ３′より決まる。その電位は
3VF−VBE2VFである。このようにトランジスタ
Ｔ１′，Ｔ２′のカレント・スイツチにより電圧
V1′が4VFになつたとき、トランジスタＴ４′、ダ
イオードＤ５′、抵抗Ｒ３′，Ｒ４′，Ｒ５′にその
電位が加わり、トランジスタＴ５′をオンして出
力に負荷RLを接続すれば“Ｌ”となる。なおダ
イオードＤ５′は出力のトランジスタＴ４′が飽和
しないようにするためのダイオードである。電圧
V1′が2VFになつたときは、抵抗Ｒ５′の両端には
0.1〔Ｖ〕程度しかかからず、トランジスタＴ５′
はオフとなり出力電位は“Ｈ”となる。
上述の如き従来回路において、トランジスタＴ
５′がオンする時間は電圧V1′とV2′の立上りが早
いと短くなり、また該トランジスタＴ５′がオフ
する時間は抵抗Ｒ５′の値やトランジスタＴ５′の
Ｃ−Ｂ間容量、負荷容量などで決まる。この時電
圧V1′の立ち下りも早くしなければオフする時間
は小さくならない。上述の如き従来回路は、電
圧、V1′の立ち下り時間は比較的早いが、立ち上
りは抵抗R1′の時定数で決まり、それほど早くな
い。電流I1′を大きくして抵抗R1′の値を小さくす
れば電圧V1′の過渡時間は少なくなるが、消費電
力が大きくなる。
５′がオンする時間は電圧V1′とV2′の立上りが早
いと短くなり、また該トランジスタＴ５′がオフ
する時間は抵抗Ｒ５′の値やトランジスタＴ５′の
Ｃ−Ｂ間容量、負荷容量などで決まる。この時電
圧V1′の立ち下りも早くしなければオフする時間
は小さくならない。上述の如き従来回路は、電
圧、V1′の立ち下り時間は比較的早いが、立ち上
りは抵抗R1′の時定数で決まり、それほど早くな
い。電流I1′を大きくして抵抗R1′の値を小さくす
れば電圧V1′の過渡時間は少なくなるが、消費電
力が大きくなる。
また、この回路において、電圧V1′の“Ｌ”レ
ベルは、＋2VF（約1.6〔Ｖ〕）であるので、トランジ
スタＴ２′への入力電圧は該トランジスタT2′を飽
和せずに動作させるとすれば、＋2VF以下でなけ
ればならず、電圧マージンも少ないという欠点も
ある。
ベルは、＋2VF（約1.6〔Ｖ〕）であるので、トランジ
スタＴ２′への入力電圧は該トランジスタT2′を飽
和せずに動作させるとすれば、＋2VF以下でなけ
ればならず、電圧マージンも少ないという欠点も
ある。
本発明は上述の如き従来の欠点を改善すること
を目的とする。
を目的とする。
その目的を達成せしめるため、本発明によれば
エミツタ・カツプルド・ロジツク出力信号をトラ
ンジスタ・トランジスタ・ロジツク信号レベルに
変換して出力する論理回路において、エミツタ・
カツプルド・ロジツク信号を出力する電流スイツ
チを構成する該１および第２のトランジスタと、
該第１のトランジスタの出力により制御され該出
力をトランジスタ・トランジスタ・ロジツク出力
段に伝達する第３のトランジスタと、該第３のト
ランジスタのエミツタと電源間に設けられ、かつ
第３のトランジスタと直列に接続されベースに電
圧発生回路が接続されて電流源を構成する第４の
トランジスタと、前記第２のトランジスタの出力
を微分して該第４のトランジスタのベースに加え
る微分回路とを有し、前記出力段には、前記第４
のトランジスタのコレクタ電位に応じてオン・オ
フし、出力端に接続された第５のトランジスタが
設けられ、前記電流スイツチの信号切換時に前記
微分回路の出力により前記電流源の電流を増減し
て前記出力段への信号伝達を速めることを特徴と
する電子回路が提供される。
エミツタ・カツプルド・ロジツク出力信号をトラ
ンジスタ・トランジスタ・ロジツク信号レベルに
変換して出力する論理回路において、エミツタ・
カツプルド・ロジツク信号を出力する電流スイツ
チを構成する該１および第２のトランジスタと、
該第１のトランジスタの出力により制御され該出
力をトランジスタ・トランジスタ・ロジツク出力
段に伝達する第３のトランジスタと、該第３のト
ランジスタのエミツタと電源間に設けられ、かつ
第３のトランジスタと直列に接続されベースに電
圧発生回路が接続されて電流源を構成する第４の
トランジスタと、前記第２のトランジスタの出力
を微分して該第４のトランジスタのベースに加え
る微分回路とを有し、前記出力段には、前記第４
のトランジスタのコレクタ電位に応じてオン・オ
フし、出力端に接続された第５のトランジスタが
設けられ、前記電流スイツチの信号切換時に前記
微分回路の出力により前記電流源の電流を増減し
て前記出力段への信号伝達を速めることを特徴と
する電子回路が提供される。
以下実施例について詳細に説明する。
第２図は本発明の一実施例を示す回路図であ
る。同図中、Ｔ１およびＴ２は電流（カレント）
スイツチを構成するトランジスタ・I1は電流源、
Ｔ３，Ｃ１，Ｒ３はそれぞれトランジスタ、コン
デンサ、抵抗で、過渡特性を改良する微分回路を
構成する。Ｒ４，Ｒ５は抵抗、Ｄ１〜Ｄ３はダイ
オード、Ｔ５およびＴ６はトランジスタで、これ
らは電源VCC側から決まる電位をGND側から決ま
る電位に変換している部分である。Ｔ７，Ｔ８は
トランジスタ、Ｄ４はダイオード、Ｒ６〜Ｒ８は
抵抗で、これらはTTL出力段を構成している。
る。同図中、Ｔ１およびＴ２は電流（カレント）
スイツチを構成するトランジスタ・I1は電流源、
Ｔ３，Ｃ１，Ｒ３はそれぞれトランジスタ、コン
デンサ、抵抗で、過渡特性を改良する微分回路を
構成する。Ｒ４，Ｒ５は抵抗、Ｄ１〜Ｄ３はダイ
オード、Ｔ５およびＴ６はトランジスタで、これ
らは電源VCC側から決まる電位をGND側から決ま
る電位に変換している部分である。Ｔ７，Ｔ８は
トランジスタ、Ｄ４はダイオード、Ｒ６〜Ｒ８は
抵抗で、これらはTTL出力段を構成している。
第２図に示す回路において、
VCC＝I2・R4＋3VF＋VBE4VF＋R4・I2
∴I2＝VCC−4VF／R4
トランジスタＴ５とＴ６のエミツタ面積を同じ
にしたとすれば、I2＝I3となる。またＲ４＝Ｒ５
とすれば、抵抗Ｒ５の両端にかかる電位は、 R5・I3＝I2・R4＝VCC−4VF となる。故に V2＝V1−VBE−（VCC−4VF）＝V1−VCC＋3VF となる。
にしたとすれば、I2＝I3となる。またＲ４＝Ｒ５
とすれば、抵抗Ｒ５の両端にかかる電位は、 R5・I3＝I2・R4＝VCC−4VF となる。故に V2＝V1−VBE−（VCC−4VF）＝V1−VCC＋3VF となる。
電圧V1はトランジスタＴ１とＴ２のカレン
ト・スイツチで決まり、トランジスタＴ２がオン
のとき、 V1＝VCC−R1・I1 これがオフのとき、V1VCCとなる。
ト・スイツチで決まり、トランジスタＴ２がオン
のとき、 V1＝VCC−R1・I1 これがオフのとき、V1VCCとなる。
また、トランジスタＴ２がオンのとき、
V2＝VCC−R1・I1−VCC＋3VF＝3VF−R1・I1
I1・Ｒ１を2VFに揃えると、V2は3VF−2VF＝
VFとなる。
VFとなる。
トランジスタＴ２がオフのとき、
V2＝VCC−VCC＋3VF＝3VF
となる。そしてV2が3VFのときトランジスタＴ
７、抵抗Ｒ６，Ｒ７，Ｒ８にその電位がかかり、
トランジスタＴ８がオンとなる。V2がVFのとき、
抵抗Ｒ８には0.1〔Ｖ〕程度しか掛らず、トランジ
スタＴ８はオフとなる。
７、抵抗Ｒ６，Ｒ７，Ｒ８にその電位がかかり、
トランジスタＴ８がオンとなる。V2がVFのとき、
抵抗Ｒ８には0.1〔Ｖ〕程度しか掛らず、トランジ
スタＴ８はオフとなる。
V2がVF〜3VFに変化するとき、その過渡特性
を良くするために電圧V1のインバート電圧であ
る電圧V3を採用し、その微分波形を利用する。
すなわち、V1の電位が“Ｌ”から“Ｈ”になる
とき、V3の電位は“Ｈ”から“Ｌ”となり、そ
の電圧波形はコンデンサC1により微分される。
すなわち、電圧V3′が“Ｈ”から“Ｌ”になると
き、コンデンサＣ１を通して微分電流がダイオー
ドＤ３から流れ、電圧V4は微かに電位が下がる。
そうなれば電流I3は小さくなり、電圧V2は直流レ
ベルより一瞬高い電位となり、トランジスタＴ８
のベース電位は高くなる。従つて、トランジスタ
Ｔ８は急激にオン状態となる。電圧V1が“Ｈ”
から“Ｌ”になるとき、上記とは逆になつて電圧
V2は直流レベルより一瞬低い電位となり、トラ
ンジスタＴ８は急激にオフ状態となる。なお、第
３図に各部分の電位のタイムチヤートを示す。
を良くするために電圧V1のインバート電圧であ
る電圧V3を採用し、その微分波形を利用する。
すなわち、V1の電位が“Ｌ”から“Ｈ”になる
とき、V3の電位は“Ｈ”から“Ｌ”となり、そ
の電圧波形はコンデンサC1により微分される。
すなわち、電圧V3′が“Ｈ”から“Ｌ”になると
き、コンデンサＣ１を通して微分電流がダイオー
ドＤ３から流れ、電圧V4は微かに電位が下がる。
そうなれば電流I3は小さくなり、電圧V2は直流レ
ベルより一瞬高い電位となり、トランジスタＴ８
のベース電位は高くなる。従つて、トランジスタ
Ｔ８は急激にオン状態となる。電圧V1が“Ｈ”
から“Ｌ”になるとき、上記とは逆になつて電圧
V2は直流レベルより一瞬低い電位となり、トラ
ンジスタＴ８は急激にオフ状態となる。なお、第
３図に各部分の電位のタイムチヤートを示す。
また、TTL出力段のスイツチング速度を高め
るため、第４図に示すようにトランジスタＴ８を
シヨツトキー・バリア・ダイオード・クランプ型
にしてもよい。
るため、第４図に示すようにトランジスタＴ８を
シヨツトキー・バリア・ダイオード・クランプ型
にしてもよい。
以上詳細に説明したように、本発明によれば、
ECL回路を構成するカレント・スイツチ用トラ
ンジスタＴ２がオンしているときのコレクタ電位
を従来の回路よりも高くすることができるので、
該トランジスタの入力電圧を高くとつてもこれが
飽和することがなく、電圧マージンを高めること
ができる。また、過渡的な状態においては、
TTL出力段の動作を一瞬の間オーバードライブ
する状態に出来るので、過渡時間を早くして高速
動作を行なわせることができる。
ECL回路を構成するカレント・スイツチ用トラ
ンジスタＴ２がオンしているときのコレクタ電位
を従来の回路よりも高くすることができるので、
該トランジスタの入力電圧を高くとつてもこれが
飽和することがなく、電圧マージンを高めること
ができる。また、過渡的な状態においては、
TTL出力段の動作を一瞬の間オーバードライブ
する状態に出来るので、過渡時間を早くして高速
動作を行なわせることができる。
第１図はELLレベルをTTLレベルに変換する
従来型の回路図、第２図は本発明の一実施例を示
す回路図、第３図は第２図における各部電位のタ
イムチヤート、第４図は他の実施例の一部を示す
回路図である。 図中、Ｔ１乃至Ｔ８はトランジスタ、Ｒ１乃至
Ｒ８は抵抗、Ｃ１はコンデンサ、I1は電流源、Ｄ
１乃至Ｄ４はダイオードである。
従来型の回路図、第２図は本発明の一実施例を示
す回路図、第３図は第２図における各部電位のタ
イムチヤート、第４図は他の実施例の一部を示す
回路図である。 図中、Ｔ１乃至Ｔ８はトランジスタ、Ｒ１乃至
Ｒ８は抵抗、Ｃ１はコンデンサ、I1は電流源、Ｄ
１乃至Ｄ４はダイオードである。
Claims (1)
- 【特許請求の範囲】 １ エミツタ・カツプルド・ロジツク出力信号を
トランジスタ・トランジスタ・ロジツク信号レベ
ルに変換して出力する論理回路において、 エミツタ・カツプルド・ロジツク信号を出力す
る電流スイツチを構成する該１および第２のトラ
ンジスタと、 該第１のトランジスタの出力により制御され該
出力をトランジスタ・トランジスタ・ロジツク出
力段に伝達する第３のトランジスタと、 該第３のトランジスタのエミツタと電源間に設
けられ、かつ第３のトランジスタと直列に接続さ
れベースに電圧発生回路が接続されて電流源を構
成する第４のトランジスタと、 前記第２のトランジスタの出力を微分して該第
４のトランジスタのベースに加える微分回路とを
有し、 前記出力段には、前記第４のトランジスタのコ
レクタ電位に応じてオン・オフし、出力端に接続
された第５のトランジスタが設けられ、前記電流
スイツチの信号切換時に前記微分回路の出力によ
り前記電流源の電流を増減して前記出力段への信
号伝達を速めることを特徴とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP955378A JPS54102961A (en) | 1978-01-31 | 1978-01-31 | Electronic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP955378A JPS54102961A (en) | 1978-01-31 | 1978-01-31 | Electronic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54102961A JPS54102961A (en) | 1979-08-13 |
| JPS6334652B2 true JPS6334652B2 (ja) | 1988-07-12 |
Family
ID=11723462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP955378A Granted JPS54102961A (en) | 1978-01-31 | 1978-01-31 | Electronic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54102961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150153U (ja) * | 1988-04-04 | 1989-10-17 | ||
| JPH04124560U (ja) * | 1991-04-26 | 1992-11-13 | 株式会社豊田自動織機製作所 | 自動車のバンパ取付構造 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218854B (it) * | 1984-11-07 | 1990-04-24 | Ates Componenti Elettron | Circuito di comando, integrato monoliticamente, per la commutazione di transistori |
| EP0203700A3 (en) * | 1985-04-19 | 1987-09-23 | Advanced Micro Devices, Inc. | Logic level translators |
| JPS62261225A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 論理回路 |
| JPS63287111A (ja) * | 1987-05-19 | 1988-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
| JP2821612B2 (ja) * | 1989-03-08 | 1998-11-05 | ソニー株式会社 | 出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952959A (ja) * | 1972-07-03 | 1974-05-23 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4898049U (ja) * | 1972-02-25 | 1973-11-20 | ||
| JPS5253635U (ja) * | 1975-10-14 | 1977-04-18 |
-
1978
- 1978-01-31 JP JP955378A patent/JPS54102961A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952959A (ja) * | 1972-07-03 | 1974-05-23 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01150153U (ja) * | 1988-04-04 | 1989-10-17 | ||
| JPH04124560U (ja) * | 1991-04-26 | 1992-11-13 | 株式会社豊田自動織機製作所 | 自動車のバンパ取付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54102961A (en) | 1979-08-13 |
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