JPH0818435A - バイポーラ論理回路 - Google Patents
バイポーラ論理回路Info
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- JPH0818435A JPH0818435A JP17478894A JP17478894A JPH0818435A JP H0818435 A JPH0818435 A JP H0818435A JP 17478894 A JP17478894 A JP 17478894A JP 17478894 A JP17478894 A JP 17478894A JP H0818435 A JPH0818435 A JP H0818435A
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- emitter
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Abstract
(57)【要約】
【目的】 カレントミラー回路を使用することによる低
電圧性を保ちながら、トランジスタのスイッチング速度
を高速にすることができるバイポーラ論理回路を提供す
ることを目的とするものである。 【構成】 エミッタフォロワトランジスタＱ10のエミッ
タにカレントミラー駆動トランジスタＱ12のベースとコ
レクタとを接続し、カレントミラー駆動トランジスタＱ
12と、このカレントミラー駆動トランジスタＱ12のエミ
ッタと電源との間に接続されている第１の直流帰還抵抗
ＲCM1 と、エミッタフォロア回路によって制御されるカ
レントミラー被駆動トランジスタＱ5 と、このカレント
ミラー被駆動トランジスタＱ5 のエミッタと電源との間
に接続されている第２の直流帰還抵抗ＲCMとによって、
カレントミラー回路が構成されている。
電圧性を保ちながら、トランジスタのスイッチング速度
を高速にすることができるバイポーラ論理回路を提供す
ることを目的とするものである。 【構成】 エミッタフォロワトランジスタＱ10のエミッ
タにカレントミラー駆動トランジスタＱ12のベースとコ
レクタとを接続し、カレントミラー駆動トランジスタＱ
12と、このカレントミラー駆動トランジスタＱ12のエミ
ッタと電源との間に接続されている第１の直流帰還抵抗
ＲCM1 と、エミッタフォロア回路によって制御されるカ
レントミラー被駆動トランジスタＱ5 と、このカレント
ミラー被駆動トランジスタＱ5 のエミッタと電源との間
に接続されている第２の直流帰還抵抗ＲCMとによって、
カレントミラー回路が構成されている。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラ論理回路にカ
レントミラー回路を適用した場合の高速化に関するもの
である。
レントミラー回路を適用した場合の高速化に関するもの
である。
【０００２】
【従来の技術】図５（１）、（２）は、従来の縦積ＥＣ
Ｌ（Emitter-Coupled Logic)回路のうちで、データラッ
チ（以下、「Ｄラッチ」という）回路を示す図である。
Ｌ（Emitter-Coupled Logic)回路のうちで、データラッ
チ（以下、「Ｄラッチ」という）回路を示す図である。
【０００３】図５（１）に示す回路において、上段差動
対（Ｑ1 、Ｑ2 ）はデータの書込みスイッチ、上段差動
対（Ｑ3 、Ｑ4 ）はデータの保持スイッチ、下段差動対
（Ｑ5 、Ｑ6 ）はクロックスイッチ、抵抗（ＲL1、
ＲL2）は論理振幅発生用負荷抵抗であり、これらの他
に、定電流源（Ｑ7 、ＲCS1 ）、データのレベルシフト
用エミッタフォロワ（Ｑ8 、Ｑ9 、ＲEF1 、ＲEF2 ）、
クロックのレベルシフト用エミッタフォロワ（Ｑ10、Ｑ
11、ＲEF3 、ＲEF4 ）が設けられ、クロックは差動信号
を仮定している。
対（Ｑ1 、Ｑ2 ）はデータの書込みスイッチ、上段差動
対（Ｑ3 、Ｑ4 ）はデータの保持スイッチ、下段差動対
（Ｑ5 、Ｑ6 ）はクロックスイッチ、抵抗（ＲL1、
ＲL2）は論理振幅発生用負荷抵抗であり、これらの他
に、定電流源（Ｑ7 、ＲCS1 ）、データのレベルシフト
用エミッタフォロワ（Ｑ8 、Ｑ9 、ＲEF1 、ＲEF2 ）、
クロックのレベルシフト用エミッタフォロワ（Ｑ10、Ｑ
11、ＲEF3 、ＲEF4 ）が設けられ、クロックは差動信号
を仮定している。
【０００４】また、ＶRDはデータ信号の参照電圧、ＶCS
は定電流源用電圧、ＶEEは第１の負側電源電圧、ＶTTは
第２の負側電源電圧であり、上記従来例においては、最
上位側の電源電圧はグランドとしている。通常では、負
側電源電圧ＶEEは、−４．５Ｖまたは−５．２Ｖ程度の
値に設定され、負側電源電圧ＶTTは、−２．０Ｖ程度の
値に設定される。
は定電流源用電圧、ＶEEは第１の負側電源電圧、ＶTTは
第２の負側電源電圧であり、上記従来例においては、最
上位側の電源電圧はグランドとしている。通常では、負
側電源電圧ＶEEは、−４．５Ｖまたは−５．２Ｖ程度の
値に設定され、負側電源電圧ＶTTは、−２．０Ｖ程度の
値に設定される。
【０００５】上記従来回路における最低電源電圧は、定
電流源トランジスタＱ7 を飽和させないという条件で決
まる。ここで、トランジスタの飽和電圧をＶSAT 、負荷
抵抗で発生する論理振幅をＶL 、定電流源抵抗ＲCS1 で
発生する電圧をＶRCS 、トランジスタのオン電圧をＶBE
とすると、クロック信号のHighレベルは−２ＶBEであ
り、トランジスタＱ7 のコレクタ電位は−３ＶBEになる
ために、トランジスタＱ7 が飽和しないためのＶEEの条
件は、 ＶEE＜−（３ＶBE＋ＶSAT ＋ＶRCS ） が成立することである。
電流源トランジスタＱ7 を飽和させないという条件で決
まる。ここで、トランジスタの飽和電圧をＶSAT 、負荷
抵抗で発生する論理振幅をＶL 、定電流源抵抗ＲCS1 で
発生する電圧をＶRCS 、トランジスタのオン電圧をＶBE
とすると、クロック信号のHighレベルは−２ＶBEであ
り、トランジスタＱ7 のコレクタ電位は−３ＶBEになる
ために、トランジスタＱ7 が飽和しないためのＶEEの条
件は、 ＶEE＜−（３ＶBE＋ＶSAT ＋ＶRCS ） が成立することである。
【０００６】ここで、ＶBE＝０．９Ｖ、ＶRCS ＝０．２
５Ｖ、ＶSAT ＝０．４Ｖにすると、ＶEE＜−３．３５Ｖ
の電源電圧が必要になる。
５Ｖ、ＶSAT ＝０．４Ｖにすると、ＶEE＜−３．３５Ｖ
の電源電圧が必要になる。
【０００７】図５（２）は、データレベルが負荷抵抗Ｒ
L で発生したレベルと等しい場合の従来例を示す図であ
り、この場合は、 ＶEE＜−（２ＶBE＋ＶSAT ＋ＶRCS ） が成立し、ＶEE＜−２．４５Ｖの電源電圧を必要とす
る。
L で発生したレベルと等しい場合の従来例を示す図であ
り、この場合は、 ＶEE＜−（２ＶBE＋ＶSAT ＋ＶRCS ） が成立し、ＶEE＜−２．４５Ｖの電源電圧を必要とす
る。
【０００８】これら縦積ＥＣＬ回路構成において｜ＶEE
｜を、３．３５Ｖ以下、または２．４５Ｖ以下へ低電圧
化するためには、定電流源（Ｑ7 、ＲCS1 ）を省略し、
図５における差動対（Ｑ5 、Ｑ6 ）のエミッタ端子を負
側電源電圧ＶEEに直接接続させ、差動対（Ｑ5 、Ｑ6 ）
の電流スイッチ動作をカレントミラー回路によって制御
することが考えられ、これを図６に示してある。このよ
うに、ＥＣＬ回路を低電圧化するために、カレントミラ
ー回路を適用するＥＣＬ回路を、本件出願人は特願平５
−１９５１６６号で開示している。
｜を、３．３５Ｖ以下、または２．４５Ｖ以下へ低電圧
化するためには、定電流源（Ｑ7 、ＲCS1 ）を省略し、
図５における差動対（Ｑ5 、Ｑ6 ）のエミッタ端子を負
側電源電圧ＶEEに直接接続させ、差動対（Ｑ5 、Ｑ6 ）
の電流スイッチ動作をカレントミラー回路によって制御
することが考えられ、これを図６に示してある。このよ
うに、ＥＣＬ回路を低電圧化するために、カレントミラ
ー回路を適用するＥＣＬ回路を、本件出願人は特願平５
−１９５１６６号で開示している。
【０００９】図６は、抵抗ＲCM1 とトランジスタＱ12、
Ｑ5 との組み合わせによって、１つのカレントミラー回
路を構成し、また、抵抗ＲCM2 とトランジスタＱ13、Ｑ
6 との組み合わせによって、別の１つのカレントミラー
回路を構成する例を示す図である。
Ｑ5 との組み合わせによって、１つのカレントミラー回
路を構成し、また、抵抗ＲCM2 とトランジスタＱ13、Ｑ
6 との組み合わせによって、別の１つのカレントミラー
回路を構成する例を示す図である。
【００１０】図６に示す背景技術において、トランジス
タが飽和しないなら、トランジスタに流れるコレクタ電
流の大きさは、ベースエミッタ間電圧の値でほぼ決まる
と考えると、トランジスタ（Ｑ12、Ｑ5 ）の組み合わせ
と、トランジスタ（Ｑ13、Ｑ6 ）の組み合わせとにおい
て、両トランジスタのベースエミッタ間電圧の値は同じ
であり、したがって、トランジスタＱ12、Ｑ5 の組み合
わせに流れるコレクタ電流の値と、トランジスタＱ13、
Ｑ6 の組み合わせに流れるコレクタ電流の値とは、ほぼ
同じ大きさになる。
タが飽和しないなら、トランジスタに流れるコレクタ電
流の大きさは、ベースエミッタ間電圧の値でほぼ決まる
と考えると、トランジスタ（Ｑ12、Ｑ5 ）の組み合わせ
と、トランジスタ（Ｑ13、Ｑ6 ）の組み合わせとにおい
て、両トランジスタのベースエミッタ間電圧の値は同じ
であり、したがって、トランジスタＱ12、Ｑ5 の組み合
わせに流れるコレクタ電流の値と、トランジスタＱ13、
Ｑ6 の組み合わせに流れるコレクタ電流の値とは、ほぼ
同じ大きさになる。
【００１１】このようにカレントミラー回路によって制
御する論理回路、つまり、Current-Mirror-Control-Log
ic回路を、以後は、略して「ＣＭＣＬ回路」という。こ
の場合、Ｃｌｋまたはこの逆相信号がHighレベルである
ときには、設計振幅ＶL ＝ＲL ×ＩL を確保できるよう
な電流ＩL が流れるように、また、Ｃｌｋまたはこの逆
相信号がlow レベルのときには、ほとんど電流が流れな
いように設計することによって、ＶSAT ＋ＶRCS 分だけ
低電圧化することができる。したがって、ＶEE＝−２．
０Ｖまで低電圧化が可能になる。
御する論理回路、つまり、Current-Mirror-Control-Log
ic回路を、以後は、略して「ＣＭＣＬ回路」という。こ
の場合、Ｃｌｋまたはこの逆相信号がHighレベルである
ときには、設計振幅ＶL ＝ＲL ×ＩL を確保できるよう
な電流ＩL が流れるように、また、Ｃｌｋまたはこの逆
相信号がlow レベルのときには、ほとんど電流が流れな
いように設計することによって、ＶSAT ＋ＶRCS 分だけ
低電圧化することができる。したがって、ＶEE＝−２．
０Ｖまで低電圧化が可能になる。
【００１２】
【発明が解決しようとする課題】図６に示す背景技術に
よれば、カレントミラー回路を適用して定電流源を削除
することによって低電圧化をはかることができるもの
の、トランジスタＱ5 のスイッチング速度が、抵抗Ｒ
CM1 とトランジスタＱ5 の入力容量とで決定されるＲＣ
時定数によって律速され、トランジスタＱ5 のスイッチ
ング速度が劣化するという問題があり、また、トランジ
スタＱ6 のスイッチング速度が、抵抗ＲCM2 とトランジ
スタＱ6 の入力容量とで決定されるＲＣ時定数によって
律速され、トランジスタＱ6 のスイッチング速度が劣化
するという問題がある。
よれば、カレントミラー回路を適用して定電流源を削除
することによって低電圧化をはかることができるもの
の、トランジスタＱ5 のスイッチング速度が、抵抗Ｒ
CM1 とトランジスタＱ5 の入力容量とで決定されるＲＣ
時定数によって律速され、トランジスタＱ5 のスイッチ
ング速度が劣化するという問題があり、また、トランジ
スタＱ6 のスイッチング速度が、抵抗ＲCM2 とトランジ
スタＱ6 の入力容量とで決定されるＲＣ時定数によって
律速され、トランジスタＱ6 のスイッチング速度が劣化
するという問題がある。
【００１３】本発明は、カレントミラー回路を使用する
ことによる低電圧性を保ちながら、トランジスタのスイ
ッチング速度を高速にすることができるバイポーラ論理
回路を提供することを目的とするものである。
ことによる低電圧性を保ちながら、トランジスタのスイ
ッチング速度を高速にすることができるバイポーラ論理
回路を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】本発明は、縦積構成を有
するＥＣＬ回路の最も低電位側にある差動対トランジス
タのスイッチング動作をカレントミラー回路で制御し、
ＥＣＬ回路中のエミッタフォロワ回路は、エミッタフォ
ロワトランジスタと、このエミッタフォロワトランジス
タのエミッタにベースとコレクタとが接続されているカ
レントミラー駆動トランジスタと、このカレントミラー
駆動トランジスタのエミッタと電源との間に接続されて
いる第１の直列帰還抵抗とで構成され、カレントミラー
回路は、カレントミラー駆動トランジスタと、第１の直
列帰還抵抗と、エミッタフォロワ回路によって制御され
るカレントミラー被駆動トランジスタと、このカレント
ミラー被駆動トランジスタのエミッタと電源との間に接
続されている第２の直列帰還抵抗とで構成されている。
するＥＣＬ回路の最も低電位側にある差動対トランジス
タのスイッチング動作をカレントミラー回路で制御し、
ＥＣＬ回路中のエミッタフォロワ回路は、エミッタフォ
ロワトランジスタと、このエミッタフォロワトランジス
タのエミッタにベースとコレクタとが接続されているカ
レントミラー駆動トランジスタと、このカレントミラー
駆動トランジスタのエミッタと電源との間に接続されて
いる第１の直列帰還抵抗とで構成され、カレントミラー
回路は、カレントミラー駆動トランジスタと、第１の直
列帰還抵抗と、エミッタフォロワ回路によって制御され
るカレントミラー被駆動トランジスタと、このカレント
ミラー被駆動トランジスタのエミッタと電源との間に接
続されている第２の直列帰還抵抗とで構成されている。
【００１５】
【作用】本発明は、エミッタフォロワトランジスタのエ
ミッタにカレントミラー駆動トランジスタのベースとコ
レクタとを接続し、カレントミラー駆動トランジスタ
と、このカレントミラー駆動トランジスタのエミッタと
電源との間に接続されている第１の直列帰還抵抗と、エ
ミッタフォロワ回路によって制御されるカレントミラー
被駆動トランジスタと、このカレントミラー被駆動トラ
ンジスタのエミッタと電源との間に接続されている第２
の直列帰還抵抗とによって、カレントミラー回路を構成
したので、カレントミラー被駆動トランジスタのベース
電流が流れる経路における抵抗の値が小さくなり、カレ
ントミラー被駆動トランジスタのスイッチング速度を高
速にすることができ、また、カレントミラー回路を使用
しているので、低電圧性を維持できる。
ミッタにカレントミラー駆動トランジスタのベースとコ
レクタとを接続し、カレントミラー駆動トランジスタ
と、このカレントミラー駆動トランジスタのエミッタと
電源との間に接続されている第１の直列帰還抵抗と、エ
ミッタフォロワ回路によって制御されるカレントミラー
被駆動トランジスタと、このカレントミラー被駆動トラ
ンジスタのエミッタと電源との間に接続されている第２
の直列帰還抵抗とによって、カレントミラー回路を構成
したので、カレントミラー被駆動トランジスタのベース
電流が流れる経路における抵抗の値が小さくなり、カレ
ントミラー被駆動トランジスタのスイッチング速度を高
速にすることができ、また、カレントミラー回路を使用
しているので、低電圧性を維持できる。
【００１６】
【実施例】図１は、本発明の第１の実施例を示す回路図
である。図１に示す実施例は、図６に示す回路に適用し
た場合の回路である。
である。図１に示す実施例は、図６に示す回路に適用し
た場合の回路である。
【００１７】この実施例は、１段以上の縦積構成を有す
るＥＣＬ回路の最も低電位側にある差動対トランジスタ
のスイッチング動作をカレントミラー回路で制御するバ
イポーラ論理回路である。また、この実施例において、
上段差動対（Ｑ1 、Ｑ2 ）はデータの書込みスイッチ、
上段差動対（Ｑ3 、Ｑ4 ）はデータの保持スイッチ、下
段差動対（Ｑ5 、Ｑ6 ）はクロックスイッチ、抵抗（Ｒ
L1、ＲL2）は論理振幅発生用負荷抵抗であり、これらの
他に、１つ目のエミッタフォロワ回路（Ｑ10、Ｑ12、Ｒ
CM1 ）と、２つ目のエミッタフォロワ回路（Ｑ11、
Ｑ13、ＲCM2 ）とが設けられ、クロックとしては差動信
号を仮定している。また、ＶRDはデータ信号の参照電圧
であり、ＶEEは負側電源電圧であり、最上位側の電源電
圧をグランドにしている。
るＥＣＬ回路の最も低電位側にある差動対トランジスタ
のスイッチング動作をカレントミラー回路で制御するバ
イポーラ論理回路である。また、この実施例において、
上段差動対（Ｑ1 、Ｑ2 ）はデータの書込みスイッチ、
上段差動対（Ｑ3 、Ｑ4 ）はデータの保持スイッチ、下
段差動対（Ｑ5 、Ｑ6 ）はクロックスイッチ、抵抗（Ｒ
L1、ＲL2）は論理振幅発生用負荷抵抗であり、これらの
他に、１つ目のエミッタフォロワ回路（Ｑ10、Ｑ12、Ｒ
CM1 ）と、２つ目のエミッタフォロワ回路（Ｑ11、
Ｑ13、ＲCM2 ）とが設けられ、クロックとしては差動信
号を仮定している。また、ＶRDはデータ信号の参照電圧
であり、ＶEEは負側電源電圧であり、最上位側の電源電
圧をグランドにしている。
【００１８】つまり、上記実施例においては、ＥＣＬ回
路を構成するエミッタフォロワ回路は２つ設けられ、１
つ目のエミッタフォロワ回路は、エミッタフォロワトラ
ンジスタＱ10と、このエミッタフォロワトランジスタＱ
10のエミッタにベースとコレクタとが接続されているカ
レントミラー駆動トランジスタＱ12と、このカレントミ
ラー駆動トランジスタＱ12のエミッタと電源との間に接
続されている第１の直列帰還抵抗ＲCM1 とで構成されて
いる。
路を構成するエミッタフォロワ回路は２つ設けられ、１
つ目のエミッタフォロワ回路は、エミッタフォロワトラ
ンジスタＱ10と、このエミッタフォロワトランジスタＱ
10のエミッタにベースとコレクタとが接続されているカ
レントミラー駆動トランジスタＱ12と、このカレントミ
ラー駆動トランジスタＱ12のエミッタと電源との間に接
続されている第１の直列帰還抵抗ＲCM1 とで構成されて
いる。
【００１９】また、２つ目のエミッタフォロワ回路は、
エミッタフォロワトランジスタＱ11と、このエミッタフ
ォロワトランジスタＱ11のエミッタにベースとコレクタ
とが接続されているカレントミラー駆動トランジスタＱ
13と、このカレントミラー駆動トランジスタＱ13のエミ
ッタと電源との間に接続されている第１の直列帰還抵抗
ＲCM2 とで構成されている。
エミッタフォロワトランジスタＱ11と、このエミッタフ
ォロワトランジスタＱ11のエミッタにベースとコレクタ
とが接続されているカレントミラー駆動トランジスタＱ
13と、このカレントミラー駆動トランジスタＱ13のエミ
ッタと電源との間に接続されている第１の直列帰還抵抗
ＲCM2 とで構成されている。
【００２０】さらに、上記実施例において、第１の直列
帰還抵抗ＲCM1 と、カレントミラー駆動トランジスタＱ
12と、カレントミラー被駆動トランジスタＱ5 と、この
トランジスタＱ5 のエミッタに接続されている第２の直
列帰還抵抗ＲCMとの組み合わせによって、１つ目のカレ
ントミラー回路が構成され、また、第１の直列帰還抵抗
ＲCM2 と、カレントミラー駆動トランジスタＱ13と、カ
レントミラー被駆動トランジスタＱ6 と、このトランジ
スタＱ6 のエミッタに接続されている第２の直列帰還抵
抗ＲCMとの組み合わせによって、２つ目のカレントミラ
ー回路が構成されている。
帰還抵抗ＲCM1 と、カレントミラー駆動トランジスタＱ
12と、カレントミラー被駆動トランジスタＱ5 と、この
トランジスタＱ5 のエミッタに接続されている第２の直
列帰還抵抗ＲCMとの組み合わせによって、１つ目のカレ
ントミラー回路が構成され、また、第１の直列帰還抵抗
ＲCM2 と、カレントミラー駆動トランジスタＱ13と、カ
レントミラー被駆動トランジスタＱ6 と、このトランジ
スタＱ6 のエミッタに接続されている第２の直列帰還抵
抗ＲCMとの組み合わせによって、２つ目のカレントミラ
ー回路が構成されている。
【００２１】また、第２の直列帰還抵抗ＲCMと並列に、
スピードアップ容量ＣSPが接続されている。
スピードアップ容量ＣSPが接続されている。
【００２２】なお、カレントミラー駆動トランジスタＱ
12、Ｑ13は、ある意味ではレベルシフト用トランジスタ
であるが、従来の概念においては、レベルシフト用トラ
ンジスタはエミッタフォロワトランジスタＱ10、Ｑ11と
同じものであると誤解される余地があるので、本明細書
においては、トランジスタＱ12、Ｑ13をカレントミラー
駆動トランジスタと呼ぶことにする。
12、Ｑ13は、ある意味ではレベルシフト用トランジスタ
であるが、従来の概念においては、レベルシフト用トラ
ンジスタはエミッタフォロワトランジスタＱ10、Ｑ11と
同じものであると誤解される余地があるので、本明細書
においては、トランジスタＱ12、Ｑ13をカレントミラー
駆動トランジスタと呼ぶことにする。
【００２３】また、カレントミラー被駆動トランジスタ
Ｑ5 のエミッタと、カレントミラー被駆動トランジスタ
Ｑ6 のエミッタとが切り離されている。
Ｑ5 のエミッタと、カレントミラー被駆動トランジスタ
Ｑ6 のエミッタとが切り離されている。
【００２４】次に、上記実施例の動作について説明す
る。
る。
【００２５】上記実施例において、１つ目のエミッタフ
ォロワ回路に着目すると、カレントミラー被駆動トラン
ジスタＱ5 のベース電流が流れる経路には、抵抗ＲCM1
が存在しないので、その経路の抵抗の値が小さくなり、
上記ベース電流が流れる経路中の抵抗の値とカレントミ
ラー被駆動トランジスタＱ5 の入力容量とで決定される
ＲＣ時定数が小さくなり、したがって、図６に示す背景
技術における回路の動作よりも、カレントミラー被駆動
トランジスタＱ5 のスイッチング速度が高速になる。さ
らに、カレントミラー被駆動トランジスタＱ5 のエミッ
タに接続されている第２の直列帰還抵抗ＲCMと並列にス
ピードアップ容量ＣSPが接続されているので、カレント
ミラー被駆動トランジスタＱ5 のスイッチング速度がよ
り高速になる。
ォロワ回路に着目すると、カレントミラー被駆動トラン
ジスタＱ5 のベース電流が流れる経路には、抵抗ＲCM1
が存在しないので、その経路の抵抗の値が小さくなり、
上記ベース電流が流れる経路中の抵抗の値とカレントミ
ラー被駆動トランジスタＱ5 の入力容量とで決定される
ＲＣ時定数が小さくなり、したがって、図６に示す背景
技術における回路の動作よりも、カレントミラー被駆動
トランジスタＱ5 のスイッチング速度が高速になる。さ
らに、カレントミラー被駆動トランジスタＱ5 のエミッ
タに接続されている第２の直列帰還抵抗ＲCMと並列にス
ピードアップ容量ＣSPが接続されているので、カレント
ミラー被駆動トランジスタＱ5 のスイッチング速度がよ
り高速になる。
【００２６】また、２つ目のエミッタフォロワ回路に着
目しても、上記と同様であり、カレントミラー被駆動ト
ランジスタＱ6 のベース電流が流れる経路には、抵抗Ｒ
CM2が存在しないので、その経路の抵抗の値が小さくな
り、上記ベース電流が流れる経路中の抵抗の値とカレン
トミラー被駆動トランジスタＱ6 の入力容量とで決定さ
れるＲＣ時定数が小さくなり、したがって、図６に示す
背景技術における回路の動作よりも、カレントミラー被
駆動トランジスタＱ6 のスイッチング速度が高速にな
る。さらに、カレントミラー被駆動トランジスタＱ6 の
エミッタに接続されている第２の直列帰還抵抗ＲCMと並
列に、スピードアップ容量ＣSPが接続されているので、
カレントミラー被駆動トランジスタＱ6 のスイッチング
速度がより高速になる。
目しても、上記と同様であり、カレントミラー被駆動ト
ランジスタＱ6 のベース電流が流れる経路には、抵抗Ｒ
CM2が存在しないので、その経路の抵抗の値が小さくな
り、上記ベース電流が流れる経路中の抵抗の値とカレン
トミラー被駆動トランジスタＱ6 の入力容量とで決定さ
れるＲＣ時定数が小さくなり、したがって、図６に示す
背景技術における回路の動作よりも、カレントミラー被
駆動トランジスタＱ6 のスイッチング速度が高速にな
る。さらに、カレントミラー被駆動トランジスタＱ6 の
エミッタに接続されている第２の直列帰還抵抗ＲCMと並
列に、スピードアップ容量ＣSPが接続されているので、
カレントミラー被駆動トランジスタＱ6 のスイッチング
速度がより高速になる。
【００２７】上記実施例においては、背景技術と同様
に、カレントミラー回路を使用しているので、低電圧性
を維持できる。
に、カレントミラー回路を使用しているので、低電圧性
を維持できる。
【００２８】なお、上記実施例において、カレントミラ
ー被駆動トランジスタＱ5 のエミッタに接続されている
第２の直列帰還抵抗ＲCMと並列に接続されているスピー
ドアップ容量ＣSPを削除し、カレントミラー被駆動トラ
ンジスタＱ6 のエミッタに接続されている第２の直列帰
還抵抗ＲCMと並列に接続されているスピードアップ容量
ＣSPを削除するようにしてもよく、このようにしても、
図６に示す背景技術における回路よりも、カレントミラ
ー被駆動トランジスタＱ5 、Ｑ6 のスイッチング速度が
高速になる。
ー被駆動トランジスタＱ5 のエミッタに接続されている
第２の直列帰還抵抗ＲCMと並列に接続されているスピー
ドアップ容量ＣSPを削除し、カレントミラー被駆動トラ
ンジスタＱ6 のエミッタに接続されている第２の直列帰
還抵抗ＲCMと並列に接続されているスピードアップ容量
ＣSPを削除するようにしてもよく、このようにしても、
図６に示す背景技術における回路よりも、カレントミラ
ー被駆動トランジスタＱ5 、Ｑ6 のスイッチング速度が
高速になる。
【００２９】図２は、本発明の第２の実施例を示す回路
図である。図２（１）は、本発明をＮＡＮＤ回路に適用
したものであり、図２（２）は、本発明をＥＸ−ＯＲ／
ＮＯＲ回路に適用したものである。
図である。図２（１）は、本発明をＮＡＮＤ回路に適用
したものであり、図２（２）は、本発明をＥＸ−ＯＲ／
ＮＯＲ回路に適用したものである。
【００３０】この第２の実施例において、１つ目のエミ
ッタフォロワ回路（Ｑ10、Ｑ12、ＲCM1 ）、２つ目のエ
ミッタフォロワ回路（Ｑ11、Ｑ13、ＲCM2 ）、１つ目の
カレントミラー回路（Ｑ12、Ｑ5 、ＲCM1 、ＲCM）、２
つ目のカレントミラー回路（Ｑ13、Ｑ16、ＲCM2 、
ＲCM）、スピードアップ容量ＣSPについては、第１の実
施例と同様であり、カレントミラー駆動部の入力端子で
あるエミッタフォロワトランジスタＱ10、Ｑ11のベース
には、信号Ａとこの信号Ａの逆相信号とが入力される。
ッタフォロワ回路（Ｑ10、Ｑ12、ＲCM1 ）、２つ目のエ
ミッタフォロワ回路（Ｑ11、Ｑ13、ＲCM2 ）、１つ目の
カレントミラー回路（Ｑ12、Ｑ5 、ＲCM1 、ＲCM）、２
つ目のカレントミラー回路（Ｑ13、Ｑ16、ＲCM2 、
ＲCM）、スピードアップ容量ＣSPについては、第１の実
施例と同様であり、カレントミラー駆動部の入力端子で
あるエミッタフォロワトランジスタＱ10、Ｑ11のベース
には、信号Ａとこの信号Ａの逆相信号とが入力される。
【００３１】図２（１）に示す回路においては、上記１
つ目のカレントミラー回路に制御される差動対を構成す
る一方のトランジスタＱ1 のベースに信号Ｂが与えら
れ、その差動対を構成する他方のトランジスタＱ2 のベ
ースにはリファレンス電圧ＶRが与えられる。トランジ
スタＱ1 、Ｑ2 のコレクタにはそれぞれ負荷抵抗ＲL1、
ＲL2が接続され、トランジスタＱ1 のコレクタにＮＡＮ
Ｄ信号（＝Ａ・Ｂの逆相信号）を出力する。
つ目のカレントミラー回路に制御される差動対を構成す
る一方のトランジスタＱ1 のベースに信号Ｂが与えら
れ、その差動対を構成する他方のトランジスタＱ2 のベ
ースにはリファレンス電圧ＶRが与えられる。トランジ
スタＱ1 、Ｑ2 のコレクタにはそれぞれ負荷抵抗ＲL1、
ＲL2が接続され、トランジスタＱ1 のコレクタにＮＡＮ
Ｄ信号（＝Ａ・Ｂの逆相信号）を出力する。
【００３２】また、カレントミラー被駆動トランジスタ
Ｑ6 と同様のカレントミラー被駆動トランジスタＱ16の
コレクタは、トランジスタＱ2 のコレクタに接続され、
ＡＮＤ信号（＝Ａ・Ｂ）を出力する端子である。
Ｑ6 と同様のカレントミラー被駆動トランジスタＱ16の
コレクタは、トランジスタＱ2 のコレクタに接続され、
ＡＮＤ信号（＝Ａ・Ｂ）を出力する端子である。
【００３３】図２（２）に示す回路においては、カレン
トミラー被駆動トランジスタＱ5 のコレクタは、差動対
（Ｑ1 、Ｑ2 ）のエミッタに接続され、カレントミラー
被駆動トランジスタＱ6 のコレクタは、差動対（Ｑ3 、
Ｑ4 ）のエミッタに接続され、トランジスタＱ1 、Ｑ3
のコレクタには負荷抵抗ＲL1が接続され、トランジスタ
Ｑ2 、Ｑ4 のコレクタには負荷抵抗ＲL2が接続され、ト
ランジスタＱ2 のベースとトランジスタＱ3 のベースと
にリファレンス電圧ＶR が与えられる。
トミラー被駆動トランジスタＱ5 のコレクタは、差動対
（Ｑ1 、Ｑ2 ）のエミッタに接続され、カレントミラー
被駆動トランジスタＱ6 のコレクタは、差動対（Ｑ3 、
Ｑ4 ）のエミッタに接続され、トランジスタＱ1 、Ｑ3
のコレクタには負荷抵抗ＲL1が接続され、トランジスタ
Ｑ2 、Ｑ4 のコレクタには負荷抵抗ＲL2が接続され、ト
ランジスタＱ2 のベースとトランジスタＱ3 のベースと
にリファレンス電圧ＶR が与えられる。
【００３４】また、図２（２）に示す回路においては、
トランジスタＱ1 、Ｑ3 のコレクタから、信号Ａと信号
Ｂとを入力とするＥＸ−ＯＲ信号が出力され、トランジ
スタＱ2 、Ｑ4 のコレクタから、信号Ａと信号Ｂとを入
力とするＥＸ−ＮＯＲ信号が出力される。
トランジスタＱ1 、Ｑ3 のコレクタから、信号Ａと信号
Ｂとを入力とするＥＸ−ＯＲ信号が出力され、トランジ
スタＱ2 、Ｑ4 のコレクタから、信号Ａと信号Ｂとを入
力とするＥＸ−ＮＯＲ信号が出力される。
【００３５】図３は、本発明の第３の実施例を示す図で
あり、１つのトランジスタのオン、オフ動作を、カレン
トミラー回路で制御する回路を示す図である。
あり、１つのトランジスタのオン、オフ動作を、カレン
トミラー回路で制御する回路を示す図である。
【００３６】図３（１）は、インバータに本発明を適用
した場合の回路を示す図であり、図３（２）は、ＮＯＲ
回路に本発明を適用した場合の回路を示す図である。
した場合の回路を示す図であり、図３（２）は、ＮＯＲ
回路に本発明を適用した場合の回路を示す図である。
【００３７】図３（１）に示す実施例は、エミッタフォ
ロワトランジスタＱ20と、エミッタフォロワトランジス
タＱ20のエミッタにベースとコレクタとが接続されてい
るカレントミラー駆動トランジスタＱ31と、このカレン
トミラー駆動トランジスタＱ31のエミッタと電源との間
に接続されている第１の直列帰還抵抗ＲCM1 と、エミッ
タフォロワトランジスタＱ20のエミッタにベースが接続
されているインバータトランジスタＱ32（カレントミラ
ー被駆動トランジスタである）と、インバータトランジ
スタＱ32のコレクタに接続されている負荷抵抗ＲL と、
インバータトランジスタＱ32のエミッタに接続されてい
る第２の直列帰還抵抗ＲCMとを有し、エミッタフォロワ
トランジスタＱ20のベースが入力端子であり、インバー
タトランジスタＱ32のコレクタが出力端子である。
ロワトランジスタＱ20と、エミッタフォロワトランジス
タＱ20のエミッタにベースとコレクタとが接続されてい
るカレントミラー駆動トランジスタＱ31と、このカレン
トミラー駆動トランジスタＱ31のエミッタと電源との間
に接続されている第１の直列帰還抵抗ＲCM1 と、エミッ
タフォロワトランジスタＱ20のエミッタにベースが接続
されているインバータトランジスタＱ32（カレントミラ
ー被駆動トランジスタである）と、インバータトランジ
スタＱ32のコレクタに接続されている負荷抵抗ＲL と、
インバータトランジスタＱ32のエミッタに接続されてい
る第２の直列帰還抵抗ＲCMとを有し、エミッタフォロワ
トランジスタＱ20のベースが入力端子であり、インバー
タトランジスタＱ32のコレクタが出力端子である。
【００３８】また、第２の直列帰還抵抗ＲCMと並列に、
スピードアップ容量ＣSPが接続されている。
スピードアップ容量ＣSPが接続されている。
【００３９】図３（１）に示す実施例においては、入力
信号Ａに対して逆相の信号を出力することになり、イン
バータを構成する。この場合、カレントミラー被駆動ト
ランジスタＱ32のベース電流が流れる経路には、抵抗Ｒ
CM1 が存在しないので、その経路の抵抗の値が小さくな
り、上記ベース電流が流れる経路中の抵抗の値とカレン
トミラー被駆動トランジスタＱ32の入力容量とで決定さ
れるＲＣ時定数が小さくなり、したがって、カレントミ
ラー被駆動トランジスタＱ32のスイッチング速度も高速
になる。さらに、カレントミラー被駆動トランジスタＱ
32のエミッタに接続されている第２の直列帰還抵抗ＲCM
と並列に、スピードアップ容量ＣSPが接続されているの
で、カレントミラー被駆動トランジスタＱ32のスイッチ
ング速度がより高速になる。また、カレントミラー回路
を使用しているので、低電圧性を維持できる。
信号Ａに対して逆相の信号を出力することになり、イン
バータを構成する。この場合、カレントミラー被駆動ト
ランジスタＱ32のベース電流が流れる経路には、抵抗Ｒ
CM1 が存在しないので、その経路の抵抗の値が小さくな
り、上記ベース電流が流れる経路中の抵抗の値とカレン
トミラー被駆動トランジスタＱ32の入力容量とで決定さ
れるＲＣ時定数が小さくなり、したがって、カレントミ
ラー被駆動トランジスタＱ32のスイッチング速度も高速
になる。さらに、カレントミラー被駆動トランジスタＱ
32のエミッタに接続されている第２の直列帰還抵抗ＲCM
と並列に、スピードアップ容量ＣSPが接続されているの
で、カレントミラー被駆動トランジスタＱ32のスイッチ
ング速度がより高速になる。また、カレントミラー回路
を使用しているので、低電圧性を維持できる。
【００４０】なお、図３（１）に示す実施例において、
カレントミラー被駆動トランジスタＱ32のエミッタに接
続されている第２の直列帰還抵抗ＲCMと並列に接続され
ているスピードアップ容量ＣSPを削除してもよく、この
ようにしても、カレントミラー被駆動トランジスタＱ32
のスイッチング速度が高速になる。
カレントミラー被駆動トランジスタＱ32のエミッタに接
続されている第２の直列帰還抵抗ＲCMと並列に接続され
ているスピードアップ容量ＣSPを削除してもよく、この
ようにしても、カレントミラー被駆動トランジスタＱ32
のスイッチング速度が高速になる。
【００４１】図３（２）に示す実施例は、基本的には、
図３（１）に示す実施例と同じであるが、エミッタフォ
ロワトランジスタＱ20の代わりに、複数のエミッタフォ
ロワトランジスタＱ21、Ｑ22、Ｑ23を設け、これら複数
のエミッタフォロワトランジスタＱ21、Ｑ22、Ｑ23の共
通のエミッタに、カレントミラー駆動トランジスタＱ31
のベースとコレクタとが接続され、エミッタフォロワト
ランジスタＱ21、Ｑ22、Ｑ23の各ベースに入力信号Ａ、
Ｂ、Ｃを付与し、また、複数のエミッタフォロワトラン
ジスタＱ21、Ｑ22、Ｑ23の共通のエミッタに、カレント
ミラー被駆動トランジスタであるインバータトランジス
タＱ32のベースが接続されている。
図３（１）に示す実施例と同じであるが、エミッタフォ
ロワトランジスタＱ20の代わりに、複数のエミッタフォ
ロワトランジスタＱ21、Ｑ22、Ｑ23を設け、これら複数
のエミッタフォロワトランジスタＱ21、Ｑ22、Ｑ23の共
通のエミッタに、カレントミラー駆動トランジスタＱ31
のベースとコレクタとが接続され、エミッタフォロワト
ランジスタＱ21、Ｑ22、Ｑ23の各ベースに入力信号Ａ、
Ｂ、Ｃを付与し、また、複数のエミッタフォロワトラン
ジスタＱ21、Ｑ22、Ｑ23の共通のエミッタに、カレント
ミラー被駆動トランジスタであるインバータトランジス
タＱ32のベースが接続されている。
【００４２】図３（２）に示す実施例は、入力信号Ａ、
Ｂ、Ｃの論理和信号の逆相信号を出力し、つまり、３入
力／ＮＯＲを構成している。
Ｂ、Ｃの論理和信号の逆相信号を出力し、つまり、３入
力／ＮＯＲを構成している。
【００４３】この場合も、カレントミラー被駆動トラン
ジスタＱ32のスイッチング速度が高速になり、また、カ
レントミラー回路を使用しているので、低電圧性を維持
でき、スピードアップ容量ＣSPを削除して、カレントミ
ラー被駆動トランジスタＱ32のスイッチング速度が高速
になる。
ジスタＱ32のスイッチング速度が高速になり、また、カ
レントミラー回路を使用しているので、低電圧性を維持
でき、スピードアップ容量ＣSPを削除して、カレントミ
ラー被駆動トランジスタＱ32のスイッチング速度が高速
になる。
【００４４】図４は、上記実施例と背景技術におけるＣ
ＭＣＬとの間で遅延時間を比較した図である。
ＭＣＬとの間で遅延時間を比較した図である。
【００４５】この図は、図３（１）に示す実施例のイン
バータにおける特性と、背景技術におけるＣＭＣＬのイ
ンバータにおける特性とを比較したものである。つま
り、入力両相信号のクロスポイントに対する実施例イン
バータにおける出力両相波形のクロスポイントの遅延
と、入力両相信号のクロスポイントに対する背景技術Ｃ
ＭＣＬインバータにおける出力両相波形のクロスポイン
トの遅延とを、回路シュミレータを用いて比較したもの
である（この場合、トランジスタとしては０．５μルー
ルのＳｉバイポーラを想定してある）。すなわち、背景
技術ＣＭＣＬインバータでは上記遅延時間が９８ｐｓで
あり、実施例インバータにおける上記遅延時間が４７ｐ
ｓであり、したがって、上記実施例においては、背景技
術と比較すると、その遅延時間が半分以下に減少し、高
速化を実現することができる。
バータにおける特性と、背景技術におけるＣＭＣＬのイ
ンバータにおける特性とを比較したものである。つま
り、入力両相信号のクロスポイントに対する実施例イン
バータにおける出力両相波形のクロスポイントの遅延
と、入力両相信号のクロスポイントに対する背景技術Ｃ
ＭＣＬインバータにおける出力両相波形のクロスポイン
トの遅延とを、回路シュミレータを用いて比較したもの
である（この場合、トランジスタとしては０．５μルー
ルのＳｉバイポーラを想定してある）。すなわち、背景
技術ＣＭＣＬインバータでは上記遅延時間が９８ｐｓで
あり、実施例インバータにおける上記遅延時間が４７ｐ
ｓであり、したがって、上記実施例においては、背景技
術と比較すると、その遅延時間が半分以下に減少し、高
速化を実現することができる。
【００４６】
【発明の効果】本発明によれば、カレントミラー回路を
使用することによる低電圧性を保ちながら、トランジス
タのスイッチング速度を高速にすることができるという
効果を奏する。
使用することによる低電圧性を保ちながら、トランジス
タのスイッチング速度を高速にすることができるという
効果を奏する。
【図１】本発明の第１の実施例を示す回路図であり、図
６に示す背景技術の回路に適用した場合の回路である。
６に示す背景技術の回路に適用した場合の回路である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す図である。
【図４】上記実施例と背景技術におけるＣＭＣＬとの間
で、遅延時間を比較した図である。
で、遅延時間を比較した図である。
【図５】従来の縦積ＥＣＬ回路のうちで、Ｄラッチ回路
を示す図である。
を示す図である。
【図６】ＥＣＬ回路を低電圧化するために、カレントミ
ラー回路を適用する背景技術としてのＥＣＬ回路を示す
図である。
ラー回路を適用する背景技術としてのＥＣＬ回路を示す
図である。
Ｑ1 、Ｑ2 …データの書込みスイッチ用上段差動対、 Ｑ3 、Ｑ4 …データの保持スイッチ用上段差動対、 Ｑ5 、Ｑ6 …クロックスイッチ用下段差動対、 ＲL1、ＲL2…論理振幅発生用負荷抵抗、 ＶRD…データ信号の参照電圧、 ＶEE…負側電源電圧、 ＲCM1 、ＲCM2 …第１の直列帰還抵抗、 ＲCM…第２の直列帰還抵抗、 ＣSP…スピードアップ容量。
Claims (5)
- 【請求項１】 １段以上の縦積構成を有するＥＣＬ回路
の最も低電位側にある差動対トランジスタのスイッチン
グ動作をカレントミラー回路で制御するバイポーラ論理
回路であって、 上記ＥＣＬ回路を構成するエミッタフォロワ回路は、エ
ミッタフォロワトランジスタと、このエミッタフォロワ
トランジスタのエミッタにベースとコレクタとが接続さ
れているカレントミラー駆動トランジスタと、このカレ
ントミラー駆動トランジスタのエミッタと電源との間に
接続されている第１の直列帰還抵抗とで構成され、 上記カレントミラー回路は、上記カレントミラー駆動ト
ランジスタと、上記第１の直列帰還抵抗と、上記エミッ
タフォロワ回路によって制御されるカレントミラー被駆
動トランジスタと、このカレントミラー被駆動トランジ
スタのエミッタと電源との間に接続されている第２の直
列帰還抵抗とで構成されていることを特徴とするバイポ
ーラ論理回路。 - 【請求項２】 請求項１において、 上記第２の直列帰還抵抗と並列に、スピードアップ容量
が接続されていることを特徴とするバイポーラ論理回
路。 - 【請求項３】 エミッタフォロワトランジスタと；この
エミッタフォロワトランジスタのエミッタにベースとコ
レクタとが接続されているカレントミラー駆動トランジ
スタと；このカレントミラー駆動トランジスタのエミッ
タと電源との間に接続されている第１の直列帰還抵抗
と；上記エミッタフォロワトランジスタのエミッタにベ
ースが接続され、カレントミラー被駆動トランジスタで
あるインバータトランジスタと；このインバータトラン
ジスタのコレクタに接続されている負荷抵抗と；上記イ
ンバータトランジスタのエミッタに接続されている第２
の直列帰還抵抗と；を有し、上記エミッタフォロワトラ
ンジスタのベースが入力端子であり、上記インバータト
ランジスタのコレクタが出力端子であることを特徴とす
るバイポーラ論理回路。 - 【請求項４】 請求項３において、 上記第２の直列帰還抵抗と並列に、スピードアップ容量
が接続されていることを特徴とするバイポーラ論理回
路。 - 【請求項５】 請求項３または請求項４において、 上記エミッタフォロワトランジスタが複数設けられ、こ
れら複数のエミッタフォロワトランジスタの共通のエミ
ッタに、上記カレントミラー駆動トランジスタのベース
とコレクタとが接続され、上記複数のエミッタフォロワ
トランジスタの共通のエミッタに、上記インバータトラ
ンジスタのベースが接続されていることを特徴とするバ
イポーラ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17478894A JPH0818435A (ja) | 1994-07-04 | 1994-07-04 | バイポーラ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17478894A JPH0818435A (ja) | 1994-07-04 | 1994-07-04 | バイポーラ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818435A true JPH0818435A (ja) | 1996-01-19 |
Family
ID=15984687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17478894A Pending JPH0818435A (ja) | 1994-07-04 | 1994-07-04 | バイポーラ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0818435A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278514A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
| US7375568B2 (en) | 2003-06-16 | 2008-05-20 | Nec Corporation | Logic circuit with restrained leak current to differential circuit |
-
1994
- 1994-07-04 JP JP17478894A patent/JPH0818435A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375568B2 (en) | 2003-06-16 | 2008-05-20 | Nec Corporation | Logic circuit with restrained leak current to differential circuit |
| JP2006278514A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
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