JPH0666678B2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPH0666678B2 JPH0666678B2 JP1311335A JP31133589A JPH0666678B2 JP H0666678 B2 JPH0666678 B2 JP H0666678B2 JP 1311335 A JP1311335 A JP 1311335A JP 31133589 A JP31133589 A JP 31133589A JP H0666678 B2 JPH0666678 B2 JP H0666678B2
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- Japan
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- transistor
- circuit
- ecl
- current switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はECL（Emitter Coupled Logic）回路に関し、特
に低消費電力化、高速化が要求されるECLゲートに使用
される。
に低消費電力化、高速化が要求されるECLゲートに使用
される。
（従来の技術） この種の従来技術として、第７図の如き回路（“日経エ
レクトロニクス"1989年２月６日号、No.466、P.211〜21
8）がある。これは、Turboと呼ぶダイナミック放電回路
を採用し、消費電力と信号スキューという二つの問題を
解決したもので、例として、Turbo回路付きのインバー
タを示している。この回路は、従来のECLと同様に、エ
ミッタ・フォロワ11によってアクティブなプルアップ回
路を構成する。また従来のECL回路に、容量結合型のア
クティブ・プルダウン回路を付加している。即ちカレン
ト・スイッチ12のトランジスタQ1が導通すると、エミッ
タ・フォロワ11のトランジスタQ7がオン状態になる。次
にカレント・スイッチ12が切り替わると、アクティブ・
プルダウン・トランジスタQ5のベースが、キャパシタCC
を通じて充電され、トランジスタQ5が導通する。こうし
てトランジスタQ5を通して、出力容量CLから放電13が起
こり、出力14は高レベルから低レベルへとプルダウンさ
れる。従って出力信号のプルアップ、プルダウンともア
クティブに行なわれ、その立ち上がり時間と降下時間は
同様になる。
レクトロニクス"1989年２月６日号、No.466、P.211〜21
8）がある。これは、Turboと呼ぶダイナミック放電回路
を採用し、消費電力と信号スキューという二つの問題を
解決したもので、例として、Turbo回路付きのインバー
タを示している。この回路は、従来のECLと同様に、エ
ミッタ・フォロワ11によってアクティブなプルアップ回
路を構成する。また従来のECL回路に、容量結合型のア
クティブ・プルダウン回路を付加している。即ちカレン
ト・スイッチ12のトランジスタQ1が導通すると、エミッ
タ・フォロワ11のトランジスタQ7がオン状態になる。次
にカレント・スイッチ12が切り替わると、アクティブ・
プルダウン・トランジスタQ5のベースが、キャパシタCC
を通じて充電され、トランジスタQ5が導通する。こうし
てトランジスタQ5を通して、出力容量CLから放電13が起
こり、出力14は高レベルから低レベルへとプルダウンさ
れる。従って出力信号のプルアップ、プルダウンともア
クティブに行なわれ、その立ち上がり時間と降下時間は
同様になる。
（発明が解決しようとする課題） 第７図の回路では、トランジスタQ5にバイアスを与える
ために、トランジスタQ4及びVCLAMP電圧部分が構成する
定電圧源が必要である。ここで （イ） トランジスタQ5の電流が温度依存性を持たなく
する必要があるが、このためにはVCLAMP電圧の温度補償
が必要である。
ために、トランジスタQ4及びVCLAMP電圧部分が構成する
定電圧源が必要である。ここで （イ） トランジスタQ5の電流が温度依存性を持たなく
する必要があるが、このためにはVCLAMP電圧の温度補償
が必要である。
（ロ） トランジスタQ4、抵抗R4での消費電力がある
が、これを抑えるためには、抵抗R4の値を大として電流
を減らす必要がある。
が、これを抑えるためには、抵抗R4の値を大として電流
を減らす必要がある。
（ハ） 温度補償されたVCLAMP電圧は、GND（接地）に
近いレベル（−0.5V前後）ではつくりにくい。電源VE＝
−2V（通常消費電力を抑える目的でこのように設定）と
したい場合には、トランジスタQ5の電流値を温度補償さ
れた一定電流とするのが困難である。
近いレベル（−0.5V前後）ではつくりにくい。電源VE＝
−2V（通常消費電力を抑える目的でこのように設定）と
したい場合には、トランジスタQ5の電流値を温度補償さ
れた一定電流とするのが困難である。
そこで本発明の目的は、上記プルダウン用トランジスタ
に対応する素子の静的電流が変化せず、上記プルダウン
用トランジスタ相当の素子のベース電位を決める電源の
電圧が小さくかつ容易に設定でき、またそのためのバイ
アス電流値も小さく設定できて、低消費電力化、更には
高速化も可能としたECL回路を提供することにある。
に対応する素子の静的電流が変化せず、上記プルダウン
用トランジスタ相当の素子のベース電位を決める電源の
電圧が小さくかつ容易に設定でき、またそのためのバイ
アス電流値も小さく設定できて、低消費電力化、更には
高速化も可能としたECL回路を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、論理回路を構成するECL（Emitter Coupled L
ogic）カレント・スイッチ回路と、該カレント・スイッ
チ回路の第１の出力端にベースを、第１の電源にコレク
タを、回路出力端にエミッタを接続した第１のトランジ
スタと、前記回路出力端にコレクタを、第２の電源にエ
ミッタを接続した第２のトランジスタと、前記第１の電
源と第２のトランジスタのベース間に接続される定電流
源と、前記カレント・スイッチ回路の第２の出力端と第
２のトランジスタのベース間に接続されるキャパシタ
と、前記第２のトランジスタのベースと第２の電源間に
接続されるインピーダンスと具備したことを特徴とする
ECL回路である。
ogic）カレント・スイッチ回路と、該カレント・スイッ
チ回路の第１の出力端にベースを、第１の電源にコレク
タを、回路出力端にエミッタを接続した第１のトランジ
スタと、前記回路出力端にコレクタを、第２の電源にエ
ミッタを接続した第２のトランジスタと、前記第１の電
源と第２のトランジスタのベース間に接続される定電流
源と、前記カレント・スイッチ回路の第２の出力端と第
２のトランジスタのベース間に接続されるキャパシタ
と、前記第２のトランジスタのベースと第２の電源間に
接続されるインピーダンスと具備したことを特徴とする
ECL回路である。
即ち本発明は、上記定電流源、インピーダンスにより第
２のトランジスタをバイアスするが、温度補償された定
電流源は容易に得られるから、第２のトランジスタの静
的電流の変化を抑えることができる。また第２のトラン
ジスタのベース電位は、定電流回路の第２の電源電圧で
決定される構成としたので、第２の電源電圧を任意に選
択でき、これを低消費電力化のために小さく設定して
も、これに容易に対応できる。また第２のトランジスタ
のベースのインピーダンスは、従来例のトランジスタQ5
のベースのインピーダンスより高くできるので、上記キ
ャパシタよりダイナミックに注入される電荷が有効に働
き、より一層第２のトランジスタの駆動能力を上げるこ
とができる。
２のトランジスタをバイアスするが、温度補償された定
電流源は容易に得られるから、第２のトランジスタの静
的電流の変化を抑えることができる。また第２のトラン
ジスタのベース電位は、定電流回路の第２の電源電圧で
決定される構成としたので、第２の電源電圧を任意に選
択でき、これを低消費電力化のために小さく設定して
も、これに容易に対応できる。また第２のトランジスタ
のベースのインピーダンスは、従来例のトランジスタQ5
のベースのインピーダンスより高くできるので、上記キ
ャパシタよりダイナミックに注入される電荷が有効に働
き、より一層第２のトランジスタの駆動能力を上げるこ
とができる。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を付しておく。本実施例の特徴は、プルダウン側トラン
ジスタQ5のベースを、低電流源IBIASとこれに直列のイ
ンピーダンスＺよりなる回路の中間点に接続し、この回
路の一端は電源V1（GND）側に、他端は電源V2（VE）側
に接続した点である。
図は同実施例の回路図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を付しておく。本実施例の特徴は、プルダウン側トラン
ジスタQ5のベースを、低電流源IBIASとこれに直列のイ
ンピーダンスＺよりなる回路の中間点に接続し、この回
路の一端は電源V1（GND）側に、他端は電源V2（VE）側
に接続した点である。
上記第１図の回路においては、定電流源IBIAS及びイン
ピーダンスＺにより、トランジスタQ5をバイアスする。
温度補償された定電流源は容易に得られるから、トラン
ジスタQ5の静的電流の変化を抑えることができる。また
トランジスタQ5のベース電位は「V2＋VBE（≒0.7V）」
で、V2（VE）により決定されるので、定電流回路の電源
V2（VE）の電位を任意に選択できる。従って低消費電力
化のため、V2（VE）＝−2Vと設定するのが通例である
が、これに容易に対応できる。また定電流源IBIASの電
流値も任意に設定可能で、小さく設定できるので、低消
費電力化も可能になる。
ピーダンスＺにより、トランジスタQ5をバイアスする。
温度補償された定電流源は容易に得られるから、トラン
ジスタQ5の静的電流の変化を抑えることができる。また
トランジスタQ5のベース電位は「V2＋VBE（≒0.7V）」
で、V2（VE）により決定されるので、定電流回路の電源
V2（VE）の電位を任意に選択できる。従って低消費電力
化のため、V2（VE）＝−2Vと設定するのが通例である
が、これに容易に対応できる。また定電流源IBIASの電
流値も任意に設定可能で、小さく設定できるので、低消
費電力化も可能になる。
第２図は第１図を具体化した例で、定電流源IBIASとし
て、PNPトランジスタQ11と抵抗RBを使用し、トランジス
タQ11のベースを電圧VBでバイアスしている。またイン
ピーダンスＺとして、PN接合によらない純抵抗素子REを
使用している。
て、PNPトランジスタQ11と抵抗RBを使用し、トランジス
タQ11のベースを電圧VBでバイアスしている。またイン
ピーダンスＺとして、PN接合によらない純抵抗素子REを
使用している。
第３図は第１図を具体化した他の例で、定電流源IBIAS
は第２図と同じである。インピーダンスＺとしては、抵
抗REとダイオード接続のトランジスタQ12を使用してお
り、抵抗REを小さくできるのが特徴である。
は第２図と同じである。インピーダンスＺとしては、抵
抗REとダイオード接続のトランジスタQ12を使用してお
り、抵抗REを小さくできるのが特徴である。
第４図は相補ゲート出力を取り出す目的で、カレント・
スイッチ回路12以外の出力回路を２系統用意している。
この回路によれば、端子14,14′から、互に反転関係に
ある出力Q,が得られる。
スイッチ回路12以外の出力回路を２系統用意している。
この回路によれば、端子14,14′から、互に反転関係に
ある出力Q,が得られる。
次に第３図をもとに、実施例の効果を説明する。第７図
に示す如く、静的にはトランジスタQ5の電流値を小さく
しておき、出力遷移時のみキャパシタCCにより、トラン
ジスタQ5のベースにダイナミックに電荷を注入し、駆動
能力を上げること、従って消費電力の削減を図るという
概念は、既知のものである。本発明もこの概念を踏襲し
ているが、第３図の如くトランジスタQ5のバイアス方法
を変えることにより、更に高速化、低消費電力化等を達
成することができる。即ちトランジスタQ5のベースのイ
ンピーダンス（PN接合によらない純抵抗素子）REは、定
電流源から供給されるため、第７図のトランジスタQ5の
ベースのインピーダンスR4（このインピーダンスR4は、
前述したごときVCLAMPの関係で、大きくできない）に比
し高くできるので、キャパシタCCよりダイナミックに注
入される電荷が有効に働き、従って更にトランジスタQ5
の駆動能力を上げることができる。これにより、回路動
作の大幅スピードアップが可能となる。またPNPトラン
ジスタQ11による定電流源を用いてトランジスタQ11をバ
イアスすることは、V2（VE）電位の選択範囲を拡げるこ
とを意味し、V2（VE）＝−2Vのバイアスを可能とする。
静的な電流として、トランジスタQ12の電流Ｉ（Q12）＝
40μＡ、トランジスタQ5の電流Ｉ（Q5）＝60μＡに設定
すると、出力部での消費電力は、「V2×（Ｉ（Q12）＋
Ｉ（Q5））＝0.2mW」である。
に示す如く、静的にはトランジスタQ5の電流値を小さく
しておき、出力遷移時のみキャパシタCCにより、トラン
ジスタQ5のベースにダイナミックに電荷を注入し、駆動
能力を上げること、従って消費電力の削減を図るという
概念は、既知のものである。本発明もこの概念を踏襲し
ているが、第３図の如くトランジスタQ5のバイアス方法
を変えることにより、更に高速化、低消費電力化等を達
成することができる。即ちトランジスタQ5のベースのイ
ンピーダンス（PN接合によらない純抵抗素子）REは、定
電流源から供給されるため、第７図のトランジスタQ5の
ベースのインピーダンスR4（このインピーダンスR4は、
前述したごときVCLAMPの関係で、大きくできない）に比
し高くできるので、キャパシタCCよりダイナミックに注
入される電荷が有効に働き、従って更にトランジスタQ5
の駆動能力を上げることができる。これにより、回路動
作の大幅スピードアップが可能となる。またPNPトラン
ジスタQ11による定電流源を用いてトランジスタQ11をバ
イアスすることは、V2（VE）電位の選択範囲を拡げるこ
とを意味し、V2（VE）＝−2Vのバイアスを可能とする。
静的な電流として、トランジスタQ12の電流Ｉ（Q12）＝
40μＡ、トランジスタQ5の電流Ｉ（Q5）＝60μＡに設定
すると、出力部での消費電力は、「V2×（Ｉ（Q12）＋
Ｉ（Q5））＝0.2mW」である。
この時の第３図の各部電圧、電流波形を第５図に、また
ゲート遅延時間の第７図回路との比較を第６図に示し
た。ここでV14はゲート出力端14の電圧、Ｖ（Q5ベー
ス）はトランジスタQ5のベース電圧、Ｖ（R1）,V（R2）
は抵抗R1,R2で生じる電圧、Ｖ（IN1-1）は入力端IN1-1
の電圧、x1,x2は第７図回路の特性、ｙは第３図回路の
特性である。第５図より、第３図のトランジスタQ5の電
流Ｉ（Q5）が入力信号変化時にダイナミックに増加する
ことが分かり、第６図より、第３図の遅延時間特性が優
れていることがわかる。
ゲート遅延時間の第７図回路との比較を第６図に示し
た。ここでV14はゲート出力端14の電圧、Ｖ（Q5ベー
ス）はトランジスタQ5のベース電圧、Ｖ（R1）,V（R2）
は抵抗R1,R2で生じる電圧、Ｖ（IN1-1）は入力端IN1-1
の電圧、x1,x2は第７図回路の特性、ｙは第３図回路の
特性である。第５図より、第３図のトランジスタQ5の電
流Ｉ（Q5）が入力信号変化時にダイナミックに増加する
ことが分かり、第６図より、第３図の遅延時間特性が優
れていることがわかる。
［発明の効果］ 以上説明した如く本発明によれば、プルダウン用トラン
ジスタに対応する素子の静的電流が変化せず、上記プル
ダウン用トランジスタ相当の素子のベース電位を決める
電源の電圧が小さくかつ容易に設定でき、またそのため
のバイアス電流値も小さく設定できて、低消費電力化、
更には高速化も可能としたECL回路を提供することがで
きる。
ジスタに対応する素子の静的電流が変化せず、上記プル
ダウン用トランジスタ相当の素子のベース電位を決める
電源の電圧が小さくかつ容易に設定でき、またそのため
のバイアス電流値も小さく設定できて、低消費電力化、
更には高速化も可能としたECL回路を提供することがで
きる。
第１図ないし第４図は本発明の各実施例の回路図、第５
図，第６図は第４図の回路特性図、第７図は従来のECL
回路図である。 11……出力回路（エミッタフォロワ）、12……ECLカレ
ント・スイッチ回路、14……ゲート出力端子、IBIAS…
…定電流源、Ｚ……インピーダンス、V1……接地電位
（第１の電源）、V2……第２の電源。
図，第６図は第４図の回路特性図、第７図は従来のECL
回路図である。 11……出力回路（エミッタフォロワ）、12……ECLカレ
ント・スイッチ回路、14……ゲート出力端子、IBIAS…
…定電流源、Ｚ……インピーダンス、V1……接地電位
（第１の電源）、V2……第２の電源。
Claims (4)
- 【請求項１】論理回路を構成するECL（Emitter Coupled
Logic）カレント・スイッチ回路と、該カレント・スイ
ッチ回路の第１の出力端にベースを、第１の電源にコレ
クタを、回路出力端にエミッタを接続した第１のトラン
ジスタと、前記回路出力端にコレクタを、第２の電源に
エミッタを接続した第２のトランジスタと、前記第１の
電源と第２のトランジスタのベース間に接続される定電
流源と、前記カレント・スイッチ回路の第２の出力端と
第２のトランジスタのベース間に接続されるキャパシタ
と、前記第２のトランジスタのベースと第２の電源間に
接続される、PN接合によらない純抵抗素子とを具備し、
この純抵抗素子のインピーダンス値を大として第２のト
ランジスタの駆動能力を上げる構成としたことを特徴と
するECL回路。 - 【請求項２】前記定電流源にPNPトランジスタを用いた
ことを特徴とする請求項１に記載のECL回路。 - 【請求項３】前記純抵抗素子にダイオードを直列接続し
たことを特徴とする請求項１に記載のECL回路。 - 【請求項４】前記第１、第２のトランジスタ、定電流
源、キャパシタ、純抵抗素子による、前記カレント・ス
イッチ回路以外の回路を、前記カレント・スイッチ回路
に対して対称的に配置し、前記カレント・スイッチ回路
以外の回路の各出力端から、互いに反転関係の信号を得
る構成としたことを特徴とする請求項１に記載のECL回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311335A JPH0666678B2 (ja) | 1989-11-30 | 1989-11-30 | Ｅｃｌ回路 |
| KR1019900019122A KR910010877A (ko) | 1989-11-30 | 1990-11-24 | Ecl 회로 |
| EP90122743A EP0432577A1 (en) | 1989-11-30 | 1990-11-28 | ECL circuit |
| US07/619,981 US5146116A (en) | 1989-11-30 | 1990-11-30 | Ecl circuit with a reduced power active pulldown |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311335A JPH0666678B2 (ja) | 1989-11-30 | 1989-11-30 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171921A JPH03171921A (ja) | 1991-07-25 |
| JPH0666678B2 true JPH0666678B2 (ja) | 1994-08-24 |
Family
ID=18015906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311335A Expired - Fee Related JPH0666678B2 (ja) | 1989-11-30 | 1989-11-30 | Ｅｃｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5146116A (ja) |
| EP (1) | EP0432577A1 (ja) |
| JP (1) | JPH0666678B2 (ja) |
| KR (1) | KR910010877A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461419A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | Ｅｃｌ回路 |
| JP2987971B2 (ja) * | 1991-02-26 | 1999-12-06 | 日本電気株式会社 | レベル変換回路 |
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
| JPH04334121A (ja) * | 1991-05-09 | 1992-11-20 | Nec Corp | 能動プルダウン回路 |
| US5122686A (en) * | 1991-07-18 | 1992-06-16 | Advanced Micro Devices, Inc. | Power reduction design for ECL outputs that is independent of random termination voltage |
| DE69330891T2 (de) * | 1992-06-10 | 2002-04-04 | Koninkl Philips Electronics Nv | Schnittstellenanordnung zur Verbindung von Mikroprozessoren |
| US5506521A (en) * | 1992-08-03 | 1996-04-09 | Unisys Corporation | ECL driver with adjustable rise and fall times, and method therefor |
| US5321320A (en) * | 1992-08-03 | 1994-06-14 | Unisys Corporation | ECL driver with adjustable rise and fall times, and method therefor |
| DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
| JP3497888B2 (ja) * | 1994-06-02 | 2004-02-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP5205403B2 (ja) * | 2010-03-10 | 2013-06-05 | 株式会社東芝 | 半導体集積回路装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3217512A1 (de) * | 1982-05-10 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur pegelumsetzung |
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