JPH03171921A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPH03171921A JPH03171921A JP1311335A JP31133589A JPH03171921A JP H03171921 A JPH03171921 A JP H03171921A JP 1311335 A JP1311335 A JP 1311335A JP 31133589 A JP31133589 A JP 31133589A JP H03171921 A JPH03171921 A JP H03171921A
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- JP
- Japan
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- transistor
- circuit
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- 239000003990 capacitor Substances 0.000 claims description 3
- 230000003068 static effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 238000000375 direct analysis in real time Methods 0.000 description 1
- 238000012063 dual-affinity re-targeting Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＥＣＬ （ Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ ）回路に関し、特に低消費電力化、高速
化が要求されるＥＣＬグートに使用される。
Ｌｏｇｉｃ ）回路に関し、特に低消費電力化、高速
化が要求されるＥＣＬグートに使用される。
（従来の技術）
この稲の従来技術として、第７図の如き回路（＠日経エ
レクトロニクス″１９８９年２月６日号、黒４６６、Ｐ
．２１１〜２１８）がある。これは、Ｔｕｒｂｏと呼ぶ
ダイナミック放電回路を採用し、消費電力と信号スキュ
ーという二つの問題を解決したもので，例として、Ｔｕ
ｒｂｏ回路付きのインパータを示している。この回路は
、従来のＥＣＬと同様に、エミッタ・フォロワ１１によ
ってアクティブなプルアップ回路を構或する。１た従来
のＥＣＬ回路に、容罎結合型のアクティブ・ゾルダウン
回路を付加している。即ちカレント・スイッチ１２のト
ランジスタＱ１が導通すると、エミッタ・フォロフ１１
のトランジスタＱγがオン状態になる。
レクトロニクス″１９８９年２月６日号、黒４６６、Ｐ
．２１１〜２１８）がある。これは、Ｔｕｒｂｏと呼ぶ
ダイナミック放電回路を採用し、消費電力と信号スキュ
ーという二つの問題を解決したもので，例として、Ｔｕ
ｒｂｏ回路付きのインパータを示している。この回路は
、従来のＥＣＬと同様に、エミッタ・フォロワ１１によ
ってアクティブなプルアップ回路を構或する。１た従来
のＥＣＬ回路に、容罎結合型のアクティブ・ゾルダウン
回路を付加している。即ちカレント・スイッチ１２のト
ランジスタＱ１が導通すると、エミッタ・フォロフ１１
のトランジスタＱγがオン状態になる。
次にカレント・スイッチ１２が切り替わると、アクティ
ブ・グルダウン●トランクスタＱｓのベースが、キャノ
ｆシタＣ。を通じて充電され、トランジスタＱｓが導通
する。こうしてトランクスタＱ５を通して、出力容ｆｃ
Ｌから放電ｌ３が起こり、出カノ４は高レベルから低レ
ベルへとプルダウンされる。従って出力信号のデルアッ
ゾ、プルダウンともアクティブに行なわれ、その立ち上
がυ時間と降下時間は同様になる。
ブ・グルダウン●トランクスタＱｓのベースが、キャノ
ｆシタＣ。を通じて充電され、トランジスタＱｓが導通
する。こうしてトランクスタＱ５を通して、出力容ｆｃ
Ｌから放電ｌ３が起こり、出カノ４は高レベルから低レ
ベルへとプルダウンされる。従って出力信号のデルアッ
ゾ、プルダウンともアクティブに行なわれ、その立ち上
がυ時間と降下時間は同様になる。
（発明が解決しようとする課題）
第７図の回路では、トラ／ゾスタＱｓにパイアスを与え
るために，トランジスタＱ４及びＶＣＬＡＭＰ電圧部分
が構或する定電圧源が必要である。
るために，トランジスタＱ４及びＶＣＬＡＭＰ電圧部分
が構或する定電圧源が必要である。
ここで
（イ） トランジスタＱ５の電流が温度依存性を持たな
くする必要があるが、このためには”ＣＬＡＭＰ′ｉ４
圧の温度補償が必要である。
くする必要があるが、このためには”ＣＬＡＭＰ′ｉ４
圧の温度補償が必要である。
（口） トランジスタＱ４ ．抵抗Ｒ４での消費電力が
あるが，これを抑えるためには、抵抗Ｒ４の値を大とし
て電流を減らす必要がある。
あるが，これを抑えるためには、抵抗Ｒ４の値を大とし
て電流を減らす必要がある。
（ハ） 温度補償された”ＣＬＡＭＰ電圧は、ＧＮＤ
（ ｉ也）に近いレペルＣ−０．５Ｖ前後）ではつくり
にくい。
（ ｉ也）に近いレペルＣ−０．５Ｖ前後）ではつくり
にくい。
電源Ｖｒ．＝−２Ｖ（通常消費電力を抑える目的でこの
ように設定）としたい場合には，トランジスタＱ５の電
流値を温度補償された一定電流とするのが困雌である。
ように設定）としたい場合には，トランジスタＱ５の電
流値を温度補償された一定電流とするのが困雌である。
そこで本発明の目的は、上記ゾルダウン用トランジスタ
に対応する素子の静的電流が変化せず、上記グルダウン
用トランジスタ相当の素子のベース電位を決める電源の
電圧が小さくかつ容易に設定でき、１たそのためのバイ
アス電流値も小さく設定できて、低消費電力化、更には
高速化も可能としたＥＣＬ回路を提供することにある。
に対応する素子の静的電流が変化せず、上記グルダウン
用トランジスタ相当の素子のベース電位を決める電源の
電圧が小さくかつ容易に設定でき、１たそのためのバイ
アス電流値も小さく設定できて、低消費電力化、更には
高速化も可能としたＥＣＬ回路を提供することにある。
［発明の構或］
（課題を解決するための手段と作用）
本発明は、論理回路を構或するＥＣＬ （ Ｅｍｌｔｔ
ｅｒＣｏｕｐｌｅｄ Ｌｏｇｌｃ ）カレント・スイッ
チ回路と、該カレント・スイッチ回路の第１の出力端に
ベースを、第１の電源にコレクタを、回路出力端にエミ
ンタを接続した第１のトランゾスタと、前記回路出力端
にコレクタを、第２の電源にエミッタを接続した第２の
トランクスタと、前記第１の電源と第２のトランジスタ
のベース間に接続される定電流源と、前記カレント・ス
イッチ回路の第２の出力端と第２のトランクスタのベー
ス間に接続されるキャノ９シタと、前記第２のトランジ
スタのベースと第２の電源間に接続されるインピーダン
スとを具備したことを特徴とするＥＣＬ回路である。
ｅｒＣｏｕｐｌｅｄ Ｌｏｇｌｃ ）カレント・スイッ
チ回路と、該カレント・スイッチ回路の第１の出力端に
ベースを、第１の電源にコレクタを、回路出力端にエミ
ンタを接続した第１のトランゾスタと、前記回路出力端
にコレクタを、第２の電源にエミッタを接続した第２の
トランクスタと、前記第１の電源と第２のトランジスタ
のベース間に接続される定電流源と、前記カレント・ス
イッチ回路の第２の出力端と第２のトランクスタのベー
ス間に接続されるキャノ９シタと、前記第２のトランジ
スタのベースと第２の電源間に接続されるインピーダン
スとを具備したことを特徴とするＥＣＬ回路である。
即ち本発明は、上記定電流源、インピーダンスにより第
２のトランジスタをバイアスするが、温度補償された定
ｔ流源は容易に得られるから％第２のトラ／ジスタの静
的電流の変化を抑えることができる。１た第２のトラン
クスタのベース電位は、定電流回路の第２の電源電圧で
決定される構或としたので、第２の電源電圧を任意に選
択でき、これを低消費電力化のために小さく設定しても
、これに容易に対応できる。また第２のトランゾスタの
ベースのインピーダンスは、従来例のトランクスタＱｓ
のベースのインピーダンスよリ高くできるので、上記キ
ャｉＪ？シタよりダイナミックに注入される電荷が有効
に働き、よｂ一層第２のトラ／−）スタの駆動能力を上
げることができる。
２のトランジスタをバイアスするが、温度補償された定
ｔ流源は容易に得られるから％第２のトラ／ジスタの静
的電流の変化を抑えることができる。１た第２のトラン
クスタのベース電位は、定電流回路の第２の電源電圧で
決定される構或としたので、第２の電源電圧を任意に選
択でき、これを低消費電力化のために小さく設定しても
、これに容易に対応できる。また第２のトランゾスタの
ベースのインピーダンスは、従来例のトランクスタＱｓ
のベースのインピーダンスよリ高くできるので、上記キ
ャｉＪ？シタよりダイナミックに注入される電荷が有効
に働き、よｂ一層第２のトラ／−）スタの駆動能力を上
げることができる。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して釦く。本実施例の特徴は、プルダウン側トラン
ジスタＱｓのベースを，定電流源ＩＢＩＡＢとこれに直
列のインピーダンス２よりなる回路の中間点に接続し、
この回路の一端ハｔ源Ｖ Ｊ （ ＧＮＤ ）側に、他
端Ｆｉ電源ｖ２（Ｖｇ）側に接続した点．である。
図は同実施例の回路図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を付して釦く。本実施例の特徴は、プルダウン側トラン
ジスタＱｓのベースを，定電流源ＩＢＩＡＢとこれに直
列のインピーダンス２よりなる回路の中間点に接続し、
この回路の一端ハｔ源Ｖ Ｊ （ ＧＮＤ ）側に、他
端Ｆｉ電源ｖ２（Ｖｇ）側に接続した点．である。
上記第１図の回路にかいては、定電流源Ｉ１１１ＡＩＩ
及びインピーダンス２により，トランジスタＱｓをバイ
アスする。温度補償された定電流源は容易に得られるか
ら、トランジスタＱｓの静的電流の変化を抑えることが
できる。筐たトランクスタＱｓのベース電位ぱｒＶ２＋
ＶＢＥ（中０．７Ｖ）Ｊで、ｖ２（Ｖｚ）により決定さ
れるので、定電流回路の電源Ｖ２（ＶＥ）の電位を任意
に選択できる．従って低消費電力化のため． Ｖ２（Ｖ
ｌｌ） ＝ − ２ Ｖと設定するのが通例であるが、
これに容易に対応できる。筐た定電流源Ｉ１１ｉ１１の
電流値も任意に設定可能で、小さく設定できるので、低
消費電力化も可能になる。
及びインピーダンス２により，トランジスタＱｓをバイ
アスする。温度補償された定電流源は容易に得られるか
ら、トランジスタＱｓの静的電流の変化を抑えることが
できる。筐たトランクスタＱｓのベース電位ぱｒＶ２＋
ＶＢＥ（中０．７Ｖ）Ｊで、ｖ２（Ｖｚ）により決定さ
れるので、定電流回路の電源Ｖ２（ＶＥ）の電位を任意
に選択できる．従って低消費電力化のため． Ｖ２（Ｖ
ｌｌ） ＝ − ２ Ｖと設定するのが通例であるが、
これに容易に対応できる。筐た定電流源Ｉ１１ｉ１１の
電流値も任意に設定可能で、小さく設定できるので、低
消費電力化も可能になる。
第２図は第１図を具体化した例で、定電流源Ｉ１１１Ａ
ＩＩとして、ＰＮＰ トランジスタＱ＋ｔと抵抗ＲＢを
使用し、トランジスタＱｌｌのベースをｔ圧ｖ１でバイ
アスしている。１たインピーダンス２として抵抗Ｒ鵞を
使用している。
ＩＩとして、ＰＮＰ トランジスタＱ＋ｔと抵抗ＲＢを
使用し、トランジスタＱｌｌのベースをｔ圧ｖ１でバイ
アスしている。１たインピーダンス２として抵抗Ｒ鵞を
使用している。
第３図は第１図を具体化した他の例で、定電流源Ｉ１１
１Ａｆｉは第２図と同じである。インピーダンス２とし
ては、抵抗ＲＥとダイオード接続のトランジスタＱｌ２
を使用してかり，抵抗Ｒ．を小さくできるのが特徴であ
る。
１Ａｆｉは第２図と同じである。インピーダンス２とし
ては、抵抗ＲＥとダイオード接続のトランジスタＱｌ２
を使用してかり，抵抗Ｒ．を小さくできるのが特徴であ
る。
第４図は相補ｙ−ト出力を取り出す目的で、カレント・
スイッチ回路１２以外の出力回路を２系統用意している
。この回路によれば，端子１４．１４’から、互に反転
関係にある出力Ｑ，Ｑが得られる。
スイッチ回路１２以外の出力回路を２系統用意している
。この回路によれば，端子１４．１４’から、互に反転
関係にある出力Ｑ，Ｑが得られる。
次に第３図をもとに、実施例の効果を説明する，第７図
に示す如く、静的にはトランジスタＱ５の電流値を小さ
くして釦き、出力遷移時のみキヤ・ゼンタＣｃにより、
トランジスタＱｓのベースにダイナミックに電荷を注入
し、駆動能力を上げること，従って消費電力の削減を図
るという概念は、既知のものである。本発明もこの概念
を踏襲しているが、第３図の如くトランジスタＱｓのバ
イアス方法を変えることによう、更に高速化、低消費電
力化等を達成することができる。即ち第３図のトランジ
スタＱｓのベースのインヒータンスＨ，！７図のトラン
ジスタＱ５のベースのインピーダンスに比し高くできる
ので、キャノぞシタＣｃよシダイナミックに注入される
電荷が有効に働き，更に駆動能力を上げることができる
。またＰＮＰ トランジスタＱ＋ｔによる定電流源を用
いてトランジスタＱｔｔをバイアスすることは、Ｖ２（
Ｖｚ）電位の選択範囲を拡げることを意味し、Ｖｌｆｆ
ｚ）＝−２Ｖのバイアスを可能とする。静的な電流とし
て、トランクスタＱ１２の電流Ｉ （Ｑ＋ｚ ）＝４
０μＡ、トランジスタＱｓの電流Ｉ（Ｑｓ）＝６０μＡ
に設定すると，出力部での消費電力は， ｒ ｖ２Ｘ
（ Ｉ．（Ｑｔ＊ ）＋Ｉ（Ｑｓ ） ）＝０．２ｍＷ
Ｊである。
に示す如く、静的にはトランジスタＱ５の電流値を小さ
くして釦き、出力遷移時のみキヤ・ゼンタＣｃにより、
トランジスタＱｓのベースにダイナミックに電荷を注入
し、駆動能力を上げること，従って消費電力の削減を図
るという概念は、既知のものである。本発明もこの概念
を踏襲しているが、第３図の如くトランジスタＱｓのバ
イアス方法を変えることによう、更に高速化、低消費電
力化等を達成することができる。即ち第３図のトランジ
スタＱｓのベースのインヒータンスＨ，！７図のトラン
ジスタＱ５のベースのインピーダンスに比し高くできる
ので、キャノぞシタＣｃよシダイナミックに注入される
電荷が有効に働き，更に駆動能力を上げることができる
。またＰＮＰ トランジスタＱ＋ｔによる定電流源を用
いてトランジスタＱｔｔをバイアスすることは、Ｖ２（
Ｖｚ）電位の選択範囲を拡げることを意味し、Ｖｌｆｆ
ｚ）＝−２Ｖのバイアスを可能とする。静的な電流とし
て、トランクスタＱ１２の電流Ｉ （Ｑ＋ｚ ）＝４
０μＡ、トランジスタＱｓの電流Ｉ（Ｑｓ）＝６０μＡ
に設定すると，出力部での消費電力は， ｒ ｖ２Ｘ
（ Ｉ．（Ｑｔ＊ ）＋Ｉ（Ｑｓ ） ）＝０．２ｍＷ
Ｊである。
この時の第３図の各部電圧、電流波形を第５図に、また
ｒ−｝遅延時間の第７図回路との比較を第６図に示した
。ここでＶ１４はｅ−｝出力端Ｊ４の電圧、Ｖ（Ｑｓベ
ース）はトランジスタＱＢのヘース電圧、Ｖ （Ｊ ）
，Ｖ（Ｒ＊ ）は抵抗ＲＩＲ，で生じる電圧、Ｖ （
ＩＮ１−１ ）は入力端ＩＮ１−１の電圧、Ｘ１ｙＸ冨
は第７図回路の特性、ｙは第３図回路の特性である。第
５図よシ、第３図のトランジスタＱｓの電流Ｉ（Ｑｓ）
が入力信号変化時にダイナミックに増加することが分か
シ，第６図より、第３図の遅延時間特性が優れているこ
とがわかる。
ｒ−｝遅延時間の第７図回路との比較を第６図に示した
。ここでＶ１４はｅ−｝出力端Ｊ４の電圧、Ｖ（Ｑｓベ
ース）はトランジスタＱＢのヘース電圧、Ｖ （Ｊ ）
，Ｖ（Ｒ＊ ）は抵抗ＲＩＲ，で生じる電圧、Ｖ （
ＩＮ１−１ ）は入力端ＩＮ１−１の電圧、Ｘ１ｙＸ冨
は第７図回路の特性、ｙは第３図回路の特性である。第
５図よシ、第３図のトランジスタＱｓの電流Ｉ（Ｑｓ）
が入力信号変化時にダイナミックに増加することが分か
シ，第６図より、第３図の遅延時間特性が優れているこ
とがわかる。
［発明の効果］
以上説明した如く本発明によれば、プルダウン用トラン
ジスタに対応する素子の静的電流が変化せず、上記プル
ダウン用トランジスタ相当の素子のベース電位を決める
電源の電圧が小さくかつ容易に設定でき、筐たそのため
のバイアス電流値も小さく設定できて，低消費電力化、
更には高速化も可能としたＥＣＬ回路を提供することが
できる。
ジスタに対応する素子の静的電流が変化せず、上記プル
ダウン用トランジスタ相当の素子のベース電位を決める
電源の電圧が小さくかつ容易に設定でき、筐たそのため
のバイアス電流値も小さく設定できて，低消費電力化、
更には高速化も可能としたＥＣＬ回路を提供することが
できる。
第１図ないし第４図は本発明の各実施例の回路図、第５
図，第６図は第４図の回路特性図，第７図は従来のＥＣ
Ｌ回路図である。 １ノ・・・出力回路（エミッタフォロワ），ｌ２・・・
ＥＣＬカレント・スイッチ回路、１４・・・ダート出力
端子、ＩＢＩＡｌ！・・・定電流源、２・・・インピー
ダンス，Ｖｌ・・・接地電位（第１の電源）、ｖ２・・
・第２の電源。 Ｖ３（ＶＥＥ） 第 １ 図 第 ２ 図 Ｖ３（ＶＥＥ） 第 ３ 図 第 ４ 図
図，第６図は第４図の回路特性図，第７図は従来のＥＣ
Ｌ回路図である。 １ノ・・・出力回路（エミッタフォロワ），ｌ２・・・
ＥＣＬカレント・スイッチ回路、１４・・・ダート出力
端子、ＩＢＩＡｌ！・・・定電流源、２・・・インピー
ダンス，Ｖｌ・・・接地電位（第１の電源）、ｖ２・・
・第２の電源。 Ｖ３（ＶＥＥ） 第 １ 図 第 ２ 図 Ｖ３（ＶＥＥ） 第 ３ 図 第 ４ 図
Claims (4)
- （１）論理回路を構成するＥＣＬ（ＥｍｉｔｔｅｒＣｏ
ｕｐｌｅｄＬｏｇｉｃ）カレント・スイッチ回路と、該
カレント・スイッチ回路の第１の出力端にベースを、第
１の電源にコレクタを、回路出力端にエミッタを接続し
た第１のトランジスタと、前記回路出力端にコレクタを
、第２の電源にエミッタを接続した第２のトランジスタ
と、前記第１の電源と第２のトランジスタのベース間に
接続される定電流源と、前記カレント・スイッチ回路の
第２の出力端と第２のトランジスタのベース間に接続さ
れるキャパシタと、前記第２のトランジスタのベースと
第２の電源間に接続されるインピーダンスとを具備した
ことを特徴とするＥＣＬ回路。 - （２）前記定電流源にＰＮＰトランジスタを用いたこと
を特徴とする請求項１に記載のＥＣＬ回路。 - （３）前記インピーダンスとして、抵抗とダイオードの
直列回路を用いたことを特徴とする請求項１に記載のＥ
ＣＬ回路。 - （４）前記第１、第２のトランジスタ、定電流源、キヤ
パシタ、インピーダンスを用いた前記カレント・スイッ
チ以外の回路を、前記カレント・スイッチ回路に対して
対称的に配置し、前記カレント・スイッチ回路以外の回
路の各回路出力端から、互に反転関係の信号を得る構成
としたことを特徴とする請求項１に記載のＥＣＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311335A JPH0666678B2 (ja) | 1989-11-30 | 1989-11-30 | Ｅｃｌ回路 |
| KR1019900019122A KR910010877A (ko) | 1989-11-30 | 1990-11-24 | Ecl 회로 |
| EP90122743A EP0432577A1 (en) | 1989-11-30 | 1990-11-28 | ECL circuit |
| US07/619,981 US5146116A (en) | 1989-11-30 | 1990-11-30 | Ecl circuit with a reduced power active pulldown |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1311335A JPH0666678B2 (ja) | 1989-11-30 | 1989-11-30 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171921A true JPH03171921A (ja) | 1991-07-25 |
| JPH0666678B2 JPH0666678B2 (ja) | 1994-08-24 |
Family
ID=18015906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1311335A Expired - Fee Related JPH0666678B2 (ja) | 1989-11-30 | 1989-11-30 | Ｅｃｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5146116A (ja) |
| EP (1) | EP0432577A1 (ja) |
| JP (1) | JPH0666678B2 (ja) |
| KR (1) | KR910010877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321320A (en) * | 1992-08-03 | 1994-06-14 | Unisys Corporation | ECL driver with adjustable rise and fall times, and method therefor |
| JP2011188343A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体集積回路装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461419A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | Ｅｃｌ回路 |
| JP2987971B2 (ja) * | 1991-02-26 | 1999-12-06 | 日本電気株式会社 | レベル変換回路 |
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
| JPH04334121A (ja) * | 1991-05-09 | 1992-11-20 | Nec Corp | 能動プルダウン回路 |
| US5122686A (en) * | 1991-07-18 | 1992-06-16 | Advanced Micro Devices, Inc. | Power reduction design for ECL outputs that is independent of random termination voltage |
| DE69330891T2 (de) * | 1992-06-10 | 2002-04-04 | Koninklijke Philips Electronics N.V., Eindhoven | Schnittstellenanordnung zur Verbindung von Mikroprozessoren |
| US5506521A (en) * | 1992-08-03 | 1996-04-09 | Unisys Corporation | ECL driver with adjustable rise and fall times, and method therefor |
| DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
| JP2561003B2 (ja) * | 1993-10-20 | 1996-12-04 | 日本電気株式会社 | アクティブプルダウン型ｅｃｌ回路 |
| JP3497888B2 (ja) * | 1994-06-02 | 2004-02-16 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3217512A1 (de) * | 1982-05-10 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur pegelumsetzung |
| US4539493A (en) * | 1983-11-09 | 1985-09-03 | Advanced Micro Devices, Inc. | Dynamic ECL circuit adapted to drive loads having significant capacitance |
| US4577125A (en) * | 1983-12-22 | 1986-03-18 | Advanced Micro Devices, Inc. | Output voltage driver with transient active pull-down |
| US4737663A (en) * | 1984-03-01 | 1988-04-12 | Advanced Micro Devices, Inc. | Current source arrangement for three-level emitter-coupled logic and four-level current mode logic |
| US4684831A (en) * | 1984-08-21 | 1987-08-04 | Applied Micro Circuits Corporation | Level shift circuit for interfacing between two different voltage levels using a current mirror circuit |
| US4680480A (en) * | 1984-08-31 | 1987-07-14 | Storage Technology Corporation | Output driver circuit for LSI and VLSI ECL chips with an active pulldown |
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| US4687953A (en) * | 1986-04-18 | 1987-08-18 | Advanced Micro Devices, Inc. | Dynamic ECL line driver circuit |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| US4835420A (en) * | 1987-11-17 | 1989-05-30 | Applied Micro Circuits Corporation | Method and apparatus for signal level conversion with clamped capacitive bootstrap |
| US4926065A (en) * | 1987-11-17 | 1990-05-15 | Applied Micro Circuits Corporation | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit |
| KR890016669A (ko) * | 1988-04-02 | 1989-11-29 | 미다 가쓰시게 | 반도체 집적회로 |
-
1989
- 1989-11-30 JP JP1311335A patent/JPH0666678B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-24 KR KR1019900019122A patent/KR910010877A/ko not_active IP Right Cessation
- 1990-11-28 EP EP90122743A patent/EP0432577A1/en not_active Withdrawn
- 1990-11-30 US US07/619,981 patent/US5146116A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321320A (en) * | 1992-08-03 | 1994-06-14 | Unisys Corporation | ECL driver with adjustable rise and fall times, and method therefor |
| JP2011188343A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666678B2 (ja) | 1994-08-24 |
| KR910010877A (ko) | 1991-06-29 |
| EP0432577A1 (en) | 1991-06-19 |
| US5146116A (en) | 1992-09-08 |
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