JP3153041B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路に関し、特にエ
ミッタ結合論理（以下ＥＣＬと記す）回路に関する。

【０００２】

【従来の技術】従来のＥＣＬ回路を示す図３を参照する
と、この回路は、差動対を構成するｎｐｎ型トランジス
タＱ１，Ｑ２と、基準電位端子ＶＣＳをベース入力とす
るｎｐｎ型トランジスタＱ３及び抵抗Ｒ３からなる定電
流（Ｉ３）回路３と、抵抗Ｒ２及びｎｐｎ型トランジス
タＱ４からなるエミッタフォロアとを備える。ここで、
トランジスタＱ１のベース，トランジスタＱ２のベー
ス，抵抗Ｒ３の一端、トランジスタＱ１，Ｑ２，Ｑ４の
コレクタ及び抵抗Ｒ２の一端、トランジスタＱ４のエミ
ッタを、それぞれ入力端子ＩＮ，基準電位端子ＶＲ１，
電源端子ＶＥＥ、接地端子ＧＮＤ、出力端子ＯＵＴとす
る。

【０００３】この種の論理回路の動作は、まずトランジ
スタＱ１のベースの入力端子ＩＮを、トランジスタＱ２
のベースに接続されている基準電位端子ＶＲ１（通常
は、−１．３Ｖが多く用いられる）より、高レベル電位
（以下“Ｈ１”と記す）（例えば、−０．９Ｖ）に設定
する。すると、トランジスタＱ１が導通状態（以下“Ｏ
Ｎ”と記す）となり、トランジスタＱ２は遮断状態（以
下“ＯＦＦ”と記す）となる。この為に、トランジスタ
Ｑ２のコレクタ電位は、接地電位まで上昇する。更に、
出力端子ＯＵＴには、その電位よりエミッタフォロア
（以下ＥＦと記す）トランジスタＱ４の順方向ベース−
エミッタ間電圧（以下ＶＢＥＱ４と記す）だけ下がった
電位、すなわち“Ｈ”（約−０．９Ｖ）が生じる。

【０００４】次に、入力端子ＩＮを、低レベル電位（以
下“Ｌ１”と記す）（例えば、−１．７Ｖ）に設定する
と、トランジスタＱ１が“ＯＦＦ”となり、トランジス
タＱ２は“ＯＮ”となる。この為に、トランジスタＱ２
のコレクタ電位は、接地電位から抵抗Ｒ２（例えば、２
００Ω）と、基準電位端子ＶＣＳの電位（通常は、−
３．１Ｖが多く用いられる）と、トランジスタＱ３及び
抵抗Ｒ３から決まるカレントソース電流Ｉ３（以下定電
流と記す）（例えば、４ｍＡ）による電位降下とを、差
し引いた電位（約−０．８Ｖ）が生じる。更に、出力端
子ＯＵＴは、その電位よりＶＢＥＱ４だけ下がった電
位、すなわち“Ｌ”（約−１．７Ｖ）が生じる。

【０００５】以上の説明より、入力端子ＩＮが“Ｈ１”
の時は出力端子ＯＵＴに“Ｈ１”が、又、入力端子ＩＮ
が“Ｌ１”の時は出力端子ＯＵＴに“Ｌ１”が生じる論
理回路となっている。又、この論理回路の定電流Ｉ３
は、入出力電位に関係なく、常に流れている。

【０００６】続いて、図３の回路を用いたバスドライバ
回路について説明すると、通常、出力端子ＯＵＴにハイ
インピーダンスレベル電位（以下“Ｈｉｚ”と記す）を
出力為には、ＥＦトランジスタＱ４のベース電位を下
げ、ＥＦトランジスタＱ４を“ＯＦＦ”にする。尚、Ｅ
ＦトランジスタＱ４を“ＯＦＦ”する為には、抵抗Ｒ２
の値を大きくする構成と、抵抗Ｒ２の値は変えずに、定
電流Ｉ３の値を大きくする構成とがある。

【０００７】次に、この抵抗Ｒ２の値を大きくする構成
について、図３を用いて説明すると、図３に於て、入力
端子ＩＮを“Ｈ１”に設定した場合は、前記論理回路と
同様な動作をする。次に、入力端子ＩＮを、“Ｌ１”
（例えば、−１．７Ｖ）に設定すると、トランジスタＱ
１が“ＯＦＦ”となり、トランジスタＱ２は“ＯＮ”と
なる。この為に、トランジスタＱ２のコレクタ電位は、
接地電位から抵抗Ｒ２（例えば、４００Ω）と、基準電
位端子ＶＣＳの電位（通常は、−３．１Ｖが多く用いら
れる）と、トランジスタＱ３及び抵抗Ｒ３から決まる定
電流Ｉ３（例えば、４ｍＡ）による電位降下を、差し引
いた電位（約−１．６Ｖ）が生じる。この時、ＥＦトラ
ンジスタＱ４のエミッタを終端（例えば、−２．０Ｖの
電源電位と５０Ωの終端抵抗）していると、ＥＦトラン
ジスタＱ４が“ＯＦＦ”する。従って、出力端子ＯＵＴ
は、その電位よりＶＢＥＱ４だけ下がった電位、すなわ
ち“Ｈｉｚ”（例えば、−２．０Ｖ）が生じる。

【０００８】以上の説明より、入力端子ＩＮが“Ｈ１”
の時は出力端子ＯＵＴに“Ｈ１”が、又、入力端子ＩＮ
が“Ｌ１”の時は出力端子ＯＵＴに“Ｈｉｚ”が生じる
バスドライバ回路となっている。このバスドライバ回路
の定電流Ｉ３は、入出力電位に関係なく、常に流れてい
る。

【０００９】次に、抵抗Ｒ２の値は変えずに、定電流Ｉ
３の値を大きくする構成について、図３を用いて説明す
る。図３に於て、入力端子ＩＮを“Ｈ１”に設定した場
合は、前記論理回路と同様な動作をする。次に、入力端
子ＩＮを、“Ｌ１”（例えば、−１．７Ｖ）に設定する
と、トランジスタＱ１が“ＯＦＦ”となり、トランジス
タＱ２は“ＯＮ”となる。この為に、トランジスタＱ２
のコレクタ電位は、接地電位から抵抗Ｒ２（例えば、２
００Ω）と、基準電位端子ＶＣＳの電位（通常は、−
３．１Ｖが多く用いられる）と、トランジスタＱ３及び
抵抗Ｒ３から決まる定電流Ｉ３（例えば、８ｍＡ）によ
る電位降下を、差し引いた電位（約−１．６Ｖ）が生じ
る。この時、ＥＦトランジスタＱ４のエミッタを終端
（例えば、−２．０Ｖの電源電位と５０Ωの終端抵抗）
していると、ＥＦトランジスタＱ４が“ＯＦＦ”する。
従って、出力端子ＯＵＴは、その電位よりＶＢＥＱ４だ
け下がった電位、すなわち“Ｈｉｚ”（例えば、−２．
０Ｖ）が生じる。

【００１０】以上の説明より、入力端子ＩＮが“Ｈ１”
の時は出力端子ＯＵＴに“Ｈ１”が、又、入力端子ＩＮ
が“Ｌ１”の時は出力端子ＯＵＴに“Ｈｉｚ”が生じる
バスドライバ回路となっている。このバスドライバ回路
の定電流Ｉ３は、入出力電位に関係なく、常に流れてい
る。

【００１１】一方従来のスリーステイト回路を示す図４
を参照すると、この回路は、入力端子ＩＮ，基準電位端
子ＶＲ１をそれぞれゲート電極に接続し、エミッタ電極
を共通にしたｎｐｎ型トランジスタＱ１，Ｑ２と、基準
電位端子ＶＲ２，ＣＯＮをそれぞれゲート電極に接続
し、エミッタ電極を共通にしたｎｐｎ型トランジスタＱ
６，Ｑ７と、トランジスタＱ６，Ｑ７のエミッタ電極に
コレクタ電極が接続されたｎｐｎ型トランジスタＱ３と
抵抗Ｒ３との直列接続回路からなる定電流回路３と、ト
ランジスタＱ２のコレクタ電極と接地端子ＧＮＤとの間
に接続された抵抗Ｒ２と、トランジスタＱ２のコレクタ
電極をベース電極に、エミッタ電極を出力端子ＯＵＴ
に、コレクタ電極を接地端子ＧＮＤにそれぞれ接続した
ｎｐｎ型トランジスタＱ４と、ＥＣＬ回路４とを備え
る。このＥＣＬ回路４は、ｎｐｎ型トランジスタＱ１
６，Ｑ１７と、ｎｐｎ型トランジスタＱ１３及び抵抗Ｒ
１３とからなる定電流回路３とを備える。

【００１２】図４に於て、トランジスタＱ７及びＱ１７
のベースのコントロール端子ＣＯＮを、トランジスタＱ
６及びＱ１６のベースに接続されている基準電位端子Ｖ
Ｒ２の電位（通常は、−２．２Ｖが多く用いられる）よ
り、低レベル電位（以下“Ｌ２”と記す）（例えば、−
２．６Ｖ）に設定すると、トランジスタＱ６及びＱ１６
が“ＯＮ”となり、トランジスタＱ７及びＱ１７は“Ｏ
ＦＦ”となる。

【００１３】次に、トランジスタＱ１のベースの入力端
子ＩＮを、トランジスタＱ２のベースに接続されている
基準電位端子ＶＲ１の電位（通常は、−１．３Ｖが多く
用いられる）より、“Ｈ１”（例えば、−０．９Ｖ）に
設定すると、トランジスタＱ１が“ＯＮ”となり、トラ
ンジスタＱ２は“ＯＦＦ”となる。この為に、トランジ
スタＱ２のコレクタ電位は、接地電位まで上昇する。更
に、出力端子ＯＵＴには、その電位よりＶＢＥＱ４だけ
下がった電位、すなわち“Ｈ１”（約−０．９Ｖ）が生
じる。

【００１４】次に、入力端子ＩＮを、“Ｌ１”（例え
ば、−１．７Ｖ）に設定すると、トランジスタＱ１は
“ＯＦＦ”となり、トランジスタＱ２は“ＯＮ”とな
る。この為に、トランジスタＱ２のコレクタ電位は、接
地電位から抵抗Ｒ２（例えば、２００Ω）と、基準電位
ＶＣＳ（通常は、−３．１Ｖが多く用いられる）と、ト
ランジスタＱ３及び抵抗Ｒ３から決まる定電流Ｉ４（例
えば、４ＭＡ）による電位降下を、差し引いた電位（約
−０．８Ｖ）が生じる。更に、出力端子ＯＵＴには、そ
の電位よりＶＢＥＱ４だけ下がった電位、すなわち“Ｌ
１”（約−１．７Ｖ）が生じる。

【００１５】次に、トランジスタＱ７及びＱ１７のベー
スのコントロール端子ＣＯＮを、トランジスタＱ６及び
Ｑ１６のベースに接続されている基準電位端子ＶＲ２の
電位（通常は、−２．２Ｖが多く用いられる）より、高
レベル電位（以下“Ｈ２”と記す）（例えば、−１．８
Ｖ）に設定すると、トランジスタＱ６及びＱ１６が“Ｏ
ＦＦ”となり、トランジスタＱ７及びＱ１７は“ＯＮ”
となる。この為に、トランジスタＱ７及びＱ１７のコレ
クタ電位は、接地電位から抵抗Ｒ２（例えば、２００
Ω）と、基準電位端子ＶＣＳの電位（通常は、−３．１
Ｖが多く用いられる）と、トランジスタＱ３，Ｑ１３及
び抵抗Ｒ３，Ｒ１３から決まる二系列の定電流Ｉ４とＩ
５（例えば、４ｍＡ＋４ｍＡ＝８ｍＡ）による電位降下
を、差し引いた電位（約−１．６Ｖ）が生じる。この
時、ＥＦトランジスタＱ４のエミッタを終端（例えば、
−２．０Ｖの電源電位と５０Ωの終端抵抗）している
と、ＥＦトランジスタＱ４が“ＯＦＦ”する。従って、
出力端子ＯＵＴは、その電位よりＶＢＥＱ４だけ下がっ
た電位、すなわち“Ｈｉｚ”（例えば、−２．０Ｖ）が
生じる。

【００１６】以上の説明より、コントロール端子ＣＯＮ
が“Ｌ２”の時には、バッファ回路で、コントロール端
子ＣＯＮに“Ｈ２”が入力されると、入力端子ＩＮの電
位に関係なく、出力端子ＯＵＴに“Ｈｉｚ”が生じるス
リーステイト回路となっている。又、このスリーステイ
ト回路の定電流Ｉ４とＩ５は、入出力及びコントロール
端子の電位に関係なく、常に流れている。

【００１７】

【発明が解決しようとする課題】前述した従来例全ての
論理回路に存在する問題として、入出力及びコントロー
ル端子の電位に関係なく、常に定電流が流れている点が
挙げられ、これは無駄な電流が流れるという欠点となっ
ている。

【００１８】特に図３の抵抗Ｒ２の値を大きくする構成
のバスドライバ回路では、以下に示す問題がある。出力
端子ＯＵＴに“Ｈ１”が出力されている時に、抵抗Ｒ２
（例えば、４００Ω）と、ＥＦトランジスタＱ４のベー
ス電流（以下ＶＢＥＱ４と記す）（例えば、コレクタ電
流が４０ｍＡで、電流増幅率が１００の時０．４ｍＡ）
による電位降下を差し引いた電位（約１６０ｍＶ）プラ
スＶＢＥＱ４（約−０．９Ｖ）が大きく、“Ｈ１”レベ
ル（通常は、−０．９〜−１．０Ｖ）の規格を満足しな
くなるという欠点がある。

【００１９】又、図３の抵抗Ｒ２の値は変えずに、定電
流Ｉ３の値を大きくする構成のバスドライバ回路では、
以下に示す問題がある。定電流Ｉ３を増やす為に、トラ
ンジスタＱ３及び抵抗Ｒ３の回路３のディメンジョンを
変える（例えば、各素子を並列に接続する）必要があ
る。従って、同一サイズの素子を沢山用意したり、ディ
メンジョンの異なる素子を用意する必要がある。このた
め、使用素子数が多くなり、チップサイズが大きくな
り、歩留が悪くなるという欠点がある。

【００２０】又、図４のスリーステイト回路では、以下
に示す問題がある。定電流を増やす為に、バイアス用の
ＥＣＬ回路４を別に接続する必要がある。従って、使用
素子が多くなり、チップサイズが大きくなり、歩留が悪
くなるという欠点がある。

【００２１】又、バッファ回路動作時でも、常にバイア
ス用のＥＣＬ回路４に定電流Ｉ５を流す必要があるの
で、更に無駄な電流が流れるという欠点がある。

【００２２】本発明の目的は、前記諸欠点を解決し、消
費電流を低く押さえ、チップ面積も小さくした論理回路
を提供することにある。

【００２３】

【課題を解決するための手段】本発明によるスリーステ
イト論理回路は、入力信号を受けるエミッタ結合論理回
路と、第１のトランジスタを有するカレントソース回路
と、前記エミッタ結合論理回路の結合部と前記カレント
ソース回路との間に直列に接続されベースに基準電圧を
受ける第２のトランジスタと、前記エミッタ結合論理回
路の出力と前記カレントソース回路との間に直列に接続
されベースに制御信号電圧を受ける第３のトランジスタ
と、前記制御信号電圧により前記第３のトランジスタが
オンとなったときに、前記出力からＨｉｚレベルが出力
されるように、前記制御信号電圧に基づいて前記第１の
トランジスタのベース電圧を制御する制御回路とを備え
ることを特徴としている。

【００２４】

【実施例】本発明の第１の実施例の論理回路を示す図１
において、この実施例は、接地端子ＧＮＤとトランジス
タＱ１のコレクタ電極との間の抵抗Ｒ１と、トランジス
タＱ１のコレクタ電極をベース電極、接地ＧＮＤをコレ
クタ電極とするｎｐｎ型トランジスタＱ５と、トランジ
スタＱ５のエミッタ電極とトランジスタＱ３のベース電
極との間の抵抗Ｒ４と、トランジスタＱ３のベース電極
と電源端子ＶＥＥとの間の抵抗Ｒ５とを備えていること
以外が図３と共通であり、図３と共通の参照記号で示す
に留め、説明を省略する。

【００２５】図１において、本実施例の論理回路が、従
来例の論理回路と異なる点は、ＥＣＬ回路の定電流Ｉ３
を決めるトランジスタＱ３のベースに接続された、従来
の基準電位端子ＶＣＳの代わりに、論理回路の変化する
電位をフィードバックして検出する検出回路１と、トラ
ンジスタＱ３のベース電位を制御する制御回路２を有し
ている事である。

【００２６】次に、図１の回路動作を説明すると、トラ
ンジスタＱ１のベースの入力端子ＩＮを、トランジスタ
Ｑ２のベースに接続されている基準電位端子ＶＲ１の電
位（通常は、−１．３Ｖが多く用いられる）より、“Ｈ
１”（例えば、−０．９Ｖ）に設定する。

【００２７】すると、トランジスタＱ１は“ＯＮ”とな
り、トランジスタＱ２は“ＯＦＦ”する。この為に、ト
ランジスタＱ１のコレクタ電位は、接地電位から抵抗Ｒ
１（例えば、２００Ω）と定電流Ｉ１（例えば、２ｍ
Ａ）による電位降下を差し引いた電位（約−０．４Ｖ）
が生じる。尚、その電位は、トランジスタＱ５のベース
電位となる。従って、トランジスタＱ５のエミッタ電位
は、トランジスタＱ５の順方向ベース，エミッタ間電圧
（以下ＶＢＥＱ５と記す）だけ下がった電位（約−１．
３Ｖ）となる。

【００２８】更に、トランジスタＱ３のベース電位は、
トランジスタＱ５のエミッタ電位と電源端子ＶＥＥとの
間の電位差を、抵抗Ｒ４及びＲ５によって抵抗分割され
た電位に定まる。この時、トランジスタＱ３のベース電
位は、抵抗Ｒ４及びＲ５の抵抗比によって、図３の従来
の基準電位ＶＣＳより低くなる。従って、定電流Ｉ１
は、従来の論理回路より小さくなっている。又、この定
電流Ｉ１は、抵抗Ｒ１及びトランジスタＱ１を通って流
れる定電流Ｉ１であり、直接出力端子ＯＵＴの電位には
影響しない。従って、この電流値は、電流通路が抵抗Ｒ
１及びトランジスタＱ１から、抵抗Ｒ２及びトランジス
タＱ２に切り替わる時間（以下“ｔＴ１”と記す）に、
影響しない程度に小さくする事ができる。

【００２９】又、“ｔＴ１”に関係しない論理回路であ
れば、更に定電流Ｉ１を小さくする事ができる。ここ
で、トランジスタＱ２は“ＯＦＦ”しているので、その
コレクタ電位は、接地電位まで上昇する。更に、出力端
子ＯＵＴには、その電位よりＶＢＥＱ４だけ下がった電
位、すなわち“Ｈ１”（約−０．９Ｖ）が生じる。

【００３０】次に、入力電位を“Ｌ１”（例えば、−
１．７Ｖ）に設定する。すると、トランジスタＱ１は
“ＯＦＦ”となり、トランジスタＱ２は“ＯＮ”する。
ここで、トランジスタＱ１のコレクタ電位は、接地電位
まで上昇する。尚、その電位は、トランジスタＱ５のベ
ース電位となる。従って、トランジスタＱ５のエミッタ
電位は、ＶＢＥＱ５下がった電位（約−０．９Ｖ）とな
る。

【００３１】更に、トランジスタＱ３のベース電位は、
トランジスタＱ５のエミッタ電位と電源端子ＶＥＥとの
間の電位差を、抵抗Ｒ４及びＲ５によって抵抗分割され
た電位に定まる。この時、トランジスタＱ３のベース電
位は、抵抗Ｒ４及びＲ５の抵抗比によって、図３の従来
の基準電位ＶＣＳと同程度となる。従って、定電流Ｉ１
は、従来の論理回路と同程度となる。

【００３２】ここで、トランジスタＱ２は“ＯＮ”して
いるので、そのコレクタ電位は、接地電位から抵抗Ｒ２
（例えば、２００Ω）と定電流Ｉ１（例えば４ｍＡ）に
よる電位降下を差し引いた電位（約−１．８Ｖ）が生じ
る。更に、出力端子ＯＵＴは、その電位よりＶＢＥＱ４
だけ下がった電位、すなわち“Ｌ１”（約−１．７Ｖ）
が生じる。

【００３３】以上の説明より、入力端子ＩＮが“Ｈ１”
の時は出力端子ＯＵＴに“Ｈ１”が、又、入力端子ＩＮ
が“Ｌ１”の時は出力端子ＯＵＴに“Ｌ１”が生じる論
理回路となっている。又、この論理回路の定電流Ｉ１
は、入出力電位によって異なっている。

【００３４】続いて、図１を用いて、バスドライバ回路
について説明すると、トランジスタＱ１のベースの入力
端子ＩＮを、トランジスタＱ２のベースに接続されてい
る基準電位端子ＶＲ１の電位（通常は、−１．３Ｖが多
く用いられる）より、“Ｈ１”（例えば、−０．９Ｖ）
に設定する。

【００３５】すると、トランジスタＱ１は“ＯＮ”とな
り、トランジスタＱ２は“ＯＦＦ”する。この為に、ト
ランジスタＱ１のコレクタ電位は、接地端子から抵抗Ｒ
１（例えば、２００Ω）と定電流Ｉ１（例えば、３ｍ
Ａ）による電位降下を差し引いた電位（約−０．６Ｖ）
が生じる。尚、その電位は、トランジスタＱ５のベース
電位となる。従って、トランジスタＱ５のエミッタ電位
は、ＶＢＥＱ５が下がった電位（約−１．３Ｖ）とな
る。

【００３６】更に、トランジスタＱ３のベース電位は、
トランジスタＱ５のエミッタ電位と電源端子ＶＥＥとの
間の電位差を、抵抗Ｒ４及びＲ５によって抵抗分割され
た電位に定まる。この時、トランジスタＱ３のベース電
位は、抵抗Ｒ４及びＲ５の抵抗比によって、従来の基準
電位ＶＣＳより低くなる。従って、定電流Ｉ１は、従来
のバスドライバ回路より小さくなっている。又、この定
電流Ｉ１は、抵抗Ｒ１及びトランジスタＱ１を通って流
れる定電流Ｉ１であり、直接出力端子ＯＵＴの電位には
影響しない。従って、この電流値は、“ｔＴ１”に、影
響しない程度に小さくする事ができる。

【００３７】又、“ｔＴ１”に関係しない論理回路であ
れば、更に定電流Ｉ１を小さくする事ができる。ここ
で、トランジスタＱ２は“ＯＦＦ”しているので、その
コレクタ電位は、接地電位まで上昇する。更に、出力端
子ＯＵＴには、その電位よりＶＢＥＱ４だけ下がった電
位、すなわち“Ｈ１”（約−０．９Ｖ）が生じる。

【００３８】次に、入力電位を“Ｌ１”（例えば、−
１．７Ｖ）に設定すると、トランジスタＱ１は“ＯＦ
Ｆ”となり、トランジスタＱ２は“ＯＮ”する。ここ
で、トランジスタＱ１のコレクタ電位は、接地電位まで
上昇する。尚、その電位は、トランジスタＱ５のベース
電位となる。従って、トランジスタＱ５のエミッタ電位
は、ＶＢＥＱ５下がった電位（約−０．９Ｖ）となる。

【００３９】更に、トランジスタＱ３のベース電位は、
トランジスタＱ５のエミッタ電位と電源端子ＶＥＥとの
間の電位差を、抵抗Ｒ４及びＲ５によって抵抗分割され
た電位に定まる。この時、トランジスタＱ３のベース電
位は、抵抗Ｒ４及びＲ５の抵抗比によって、図３の従来
の基準電位ＶＣＳと同程度となる。従って、定電流Ｉ１
は、従来のバスドライバ回路と同程度となる。

【００４０】ここで、トランジスタＱ２は“ＯＮ”して
いるので、そのコレクタ電位は、接地電位から抵抗Ｒ２
（例えば、２００Ω）と定電流Ｉ１（例えば８ｍＡ）に
よる電位降下を差し引いた電位（約−１．６Ｖ）が生じ
る。

【００４１】この時、ＥＦトランジスタＱ４のエミッタ
を終端（例えば、−２．０Ｖの電源端子と５０Ωの終端
抵抗）していると、ＥＦトランジスタＱ４が“ＯＦＦ”
する。従って、出力端子ＯＵＴは、その電位よりＶＢＥ
Ｑ４だけ下がった電位、すなわち“Ｈｉｚ”（約−２．
０Ｖ）が生じる。

【００４２】以上の説明より、入力端子ＩＮが“Ｈ１”
の時は出力端子ＯＵＴに“Ｈ１”が、又、入力端子ＩＮ
が“Ｌ１”の時は出力端子ＯＵＴには“Ｈｉｚ”が生じ
るバスドライバ回路となっている。又、このバスドライ
バ回路の定電流Ｉ１は、入出力電位によって異なってい
る。

【００４３】次に、本発明の第２の実施例のスリーステ
イト回路からなる論理回路を示す図２において、この実
施例は、図４のＥＣＬ回路４が図１の制御回路２と共通
の回路となっていること以外は図４と共通であり、同図
と共通の参照記号を用いるに留め、詳細は省略する。
尚、トランジスタＱ５のゲート電極はトランジスタＱ７
のゲート電極と共にコントロール端子ＣＯＮに接続され
ている。

【００４４】図２に於て、トランジスタＱ５及びＱ７の
ベースのコントロール端子ＣＯＮを、トランジスタＱ６
のベースに接続されている基準電位端子ＶＲ２の電位
（通常は、−２．２Ｖが多く用いられる）より、“Ｌ
２”（例えば、−２．６Ｖ）に設定すると、トランジス
タＱ６は“ＯＮ”となり、トランジスタＱ７は“ＯＦ
Ｆ”する。ここで、トランジスタＱ５のベース電位は、
コントロール端子ＣＯＮに接続されている。従って、ト
ランジスタＱ５のエミッタ電位は、ＶＢＥＱ５だけ下が
った電位（約−３．５Ｖ）となる。

【００４５】更に、トランジスタＱ３のベース電位は、
トランジスタＱ５のエミッタ電位と電源端子ＶＥＥとの
間の電位差を、抵抗Ｒ４及びＲ５によって抵抗分割され
た電位に定まる。この時、トランジスタＱ３のベース電
位は、抵抗Ｒ４及びＲ５の抵抗比によって、従来の基準
電位ＶＣＳより低くなる。従って、定電流Ｉ２は、従来
のスリーステイト回路より小さくなっている。又、この
定電流は、トランジスタＱ１及びＱ６を通って流れる定
電流Ｉ２であり、直接出力端子ＯＵＴの電位には影響し
ない。従って、この電流値は、電流通路がトランジスタ
Ｑ１から、抵抗Ｒ２及びトランジスタＱ２に切り替わる
時間（以下“ｔＴ２”と記す）に、影響しない程度に小
さくする事ができる。

【００４６】又、“ｔＴ２”に関係しないスリーステイ
ト回路であれば、更に定電流Ｉ２を小さくする事ができ
る。

【００４７】次に、トランジスタＱ１のベースの入力端
子ＩＮを、トランジスタＱ２のベースに接続されている
基準電位端子ＶＲ１の電位（通常は、−１．３Ｖが多く
用いられる）より、“Ｈ１”（例えば、−０．９Ｖ）に
設定すると、トランジスタＱ１が“ＯＮ”となり、トラ
ンジスタＱ２は“ＯＦＦ”となる。この為に、トランジ
スタＱ２のコレクタ電位は、接地電位まで上昇する。更
に、出力端子ＯＵＴには、その電位よりＶＢＥＱ４だけ
下がった電位、すなわち“Ｈ１”（約−０．９Ｖ）が生
じる。

【００４８】次に、入力端子ＩＮを、“Ｌ１”（例え
ば、−１．７Ｖ）に設定すると、トランジスタＱ１は
“ＯＦＦ”となり、トランジスタＱ２は“ＯＮ”とな
る。この為に、トランジスタＱ２のコレクタ電位は、接
地電位から抵抗Ｒ２（例えば２００Ω）と定電流Ｉ２
（例えば、４ｍＡ）による電位降下を差し引いた電位
（約−０．８Ｖ）が生じる。更に、出力端子ＯＵＴは、
その電位よりＶＢＥＱ４だけ下がった電位、すなわち
“Ｌ１”（約−１．７Ｖ）が生じる。

【００４９】次に、トランジスタＱ５及びＱ７のベース
のコントロール端子ＣＯＮを、トランジスタＱ６のベー
スに接続されている基準電位端子ＶＲ２の電位（通常
は、−２．２Ｖが多く用いられる）より、“Ｈ２”（例
えば、−１．８Ｖ）に設定すると、トランジスタＱ６は
“ＯＦＦ”となり、トランジスタＱ７は“ＯＮ”とな
る。ここで、トランジスタＱ５のベース電位は、コント
ロール端子ＣＯＮに接続されている。従って、トランジ
スタＱ５のエミッタ電位は、ＶＢＥＱ５だけ下がった電
位（約−２．７Ｖ）となる。

【００５０】更に、トランジスタＱ３のベース電位は、
トランジスタＱ５のエミッタ電位と電源端子ＶＥＥとの
間の電位差を、抵抗Ｒ４及びＲ５によって抵抗分割され
た電位に定まる。この時、トランジスタＱ３のベース電
位は、抵抗Ｒ４及びＲ５の抵抗比によって、従来の基準
電位ＶＣＳと同程度となる。従って、定電流Ｉ２は、従
来のスリーステイト回路と同程度となる。

【００５１】ここで、トランジスタＱ７は“ＯＮ”して
いるので、そのコレクタ電位は、接地電位から抵抗Ｒ２
（例えば、２００Ω）と定電流Ｉ２（例えば８ｍＡ）に
よる電位降下を差し引いた電位（約−１．６Ｖ）が生じ
る。

【００５２】この時、ＥＦトランジスタＱ４のエミッタ
を終端（例えば、−２．０Ｖの電源端子と５０Ωの終端
抵抗）していると、ＥＦトランジスタＱ４が“ＯＦＦ”
する。従って、出力端子ＯＵＴは、その電位よりＶＢＥ
Ｑ４だけ下がった電位、すなわち“Ｈｉｚ”（約−２．
０Ｖ）が生じる。

【００５３】以上の説明より、コントロール端子ＣＯＮ
が、“Ｌ２”の時には、バッファ回路で、コントロール
端子ＣＯＮに“Ｈ２”が入力されると、入力端子ＩＮの
電位に関係なく、出力端子ＯＵＴに“Ｈｉｚ”が生じる
スリーステイト回路となっている。又、このスリーステ
イト回路の定電流Ｉ２は、コントロール端子ＣＯＮの電
位によって異なっている。

【００５４】この実施例は、検出回路１及び制御回路２
に能動素子と受動素子とを用いて説明したが、どの様な
検出回路１及び制御回路２でも、同じ機能であれば、同
様の効果を得る事は、言うまでもない。

【００５５】又、本発明の実施例については、バッファ
動作の論理回路及びコントロール端子ＣＯＮが“Ｌ２”
の時にバッファ回路となる例について説明したが、どの
様な論理回路でも、ＥＣＬ回路のカレントソース部の電
流を制御する制御回路２と、論理回路の変化する電位を
フィードバックして検出する検出回路１で構成され、同
じ機能であれば、同様の効果を得る事は、言うまでもな
い。

【００５６】

【発明の効果】以上説明した様に、本発明は、ＥＣＬ回
路のカレントソース部の電流を制御する制御回路と、論
理回路の変化する電位をフィードバックして検出する検
出回路とで構成することにより、以下に示す効果があ
る。

【００５７】第１は、出力端子ＯＵＴが“Ｈ１”出力時
に、定電流を小さくできるので、回路の消費電流を低減
できるという効果である。

【００５８】第２は、従来例の抵抗Ｒ２の値を大きくす
るバスドライバ回路と異なり、出力端子ＯＵＴの“Ｈ
１”レベルの規格を満足するという効果である。

【００５９】第３は、従来例の定電流Ｉ３の値を大きく
するバスドライバ回路の様に、定電流の使用素子（例え
ば、トランジスタＱ３及び抵抗Ｒ３のディメンジョン）
の増加や変更の必要がなく、集積回路の集積度が向上す
るという効果である。

【００６０】第４は、従来例のスリーステイト回路の様
に、バイパス用のＥＣＬ回路を別に接続する必要がな
く、使用素子数を低減することができ、集積回路の集積
度が向上するという効果である。

【００６１】第５は、図３及び図４に示す様な基準電位
端子ＶＣＳがいらなくなるという効果である。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図である。

【図２】本発明の第２の実施例の回路図である。

【図３】従来の第１の回路図である。

【図４】従来の第２の回路図である。

【符号の説明】

Ｒ１〜Ｒ２３ 抵抗 Ｑ１〜Ｑ２３ ｎｐｎ型トランジスタ ＩＮ 入力端子 ＯＵＴ 出力端子 ＣＯＮ コントロール端子 ＧＮＤ 接地端子 ＶＲ１，ＶＲ２，ＶＣＳ 基準電位端子 ＶＥＥ 電源端子 Ｉ１〜Ｉ５ カレントソース電流 １ 検出回路 ２ 制御回路 ３ トランジスタ及び抵抗の回路 ４ バイパス用のＥＣＬ回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号を受けるエミッタ結合論理回路
   と、第１のトランジスタを有するカレントソース回路
   と、前記エミッタ結合論理回路の結合部と前記カレント
   ソース回路との間に直列に接続されベースに基準電圧を
   受ける第２のトランジスタと、前記エミッタ結合論理回
   路の出力と前記カレントソース回路との間に直列に接続
   されベースに制御信号電圧を受ける第３のトランジスタ
   と、前記制御信号電圧により前記第３のトランジスタが
   オンとなったときに、前記出力からＨｉｚレベルが出力
   されるように、前記制御信号電圧に基づいて前記第１の
   トランジスタのベース電圧を制御する制御回路とを備え
   ることを特徴とするスリーステイト論理回路。
2. 【請求項２】 前記制御回路は、前記制御信号電圧をベ
   ースに受ける第４のトランジスタのエミッタ出力電圧を
   抵抗分割して、前記第１のトランジスタのベースに出力
   するものであることを特徴とする請求項１記載のスリー
   ステイト論理回路。