JP3386891B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号配線を介して論理
回路間で信号伝送を行う半導体集積回路装置にに関す
る。

【０００２】

【従来の技術】近年、特に半導体集積回路チップの高集
積化、大面積化に伴い、論理回路間を結ぶ信号伝送用配
線、つまり、信号配線の長さは増加しつつある。また、
これに加え、高集積化のため配線幅の微細化で、配線抵
抗も著しく増加している。このため、配線抵抗による遅
延時間（以下、配線抵抗遅延と略す）が著しく増加し、
この配線抵抗遅延が論理回路間の信号伝播時間の大きな
割合を占めるようになってきた。この配線抵抗遅延の短
縮が半導体集積回路装置の高速化の大きな課題となって
いる。

【０００３】従来の半導体集積回路の信号伝送用配線と
しては、受端開放の伝送系と受端終端の伝送系がある。
論理回路間の信号配線には、配線の配線抵抗による信号
電圧の低下のない図１２に等価回路で示した受端開放の
伝送方式が広く用いられている。１０１と１０１０は論
理回路で、１０１が駆動回路、１０１０が受信回路とな
る。一般的には駆動回路１０１、受信回路１０１０とし
て、バイポーラトランジスタを用いたものとしてはエッ
ミタ結合型論理回路、いわゆるＥＣＬが、ＭＯＳトラン
ジスタを用いたものとしてはＣＭＯＳ回路が広く用いら
れる。どちらの回路を用いた場合にも、駆動回路１０１
は等価電圧源１０６と出力抵抗１０５で表せ、出力イン
ピーダンスは数十Ωである。また、受信回路１０１０の
入力インピーダンスは、ＥＣＬの場合はベース入力とな
り数百ｋΩ以上、ＣＭＯＳの場合は無限大であり、配線
抵抗に比較して非常に大きく、受信回路も含め事実上受
端開放の伝送系となる。

【０００４】また、一般的にＬＳＩ上の配線のように、
配線抵抗が比較的高い伝送系、つまりＲＣの分布定数線
路では、理論的には、受端開放時の受端における電圧波
形よりも、受端短絡時の受端における電流波形の方が立
上り時間が速い。この電流波形はトムソンの着流曲線と
呼ばれ、例えばオーム社「大学課程電気回路（２）」
（昭和４４年５月３０日発行）に詳しい解析が説明され
ている。ここでは、有限長線路に直流電圧を加えた場合
であり、いわば理想的な電圧源で駆動した場合をの解析
が示されている。

【０００５】受端終端の伝送系を、上記のようなＥＣＬ
を用いて実現しようとすると、一般的には配線の配線抵
抗によって受端の信号電圧振幅が送端にくらべて著しく
低下する。このために、図１３に示すように駆動回路が
電流駆動回路で、受信回路が電流センス回路で構成され
た伝送方式が特開平０２−２６５０９３号で開示されて
いる。この図は、メモリセルの情報をセンス回路で取り
出す信号配線の一部を示している。１３０１はメモリセ
ルで、メモリセルの情報によって、ＭＯＳトランジスタ
１３０８の電流供給能力に応じた読み出し電流Ｉｒを流
す電流駆動回路となる。この時、ＭＯＳトランジスタ１
３０８は電流源動作するため、出力抵抗はほぼ無限大と
なる。１３０２、１３０３は信号配線、１３０４、１３
０５は終端抵抗として働くトランジスタ、１３０６は読
みだし電流Ｉｒが抵抗１３０７に流れることで電圧に変
換する電流センス回路である。なお、Ｃは単位長当りの
配線容量、Ｒは単位長当りの配線抵抗を表している。ま
た、受端終端の伝送系の従来例としては、特開平４−２
０７２２６で開示されているが、この従来例でも駆動回
路が電流源であり、出力抵抗が極めて大きい。

【０００６】

【発明が解決しようとする課題】線路を電圧信号で駆動
し、受端側を開放状態とする伝送系では、配線抵抗遅延
は総配線容量と総配線抵抗の積に比例し、駆動回路の改
良で出力抵抗Ｒｓをいくら下げてもある値以下に短縮さ
れない。また、前述の従来例、つまり電流源駆動（Ｒｓ
＝〓Ω）の受端終端の伝送系でも、受信回路の改良で終
端抵抗Ｒｔをいくら下げてもある値以下に短縮されな
い。図１４に、前述の従来例における受端開放で駆動回
路の出力抵抗Ｒｓを０Ωまで下げた理想的な場合と、受
端終端で終端抵抗Ｒｔを０Ωまで下げた理想的な場合に
ついて、受端電圧波形、あるいは受端電流波形を示す。
前述の従来例の受端開放の伝送系でも受端終端の伝送系
においても、配線抵抗遅延ｔｐｄｃｒ、つまり受端電
圧、あるいは受端電流が５０％まで上昇する時間は、ど
ちらも理想的な場合（Ｒｓ＝０Ω、あるいはＲｔ＝０
Ω）でも次式で示す値以下、

【０００７】

【数１】 ｔｐｄｃｒ＝０．３８×Ｒ×Ｃ×Ｌ×Ｌ つまり総配線容量と総配線抵抗の積の約４割以下に短縮
することができない。現実の半導体回路では、駆動回路
の出力抵抗Ｒｓが有限であるため、この抵抗と配線容量
とによる遅延時間も問題となる。この出力抵抗に比べて
上記配線総抵抗が少ない場合、上記（数１）による遅延
は耐えられる。しかし、配線抵抗が増大すると上記（数
１）による遅延が耐えられなくなる。

【０００８】また、前述のトムソンの着流曲線を得るに
は、理想的な電圧源で駆動し（Ｒｓ＝０Ω）、かつ受端
を短絡（Ｒｔ＝０Ω）しなければならない。しかしなが
ら、受端を短絡した場合、そこから信号を抽出するのは
容易ではない。さらに、Ｒｓ＝０ΩおよびＲｔ＝０Ωの
理想にかなり近い条件が実現できたとしても、このとき
に電圧源から受端側に流れる電流は、通常は、半導体集
積回路としては非常に大きなものになってしまい、現実
的ではなくなる。例えば、ＥＣＬの信号振幅は５００ｍ
Ｖで、配線抵抗を１００Ω（約２ｍｍ）とすると、受端
に流れる電流は５ｍＡとなる。現在はバイポーラの回路
でも数百μＡオーダとなっているため、消費電力の点で
このような伝送方法はそのままでは適用できない。さら
に現実的には、その速い電流波形を利用する手段、つま
り、一般的にはディジタル回路の信号は電圧波形である
ので、電圧に変換する手段を含めて考えなくては意味が
ない。

【０００９】そこで本発明の目的は、配線長が長く、従
って配線抵抗が高い信号配線における配線遅延が短縮可
能な半導体集積回路装置を提供することにある。

【００１０】そこで本発明の目的は、配線長が長く、従
って配線抵抗が高い信号配線と、配線長が短く、従って
配線抵抗が低い信号配線とが混在して使用する半導体集
積回路装置であって、前者における配線遅延が短縮可能
な半導体集積回路装置を提供することにある。

【００１１】本発明のより具体的な目的は、異なるブロ
ック間の配線として配線長が長く、従って配線抵抗が高
い信号配線と、配線長が短く、従って配線抵抗が低い信
号配線とが必要とする半導体集積回路装置であって、前
者における配線遅延が短縮可能な半導体集積回路装置を
提供することにある。

【００１２】

【課題を解決するための手段】上記目的のために、半導
体集積回路装置において、配線長が相対的に長く、した
がって配線抵抗が高い信号配線に対しては、信号配線の
始端を駆動する電圧駆動回路と、信号配線の終端に位置
する、信号配線から流入する電流をセンスし電圧に変換
する電流センス回路を使用し、かつ、電圧駆動回路の出
力抵抗と電流センス回路の入力抵抗とを信号線路の直流
抵抗よりも小さくする。一方、配線長が相対的に短く配
線抵抗が高い信号配線に対して、その始端に位置する電
圧駆動回路と、信号配線の終端に位置する電圧センス回
路を使用する。

【００１３】特に、異なるブロックの跨る長さの異なる
複数の信号配線に対して上記電流センス回路、上記電圧
センス回路とを使い分ける。

【００１４】さらに、同じ信号配線の途中から、信号を
受信する回路と、その信号配線の終端から信号を受信す
る場合に、上記電流センス回路、上記電圧センス回路と
を使い分ける。

【００１５】

【実施例】以下、本発明の実施例を説明する。図１９は
本発明の実施例のチップ平面図を示したものである。
（ａ）では、半導体集積回路チップ１０４の上に、機能
ブロック１９０１、１９０２、１９０３、１９０４等が
配置される。これらの機能ブロック間は配線によって結
ばれるが、例えばブロック１９０１から隣のブロック１
９００には、短距離配線１９０５が使われる。一方、ブ
ロック１９０１からブロック１９０３までは、長距離配
線１９０６が使われる。また、ブロック１９０２から１
９０４まではバス配線１９０７が設けられる。このバス
配線は、３２ビットや６４ビット等のデータやアドレス
信号を送るものであり、多数の配線が並行に走るが、配
線長の観点から長距離配線１９０６と同等に扱える。

【００１６】短距離配線１９０５の駆動は従来と同様
に、図１２の受端開放の伝送方式を用いる。また、長距
離配線１９０６やバス配線１９０７は、配線抵抗が大き
く、後に詳しく述べる電圧駆動の受端終端伝送系を用い
る。受端に流れる電流は、送端側の駆動電圧を、配線抵
抗と終端抵抗の和で割った値となるが、配線抵抗が大き
いため、電流値は比較的小さくすることができる。ま
た、駆動側は、短距離配線と長距離配線の両者で基本的
には同じ電圧駆動の回路方式を用いる。

【００１７】なお、配線１９０６には、その途中から分
岐した配線１９０６ａを介してブロック１９００に接続
されていてもよい。この配線１９０６ａは近距離配線の
例である。

【００１８】図１９（ｂ）は、半導体集積回路チップ１
０４がゲートアレイの場合を示している。基本セル１９
０８は複数の回路から成り立っており、チップ１０４は
複数の基本セル１９０８から成っている。個々の基本セ
ル１９０８内のトランジスタの配置は同様であるが、配
線等を変えることによっていろいろな異なった機能を持
たせることができる。従って、基本セル１９０８間の配
線は上記の（ａ）の場合と同じであり、短距離配線１９
０５や長距離配線１９０６のそれぞれの駆動方法につい
て上記と同様に考えることができる。

【００１９】図１（ａ）は、本発明の実施例の基本構成
を示したもので、図１９において使用する回路を示して
いる。１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅは、こ
の半導体集積回路装置１０４内に存在する多数の論理回
路の一部を示す。この論理回路は、公知の回路、例え
ば、エミッタ結合論理回路を使用したもの（後に述べ
る、図６に示す電圧駆動回路１０１の構成と同じもの）
を使用することが出来る。

【００２０】１０２，１０１１，１０１２はこれらの論
理回路の間で信号を伝送する配線の例であり、１０１１
は、論理回路１０ａと１０ｂの間の短距離配線の例であ
り、１０１２は、論理回路１０ｃと１０ｅの間の短距離
配線の例である。各論理回路は、それぞれへ入力される
一つまたは複数の電圧信号に依存した電圧信号を出力す
る回路からなる。１０２は論理回路１０ｃと１０ｄの間
の長距離配線の例である。信号配線１０１２は信号配線
１０２の途中に接続されている配線で、信号配線１０１
２と１０２は、同じ論理回路１０ｃの出力を伝送する例
でもある。信号配線１０１１は図１９の短距離配線１９
０５に相当し、１０２は図１９の長距離配線１９０６ま
たはバス配線１９０７に相当し、配線１０１２は、図１
９（ａ）の配線１９０６ａに相当する。

【００２１】１０１ａは論理回路１０ａの出力に依存す
る電圧を信号配線１０１１に印加する電圧駆動回路、１
０１は論理回路１０ｃの出力に依存する電圧を信号配線
１０２に印加する電圧駆動回路である。場合によって
は、いずれかの論理回路をこれらの駆動回路として使用
することも可能である。

【００２２】１０３は信号配線１０２の終端に設けられ
た受信回路として機能する電流センス回路である。

【００２３】信号配線１０１１，１０１２の終端にはこ
のような電流センス回路が設けられていなく、論理回路
（例えばＮＯＲ回路）１０ｂ、１０ｅが直接接続されて
いて、これらの論理回路がそれぞれ、配線１０１１，１
０１２に対する受信回路を兼ねる。

【００２４】駆動回路１０１は、図１（ｂ）の回路１０
１に示すように、１１０が入力端子で、１１１が送端で
あり、等価的に電圧源１０６と出力抵抗１０５から成る
電圧駆動回路である。駆動回路１０１ａも同様である。

【００２５】電流センス回路１０３は、図１（ｂ）に示
すように、受端１１２を終端する終端抵抗１０７と、こ
の終端抵抗１０７に流れる電流をセンスし電圧信号に変
換し、出力端子１０９に出力する回路１０８から成る。
ここで、駆動回路１０１の出力抵抗１０５と終端抵抗１
０７は、信号配線１０２の総配線抵抗よりも小さく設定
する。この伝送系では、駆動回路１０１が電圧信号で駆
動すると、電圧信号振幅を出力抵抗１０５と信号配線１
０２の総配線抵抗と終端抵抗１０７の和で割った信号電
流が終端抵抗１０７に流れ、受信回路１０３でこの電流
をセンスし電圧に変換し、信号伝送が行なわれる。この
伝送系の等価回路を図２に示す。配線１０２は抵抗と容
量の分布定数線路で扱う必要がある。ここで、Ｒは単位
長当りの配線抵抗を、Ｃは単位長当りの配線容量であ
る。

【００２６】図１（ｂ）には、受信回路１０ｅと信号配
線１０１２が、１０２の途中から分岐する形で接続され
る場合も示してある。信号配線１０１２は、１０１１
（図１（ａ））と同じく短距離配線であるため、受信回
路も受端開放で通常のＥＣＬ等で構成される。

【００２７】ところで、ここで電流センスまたは電圧セ
ンスということについて若干言及する。本発明では、長
距離配線について受端を抵抗性素子で終端し、その抵抗
性素子に流れる電流をセンスする。一方、図１２のよう
な受端開放の伝送系では、送信側から受信回路へ（また
は受信回路から）電流はほとんど流れない（正確にはＥ
ＣＬ回路では、バイポーラ・トランジスタのベースで信
号を受けるため、若干のベース電流が流れるが、ＥＣＬ
ゲート回路の電流に比較し２桁程度小さいため、ほとん
ど流れないと考えてよい。また、ＣＭＯＳ回路では定常
的にはまったく電流は流れない。）。従って、受端にお
いては信号は電圧でセンスされ、また入力抵抗は非常に
高い。逆に、受端を終端する伝送系では、電荷の充放電
をすばやく行なうため、受端における電圧の振幅は極力
小さくし、受端で電流の変化を“センス”し回路内で大
きな電圧の変化に変換する。従って、受端における入力
抵抗は一般的に小さい。本発明においては、この受端終
端の回路の入力抵抗と配線抵抗の大小関係が重要であ
り、後者が前者より大なる条件で使用する。

【００２８】また、駆動回路については、電圧駆動回路
は一定の電圧振幅を出すもので、出力電流の変化による
電圧の変化は小さいため、出力抵抗は一般的には小さ
い。しかし、出力電流が大きくなると有限の出力抵抗に
よって電圧振幅が低下する。一方、電流駆動回路は一定
の電流振幅を出すもので、出力電圧の変化による電流の
変化は小さいため、出力抵抗は一般的には大きい。従っ
て、両者の違いは出力抵抗の違いと見るのが、最も分か
りやすい方法のひとつである。そこで、本発明では、電
圧駆動回路の定義として、上記のように本発明を構成す
る条件であるところの、出力抵抗が配線抵抗より小なる
条件の駆動回路とする。

【００２９】次に、図２の本発明の長距離配線の伝送系
における受端電流波形について述べる。

【００３０】図３（ａ）は、駆動回路の出力抵抗Ｒｓを
パラメータとして、理想的に受端１１２を短絡（終端抵
抗Ｒｔ＝０Ω）し、駆動電圧源１０１の入力パルス波形
をステップパルスとした時の受端波形を表したものであ
る。この図は、単位長当りの配線抵抗Ｒが５３．６Ω／
ｍｍ、単位長当りの配線容量Ｃが０．１９ｐＦ／ｍｍ
で、配線長Ｌが１０ｍｍの場合の受端電流波形を、受端
開放時の受端波形と比較して示してある。この図からわ
かるように、受端終端の伝送系では、駆動回路の出力抵
抗Ｒｓを小さくすればするほど、受端開放の伝送系に比
べ、受端波形の立上り時間が速くなる。特に出力抵抗Ｒ
ｓが配線の総配線抵抗（＝Ｒ・Ｌ）程度以下で、より大
きな効果が得られることになる。ただし、配線長はＬと
する。一方、前述の従来の受端終端では、電流源駆動の
ため出力抵抗Ｒｓが非常に大きいため、この効果が得ら
れないこともわかる。

【００３１】図３（ｂ）は図３（ａ）と同様な系につい
て、受信回路の終端抵抗Ｒｔをパラメータとして、理想
的に駆動回路の出力抵抗Ｒｓをゼロ（Ｒｓ＝０Ω）Ωと
し、駆動電圧源１０１の入力パルス波形をステップパル
スとした時の受端波形を表したものである。この場合で
も、受端終端の伝送系では、受信回路の終端抵抗Ｒｔを
小さくすればするほど、受端開放の伝送系に比べ、受端
波形の立上り時間が速くなる。なお、図１８は、横軸に
総配線抵抗ＲＬと終端抵抗Ｒｔ、あるいは出力抵抗Ｒｓ
との比、縦軸に遅延時間を取り、本発明の高速化の効果
を示したものである。出力抵抗Ｒｓ、あるいは終端抵抗
Ｒｔが配線の総配線抵抗（＝Ｒ・Ｌ）程度以下で、より
大きな効果が得られることが分かる。

【００３２】図２０は、図１９および図１の実施例にお
ける伝送方法の使い分けに関して、消費電力と高速化の
効果の点から説明したものである。横軸には配線長をと
っており、縦軸には遅延時間と消費電力をとっている。
従来回路で消費電力を一定にし、配線長を大きくしてい
くと２乗に近い特性となって、急激に遅延時間が増大す
る。

【００３３】一方、本発明で、受端終端で終端抵抗を配
線抵抗と同じとし、配線長Ｌで従来回路と消費電力が同
じ設計を行なったとする。この配線長から短くしていっ
た場合を考える。終端抵抗と配線抵抗の比を一定にした
まま（例えば、１対２とした場合）とすると、駆動回路
から受端に流れる電流が段々増えるので消費電力が増大
する。しかし、遅延時間（特に配線遅延）の高速化の割
合はほぼ保たれるので、常に従来回路より速くなる。一
方、消費電力を一定に保ったまま、配線長をＬから短く
していった場合には、配線抵抗がだんだん小さくなるた
め、終端抵抗を大きくしなくてはならず、図１８から高
速化の効果は小さくなっていく。実際は電流から電圧に
変換する回路等があるため、従来回路より遅くなってし
まう配線長が存在する。この配線長が、本発明の信号伝
送方法と従来の信号伝送方法の使い分けの境界となる。
また、図１９と図１における長距離配線と短距離配線が
それぞれに対応する。

【００３４】図１においては、配線１０２は比較的長い
配線を表す。論理回路１０ｃと１０ｄの間でこの配線１
０２を介して信号伝パンを行なうのには、電圧駆動回路
１０１と電流センス回路１０３が使用される。電圧駆動
回路１０１の出力抵抗と電流センス回路１０３の入力抵
抗は、いずれもこの配線の、電圧駆動回路１０１から電
流センス回路１０３までの部分の直流抵抗より小さくな
るようにする。配線１０１１は比較的短い配線を表す。
論理回路１０ａと１０ｂの間でこの配線を介して信号の
伝パンを行なうには、電圧駆動回路１０１ａが使用され
るが、電流センス回路は使用されない。配線１０１２
は、比較的長い配線１０２の途中に接続された他の比較
的短い配線を表す。この短い配線１０１２と長い配線１
０２とは同じ電圧駆動回路１０１により駆動されるが、
短い配線１０１２の上の信号伝パンに対しては、電流セ
ンス回路は使用されない。ここでは、次の条件が当ては
まると仮定している。すなわち、配線１０１２の直流抵
抗と、配線１０２の内、この配線と配線１０１２との接
続点から電圧駆動回路１０１が接続されている点までの
一部の配線の直流抵抗との和が、配線１０２の直流抵抗
より小さい。

【００３５】図４に、終端抵抗にトランジスタ４０１を
用い、受信回路１０３をベース接地型の電流電圧変換回
路で構成した本発明の実施例を示す。トランジスタ４０
１は、ベース・エミッタ間電圧が約０．８ｖ以上になる
ように、電流源４０３によってバイアス電流Ｉｓｔを流
しておけば、トランジスタ４０１のエミッタから見た抵
抗（入力抵抗）は数１０Ωになる。したがって、たとえ
ば配線幅が数μｍで、配線厚が１μｍ程度のアルミ配線
では、単位長当りの配線抵抗が数１０Ω／ｍｍ程度とな
るため、数ｍｍの配線でもトランジスタ４０１の抵抗
（終端抵抗）を総配線抵抗よりも小さくできる。なお、
総配線抵抗よりこの入力抵抗を小さくするために、この
入力抵抗をさらに下げる必要があるときには、例えば、
抵抗４０２をさらに小さくして電流Ｉｓｔを増やせばよ
い。

【００３６】一方、この実施例による信号伝送は、駆動
回路１０１が電圧駆動すると、配線１０２に、電圧振幅
を出力抵抗Ｒｓと終端抵抗と総配線抵抗の和で割った信
号電流△Ｉｄが流れ、この電流が受信回路１０３のトラ
ンジスタ４０１を介して抵抗４０２に流れることによっ
て行なわれる。つまりこの電流によって、抵抗４０２の
両端に信号電流△Ｉｄに比例した電圧降下が生じ、電圧
信号として出力端子１０９に取り出されることになる。

【００３７】図５に、終端抵抗にトランジスタ５０１を
用い、受信回路１０３をカレントミラー型の電流電圧変
換回路で構成した本発明の実施例を示す。トランジスタ
５０１は、ベースとコレクタを接続しているためにダイ
オードとして働き、ベース・エミッタ間電圧が約０．８
ｖ以上になるように、電流源５０３によってバイアス電
流Ｉｓｔを流しておけば、トランジスタ５０１の抵抗は
数１０Ωになる。つまりこの伝送系の終端抵抗（回路１
０３の入力抵抗）は数１０Ω程度になり、前述の図４の
実施例と同様に終端抵抗を総配線抵抗よりも小さくでき
る。なお、この入力抵抗をさらに下げる必要があるとき
には、例えば、バイアス電流Ｉｓｔを増大させればよ
い。

【００３８】一方、この実施例による信号伝送は、駆動
回路１０１が電圧駆動すると、配線１０２に、電圧振幅
を出力抵抗Ｒｓと終端抵抗と総配線抵抗の和で割った信
号電流△Ｉｄが流れ、この電流が受信回路１０３のトラ
ンジスタ５０１に流れることによって行なわれる。この
時、トランジスタ５０１と５０２がカレントミラー回路
を構成しているために、この信号電流△Ｉｄと同じ電流
が、トランジスタ５０２と抵抗５０４に流れ、抵抗５０
４の両端に信号電流△Ｉｄに比例した電圧降下が生じ、
電圧信号として出力端子１０９に取り出される。

【００３９】図６に、駆動回路１０１にエミッタフォロ
ア回路付きエミッタ結合型論理回路を用いた本発明の実
施例を示す。受信回路１０３は、図４の実施例で示した
受信回路１０３で、電流源４０３をトランジスタＱ６と
抵抗ＲＥで構成した。駆動回路１０１は、エミッタ結合
型のカレントスイッチ回路６０２とエミッタフォロア回
路６０１で構成されたエミッタフォロア回路付きエミッ
タ結合型論理回路である。エミッタ結合型のカレントス
イッチ回路６０２は、定電流源の電流Ｉｃｓが入力１１
０の電位と基準電圧ＶＢＢとの高低でトランジスタＱ１
かＱ２に流れる。たとえば入力の電位が基準電圧ＶＢＢ
よりも高い場合にはトランジスタＱ１を介して抵抗Ｒｃ
ｎに流れ、電圧降下が生じ６０３がローレベルになる。
逆に入力の電位が基準電圧ＶＢＢよりも低い場合には、
定電流源の電流ＩｃｓがトランジスタＱ２に流れるため
に、抵抗Ｒｃｎには電流が流れないためにハイレベルに
なる。この信号のレベル差が電圧信号となり、エッミタ
フォロア回路６０１が信号伝送路（信号配線）１０２を
電圧駆動する。信号伝送動作は、図４の実施例と同様な
動作で行なわれる。この時、駆動回路１０１の出力抵抗
は、トランジスタＱ３のエミッタから見た抵抗とプルダ
ウン抵抗ＲＬの並列抵抗となる。

【００４０】一方、エッミタフォロア回路６０１のトラ
ンジスタＱ３は、ベース・エミッタ間電圧が約０．８ｖ
程度にプルダウン抵抗ＲＬと信号配線１０２に流れる電
流でバイアスされている。このため、トランジスタＱ３
のエミッタから見た抵抗は数１０Ω程度に低抵抗化さ
れ、駆動回路１０１の出力抵抗も数１０Ω程度と小さ
い。この出力抵抗をさらに小さくするには、例えば、抵
抗ＲLを小さくしてトランジスタＱ３に流れる電流を大
きくすればよい。トランジスタＱ３のエミッタから見た
抵抗もその電流が大きくなれば小さくなる。なお、この
伝送系の構成で、受信回路１０３を図５の実施例で示し
た受信回路を用いることもできる。

【００４１】図７に、図６の実施例を差動伝送の系にし
た本発明の実施例を示す。駆動回路１０２を差動出力に
するために、エミッタ結合型のカレントスイッチ回路７
０１の肯定側出力７０３と否定側出力７０２のそれぞれ
にエミッタフォロア回路７０５と７０４を設けた。信号
伝送路１０２も差動信号をやり取りするために信号配線
７０７と７０６の２系統設けた。受信回路１０３も差動
信号のそれぞれ系統の信号を受信するために、図４の実
施例の受信回路を７０８と７０９の２回路設けた構成で
ある。駆動回路１０１のエミッタ結合型のカレントスイ
ッチ回路７０１の出力７０３と７０４には、相補電圧信
号が出力されるため、それぞれの伝送系を通って受信回
路１０３の出力７１０と７１１には、相補電圧信号が伝
送されることになる。ここでこの差動形電流センス回路
１０３に接続される論理回路には、このセンス回路が供
給する相補な関係の一対の電圧信号に応答する論理回路
を使用する。なお、この伝送系の構成で、受信回路１０
３を図５の実施例で示した受信回路を用いることもでき
る。

【００４２】図８に、駆動回路１０１にＣＭＯＳを用い
た本発明の実施例を示す。駆動回路１１０は、ｐＭＯＳ
トランジスタＱ１とｎＭＯＳトランジスタＱ２で構成さ
れる。受信回路１０３は、図４の実施例と同様な構成
で、異なる点はトランジスタ４０３にバイアス電流を流
すための電流源４０３をゲート８０３がバイアスされた
ｎＭＯＳトランジスタで構成している。この伝送系は、
以下のように動作する。駆動回路１０１の入力１１０が
ハイレベルの時ＭＯＳトランジスタ８０２がオンし受信
回路１０３から信号配線１０２を介して電流Ｉｄｌが流
れ込む。逆に入力１１０がローレベルの時ＭＯＳトラン
ジスタ８０１がオンし、電流ＩｄｈがＭＯＳトランジス
タ８０１から信号配線１０２通して受信回路１０３のＭ
ＯＳトランジスタ４０３に流れ込む。この結果、トラン
ジスタ４０１と抵抗４０２に流れる電流が、この電流差
だけ変化し、この変化が抵抗４０２の電位差として表
れ、受信電圧信号となる。終端抵抗は、トランジスタ４
０１のエミッタから見た抵抗で図４の実施例と同様に数
１０Ωと小さい。駆動回路１０１の出力ンピーダンス
は、ＭＯＳトランジスタのオン抵抗となるため、ゲート
幅を広くすれば、数１００Ω以下にでき、配線長が長く
総配線抵抗が数１００Ω以上となる場合に有効である。
さらに、この受信回路１０３の出力１０９にフリップフ
ロップ回路を接続し、受信信号は常にこのフリップフロ
ップ回路で保持できるように構成する。かつ、駆動回路
１０１が信号送信する時のみ、受信回路１０３の電流源
４０３であるＭＯＳトランジスタのゲート電位を高く
し、送受信動作が行なわれない時には、このＭＯＳトラ
ンジスタをオフさせるように制御すれば、消費電力をセ
ーブできる。

【００４３】図９に、図５の実施例の受信回路１０３に
おける電流源５０３をＭＯＳトランジスタで構成した本
発明の実施例である。図５の実施例の受信回路１０３の
電流源５０３をｎＭＯＳトランジスタ９０１と抵抗９０
２で、抵抗５０４をｎＭＯＳトランジスタ９０３と抵抗
９０４で構成した。抵抗９０２と９０４は受端１１２及
び出力端子１０９の電位のフローティング状態を防止す
るためのものである。ＭＯＳトランジスタ９０１と９０
３はゲートの電位を高くするとオンし、非線形抵抗素子
として働く。この実施例でも、送受信動作が行なわれな
い時には、このＭＯＳトランジスタをオフさせるように
制御すれば、消費電力をセーブできる。

【００４４】図１０に、本発明の受信回路１０３の実施
例を示す。図８の実施例の受信回路１０３の抵抗４０２
をｐＭＯＳトランジスタ１００１で構成し、かつ電圧増
幅回路１００５を設けた構成である。信号電流Ｉｄが流
れると、接続点１００６の電位が低下する。この結果、
ｐＭＯＳトランジスタ１００２のゲート電位が下がるた
めにこのｐＭＯＳトランジスタ１０２２の電流が増加
し、受信回路１０３の出力１０９の電位が上昇する。出
力１０９の電位が上昇するとｎＭＯＳトランジスタ１０
０４の電流が増加し、さらに接続点１００６の電位が低
下することになり、接続点１００６の電位変化が増幅さ
れる。この際、ｎＭＯＳトランジスタ１００４の電流供
給能力は、ｐＭＯＳトランジスタ１００２の電流供給能
力よりも小さく設定する。

【００４５】図１１に、終端抵抗１０７にＭＯＳトラン
ジスタを用いた本発明の実施例を示す。受信回路１０３
は、電圧信号を取り出す抵抗１１０３と終端抵抗となる
ｎＭＯＳトランジスタ１１０１とｎＭＯＳトランジスタ
１１０１にバイアス電流を流すｎＭＯＳトランジスタ１
１０２から構成する。ゲート幅の広いｎＭＯＳトランジ
スタ１１０１のゲート１１０４に一定電圧を印加し、ゲ
ート・ソース間電圧がＭＯＳトランジスタのしきい値電
圧以上となるようにバイアス電流を流すと、ソースから
見た抵抗を数１００Ω以下にできる。なお、ｎＭＯＳト
ランジスタ１１０１に流すバイアス電流はｎＭＯＳトラ
ンジスタ１１０２のゲート電位で設定できる。抵抗１１
０３は、ゲートに電位を印加したｎＭＯＳトランジスタ
に置き換えることも可能である。

【００４６】図１５に、本発明をメモリに適用した実施
例を示す。各メモリセルに隣接してビット線負荷回路を
設けた構成である。ビット線負荷回路ＤＣ１１は、負荷
ＲＬ１あるいはＲＲ１をビット線負荷回路選択線ＷＤ１
の制御でビット線ＢＬ１、ＢＲ１に電気的に接続するス
イッチＳＬ１、ＳＲ１から成る。つぎにメモリセルＭＣ
１１が選択され、メモリセルの情報が読みだされる場合
の動作を説明する。ビット線選択線ＶＹ１が選択される
と、ビット線選択スイッチＳＷ１のスイッチＳＬ１、Ｓ
Ｒ１がオンし、ビット線ＢＬ１、ＢＲ１がコモン線Ｃ
Ｌ、ＣＲに接続される。さらにワード線Ｗ１とビット線
負荷回路選択線ＷＤ１が選択状態になると、メモリセル
ＭＣ１１とビット線負荷回路ＤＣ１１が選択される。

【００４７】この結果、ビット線ＢＬ１とコモン線ＣＬ
とコモン線負荷ＣＤＬには読みだし電流ＩＲとビット線
定常電流ＩＳＴの和の電流が流れ、ビット線ＢＲ１とコ
モン線ＣＲとコモン線負荷ＣＤＲにはビット線定常電流
ＩＳＴが流れることになる。この電流差ＩＲとコモン線
負荷によって、センスアンプＳＡの入力に電位差が生
じ、この電位差をセンスアンプＳＡを増幅し、メモリセ
ルＭＣ１１の情報が読みだされる。なお、ビット線定常
電流ＩＳＴはビット線負荷回路の抵抗ＲＬ１、ＲＲ１と
ビット線ＢＬ１、ＢＲ１の配線抵抗とコモン線ＣＬ、Ｃ
Ｒの配線抵抗、さらにはコモン線負荷抵抗によって決ま
る。この読みだし動作において、メモリセルＭＣ１１が
駆動回路に、コモン線ＣＲ、ＣＬの負荷ＣＤＲ、ＣＤＬ
が終端抵抗として機能し、さらにビット線負荷回路ＤＣ
１１がメモリセルＭＣ１１の出力抵抗として働くことに
なり、本発明の効果が得られる。つまり、上記のビット
線負荷回路の抵抗の抵抗とコモン線負荷の抵抗をビット
線とコモン線の配線抵抗よりも小さくすればするほど、
配線抵抗による遅延時間が短縮できる。

【００４８】図１６に、本発明をメモリに適用した実施
例を示す。この実施例は、ビット線負荷回路の負荷とス
イッチをトランジスタＱＳＬ１、ＱＳＲ１で構成し、ビ
ット線選択スイッチＳＷ１をバイポーラトランジスタで
構成した。このメモリの動作は、図１５の実施例とほぼ
同様な動作となるが、以下の点が異なる。ビット線ＢＬ
１、ＢＲ１に流れる電流ＩＳＴ＋ＩＲ、あるいはＩＳＴ
は、ビット選択線ＶＹ１の電位がある固定の電位ＶＢよ
りも高い時には、トランジスタＱＬＣ１、ＱＲＣ１荷流
れ、ビット線ＢＬ１、ＢＲ１はコモン線ＣＬ、ＣＲに接
続されない。一方、ビット選択線ＶＹ１の電位がある固
定の電位ＶＢよりも低い時、つまりビット線ＢＬ１、Ｂ
Ｒ１が選択された時にはコモン線負荷抵抗ＲＣＬ、ＲＣ
Ｒからコモン線ＣＬ、ＣＲを経てトランジスタＱＬＣ
１、ＱＲＣ１を介してビット線ＢＬ１、ＢＲ１に流れ込
むことになる。この結果、コモン線負荷抵抗ＲＣＬ、Ｒ
ＣＲに電圧降下が生じ、センスアンプＳＡの入力に電位
差が生じ、この電位差をセンスアンプＳＡを増幅し、メ
モリセルＭＣ１１の情報が読みだされる。この回路で
は、メモリセルＭＣ１１が駆動回路として、トランジス
タＱＬＣ１、ＱＲＣ１が終端抵抗として機能することに
なる。またビット線負荷回路の負荷ＱＳＬ１、ＱＳＲ１
の抵抗が駆動回路の出力抵抗として機能する。したがっ
て、上記のビット線負荷回路の抵抗であるトランジスタ
ＱＳＬ１、ＱＳＲ１の抵抗とビット線選択回路ＳＷ１の
トランジスタＱＬＣ１、ＱＲＣ１の抵抗をビット線の配
線抵抗よりも小さくすればするほど、ビット線の配線抵
抗による遅延時間が短縮できる。なお、トランジスタＱ
ＬＣ１、ＱＲＣ１は、ビット線が選択された時に定常的
に流す電流ＩＢＬ１、ＩＢＲ１によって低抵抗化でき
る。

【００４９】図１７は、図５の実施例をＭＯＳトランジ
スタで構成した実施例を示す。駆動回路１０１をＣＭＯ
Ｓで構成し、受信回路１０３はＭＯＳトランジスタ１７
０１、１７０２で構成したカレントミラー回路から成
る。駆動回路１０１の出力部は、トランジスタ８０１、
８０２から構成される。データを転送する時だけ、ゲー
ト端子１７１０、１７１１に信号を印加し、トランジス
タ８０１、８０２のどちらかのトランジスタをオンさせ
る。たとえば、ハイレベルを転送する場合は、ゲート端
子１７１０にローレベル（グランドレベル）を、ゲート
端子１７１１にローレベル（グランドレベル）を印加す
れば、トランジスタ８０１がオンし、配線１０２を通し
て受信回路１０３のトランジスタ１７０１に電流が流れ
込み、このトランジスタ１７０１に流れる電流に変化が
生じる。この結果、カレントミラー回路を構成するもう
一方のトランジスタ１７０２にもこの電流変化が生じ、
負荷１７０３の両端に電圧変化が発生することによっ
て、信号伝送が行われる。一方、通常の場合、つまりデ
ータを転送しない時間にはゲート端子１７１０にハイレ
ベル（電源端子ＶＤＤのレベル）を、ゲート端子１７１
１にはローレベル（グランドレベル）を印加するように
すれば、駆動回路１０１の出力はハイ抵抗状態のなり、
この部分での電力消費もない。トランジスタ１７０４
は、トランジスタ１７０１でバイアス電流を流すことで
低抵抗化される。したがって、駆動回路１０１のトラン
ジスタ８０１、８０２のゲート幅を広くすることで、駆
動回路１０１の出力抵抗の低抵抗化が可能となる。また
トランジスタ１７０４のゲート電位を変えて、バイアス
電流を大きくすれば、終端抵抗であるトタンジスタ１７
０１の低抵抗化が可能である。 本発明のどの実施例
も、受端終端の伝送系において、電圧駆動で電流センス
の伝送系を実現し、かつ駆動回路の出力抵抗と終端抵抗
の低抵抗化を実現できる。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
受端終端の伝送系における終端抵抗に流れる電流波形を
センスするため、受端開放時の受端電圧波形の立上り時
間に比べ数倍速く立ち上がり、そのため配線での信号伝
送の遅延を減少させることが出来る半導体集積回路装置
が得られる。

【図面の簡単な説明】

【図１】（ａ）本発明による半導体集積回路の実施例の
概略構成を示す図、（ｂ）上記実施例に使用する回路の
等価回路を示す図。

【図２】図１の装置の要部の等価回路を表す図。

【図３】（ａ）図１の半導体集積回路装置の配線におけ
る、送端の駆動回路の出力抵抗と受端での電流波形の変
化を示す図、（ｂ）図１の半導体集積回路装置の配線に
おける、受端での終端抵抗による受端電流波形の変化を
示す図。

【図４】図１の装置の電流センス回路として使用するベ
ース接地型回路を示す図。

【図５】図１の装置の電流センス回路として使用するカ
レントミラー回路を示す図。

【図６】図１の駆動回路として使用するエミッタ結合型
論理回路を示す図。

【図７】差動伝送系を使用した、本発明による半導体集
積回路装置の他の実施例を示す図。

【図８】図１の装置に使用する、ＣＭＯＳで構成した駆
動回路および電流センス回路を示す図。

【図９】図１の装置に使用する、バイポーラトランジス
タとＭＯＳトランジスタで構成した電流センス回路を示
す図。

【図１０】図１の装置に使用するＣＭＯＳで構成した電
流センス回路の他の例を示す図。

【図１１】図１の装置に使用するＭＯＳトランジスタで
構成した電流センス回路を示す図。

【図１２】受端開放の回路の等価回路を示す図。

【図１３】受端終端をした受信回路を有する従来例を示
す図。

【図１４】受端解放と受端終端の場合における受端での
電流と電圧の波形を示す図。

【図１５】図１の装置を適用したメモリの例を示す図。

【図１６】図１の装置を適用した他のメモリの例を示す
図。

【図１７】図１の装置をＭＯＳトランジスタで構成した
本発明の他の実施例を示す図。

【図１８】図１の装置における配線抵抗と電流センス回
路の入力抵抗との比と、信号伝送の遅延時間との関係を
示す図。

【図１９】（ａ）本発明を適用する、複数のブロックか
らなる半導体集積回路装置の実施例の概略構成を示す
図。 （ｂ）本発明を適用するマスタスライス型半導体集積回
路装置の実施例の概略構成を示す図。

【図２０】本発明による電流センス回路と電圧センス回
路の使い分けを説明する示す図。

【符号の説明】

１０１…電圧駆動回路；１０２…信号配線；１０３…電
流センス回路；１０４…半導体集積回路チップ；１０５
…電圧駆動回路の出力抵抗；１０６…電圧駆動回路の等
価電圧源；１０７、４０１、５０１…終端抵抗；１０８
…電流センス回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川田 篤美 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 齊藤 達也 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中西 敬一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石田 利恵子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 千葉 常世 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−134440（ＪＰ，Ａ) 実開 昭59−187254（ＪＰ，Ｕ) 朝倉書店昭和39年７月20日初版発行 「制御工学ハンドブック」第122〜123頁

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板と、 その基板上に設けられた複数の論理回路であって、複数
   のブロックに分割されたものと、 該複数のブロックの内、相対的に相互に近距離にある第
   １、第２のブロックの間で信号を伝搬するための、該半
   導体基板上に形成された相対的に短い少なくとも一つの
   第１のブロック間配線と、 該複数のブロックの内、相対的に相互に遠距離にある第
   ３、第４のブロックの間で信号を伝搬するための、該半
   導体基板上に形成された相対的に長い少なくとも一つの
   第２のブロック間配線と、 該第１の配線の一端に接続され、該第１のブロックに含
   まれた第１の論理回路が出力する電圧信号に応じた電圧
   信号を該第１の配線の該一端に印加するための第１の駆
   動回路と、 該第２の配線の一端に接続され、該第３のブロックに含
   まれた第３の論理回路の電圧出力に応じた電圧信号を該
   第２の配線の該一端に送出するための第２の駆動回路で
   あって、該第２の配線の、該一端と他端間の直流抵抗よ
   り小さな出力抵抗を有するものと、 該第２の配線の他端に接続され、その他端から流入する
   電流信号に応答して、その電流信号に依存する電圧信号
   を出力する電流センス回路であって、該直流抵抗より小
   さな入力抵抗を有するものとを有し、 該第２のブロックに含まれた第２の論理回路が、該第１
   の配線の他端に接続され、その他端の電圧信号を入力と
   して受け取り、 該第３のブロックに含まれた第４の論理回路が該電流セ
   ンス回路に接続され、そこから供給される該電圧信号を
   入力として受け取る半導体集積回路装置。
2. 【請求項２】半導体基板と、 その基板上に設けられた複数の論理回路と、 該半導体基板上に形成され、該複数の論理回路の内の第
   １、第２の論理回路間で信号を伝搬するための少なくと
   も一つの第１の配線と、 該第１の配線の一端に接続され、該第１の論理回路が出
   力する電圧信号に応じた電圧信号を該第１の配線の該一
   端に印加するための駆動回路と、 該第１の配線の他端に接続され、その他端から流入する
   電流信号に応答して、その電流信号に依存する電圧信号
   を出力する電流センス回路と、 該半導体基板上に形成され、該複数の論理回路の内の該
   第１の論理回路と第３の論理回路との間で信号を伝搬す
   るための少なくとも一つの第２の配線とを有し、 該第２の配線は、該第１の配線の途中に位置する点にて
   該第１の配線に接続され、 該第２の論理回路は、該電流センス回路に接続され、そ
   こから供給される該電圧信号を入力として受け取り、 該第３の論理回路は、該第２の配線の他端に接続され、
   そこに生じる電圧信号を入力として受け取り、 該駆動回路は、該第１の配線の、該一端と該他端間の直
   流抵抗より小さな出力抵抗を有し、 該電流センス回路は、該直流抵抗より小さな入力抵抗を
   有し、 該第２の配線の直流抵抗と該第１の配線の内、該第２の
   配線と該第１の接続点から該第１の配線の該一端に至る
   部分の直流抵抗との和が該第１の配線の該直流抵抗より
   小さい半導体集積回路装置。