JPH0676570A - 分布型基準およびバイアス電圧を有するメモリ - Google Patents
分布型基準およびバイアス電圧を有するメモリInfo
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- JPH0676570A JPH0676570A JP5105072A JP10507293A JPH0676570A JP H0676570 A JPH0676570 A JP H0676570A JP 5105072 A JP5105072 A JP 5105072A JP 10507293 A JP10507293 A JP 10507293A JP H0676570 A JPH0676570 A JP H0676570A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 安定かつ一定の電圧のバイアスおよび基準電
圧を供給してメモリシステムの動作の信頼性を向上させ
る。 【構成】 メモリ（２０）は増幅器（８４，８５）およ
びアドレスバッファ（７６）に近い点で正負の電源線
（６１，６２）に結合されたＮＢＩＡＳ発生器（６３，
７３）を有し、メモリ（２０）のアクセス時間への影響
を防止するためそれらが同じ電源電圧を受けることを保
証する。ＶＣＳ発生器（６５）は電源用ボンディングパ
ッド（２３，２５）および出力バッファ（７７，７８）
の近くに配置されてノイズマージンに対する電源線のノ
イズの影響を低減する。ＶＡＲＥＦ発生器は基準電圧を
アドレスバッファ（７５，７６）の差動増幅器に提供す
る。ＶＡＲＥＦ発生器（６７）を電源用ボンディングパ
ッド（２３，２５）近くに配置することは基準電圧が常
に入力論理スイングの中間点にあることを保証する。
圧を供給してメモリシステムの動作の信頼性を向上させ
る。 【構成】 メモリ（２０）は増幅器（８４，８５）およ
びアドレスバッファ（７６）に近い点で正負の電源線
（６１，６２）に結合されたＮＢＩＡＳ発生器（６３，
７３）を有し、メモリ（２０）のアクセス時間への影響
を防止するためそれらが同じ電源電圧を受けることを保
証する。ＶＣＳ発生器（６５）は電源用ボンディングパ
ッド（２３，２５）および出力バッファ（７７，７８）
の近くに配置されてノイズマージンに対する電源線のノ
イズの影響を低減する。ＶＡＲＥＦ発生器は基準電圧を
アドレスバッファ（７５，７６）の差動増幅器に提供す
る。ＶＡＲＥＦ発生器（６７）を電源用ボンディングパ
ッド（２３，２５）近くに配置することは基準電圧が常
に入力論理スイングの中間点にあることを保証する。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には、メモリ
に関し、かつより特定的には、基準およびバイアス回路
を有するＢＩＣＭＯＳメモリに関する。
に関し、かつより特定的には、基準およびバイアス回路
を有するＢＩＣＭＯＳメモリに関する。
【０００２】
【従来の技術】ある１つのまたは他の形式の電圧基準回
路およびバイアス回路が多くの集積回路に存在し、かつ
特にメモリのような大きな集積回路の用途において一般
的である。安定なバイアスおよび基準電圧を供給するた
めには、電源電圧は安定でありかつ集積回路メモリ全体
にわたり一貫したものでなければならない。電源電圧は
通常金属電源供給ライン、または導体によって集積回路
に分配される。これらの比較的薄い金属ラインの長さが
増大すると、接続点と外部電源との間の抵抗および容量
が増大する。電圧降下の量は前記導体を流れる電流の量
および前記導体の抵抗に依存する。集積回路メモリにお
いては、電流の量は変化し、導体の需要端において電圧
変動を生じる。通常、電源導体に沿った電圧降下は該電
源供給導体の金属ラインをできるだけ幅広にすることに
より低減される。しかしながら、金属ラインの幅と集積
回路の大きさとの間にトレードオフが存在する。大きさ
の制約は通常金属ラインを十分に幅広にして非常に高速
において集積回路の適切な動作を保証するのに適した電
源電圧を供給するのに十分な程直列抵抗および容量を低
減できるようにはしない。
路およびバイアス回路が多くの集積回路に存在し、かつ
特にメモリのような大きな集積回路の用途において一般
的である。安定なバイアスおよび基準電圧を供給するた
めには、電源電圧は安定でありかつ集積回路メモリ全体
にわたり一貫したものでなければならない。電源電圧は
通常金属電源供給ライン、または導体によって集積回路
に分配される。これらの比較的薄い金属ラインの長さが
増大すると、接続点と外部電源との間の抵抗および容量
が増大する。電圧降下の量は前記導体を流れる電流の量
および前記導体の抵抗に依存する。集積回路メモリにお
いては、電流の量は変化し、導体の需要端において電圧
変動を生じる。通常、電源導体に沿った電圧降下は該電
源供給導体の金属ラインをできるだけ幅広にすることに
より低減される。しかしながら、金属ラインの幅と集積
回路の大きさとの間にトレードオフが存在する。大きさ
の制約は通常金属ラインを十分に幅広にして非常に高速
において集積回路の適切な動作を保証するのに適した電
源電圧を供給するのに十分な程直列抵抗および容量を低
減できるようにはしない。
【０００３】電源供給ラインはまた集積回路メモリにお
けるノイズの発生源となり得る。集積回路のノイズ耐性
は一般にノイズマージンによって特定される。ノイズマ
ージンは通常最悪の条件に対して与えられ、該最悪の条
件は入力端子の最も好ましくない接続、および回路と装
置パラメータの最も不利な組合わせ、ならびに最大のフ
ァンアウトを含む。集積回路メモリの動作速度が増大す
るに応じて、ノイズまたは電源の電圧降下の悪影響が増
大する。電源供給ラインにより多くのノイズまたは電圧
降下が存在すればするほど、前記基準およびバイアス電
圧の許容される変動範囲はより小さくなるが、それはメ
モリはより狭いマージン内で動作しなければならないか
らである。
けるノイズの発生源となり得る。集積回路のノイズ耐性
は一般にノイズマージンによって特定される。ノイズマ
ージンは通常最悪の条件に対して与えられ、該最悪の条
件は入力端子の最も好ましくない接続、および回路と装
置パラメータの最も不利な組合わせ、ならびに最大のフ
ァンアウトを含む。集積回路メモリの動作速度が増大す
るに応じて、ノイズまたは電源の電圧降下の悪影響が増
大する。電源供給ラインにより多くのノイズまたは電圧
降下が存在すればするほど、前記基準およびバイアス電
圧の許容される変動範囲はより小さくなるが、それはメ
モリはより狭いマージン内で動作しなければならないか
らである。
【０００４】
【発明が解決しようとする課題】いわゆる革新的ピンア
ウト（ｒｅｖｏｌｕｔｉｏｎａｒｙ ｐｉｎｏｕｔ）技
術の導入は集積回路メモリの電源分配に伴う問題のいく
つかを、電源供給導体の長さを低減しかつ電源供給用ボ
ンディングパッドおよび電源ピンの数を増大することに
より、緩和した。しかしながら、集積回路メモリの大き
さおよび密度の増大はそれに対応して電源供給導体の長
さの増大を引き起こしている。それにもかかわらず、集
積回路メモリについてより高速度が必要になるに応じ
て、システム動作と干渉する何らかの電源変動が耐えら
れなくなる。バイアスおよび基準電圧発生回路は安定で
なければならずかつ正確なシステム動作を保証するため
に一定の電圧レベルを供給しなければならない。
ウト（ｒｅｖｏｌｕｔｉｏｎａｒｙ ｐｉｎｏｕｔ）技
術の導入は集積回路メモリの電源分配に伴う問題のいく
つかを、電源供給導体の長さを低減しかつ電源供給用ボ
ンディングパッドおよび電源ピンの数を増大することに
より、緩和した。しかしながら、集積回路メモリの大き
さおよび密度の増大はそれに対応して電源供給導体の長
さの増大を引き起こしている。それにもかかわらず、集
積回路メモリについてより高速度が必要になるに応じ
て、システム動作と干渉する何らかの電源変動が耐えら
れなくなる。バイアスおよび基準電圧発生回路は安定で
なければならずかつ正確なシステム動作を保証するため
に一定の電圧レベルを供給しなければならない。
【０００５】
【課題を解決するための手段および作用】従って、１つ
の形態で、分布された基準およびバイアス電圧を有する
メモリが提供される。該メモリは複数のボンディングパ
ッド、正および負の電源電圧、正および負の電源電圧導
体、増幅器、およびバイアス電圧発生器を具備する。正
および負の電源電圧を導くためのものである、複数のボ
ンディングパッドが中央部分内に、前記メモリの第１の
エッジに沿って、配置される。前記複数のボンディング
パッドの内の第１のボンディングパッドは正の電源電圧
を受けるためのものである。正の電源電圧導体は実質的
に前記メモリの第１のエッジに平行に走りかつ第１およ
び第２の端部を有する。正の電源電圧導体は前記第１の
ボンディングパッドに接続されている。前記複数のボン
ディングパッドの内の第２のボンディングパッドは負の
電源電圧を受けるためのものである。負の電源電圧導体
は前記メモリの第１のエッジに実質的に平行に走りかつ
第１および第２の端部を有する。負の電源電圧導体は第
２のボンディングパッドに接続されている。増幅器が前
記正および負の電源導体の各々の第１の端部に接続さ
れ、かつ第１および第２の入力信号に応答して所定の電
流を導くことにより決定される論理レベルを有する第１
および第２の出力信号を提供する。バイアス電圧発生器
が前記正および負の電源電圧導体の各々の第１の端部に
かつ前記増幅器に接続されている。該バイアス電圧発生
器はバイアス電圧を前記増幅器に提供する。前記所定の
電流は該バイアス電圧に比例する。これらおよび他の特
徴および利点は図面と共に以下の詳細な説明を参照する
ことによりさらに明瞭に理解されるであろう。
の形態で、分布された基準およびバイアス電圧を有する
メモリが提供される。該メモリは複数のボンディングパ
ッド、正および負の電源電圧、正および負の電源電圧導
体、増幅器、およびバイアス電圧発生器を具備する。正
および負の電源電圧を導くためのものである、複数のボ
ンディングパッドが中央部分内に、前記メモリの第１の
エッジに沿って、配置される。前記複数のボンディング
パッドの内の第１のボンディングパッドは正の電源電圧
を受けるためのものである。正の電源電圧導体は実質的
に前記メモリの第１のエッジに平行に走りかつ第１およ
び第２の端部を有する。正の電源電圧導体は前記第１の
ボンディングパッドに接続されている。前記複数のボン
ディングパッドの内の第２のボンディングパッドは負の
電源電圧を受けるためのものである。負の電源電圧導体
は前記メモリの第１のエッジに実質的に平行に走りかつ
第１および第２の端部を有する。負の電源電圧導体は第
２のボンディングパッドに接続されている。増幅器が前
記正および負の電源導体の各々の第１の端部に接続さ
れ、かつ第１および第２の入力信号に応答して所定の電
流を導くことにより決定される論理レベルを有する第１
および第２の出力信号を提供する。バイアス電圧発生器
が前記正および負の電源電圧導体の各々の第１の端部に
かつ前記増幅器に接続されている。該バイアス電圧発生
器はバイアス電圧を前記増幅器に提供する。前記所定の
電流は該バイアス電圧に比例する。これらおよび他の特
徴および利点は図面と共に以下の詳細な説明を参照する
ことによりさらに明瞭に理解されるであろう。
【０００６】
【実施例】図１は、革新的ピンアウト技術を利用した集
積回路メモリ２０の平面図を示す。この革新的ピンアウ
ト技術を利用した集積回路メモリは該集積回路の各々の
側部の中間に電源供給ピンを有し、かつ各々のコーナの
付近にアドレスピンを有する。データ入力およびデータ
出力ピンは前記電源供給ピンに隣接している。革新的ピ
ンアウト技術は短縮されたリードフレーム経路のためイ
ンダクタンスの低減という利点を与える。付加的なＶ
ＣＣおよびＶＥＥピンはより短縮された内部電源供給導
体を可能にする。
積回路メモリ２０の平面図を示す。この革新的ピンアウ
ト技術を利用した集積回路メモリは該集積回路の各々の
側部の中間に電源供給ピンを有し、かつ各々のコーナの
付近にアドレスピンを有する。データ入力およびデータ
出力ピンは前記電源供給ピンに隣接している。革新的ピ
ンアウト技術は短縮されたリードフレーム経路のためイ
ンダクタンスの低減という利点を与える。付加的なＶ
ＣＣおよびＶＥＥピンはより短縮された内部電源供給導
体を可能にする。
【０００７】メモリ２０はメモリアレイ２１および２
２、そしてボンディングパッド２３〜５４を含む。ボン
ディングパッド２３〜５４は集積回路メモリ２０のパッ
ケージング工程の間に、リードフレーム（図示せず）に
接続される。ボンディングパッド２３および２４は“Ｖ
ＣＣ”と名付けられた正の電源電圧を受けるためのもの
であり、かつボンディングパッド２５および２６は“Ｖ
ＥＥ”と名付けられた負の電源電圧を受けるためのもの
である。ＶＣＣは通常システムグランドにされ、かつＶ
ＥＥは−５．２ボルトに等しくされる。しかしながら、
ＶＣＣは正の５ボルトでありかつＶＥＥはシステムグラ
ンドとなるようにすることもできる。“Ｄ”と名付けら
れた、データ入力ボンディングパッド２７〜３０は書込
みサイクルの間にメモリ２０にデータを供給するための
ものであり、かつ“Ｑ”と名付けられた、データ出力ボ
ンディングパッド３１〜３４はメモリ２０の読出しサイ
クルの間にメモリ２０からデータを受けるためのもので
ある。“＊Ｅ”と名付けられた、ボンディングパッド３
５はメモリ２０をイネーブルするためのものである。な
お、ここで記号＊は信号の否定または反転を表すものと
する。“Ａ”と名付けられた、アドレス用ボンディング
パッド３６〜５３はアドレスを受け取りメモリ２０の特
定のロケーションがメモリアレイ２０および２１からデ
ータを読取るかあるいはメモリアレイ２１および２２に
データを書込むためアクセスできるようにするためのも
のである。アドレス用ボンディングパッド３６〜５３の
数はメモリ２０のデータ構成、またはワード幅によって
決定される。図１にはＸ４のワード幅をサポートするた
めに１８個のアドレス用ボンディングパッド３６〜５３
が示されている。異なるワード幅をサポートするために
より多くのあるいはより少ないアドレス用ボンディング
パッドが必要となる。ボンディングパッド５４は、デー
タがメモリ２０から読出されるべきかあるいはメモリ２
０に書込まれるべきかを選択するための“＊Ｗ”と名付
けられた書込みイネーブル制御信号を受けるためのもの
である。単純化のために、データ入力用ボンディングパ
ッド２７〜３０はすべて“Ｄ”と名付けられており、デ
ータ出力用ボンディングパッド３１〜３４はすべて
“Ｑ”と名付けられており、そしてアドレス用ボンディ
ングパッド３６〜５３はすべて“Ａ”と名付けられてい
る。本発明を理解するために各々のものに特定の名称を
与えることは重要ではない。
２、そしてボンディングパッド２３〜５４を含む。ボン
ディングパッド２３〜５４は集積回路メモリ２０のパッ
ケージング工程の間に、リードフレーム（図示せず）に
接続される。ボンディングパッド２３および２４は“Ｖ
ＣＣ”と名付けられた正の電源電圧を受けるためのもの
であり、かつボンディングパッド２５および２６は“Ｖ
ＥＥ”と名付けられた負の電源電圧を受けるためのもの
である。ＶＣＣは通常システムグランドにされ、かつＶ
ＥＥは−５．２ボルトに等しくされる。しかしながら、
ＶＣＣは正の５ボルトでありかつＶＥＥはシステムグラ
ンドとなるようにすることもできる。“Ｄ”と名付けら
れた、データ入力ボンディングパッド２７〜３０は書込
みサイクルの間にメモリ２０にデータを供給するための
ものであり、かつ“Ｑ”と名付けられた、データ出力ボ
ンディングパッド３１〜３４はメモリ２０の読出しサイ
クルの間にメモリ２０からデータを受けるためのもので
ある。“＊Ｅ”と名付けられた、ボンディングパッド３
５はメモリ２０をイネーブルするためのものである。な
お、ここで記号＊は信号の否定または反転を表すものと
する。“Ａ”と名付けられた、アドレス用ボンディング
パッド３６〜５３はアドレスを受け取りメモリ２０の特
定のロケーションがメモリアレイ２０および２１からデ
ータを読取るかあるいはメモリアレイ２１および２２に
データを書込むためアクセスできるようにするためのも
のである。アドレス用ボンディングパッド３６〜５３の
数はメモリ２０のデータ構成、またはワード幅によって
決定される。図１にはＸ４のワード幅をサポートするた
めに１８個のアドレス用ボンディングパッド３６〜５３
が示されている。異なるワード幅をサポートするために
より多くのあるいはより少ないアドレス用ボンディング
パッドが必要となる。ボンディングパッド５４は、デー
タがメモリ２０から読出されるべきかあるいはメモリ２
０に書込まれるべきかを選択するための“＊Ｗ”と名付
けられた書込みイネーブル制御信号を受けるためのもの
である。単純化のために、データ入力用ボンディングパ
ッド２７〜３０はすべて“Ｄ”と名付けられており、デ
ータ出力用ボンディングパッド３１〜３４はすべて
“Ｑ”と名付けられており、そしてアドレス用ボンディ
ングパッド３６〜５３はすべて“Ａ”と名付けられてい
る。本発明を理解するために各々のものに特定の名称を
与えることは重要ではない。
【０００８】図２は、本発明に係わる分布型（ｄｉｓｔ
ｒｉｂｕｔｅｄ）基準電圧およびバイアス電圧発生器６
０を備えた図１のメモリ２０を部分的に回路図形式でか
つ部分的にブロック図形式で示す。分布または分配され
た基準電圧およびバイアス電圧発生器６０のおおよその
相対位置を示すために、それらの対応するボンディング
パッドもまた図２に示されている。しかしながら、図２
は実際の尺度通りに描かれていないことに注意を要す
る。分配された基準電圧およびバイアス電圧発生器６０
はＮＢＩＡＳ発生器６３および７３、ＶＢＧ発生器６
４，６６および７４、ＶＣＳ発生器６５、およびＶ
ＡＲＥＦ発生器６７を含む。図２にはまた、ＶＣ Ｃ電源
供給導体６１、ＶＥＥ電源供給導体６２、アドレスバッ
ファ７５および７６、データ出力バッファ７７および７
８、ＮＰＮトランジスタ７９および８０、および増幅器
８４および８５が示されている。分配された基準電圧お
よびバイアス電圧発生器６０と同様の、付加的な分布型
基準電圧およびバイアス電圧発生器が図１のメモリ２０
の反対側に配置されかつ図２の分布型基準電圧およびバ
イアス電圧発生器６０と同様にして残りのボンディング
パッドに関して位置付けられている。
ｒｉｂｕｔｅｄ）基準電圧およびバイアス電圧発生器６
０を備えた図１のメモリ２０を部分的に回路図形式でか
つ部分的にブロック図形式で示す。分布または分配され
た基準電圧およびバイアス電圧発生器６０のおおよその
相対位置を示すために、それらの対応するボンディング
パッドもまた図２に示されている。しかしながら、図２
は実際の尺度通りに描かれていないことに注意を要す
る。分配された基準電圧およびバイアス電圧発生器６０
はＮＢＩＡＳ発生器６３および７３、ＶＢＧ発生器６
４，６６および７４、ＶＣＳ発生器６５、およびＶ
ＡＲＥＦ発生器６７を含む。図２にはまた、ＶＣ Ｃ電源
供給導体６１、ＶＥＥ電源供給導体６２、アドレスバッ
ファ７５および７６、データ出力バッファ７７および７
８、ＮＰＮトランジスタ７９および８０、および増幅器
８４および８５が示されている。分配された基準電圧お
よびバイアス電圧発生器６０と同様の、付加的な分布型
基準電圧およびバイアス電圧発生器が図１のメモリ２０
の反対側に配置されかつ図２の分布型基準電圧およびバ
イアス電圧発生器６０と同様にして残りのボンディング
パッドに関して位置付けられている。
【０００９】抵抗６８はＶＣＣ用ボンディングパッド２
３と“Ｎ１”と名付けられたノードとの間のＶＣＣ電源
供給導体６１の固有の寄生抵抗を表わす。抵抗６９はＶ
ＣＣ用ボンディングパッド２３と“Ｎ２”と名付けられ
たノードとの間のＶＣＣ電源供給導体６２の固有の寄生
抵抗を表わす。抵抗７０はＶＥＥ用ボンディングパッド
２５と“Ｎ３”と名付けられたノードとの間の電源供給
導体６２の固有の寄生抵抗を表わす。抵抗７２はＶＥＥ
用ボンディングパッド２５と“Ｎ４”と名付けられたノ
ードとの間の電源供給導体６２の固有の寄生抵抗を表わ
す。“ＶＣＣ１”と名付けられた、ノードＮ１における
電圧はＶＣＣ−Ｉ６８Ｒ６８に等しく、ここでＲ６８は
抵抗６８の抵抗でありかつＩ６８はＲ６８を通る電流を
表わす。積Ｉ６８Ｒ６８はＶＣＣ用ボンディングパッド
２３とノードＮ１との間の電圧降下を表わす。“Ｖ
ＣＣ２”と名付けられた、ノードＮ２の電圧はＶＣＣ−
Ｉ６９Ｒ６９に等しく、ここでＲ６９は抵抗６９の抵抗
であり、かつＩ６９はＲ６９を通る電流である。与えら
れた電流に対し、導体の長さが増大するに応じて、ＶＣ
ＣとＶＣＣ１、およびＶＣＣとＶＣＣ２の間の差が増大
する。ＶＥＥ用電源供給導体６２は抵抗７０および７２
によって表わされる寄生抵抗によりその長さに沿って電
圧降下を受ける。ノードＮ３における電圧ＶＥＥ１はＶ
ＥＥ−Ｉ７０Ｒ７ ０に等しく、ここでＲ７０は抵抗７０
の抵抗であり、そしてＩ７０はＲ７０を通る電流に等し
い。同様に、ノードＮ４における電圧ＶＥＥ２はＶＥＥ
−Ｉ７２Ｒ ７２に等しく、ここでＲ７２は抵抗７２の寄
生抵抗であり、かつＩ７２はＲ７２を通る電流に等し
い。ＶＥＥ１およびＶＥＥ２はＶＥＥよりも正である
が、それはＩ７０および７２は負の電流であるためであ
る。ＶＣＣ用電源供給導体６１およびＶＥＥ用電源供給
導体６２を通る電流はこれらの電源供給導体によって給
電されている数多くの回路の需要に依存して変化する。
３と“Ｎ１”と名付けられたノードとの間のＶＣＣ電源
供給導体６１の固有の寄生抵抗を表わす。抵抗６９はＶ
ＣＣ用ボンディングパッド２３と“Ｎ２”と名付けられ
たノードとの間のＶＣＣ電源供給導体６２の固有の寄生
抵抗を表わす。抵抗７０はＶＥＥ用ボンディングパッド
２５と“Ｎ３”と名付けられたノードとの間の電源供給
導体６２の固有の寄生抵抗を表わす。抵抗７２はＶＥＥ
用ボンディングパッド２５と“Ｎ４”と名付けられたノ
ードとの間の電源供給導体６２の固有の寄生抵抗を表わ
す。“ＶＣＣ１”と名付けられた、ノードＮ１における
電圧はＶＣＣ−Ｉ６８Ｒ６８に等しく、ここでＲ６８は
抵抗６８の抵抗でありかつＩ６８はＲ６８を通る電流を
表わす。積Ｉ６８Ｒ６８はＶＣＣ用ボンディングパッド
２３とノードＮ１との間の電圧降下を表わす。“Ｖ
ＣＣ２”と名付けられた、ノードＮ２の電圧はＶＣＣ−
Ｉ６９Ｒ６９に等しく、ここでＲ６９は抵抗６９の抵抗
であり、かつＩ６９はＲ６９を通る電流である。与えら
れた電流に対し、導体の長さが増大するに応じて、ＶＣ
ＣとＶＣＣ１、およびＶＣＣとＶＣＣ２の間の差が増大
する。ＶＥＥ用電源供給導体６２は抵抗７０および７２
によって表わされる寄生抵抗によりその長さに沿って電
圧降下を受ける。ノードＮ３における電圧ＶＥＥ１はＶ
ＥＥ−Ｉ７０Ｒ７ ０に等しく、ここでＲ７０は抵抗７０
の抵抗であり、そしてＩ７０はＲ７０を通る電流に等し
い。同様に、ノードＮ４における電圧ＶＥＥ２はＶＥＥ
−Ｉ７２Ｒ ７２に等しく、ここでＲ７２は抵抗７２の寄
生抵抗であり、かつＩ７２はＲ７２を通る電流に等し
い。ＶＥＥ１およびＶＥＥ２はＶＥＥよりも正である
が、それはＩ７０および７２は負の電流であるためであ
る。ＶＣＣ用電源供給導体６１およびＶＥＥ用電源供給
導体６２を通る電流はこれらの電源供給導体によって給
電されている数多くの回路の需要に依存して変化する。
【００１０】集積回路上の導体の寄生抵抗はρＬ／Ｗで
あり、ここでρは前記導体の金属層のシート抵抗率であ
り、Ｌは前記導体の長さであり、かつＷは前記導体の幅
である。前記導体の長さが長くなればなるほど、前記導
体の寄生抵抗は与えられた幅に対しより大きくなる。寄
生抵抗によって引起こされる電源供給導体に沿った電圧
降下はかなりのものである。例えば、ＶＣＣ用電源供給
導体６１については、もしＬ＝１８００ミクロン、Ｗ＝
３０ミクロン、およびρ＝０．０５オーム／平方である
とすれば、Ｒ６８＝３オームとなる。もし、Ｉ６８＝３
０ミリアンペアであれば、Ｉ６８Ｒ６８＝３０×３＝９
０ｍＶとなる。ＥＣＬまたはＴＴＬ論理レベルにおいて
は、電源電圧の９０ｍＶの低下はノイズ耐性の大幅な低
下を生じ得る。電源供給導体の何らかの電圧降下はノイ
ズ耐性の直接の悪化を引起こしかつ避けられるべきであ
る。
あり、ここでρは前記導体の金属層のシート抵抗率であ
り、Ｌは前記導体の長さであり、かつＷは前記導体の幅
である。前記導体の長さが長くなればなるほど、前記導
体の寄生抵抗は与えられた幅に対しより大きくなる。寄
生抵抗によって引起こされる電源供給導体に沿った電圧
降下はかなりのものである。例えば、ＶＣＣ用電源供給
導体６１については、もしＬ＝１８００ミクロン、Ｗ＝
３０ミクロン、およびρ＝０．０５オーム／平方である
とすれば、Ｒ６８＝３オームとなる。もし、Ｉ６８＝３
０ミリアンペアであれば、Ｉ６８Ｒ６８＝３０×３＝９
０ｍＶとなる。ＥＣＬまたはＴＴＬ論理レベルにおいて
は、電源電圧の９０ｍＶの低下はノイズ耐性の大幅な低
下を生じ得る。電源供給導体の何らかの電圧降下はノイ
ズ耐性の直接の悪化を引起こしかつ避けられるべきであ
る。
【００１１】さらに図２を参照すると、ＮＢＩＡＳ発生
器６３はノードＮ２においてＶＣＣ電源供給導体６１に
接続されかつノードＮ４においてＶＥＥ電源供給導体６
２に接続され、それぞれ、ＶＣＣ２およびＶＥＥ２を受
取る。ＶＢＧ発生器６４もまたノードＮ２においてＶ
ＣＣ電源供給導体６１に接続されかつノードＮ４におい
てＶＥＥ電源供給導体６２に接続され、それぞれ、Ｖ
ＣＣ２およびＶＥＥ２を受取る。ＶＢＧ発生器６４はバ
ンドギャップ基準電圧をＮＢＩＡＳ発生器６３に提供す
る。また、ＮＢＩＡＳ発生器６３はアドレスバッファ７
６に対しかつ増幅器８４および８５に対しＤＣバイアス
電圧を提供する。同様に、前記電源供給導体の他の端部
において、ＮＢＩＡＳ発生器７３はノードＮ１において
ＶＣＣ電源供給導体６１に接続され、かつノードＮ３に
おいてＶＥＥ電源供給導体６２に接続されて、それぞ
れ、ＶＣＣ１およびＶＥＥ１を受取る。ＶＢＧ発生器７
４はノードＮ１においてＶＣＣ電源供給導体６１に接続
され、かつノードＮ３においてＶＥＥ電源供給導体６２
に接続され、それぞれ、ＶＣＣ１およびＶＥＥ１を受取
る。ＶＢＧ発生器７４はＮＢＩＡＳ発生器７３にバンド
ギャップ基準電圧を提供する。ＮＢＩＡＳ発生器７３は
アドレスバッファ７５にＤＣバイアス電圧を提供する。
器６３はノードＮ２においてＶＣＣ電源供給導体６１に
接続されかつノードＮ４においてＶＥＥ電源供給導体６
２に接続され、それぞれ、ＶＣＣ２およびＶＥＥ２を受
取る。ＶＢＧ発生器６４もまたノードＮ２においてＶ
ＣＣ電源供給導体６１に接続されかつノードＮ４におい
てＶＥＥ電源供給導体６２に接続され、それぞれ、Ｖ
ＣＣ２およびＶＥＥ２を受取る。ＶＢＧ発生器６４はバ
ンドギャップ基準電圧をＮＢＩＡＳ発生器６３に提供す
る。また、ＮＢＩＡＳ発生器６３はアドレスバッファ７
６に対しかつ増幅器８４および８５に対しＤＣバイアス
電圧を提供する。同様に、前記電源供給導体の他の端部
において、ＮＢＩＡＳ発生器７３はノードＮ１において
ＶＣＣ電源供給導体６１に接続され、かつノードＮ３に
おいてＶＥＥ電源供給導体６２に接続されて、それぞ
れ、ＶＣＣ１およびＶＥＥ１を受取る。ＶＢＧ発生器７
４はノードＮ１においてＶＣＣ電源供給導体６１に接続
され、かつノードＮ３においてＶＥＥ電源供給導体６２
に接続され、それぞれ、ＶＣＣ１およびＶＥＥ１を受取
る。ＶＢＧ発生器７４はＮＢＩＡＳ発生器７３にバンド
ギャップ基準電圧を提供する。ＮＢＩＡＳ発生器７３は
アドレスバッファ７５にＤＣバイアス電圧を提供する。
【００１２】増幅器８４および８５はまたメモリ２０の
他の側部に配置することができかつノードＮ１において
ＶＣＣ電源供給導体６１にかつノードＮ３においてＶ
ＥＥ電源供給導体６２に接続することができ、そしてＮ
ＢＩＡＳ発生器７３から電圧値ＮＢＩＡＳを受けること
ができる。他の選択肢は１つの増幅器をメモリ２０の一
方の側部に配置しかつ他の増幅器をメモリ２０の他の側
部に配置することである。
他の側部に配置することができかつノードＮ１において
ＶＣＣ電源供給導体６１にかつノードＮ３においてＶ
ＥＥ電源供給導体６２に接続することができ、そしてＮ
ＢＩＡＳ発生器７３から電圧値ＮＢＩＡＳを受けること
ができる。他の選択肢は１つの増幅器をメモリ２０の一
方の側部に配置しかつ他の増幅器をメモリ２０の他の側
部に配置することである。
【００１３】ＶＣＳ発生器６５はＶＣＣ用ボンディング
パッド２３の近くのＶＣＣ電源供給導体６１に接続され
かつＶＥＥ用ボンディングパッド２５の近くのＶＥＥ電
源供給導体６２に接続されて電源電圧ＶＣＣおよびＶ
ＥＥを受取り寄生抵抗６８，６９，７０および７２によ
って表わされる寄生抵抗によって生ずるＶＣＣ電源供給
導体６１およびＶＥＥ電源供給導体６２の電圧降下を最
少にする。寄生抵抗によって生ずるいずれの電圧降下も
ノイズマージンを低下させ得る。ＶＣＳ発生器６５はＶ
ＢＧ発生器６６から“ＶＢＧ”と名付けられたバンドギ
ャップ基準電圧を受取りかつ“ＶＣＳ”と名付けられた
ＤＣバイアス電圧を出力バッファ７７および７８に提供
する。出力バッファ７７および７８、ＶＣＳ発生器６
５、およびＶＢＧ発生器６６をＶＣＣ用ボンディングパ
ッド２３およびＶＥＥ用ボンディングパッド２５の近く
に配置することによりＶＣＣ電源供給導体６１およびＶ
ＥＥ電源供給導体６２の寄生抵抗によって生ずるいずれ
の電圧降下をも低減する。出力トランジスタ７９はＶ
ＣＣ電源供給導体６１に接続されたコレクタ、出力バッ
ファ７７に接続されて“ＱＯＵＴ”と名付けられた信号
を受けるためのベース、およびデータ出力用ボンディン
グパッド３２に接続されたエミッタを有する。出力トラ
ンジスタ８０はＶＣＣ電源供給導体６１に接続されたコ
レクタ、出力バッファ７８に接続されて“ＱＯＵＴ”と
名付けられた信号を受けるためのベース、およびデータ
出力用ボンディングパッド３１に接続されたエミッタを
有する。
パッド２３の近くのＶＣＣ電源供給導体６１に接続され
かつＶＥＥ用ボンディングパッド２５の近くのＶＥＥ電
源供給導体６２に接続されて電源電圧ＶＣＣおよびＶ
ＥＥを受取り寄生抵抗６８，６９，７０および７２によ
って表わされる寄生抵抗によって生ずるＶＣＣ電源供給
導体６１およびＶＥＥ電源供給導体６２の電圧降下を最
少にする。寄生抵抗によって生ずるいずれの電圧降下も
ノイズマージンを低下させ得る。ＶＣＳ発生器６５はＶ
ＢＧ発生器６６から“ＶＢＧ”と名付けられたバンドギ
ャップ基準電圧を受取りかつ“ＶＣＳ”と名付けられた
ＤＣバイアス電圧を出力バッファ７７および７８に提供
する。出力バッファ７７および７８、ＶＣＳ発生器６
５、およびＶＢＧ発生器６６をＶＣＣ用ボンディングパ
ッド２３およびＶＥＥ用ボンディングパッド２５の近く
に配置することによりＶＣＣ電源供給導体６１およびＶ
ＥＥ電源供給導体６２の寄生抵抗によって生ずるいずれ
の電圧降下をも低減する。出力トランジスタ７９はＶ
ＣＣ電源供給導体６１に接続されたコレクタ、出力バッ
ファ７７に接続されて“ＱＯＵＴ”と名付けられた信号
を受けるためのベース、およびデータ出力用ボンディン
グパッド３２に接続されたエミッタを有する。出力トラ
ンジスタ８０はＶＣＣ電源供給導体６１に接続されたコ
レクタ、出力バッファ７８に接続されて“ＱＯＵＴ”と
名付けられた信号を受けるためのベース、およびデータ
出力用ボンディングパッド３１に接続されたエミッタを
有する。
【００１４】ＶＡＲＥＦ発生器６７はＶＣＣ用ボンディ
ンクパッド２３の近くのＶＣＣ電源供給導体６１にかつ
ＶＥＥ用ボンディングパッド２５の近くのＶＥＥ電源供
給導体６２に接続されて電源電圧ＶＣＣおよびＶＥＥを
受取る。ＶＡＲＥＦはＶＩＬ（ｍａｘ）／ＶＩＨ（ｍｉ
ｎ）マージンを改善するために該ボンディングパッドの
近くに配置される。ＶＡＲＥＦ発生器６７はＶＢＧ発生
器６６からバンドギャップ基準電圧（ＶＢＧ）を受取り
かつ“ＶＡＲＥＦ”と名付けられたＤＣバイアス電圧を
アドレスバッファ７５および７６に提供する。抵抗８２
および８３はＶＡＲＥＦ発生器６７とアドレスバッファ
７５および７６との間の寄生抵抗を表わす。
ンクパッド２３の近くのＶＣＣ電源供給導体６１にかつ
ＶＥＥ用ボンディングパッド２５の近くのＶＥＥ電源供
給導体６２に接続されて電源電圧ＶＣＣおよびＶＥＥを
受取る。ＶＡＲＥＦはＶＩＬ（ｍａｘ）／ＶＩＨ（ｍｉ
ｎ）マージンを改善するために該ボンディングパッドの
近くに配置される。ＶＡＲＥＦ発生器６７はＶＢＧ発生
器６６からバンドギャップ基準電圧（ＶＢＧ）を受取り
かつ“ＶＡＲＥＦ”と名付けられたＤＣバイアス電圧を
アドレスバッファ７５および７６に提供する。抵抗８２
および８３はＶＡＲＥＦ発生器６７とアドレスバッファ
７５および７６との間の寄生抵抗を表わす。
【００１５】図１に関して上で述べたように、本発明を
理解するために各々の信号および電圧に特定の名称を与
えることは重要ではない。従って、単純化のために、同
様の信号および電圧には同じ名称が与えられている。
理解するために各々の信号および電圧に特定の名称を与
えることは重要ではない。従って、単純化のために、同
様の信号および電圧には同じ名称が与えられている。
【００１６】図３は、図２のＮＢＩＡＳ発生器６３およ
び増幅器回路８４を回路図形式で示す。ＮＢＩＡＳ発生
器６３および７３は同じ回路を有し、従って、説明の目
的では、ＮＢＩＡＳ発生器６３の動作のみが説明され
る。ＮＢＩＡＳ発生器６３はＰチャネルトランジスタ９
１，９２，９５および９７、ＮＰＮトランジスタ９３お
よび９４、Ｎチャネルトランジスタ９６および９８、そ
して抵抗９９および１００を含む。Ｐチャネルトラジス
タ９１はＶＣＣ２に接続されたソース、ゲート、および
ドレインを有する。Ｐチャネルトランジスタ９２はＶ
ＣＣ２に接続されたソース、トランジスタ９１のゲート
に接続されたゲート、そしてトランジスタ９２のゲート
に接続されたドレインを有する。ＮＰＮトランジスタ９
３はトランジスタ９１のドレインに接続されたコレク
タ、電圧ＶＢＧを受けるためのベース、およびエミッタ
を有する。ＮＰＮトランジスタ９４はトランジスタ９２
のドレインに接続されたコレクタ、ベース、およびトラ
ンジスタ９３のエミッタに接続されたエミッタを有す
る。抵抗１００はトランジスタ９３のエミッタに接続さ
れた第１の端子、およびＶＥＥ２に接続された第２の端
子を有する。Ｐチャネルトランジスタ９５はＶＣＣ２に
接続されたソース、トランジスタ９１のドレインに接続
されたゲート、およびトランジスタ９４のベースに接続
されたドレインを有する。Ｎチャネルトランジスタ９６
はＶＥＥ２に接続されたソースおよびドレイン、そして
トランジスタ９４のベースに接続されたゲートを有す
る。Ｐチャネルトランジスタ９７はＶＣＣ２に接続され
たソース、トランジスタ９１のドレインに接続されたゲ
ート、およびドレインを有する。Ｎチャネルトランジス
タ９８はトランジスタ９７のドレインに接続されてＮ
ＢＩＡＳを提供するためのドレイン、ＶＥＥ２に接続さ
れたソース、およびトランジスタ９８のドレインに接続
されたゲートを有する。
び増幅器回路８４を回路図形式で示す。ＮＢＩＡＳ発生
器６３および７３は同じ回路を有し、従って、説明の目
的では、ＮＢＩＡＳ発生器６３の動作のみが説明され
る。ＮＢＩＡＳ発生器６３はＰチャネルトランジスタ９
１，９２，９５および９７、ＮＰＮトランジスタ９３お
よび９４、Ｎチャネルトランジスタ９６および９８、そ
して抵抗９９および１００を含む。Ｐチャネルトラジス
タ９１はＶＣＣ２に接続されたソース、ゲート、および
ドレインを有する。Ｐチャネルトランジスタ９２はＶ
ＣＣ２に接続されたソース、トランジスタ９１のゲート
に接続されたゲート、そしてトランジスタ９２のゲート
に接続されたドレインを有する。ＮＰＮトランジスタ９
３はトランジスタ９１のドレインに接続されたコレク
タ、電圧ＶＢＧを受けるためのベース、およびエミッタ
を有する。ＮＰＮトランジスタ９４はトランジスタ９２
のドレインに接続されたコレクタ、ベース、およびトラ
ンジスタ９３のエミッタに接続されたエミッタを有す
る。抵抗１００はトランジスタ９３のエミッタに接続さ
れた第１の端子、およびＶＥＥ２に接続された第２の端
子を有する。Ｐチャネルトランジスタ９５はＶＣＣ２に
接続されたソース、トランジスタ９１のドレインに接続
されたゲート、およびトランジスタ９４のベースに接続
されたドレインを有する。Ｎチャネルトランジスタ９６
はＶＥＥ２に接続されたソースおよびドレイン、そして
トランジスタ９４のベースに接続されたゲートを有す
る。Ｐチャネルトランジスタ９７はＶＣＣ２に接続され
たソース、トランジスタ９１のドレインに接続されたゲ
ート、およびドレインを有する。Ｎチャネルトランジス
タ９８はトランジスタ９７のドレインに接続されてＮ
ＢＩＡＳを提供するためのドレイン、ＶＥＥ２に接続さ
れたソース、およびトランジスタ９８のドレインに接続
されたゲートを有する。
【００１７】増幅器８４は伝統的なＢＩＣＭＯＳ増幅回
路であり、かつＮＰＮトランジスタ１０１，１０２，１
０６，１０８、抵抗１０３および１０４、そしてＮチャ
ネルトランジスタ１０５，１０７および１０９を含む。
ＮＰＮトランジスタ１０１はコレクタ、“＊ＤＩＮ”と
名付けられた信号を受けるためのベース、およびエミッ
タを有する。ＮＰＮトランジスタ１０２はコレクタ、
“ＤＩＮ”と名付けられた信号を受けるためのベース、
およびトランジスタ１０１のエミッタに接続されたエミ
ッタを有する。抵抗１０３はＶＣＣ２に接続された第１
の端子、およびトランジスタ１０１のコレクタに接続さ
れた第２の端子を有する。抵抗１０４は第１の端子がＶ
ＣＣ２に接続されかつ第２の端子がトランジスタ１０２
のコレクタに接続されている。Ｎチャネルトランジスタ
１０５はＶＥＥ２に接続されたソース、電圧ＮＢＩＡＳ
を受けるためのゲート、およびトランジスタ１０１のエ
ミッタに接続されたドレインを有する。ＮＰＮトランジ
スタ１０６はＶＣＣ２に接続されたコレクタ、トランジ
スタ１０１のコレクタに接続されたベース、および“Ｄ
ＯＵＴ”と名付けられた信号を提供するためのエミッタ
を有する。Ｎチャネルトランジスタ１０７はＶＥＥ２に
接続されたソース、トランジスタ１０６のエミッタに接
続されたドレイン、および電圧ＮＢＩＡＳを受けるため
のゲートを有する。ＮＰＮトランジスタ１０８はＶ
ＣＣ２に接続されたコレクタ、“＊ＤＯＵＴ”と名付け
られた信号を提供するためのエミッタ、およびトランジ
スタ１０２のコレクタに接続されたベースを有する。Ｎ
チャネルトランジスタ１０９はＶＥＥ ２に接続されたソ
ース、トランジスタ１０８のエミッタに接続されたドレ
イン、および電圧ＮＢＩＡＳを受けるためのゲートを有
する。
路であり、かつＮＰＮトランジスタ１０１，１０２，１
０６，１０８、抵抗１０３および１０４、そしてＮチャ
ネルトランジスタ１０５，１０７および１０９を含む。
ＮＰＮトランジスタ１０１はコレクタ、“＊ＤＩＮ”と
名付けられた信号を受けるためのベース、およびエミッ
タを有する。ＮＰＮトランジスタ１０２はコレクタ、
“ＤＩＮ”と名付けられた信号を受けるためのベース、
およびトランジスタ１０１のエミッタに接続されたエミ
ッタを有する。抵抗１０３はＶＣＣ２に接続された第１
の端子、およびトランジスタ１０１のコレクタに接続さ
れた第２の端子を有する。抵抗１０４は第１の端子がＶ
ＣＣ２に接続されかつ第２の端子がトランジスタ１０２
のコレクタに接続されている。Ｎチャネルトランジスタ
１０５はＶＥＥ２に接続されたソース、電圧ＮＢＩＡＳ
を受けるためのゲート、およびトランジスタ１０１のエ
ミッタに接続されたドレインを有する。ＮＰＮトランジ
スタ１０６はＶＣＣ２に接続されたコレクタ、トランジ
スタ１０１のコレクタに接続されたベース、および“Ｄ
ＯＵＴ”と名付けられた信号を提供するためのエミッタ
を有する。Ｎチャネルトランジスタ１０７はＶＥＥ２に
接続されたソース、トランジスタ１０６のエミッタに接
続されたドレイン、および電圧ＮＢＩＡＳを受けるため
のゲートを有する。ＮＰＮトランジスタ１０８はＶ
ＣＣ２に接続されたコレクタ、“＊ＤＯＵＴ”と名付け
られた信号を提供するためのエミッタ、およびトランジ
スタ１０２のコレクタに接続されたベースを有する。Ｎ
チャネルトランジスタ１０９はＶＥＥ ２に接続されたソ
ース、トランジスタ１０８のエミッタに接続されたドレ
イン、および電圧ＮＢＩＡＳを受けるためのゲートを有
する。
【００１８】ＶＢＧ発生器６４によって提供される、バ
ンドギャップ基準電圧（ＶＢＧ）はトランジスタ９３の
ベースで受けられる。ＶＢＧ発生器６４の回路は図６に
示されておりかつ後に説明する。トランジスタ９１，９
２，９３および９４、および抵抗１００は演算増幅器９
０を形成する。演算増幅器９０はトランジスタ９１のド
レインにおける電圧をトランジスタ９４のベースの電圧
がトランジスタ９３のベースにおいて受信されたバンド
ギャップ電圧ＶＢＧに等しくなるまで調整する。トラン
ジスタ９６はトランジスタ９４のベースにおける電圧を
安定化するための容量として作用する。トランジスタ９
５および９７のゲート−ソース電圧（ＶＧＳ）は等し
く、従ってトランジスタ９５および９７は飽和状態にバ
イアスされ、従って抵抗９９を通る電流を相対的に一定
にする。
ンドギャップ基準電圧（ＶＢＧ）はトランジスタ９３の
ベースで受けられる。ＶＢＧ発生器６４の回路は図６に
示されておりかつ後に説明する。トランジスタ９１，９
２，９３および９４、および抵抗１００は演算増幅器９
０を形成する。演算増幅器９０はトランジスタ９１のド
レインにおける電圧をトランジスタ９４のベースの電圧
がトランジスタ９３のベースにおいて受信されたバンド
ギャップ電圧ＶＢＧに等しくなるまで調整する。トラン
ジスタ９６はトランジスタ９４のベースにおける電圧を
安定化するための容量として作用する。トランジスタ９
５および９７のゲート−ソース電圧（ＶＧＳ）は等し
く、従ってトランジスタ９５および９７は飽和状態にバ
イアスされ、従って抵抗９９を通る電流を相対的に一定
にする。
【００１９】トランジスタ９８は増幅器８４のトランジ
スタ１０５，１０７および１０９の各々とカレントミラ
ーを形成する。従って、該カレントミラーの両方のトラ
ンジスタのゲート−ソース電圧、ＶＧＳ、は同じである
ことが重要である。電源電圧ＶＥＥ２はＶＥＥ電源導体
６２に課される需要に従って変化するが、例えば、トラ
ンジスタ９８および１０７のＶＧＳは実質的に等しくな
る。これは、これらのトランジスタが実質的に同じ電源
電圧を受けているからである。ＮＢＩＡＳ発生器６８を
できるだけ増幅器８４の近くに配置することによりそれ
らのソース電圧がほぼ等しくなることが保証される。
スタ１０５，１０７および１０９の各々とカレントミラ
ーを形成する。従って、該カレントミラーの両方のトラ
ンジスタのゲート−ソース電圧、ＶＧＳ、は同じである
ことが重要である。電源電圧ＶＥＥ２はＶＥＥ電源導体
６２に課される需要に従って変化するが、例えば、トラ
ンジスタ９８および１０７のＶＧＳは実質的に等しくな
る。これは、これらのトランジスタが実質的に同じ電源
電圧を受けているからである。ＮＢＩＡＳ発生器６８を
できるだけ増幅器８４の近くに配置することによりそれ
らのソース電圧がほぼ等しくなることが保証される。
【００２０】増幅器８４は、それぞれ、トランジスタ１
０１および１０２のベースに差動論理信号対ＤＩＮおよ
び＊ＤＩＮを受ける。もしトランジスタ１０１のベース
の電圧がトランジスタ１０２のベースの電圧より負であ
れば、これは＊ＤＩＮが論理ローである場合であるが、
トランジスタ１０１のベース−エミッタ電圧は導通をサ
ポートするには余りにも低くなりすぎ、かつトランジス
タ１０１は本質的にオフ（または、非導通）となりかつ
トランジスタ１０２は導通する。トランジスタ１０５は
ＮＢＩＡＳ発生器６３からＮＢＩＡＳを受けかつ定電流
源として作用する。トランジスタ１０５を通る、“Ｉ
１０５”として示された電流はトランジスタ１０２を通
るように向けられる。従って、トランジスタ１０８のベ
ースの電圧はＶＣＣ２からＩ１０５Ｒ１０４を差引いた
ものとなり、ここでＲ１０４は抵抗１０４の抵抗であ
る。トランジスタ１０６のベースの電圧はほぼＶＣＣ２
に等しくなる。もしトランジスタ１０１のベースの電圧
がトランジスタ１０２のベースの電圧より負でなけれ
ば、これは＊ＤＩＮが論理ハイの場合であるが、トラン
ジスタ１０１は導通しかつトンジスタ１０２は非導通と
なる。電流Ｉ１０５はトランジスタ１０１を通るように
向けられ、かつトランジスタ１０６のベースの電圧はＶ
ＣＣ２からＩ１０５Ｒ１０３を差引いたものになり、こ
の場合Ｒ１０３は抵抗１０３の抵抗である。トランジス
タ１０８のベースの電圧はほぼＶＣＣ２に等しくなる。
０１および１０２のベースに差動論理信号対ＤＩＮおよ
び＊ＤＩＮを受ける。もしトランジスタ１０１のベース
の電圧がトランジスタ１０２のベースの電圧より負であ
れば、これは＊ＤＩＮが論理ローである場合であるが、
トランジスタ１０１のベース−エミッタ電圧は導通をサ
ポートするには余りにも低くなりすぎ、かつトランジス
タ１０１は本質的にオフ（または、非導通）となりかつ
トランジスタ１０２は導通する。トランジスタ１０５は
ＮＢＩＡＳ発生器６３からＮＢＩＡＳを受けかつ定電流
源として作用する。トランジスタ１０５を通る、“Ｉ
１０５”として示された電流はトランジスタ１０２を通
るように向けられる。従って、トランジスタ１０８のベ
ースの電圧はＶＣＣ２からＩ１０５Ｒ１０４を差引いた
ものとなり、ここでＲ１０４は抵抗１０４の抵抗であ
る。トランジスタ１０６のベースの電圧はほぼＶＣＣ２
に等しくなる。もしトランジスタ１０１のベースの電圧
がトランジスタ１０２のベースの電圧より負でなけれ
ば、これは＊ＤＩＮが論理ハイの場合であるが、トラン
ジスタ１０１は導通しかつトンジスタ１０２は非導通と
なる。電流Ｉ１０５はトランジスタ１０１を通るように
向けられ、かつトランジスタ１０６のベースの電圧はＶ
ＣＣ２からＩ１０５Ｒ１０３を差引いたものになり、こ
の場合Ｒ１０３は抵抗１０３の抵抗である。トランジス
タ１０８のベースの電圧はほぼＶＣＣ２に等しくなる。
【００２１】トランジスタ１０６および１０７はエミッ
タフォロワ回路を形成し、この場合トランジスタ１０６
のエミッタにおける信号ＤＯＵＴはトランジスタ１０６
のベースの電圧から１つのダイオード電圧降下分を差引
いたものに等しくなる。トランジスタ１０８および１０
９もまたエミッタフォロワ回路を形成し、トランジスタ
１０８のエミッタの電圧＊ＤＯＵＴはトランジスタ１０
８のベースの電圧から１つのダイオード電圧降下分を差
引いたものに等しくなる。信号ＤＩＮおよび＊ＤＩＮは
出力バッファ７８によって受信され、該出力バッファ７
８は図２のトランジスタ８０のベースに信号ＱＯＵＴを
提供する。
タフォロワ回路を形成し、この場合トランジスタ１０６
のエミッタにおける信号ＤＯＵＴはトランジスタ１０６
のベースの電圧から１つのダイオード電圧降下分を差引
いたものに等しくなる。トランジスタ１０８および１０
９もまたエミッタフォロワ回路を形成し、トランジスタ
１０８のエミッタの電圧＊ＤＯＵＴはトランジスタ１０
８のベースの電圧から１つのダイオード電圧降下分を差
引いたものに等しくなる。信号ＤＩＮおよび＊ＤＩＮは
出力バッファ７８によって受信され、該出力バッファ７
８は図２のトランジスタ８０のベースに信号ＱＯＵＴを
提供する。
【００２２】ＮＢＩＡＳ発生器６３は増幅器８４および
８５とアドレスバッファ７６とにできるだけ近く配置さ
れ、それによってＮＢＩＡＳ発生器６３が実質的に、Ｎ
ＢＩ ＡＳ発生器６３がバイアス電圧ＮＢＩＡＳを供給し
ようとする回路と同じ電源電圧を受けるようにする。電
源供給導体の何らかのノイズはＮＢＩＡＳ発生器６３な
らびに増幅器８４および８５とアドレスバッファ７６に
よって検出される。Ｎ ＢＩＡＳ発生器６３をできるだけ
増幅器８４に近く配置することによりトランジスタ９
８，１０５，１０７および１０９のカレントミラーのゲ
ート−ソース電圧が実質的に等しくなることを保証する
ことができ、それによって該カレントミラーの両側に一
定の電流が存在するようになる。
８５とアドレスバッファ７６とにできるだけ近く配置さ
れ、それによってＮＢＩＡＳ発生器６３が実質的に、Ｎ
ＢＩ ＡＳ発生器６３がバイアス電圧ＮＢＩＡＳを供給し
ようとする回路と同じ電源電圧を受けるようにする。電
源供給導体の何らかのノイズはＮＢＩＡＳ発生器６３な
らびに増幅器８４および８５とアドレスバッファ７６に
よって検出される。Ｎ ＢＩＡＳ発生器６３をできるだけ
増幅器８４に近く配置することによりトランジスタ９
８，１０５，１０７および１０９のカレントミラーのゲ
ート−ソース電圧が実質的に等しくなることを保証する
ことができ、それによって該カレントミラーの両側に一
定の電流が存在するようになる。
【００２３】図４は、図２のＶＡＲＥＦ発生器６７およ
びアドレスバッファ７６を回路図形式で示す。Ｖ
ＡＲＥＦ発生器６７はＮＰＮトランジスタ１３１，１３
２および１３３と抵抗１３４，１３５および１３６を含
む。ＮＰＮトランジスタ１３３はＶＣＣに接続されたコ
レクタ、ベース、および電圧ＶＡＲＥＦを提供するため
のエミッタを有する。ＮＰＮトランジスタ１３２はトラ
ンジスタ１３３のエミッタに接続されたコレクタ、電圧
ＶＢＧを受けるためのベース、およびエミッタを有す
る。抵抗１３５はトランジスタ１３２のエミッタに接続
された第１の端子、およびＶＥＥに接続された第２の端
子を有する。抵抗１３６はトランジスタ１３１のエミッ
タに接続された第１の端子およびＶＥＥに接続された第
２の端子を有する。ＮＰＮトランジスタ１３１はトラン
ジスタ１３３のベースに接続されたコレクタ、トランジ
スタ１３２のベースに接続されて電圧ＶＢＧを受けるた
めのベース、および抵抗１３６の第１の端子に接続され
たエミッタを有する。抵抗１３４はＶＣＣに接続された
第１の端子およびトランジスタ１３１のコレクタに接続
された第２の端子を有する。
びアドレスバッファ７６を回路図形式で示す。Ｖ
ＡＲＥＦ発生器６７はＮＰＮトランジスタ１３１，１３
２および１３３と抵抗１３４，１３５および１３６を含
む。ＮＰＮトランジスタ１３３はＶＣＣに接続されたコ
レクタ、ベース、および電圧ＶＡＲＥＦを提供するため
のエミッタを有する。ＮＰＮトランジスタ１３２はトラ
ンジスタ１３３のエミッタに接続されたコレクタ、電圧
ＶＢＧを受けるためのベース、およびエミッタを有す
る。抵抗１３５はトランジスタ１３２のエミッタに接続
された第１の端子、およびＶＥＥに接続された第２の端
子を有する。抵抗１３６はトランジスタ１３１のエミッ
タに接続された第１の端子およびＶＥＥに接続された第
２の端子を有する。ＮＰＮトランジスタ１３１はトラン
ジスタ１３３のベースに接続されたコレクタ、トランジ
スタ１３２のベースに接続されて電圧ＶＢＧを受けるた
めのベース、および抵抗１３６の第１の端子に接続され
たエミッタを有する。抵抗１３４はＶＣＣに接続された
第１の端子およびトランジスタ１３１のコレクタに接続
された第２の端子を有する。
【００２４】アドレスバッファ７６は伝統的なアドレス
バッファ回路でありかつ抵抗１４２および１４３、ＮＰ
Ｎトランジスタ１２９，１３７，１３９，１４１，１４
５および１４７、そしてＮチャネルトランジスタ１３
０，１３８，１４４，１４６および１４８を含む。ＮＰ
Ｎトランジスタ１３７はＶＣＣ２に接続されたコレク
タ、“ＡＩＮ”と名付けられた信号を受けるためのベー
ス、およびエミッタを有する。Ｎチャネルトランジスタ
１３８はトランジスタ１３７のエミッタに接続されたド
レイン、ＮＢＩＡＳを受けるためのゲート、およびＶ
ＥＥ２に接続されたソースを有する。ＮＰＮトランジス
タ１４５はＶＣＣ２に接続されたコレクタ、ベース、お
よび信号＊ＶＩを提供するためのエミッタを有する。Ｎ
チャネルトランジスタ１４６はトランジスタ１４５のエ
ミッタに接続されたドレイン、ＮＢＩＡ Ｓを受けるため
のゲート、およびＶＥＥ２に接続されたソースを有す
る。抵抗１４２はＶＣＣ２に接続された第１の端子およ
びトランジスタ１４５のベースに接続された第２の端子
を有する。抵抗１４３はＶＣＣ２に接続された第１の端
子および第２の端子を有する。ＮＰＮトランジスタ１３
９は抵抗１４２の第２の端子に接続されたコレクタ、ト
ランジスタ１３７のエミッタに接続されたベース、およ
びエミッタを有する。ＮＰＮトランジスタ１４１は抵抗
１４３の第２の端子に接続されたコレクタ、ベース、お
よびトランジスタ１３９のエミッタに接続されたエミッ
タを有する。Ｎチャネルトランジスタ１４４はトランジ
スタ１３９のエミッタに接続されたドレイン、電圧Ｎ
ＢＩＡＳを受けるためのゲート、およびＶＥＥ２に接続
されたソースを有する。ＮＰＮトランジスタ１４７はＶ
ＣＣ２に接続されたコレクタ、抵抗１４３の第２の端子
に接続されたベース、および信号ＶＩを提供するための
エミッタを有する。Ｎチャネルトランジスタ１４８はト
ランジスタ１４７のエミッタに接続されたドレイン、電
圧ＮＢＩＡＳを受けるためのゲート、およびＶＥＥ２に
接続されたソースを有する。ＮＰＮトランジスタ１２９
はＶＣＣ２に接続されたコレクタ、ベース、およびトラ
ンジスタ１４１のベースに接続されたエミッタを有す
る。Ｎチャネルトランジスタ１３０はトランジスタ１２
９のエミッタに接続されたドレイン、電圧ＮＢＩＡＳを
受けるためのゲート、およびＶＥＥ２に接続されたソー
スを有する。
バッファ回路でありかつ抵抗１４２および１４３、ＮＰ
Ｎトランジスタ１２９，１３７，１３９，１４１，１４
５および１４７、そしてＮチャネルトランジスタ１３
０，１３８，１４４，１４６および１４８を含む。ＮＰ
Ｎトランジスタ１３７はＶＣＣ２に接続されたコレク
タ、“ＡＩＮ”と名付けられた信号を受けるためのベー
ス、およびエミッタを有する。Ｎチャネルトランジスタ
１３８はトランジスタ１３７のエミッタに接続されたド
レイン、ＮＢＩＡＳを受けるためのゲート、およびＶ
ＥＥ２に接続されたソースを有する。ＮＰＮトランジス
タ１４５はＶＣＣ２に接続されたコレクタ、ベース、お
よび信号＊ＶＩを提供するためのエミッタを有する。Ｎ
チャネルトランジスタ１４６はトランジスタ１４５のエ
ミッタに接続されたドレイン、ＮＢＩＡ Ｓを受けるため
のゲート、およびＶＥＥ２に接続されたソースを有す
る。抵抗１４２はＶＣＣ２に接続された第１の端子およ
びトランジスタ１４５のベースに接続された第２の端子
を有する。抵抗１４３はＶＣＣ２に接続された第１の端
子および第２の端子を有する。ＮＰＮトランジスタ１３
９は抵抗１４２の第２の端子に接続されたコレクタ、ト
ランジスタ１３７のエミッタに接続されたベース、およ
びエミッタを有する。ＮＰＮトランジスタ１４１は抵抗
１４３の第２の端子に接続されたコレクタ、ベース、お
よびトランジスタ１３９のエミッタに接続されたエミッ
タを有する。Ｎチャネルトランジスタ１４４はトランジ
スタ１３９のエミッタに接続されたドレイン、電圧Ｎ
ＢＩＡＳを受けるためのゲート、およびＶＥＥ２に接続
されたソースを有する。ＮＰＮトランジスタ１４７はＶ
ＣＣ２に接続されたコレクタ、抵抗１４３の第２の端子
に接続されたベース、および信号ＶＩを提供するための
エミッタを有する。Ｎチャネルトランジスタ１４８はト
ランジスタ１４７のエミッタに接続されたドレイン、電
圧ＮＢＩＡＳを受けるためのゲート、およびＶＥＥ２に
接続されたソースを有する。ＮＰＮトランジスタ１２９
はＶＣＣ２に接続されたコレクタ、ベース、およびトラ
ンジスタ１４１のベースに接続されたエミッタを有す
る。Ｎチャネルトランジスタ１３０はトランジスタ１２
９のエミッタに接続されたドレイン、電圧ＮＢＩＡＳを
受けるためのゲート、およびＶＥＥ２に接続されたソー
スを有する。
【００２５】ＶＡＲＥＦ発生器６７はＶＢＧ発生器６６
からバンドギャップ電圧ＶＢＧを受ける。ＶＢＧ発生器
６６の動作は後に図６の説明において考察する。単一の
ＶＡ ＲＥＦ発生器６７が基準電圧ＶＡＲＥＦをアドレス
バッファ７５および７６に供給するために使用されてい
る。基準電圧ＶＡＲＥＦはほぼＶＣＣ−ＶＢＧ×Ｒ１
３４／Ｒ１３６に等しく、この場合Ｒ１３４は抵抗１３
４の抵抗でありかつＲ１ ３６は抵抗１３６の抵抗であ
る。ＶＣＣおよびＶＢＧは固定されているから、Ｖ
ＡＲＥＦはＲ１３４のＲ１３６に対する比率によって決
定される。Ｒ１３６の抵抗が増大するとＶＡＲＥＦの値
が低下する。このようにして抵抗の比率を用いることに
よりＶＡＲＥＦの値を決定することは好ましいことであ
り、それはＲ１３ ４およびＲ１３６の実際の値は重要で
ないからである。抵抗１３５はトランジスタ１３２のた
めの負荷または電流源として作用する。
からバンドギャップ電圧ＶＢＧを受ける。ＶＢＧ発生器
６６の動作は後に図６の説明において考察する。単一の
ＶＡ ＲＥＦ発生器６７が基準電圧ＶＡＲＥＦをアドレス
バッファ７５および７６に供給するために使用されてい
る。基準電圧ＶＡＲＥＦはほぼＶＣＣ−ＶＢＧ×Ｒ１
３４／Ｒ１３６に等しく、この場合Ｒ１３４は抵抗１３
４の抵抗でありかつＲ１ ３６は抵抗１３６の抵抗であ
る。ＶＣＣおよびＶＢＧは固定されているから、Ｖ
ＡＲＥＦはＲ１３４のＲ１３６に対する比率によって決
定される。Ｒ１３６の抵抗が増大するとＶＡＲＥＦの値
が低下する。このようにして抵抗の比率を用いることに
よりＶＡＲＥＦの値を決定することは好ましいことであ
り、それはＲ１３ ４およびＲ１３６の実際の値は重要で
ないからである。抵抗１３５はトランジスタ１３２のた
めの負荷または電流源として作用する。
【００２６】アドレスバッファ７６はトランジスタ１２
９のベースにおいて基準電圧ＶＡＲ ＥＦを受ける。Ｖ
ＡＲＥＦ発生器６７とアドレスバッファ７６との間のラ
インの寄生抵抗は抵抗８３によって表される。抵抗８３
を通る電流は非常に小さく、従って抵抗８３に係る電圧
降下は非常に小さいが、抵抗８３に係る電圧降下はもし
望むならばＲ１３４／Ｒ１３６の比率を調整することに
より容易に補償することができる。
９のベースにおいて基準電圧ＶＡＲ ＥＦを受ける。Ｖ
ＡＲＥＦ発生器６７とアドレスバッファ７６との間のラ
インの寄生抵抗は抵抗８３によって表される。抵抗８３
を通る電流は非常に小さく、従って抵抗８３に係る電圧
降下は非常に小さいが、抵抗８３に係る電圧降下はもし
望むならばＲ１３４／Ｒ１３６の比率を調整することに
より容易に補償することができる。
【００２７】アドレスバッファ７６はＥＣＬ論理レベル
の外部アドレス信号ＡＩＮを受ける。ＶＡＲＥＦは前記
アドレス信号の論理スイングの中間点にセットされる。
ＡＩ Ｎは外部論理信号であるから、ＶＡＲＥＦが常にＡ
ＩＮの論理スイングの中間点にあることを保証するた
め、ＶＡＲＥＦ発生器６７はＶＣＣ用ボンディングパッ
ド２３およびＶＥＥ用ボンディングパッド２５の近くに
配置され実質的にＶＣＣに等しい電源電圧を受けかつ電
源供給導体に沿って発生するノイズまたは電圧降下を受
けないようにされる。
の外部アドレス信号ＡＩＮを受ける。ＶＡＲＥＦは前記
アドレス信号の論理スイングの中間点にセットされる。
ＡＩ Ｎは外部論理信号であるから、ＶＡＲＥＦが常にＡ
ＩＮの論理スイングの中間点にあることを保証するた
め、ＶＡＲＥＦ発生器６７はＶＣＣ用ボンディングパッ
ド２３およびＶＥＥ用ボンディングパッド２５の近くに
配置され実質的にＶＣＣに等しい電源電圧を受けかつ電
源供給導体に沿って発生するノイズまたは電圧降下を受
けないようにされる。
【００２８】図５は、図２のＶＣＳ発生器６５およびデ
ータ出力バッファ７７を回路図形式に示す。ＶＣＳ発生
器６５はＰチャネルトランジスタ１１３および１１４、
ＮＰＮトランジスタ１１１，１１２，１１５および１１
６、そして抵抗１１７および１１８を含む。演算増幅器
１２０はトランジスタ１１１，１１２，１１３および１
１４と抵抗１１８によって形成される。Ｐチャネルトラ
ンジスタ１１３はＶＣ Ｃに接続されたソース、ゲートお
よびドレインを有する。Ｐチャネルトランジスタ１１４
はＶＣＣに接続されたソース、トランジスタ１１３のゲ
ートに接続されたゲート、そしてトランジスタ１１４の
ゲートに接続されたドレインを有する。ＮＰＮトランジ
スタ１１５はＶＣＣに接続されたコレクタ、トランジス
タ１１３のドレインに接続されたベース、および電圧Ｖ
ＣＳを提供するためのエミッタを有する。ＮＰＮトラン
ジスタ１１６はトランジスタ１１５のエミッタに接続さ
れたコレクタ、トランジスタ１１６のコレクタに接続さ
れたベース、およびエミッタを有する。ＮＰＮトランジ
スタ１１１はトランジスタ１１３のドレインに接続され
たコレクタ、トランジスタ１１６のコレクタに接続され
たベース、およびエミッタを有する。ＮＰＮトランジス
タ１１２はトランジスタ１１４のドレインに接続された
コレクタ、電圧ＶＢＧを受けるためのベース、およびト
ランジスタ１１１のエミッタに接続されたエミッタを有
する。抵抗１１７はトランジスタ１１６のエミッタに接
続された第１の端子、およびＶＥＥに接続された第２の
端子を有する。抵抗１１８はトランジスタ１１１のエミ
ッタに接続された第１の端子、およびＶＥＥに接続され
た第２の端子を有する。
ータ出力バッファ７７を回路図形式に示す。ＶＣＳ発生
器６５はＰチャネルトランジスタ１１３および１１４、
ＮＰＮトランジスタ１１１，１１２，１１５および１１
６、そして抵抗１１７および１１８を含む。演算増幅器
１２０はトランジスタ１１１，１１２，１１３および１
１４と抵抗１１８によって形成される。Ｐチャネルトラ
ンジスタ１１３はＶＣ Ｃに接続されたソース、ゲートお
よびドレインを有する。Ｐチャネルトランジスタ１１４
はＶＣＣに接続されたソース、トランジスタ１１３のゲ
ートに接続されたゲート、そしてトランジスタ１１４の
ゲートに接続されたドレインを有する。ＮＰＮトランジ
スタ１１５はＶＣＣに接続されたコレクタ、トランジス
タ１１３のドレインに接続されたベース、および電圧Ｖ
ＣＳを提供するためのエミッタを有する。ＮＰＮトラン
ジスタ１１６はトランジスタ１１５のエミッタに接続さ
れたコレクタ、トランジスタ１１６のコレクタに接続さ
れたベース、およびエミッタを有する。ＮＰＮトランジ
スタ１１１はトランジスタ１１３のドレインに接続され
たコレクタ、トランジスタ１１６のコレクタに接続され
たベース、およびエミッタを有する。ＮＰＮトランジス
タ１１２はトランジスタ１１４のドレインに接続された
コレクタ、電圧ＶＢＧを受けるためのベース、およびト
ランジスタ１１１のエミッタに接続されたエミッタを有
する。抵抗１１７はトランジスタ１１６のエミッタに接
続された第１の端子、およびＶＥＥに接続された第２の
端子を有する。抵抗１１８はトランジスタ１１１のエミ
ッタに接続された第１の端子、およびＶＥＥに接続され
た第２の端子を有する。
【００２９】データ出力バッファ７７は伝統的なデータ
出力バッファでありかつＮＰＮトランジスタ１１９，１
２１および１２２と抵抗１２３，１２４および１２５を
有する。抵抗１２３はＶＣＣに接続された第１の端子お
よび第２の端子を有する。ＮＰＮトランジスタ１２１は
抵抗１２３の第２の端子に接続されたコレクタ、増幅器
８５からの信号ＤＯＵＴを受けるためのベース、および
エミッタを有する。ＮＰＮトランジスタ１１９はトラン
ジスタ１２１のエミッタに接続されたコレクタ、トラン
ジスタ１１５のエミッタに接続されて電圧ＶＣＳを受け
るためのベース、そしてエミッタを有する。抵抗１２５
はトランジスタ１１９のエミッタに接続された第１の端
子、およびＶＥＥに接続された第２の端子を有する。Ｎ
ＰＮトランジスタ１２２は信号ＱＯＵＴを提供するため
のコレクタ、増幅器８５から＊ＤＯＵＴを受けるための
ベース、トランジスタ１２１のエミッタに接続されたエ
ミッタを有する。抵抗１２４はＶＣＣに接続された第１
の端子、およびトランジスタ１２２のコレクタに接続さ
れた第２の端子を有する。
出力バッファでありかつＮＰＮトランジスタ１１９，１
２１および１２２と抵抗１２３，１２４および１２５を
有する。抵抗１２３はＶＣＣに接続された第１の端子お
よび第２の端子を有する。ＮＰＮトランジスタ１２１は
抵抗１２３の第２の端子に接続されたコレクタ、増幅器
８５からの信号ＤＯＵＴを受けるためのベース、および
エミッタを有する。ＮＰＮトランジスタ１１９はトラン
ジスタ１２１のエミッタに接続されたコレクタ、トラン
ジスタ１１５のエミッタに接続されて電圧ＶＣＳを受け
るためのベース、そしてエミッタを有する。抵抗１２５
はトランジスタ１１９のエミッタに接続された第１の端
子、およびＶＥＥに接続された第２の端子を有する。Ｎ
ＰＮトランジスタ１２２は信号ＱＯＵＴを提供するため
のコレクタ、増幅器８５から＊ＤＯＵＴを受けるための
ベース、トランジスタ１２１のエミッタに接続されたエ
ミッタを有する。抵抗１２４はＶＣＣに接続された第１
の端子、およびトランジスタ１２２のコレクタに接続さ
れた第２の端子を有する。
【００３０】ＶＢＧ発生器６６はバンドギャップ電圧Ｖ
ＢＧを演算増幅器１２０のトランジスタ１１２のベース
に提供する。ＶＢＧ発生器６６の回路は、図６に示され
かつ後に説明する、ＶＢＧ発生器６４と同じである。演
算増幅器１２０はトランジスタ１１１のベースの電圧を
ＶＢＧに等しくさせ、それによってＶＣＳがＶＢＧに等
しくなるようにする。バイアス電圧ＶＣＳがトランジス
タ１１９のベースに与えられ、該トランジスタ１１９は
出力バッファ７７のための定電流源として作用する。ト
ランジスタ１１５はアクティブ負荷でありかつそのエミ
ッタに電圧ＶＣ Ｓを提供する。ＶＣＳ発生器６５および
出力バッファ７７をＶＣＣ用ボンディングパッド２３の
近くに配置することにより出力バッファ７７およびＶ
ＣＳ発生器６５によって受信される内部的に発生される
電源ノイズの量を低減することによってＶ
ＯＨ（ｍｉｎ）レベルを改善し、かつまた信号ＱＯＵＴ
が実質的にＶＣＣに等しくなることを保証する。
ＢＧを演算増幅器１２０のトランジスタ１１２のベース
に提供する。ＶＢＧ発生器６６の回路は、図６に示され
かつ後に説明する、ＶＢＧ発生器６４と同じである。演
算増幅器１２０はトランジスタ１１１のベースの電圧を
ＶＢＧに等しくさせ、それによってＶＣＳがＶＢＧに等
しくなるようにする。バイアス電圧ＶＣＳがトランジス
タ１１９のベースに与えられ、該トランジスタ１１９は
出力バッファ７７のための定電流源として作用する。ト
ランジスタ１１５はアクティブ負荷でありかつそのエミ
ッタに電圧ＶＣ Ｓを提供する。ＶＣＳ発生器６５および
出力バッファ７７をＶＣＣ用ボンディングパッド２３の
近くに配置することにより出力バッファ７７およびＶ
ＣＳ発生器６５によって受信される内部的に発生される
電源ノイズの量を低減することによってＶ
ＯＨ（ｍｉｎ）レベルを改善し、かつまた信号ＱＯＵＴ
が実質的にＶＣＣに等しくなることを保証する。
【００３１】図６は、図２のＶＢＧ発生器６４を回路図
形式で示す。ＶＢＧ発生器６４はＰチャネルトランジス
タ１５１，１５２および１５８、ＮＰＮトランジスタ１
５３，１５４，１５６および１５７、そして抵抗１５
５，１５９，１６０および１６１を含む。演算増幅器部
分１５０はトランジスタ１５１〜１５４および抵抗１５
５によって形成される。Ｐチャネルトランジスタ１５１
はＶＣＣに接続されたソース、ゲート、およびトランジ
スタ１５１のゲートに接続されたドレインを有する。Ｐ
チャネルトランジスタ１５２はＶＣＣ２に接続されたソ
ース、トランジスタ１５１のドレインに接続されたゲー
ト、およびドレインを有する。ＮＰＮトランジスタ１５
３はトランジスタ１５１のドレインに接続されたコレク
タ、ベース、およびエミッタを有する。ＮＰＮトランジ
スタ１５４はトランジスタ１５２のドレインに接続され
たコレクタ、ベース、およびトランジスタ１５３のエミ
ッタに接続されたエミッタを有する。抵抗１５５はトラ
ンジスタ１５３のエミッタに接続された第１の端子とＶ
ＥＥ２に接続された第２の端子を有する。ＮＰＮトラン
ジスタ１５６は“Ｎ１０１”と名付けられたノードにお
いてトランジスタ１５４のベースに接続されたコレク
タ、ノードＮ１０１においてトランジスタ１５６のコレ
クタに接続されたベース、およびＶＥＥ２に接続された
エミッタを有する。ＮＰＮトランジスタ１５７はコレク
タ、トランジスタ１５７のコレクタに接続されたベー
ス、およびＶＥＥに接続されたエミッタを有する。抵抗
１６１は“Ｎ１０２”と名付けられたノードにおいてト
ランジスタ１５３のベースに接続された第１の端子、お
よびトランジスタ１５７のコレクタに接続された第２の
端子を有する。抵抗１５９は第１の端子およびトランジ
スタ１５６のコレクタに接続された第２の端子を有す
る。抵抗１６０は抵抗１５９の第１の端子に接続された
第１の端子、およびノードＮ１０２において抵抗１６１
の第１の端子に接続された第２の端子を有する。Ｐチャ
ネルトランジスタ１５８はＶＣＣ２に接続されたソー
ス、トランジスタ１５２のドレインに接続されたゲー
ト、および抵抗１６０の第１の端子に接続されかつバイ
アス電圧ＶＢＧを提供するためのドレインを有する。Ｖ
ＢＧ発生器６６および７４（図２に示されている）はＶ
ＢＧ発生器６４と同じものであるが、例外としてＶＢＧ
発生器６６は電源電圧ＶＣＣおよびＶＥＥを受取りかつ
ＶＢＧ発生器７４はＶＣＣ電源供給導体６１のノード１
において電源電圧ＶＣＣ１を受取りかつＶＥＥ電源供給
導体６２のノード３においてＶＥＥ １を受取る。
形式で示す。ＶＢＧ発生器６４はＰチャネルトランジス
タ１５１，１５２および１５８、ＮＰＮトランジスタ１
５３，１５４，１５６および１５７、そして抵抗１５
５，１５９，１６０および１６１を含む。演算増幅器部
分１５０はトランジスタ１５１〜１５４および抵抗１５
５によって形成される。Ｐチャネルトランジスタ１５１
はＶＣＣに接続されたソース、ゲート、およびトランジ
スタ１５１のゲートに接続されたドレインを有する。Ｐ
チャネルトランジスタ１５２はＶＣＣ２に接続されたソ
ース、トランジスタ１５１のドレインに接続されたゲー
ト、およびドレインを有する。ＮＰＮトランジスタ１５
３はトランジスタ１５１のドレインに接続されたコレク
タ、ベース、およびエミッタを有する。ＮＰＮトランジ
スタ１５４はトランジスタ１５２のドレインに接続され
たコレクタ、ベース、およびトランジスタ１５３のエミ
ッタに接続されたエミッタを有する。抵抗１５５はトラ
ンジスタ１５３のエミッタに接続された第１の端子とＶ
ＥＥ２に接続された第２の端子を有する。ＮＰＮトラン
ジスタ１５６は“Ｎ１０１”と名付けられたノードにお
いてトランジスタ１５４のベースに接続されたコレク
タ、ノードＮ１０１においてトランジスタ１５６のコレ
クタに接続されたベース、およびＶＥＥ２に接続された
エミッタを有する。ＮＰＮトランジスタ１５７はコレク
タ、トランジスタ１５７のコレクタに接続されたベー
ス、およびＶＥＥに接続されたエミッタを有する。抵抗
１６１は“Ｎ１０２”と名付けられたノードにおいてト
ランジスタ１５３のベースに接続された第１の端子、お
よびトランジスタ１５７のコレクタに接続された第２の
端子を有する。抵抗１５９は第１の端子およびトランジ
スタ１５６のコレクタに接続された第２の端子を有す
る。抵抗１６０は抵抗１５９の第１の端子に接続された
第１の端子、およびノードＮ１０２において抵抗１６１
の第１の端子に接続された第２の端子を有する。Ｐチャ
ネルトランジスタ１５８はＶＣＣ２に接続されたソー
ス、トランジスタ１５２のドレインに接続されたゲー
ト、および抵抗１６０の第１の端子に接続されかつバイ
アス電圧ＶＢＧを提供するためのドレインを有する。Ｖ
ＢＧ発生器６６および７４（図２に示されている）はＶ
ＢＧ発生器６４と同じものであるが、例外としてＶＢＧ
発生器６６は電源電圧ＶＣＣおよびＶＥＥを受取りかつ
ＶＢＧ発生器７４はＶＣＣ電源供給導体６１のノード１
において電源電圧ＶＣＣ１を受取りかつＶＥＥ電源供給
導体６２のノード３においてＶＥＥ １を受取る。
【００３２】ＶＢＧ発生器６４は温度および製造プロセ
スの変動に関して安定な状態になっている連続的なバン
ドギャップ電圧ＶＢＧを提供しなければならない。バン
ドギャップ発生器は事実上知られておりかつ調整された
ＶＢＧ基準電圧を提供するためにシリコンのバンドギャ
ップ電圧を使用する。正および負の温度係数を有する２
つのスケーリングされた（ｓｃａｌｅｄ）電圧が一緒に
加算されて温度変化に独立な比較的安定なＶＢＧを提供
する。トランジスタ１５６および１５７は異なるエミッ
タ電流密度で動作し、従ってノードＮ１０１における電
圧はノードＮ１０２における電圧に等しい。トランジス
タ１５６の負の温度係数はそれを抵抗１５９における電
圧降下の正の温度係数と整合させることにより補償され
る。
スの変動に関して安定な状態になっている連続的なバン
ドギャップ電圧ＶＢＧを提供しなければならない。バン
ドギャップ発生器は事実上知られておりかつ調整された
ＶＢＧ基準電圧を提供するためにシリコンのバンドギャ
ップ電圧を使用する。正および負の温度係数を有する２
つのスケーリングされた（ｓｃａｌｅｄ）電圧が一緒に
加算されて温度変化に独立な比較的安定なＶＢＧを提供
する。トランジスタ１５６および１５７は異なるエミッ
タ電流密度で動作し、従ってノードＮ１０１における電
圧はノードＮ１０２における電圧に等しい。トランジス
タ１５６の負の温度係数はそれを抵抗１５９における電
圧降下の正の温度係数と整合させることにより補償され
る。
【００３３】分布型基準およびバイアス電圧発生器６０
はＮＢＩＡＳ発生器６３が、メモリ２０のアクセスタイ
ムを改善するために、増幅器８４および８５とアドレス
バッファ７６とに提供される同じ電源電圧を追跡すると
いう利点をもたらす。出力バッファ７７および７８、Ｖ
ＣＳ発生器６５、およびＶＢＧ発生器６６はＶＥＥ用ボ
ンディングパッド２５およびＶＣＣ用ボンディングパッ
ド２３の近くに配置されて出力バッファ７７および７８
によって見られるノイズの量を減少させ、それによって
ＶＯＨ（ｍｉｎ）レベルを改善する。ＶＡＲＥＦ発生器
６７はＶＥＥ用ボンディングパッド２５およびＶＣＣ用
ボンディングパッド２３の近くに配置され、それによっ
てそれが外部信号ＡＩＮの論理スイングの中間点にでき
るだけ近い基準電圧を提供する。
はＮＢＩＡＳ発生器６３が、メモリ２０のアクセスタイ
ムを改善するために、増幅器８４および８５とアドレス
バッファ７６とに提供される同じ電源電圧を追跡すると
いう利点をもたらす。出力バッファ７７および７８、Ｖ
ＣＳ発生器６５、およびＶＢＧ発生器６６はＶＥＥ用ボ
ンディングパッド２５およびＶＣＣ用ボンディングパッ
ド２３の近くに配置されて出力バッファ７７および７８
によって見られるノイズの量を減少させ、それによって
ＶＯＨ（ｍｉｎ）レベルを改善する。ＶＡＲＥＦ発生器
６７はＶＥＥ用ボンディングパッド２５およびＶＣＣ用
ボンディングパッド２３の近くに配置され、それによっ
てそれが外部信号ＡＩＮの論理スイングの中間点にでき
るだけ近い基準電圧を提供する。
【００３４】本発明が好ましい実施例に関して説明され
たが、当業者には本発明には数多くの方法で変更できか
つ上に特に指摘しかつ説明したもの以外の数多くの実施
例を取り得ることは明らかであろう。例えば、他の形式
の基準およびバイアス電圧回路を説明したものと置換え
ることもできる。もし特定のアプリケーションがＮＢ
ＩＡＳの代わりにＰＢＩＡＳを必要とする場合は、Ｎ
ＢＩＡＳの代わりにＰＢＩ ＡＳ発生器を用いることもで
きる。従って、添付の特許請求の範囲により本発明の真
の精神および範囲内にある本発明の変形をカバーするも
のと考えている。
たが、当業者には本発明には数多くの方法で変更できか
つ上に特に指摘しかつ説明したもの以外の数多くの実施
例を取り得ることは明らかであろう。例えば、他の形式
の基準およびバイアス電圧回路を説明したものと置換え
ることもできる。もし特定のアプリケーションがＮＢ
ＩＡＳの代わりにＰＢＩＡＳを必要とする場合は、Ｎ
ＢＩＡＳの代わりにＰＢＩ ＡＳ発生器を用いることもで
きる。従って、添付の特許請求の範囲により本発明の真
の精神および範囲内にある本発明の変形をカバーするも
のと考えている。
【００３５】
【発明の効果】以上のように、本発明によれば、集積回
路全体にわたり安定かつ一定の電圧を供給することがで
き、メモリの動作の信頼性を大幅に向上させることが可
能になる。
路全体にわたり安定かつ一定の電圧を供給することがで
き、メモリの動作の信頼性を大幅に向上させることが可
能になる。
【図１】革新的ピンアウト技術を利用した集積回路メモ
リの平面図である。
リの平面図である。
【図２】本発明に係わる分布型基準電圧およびバイアス
電圧発生器を使用した図１のメモリを部分的回路図形式
および部分的ブロック図形式で示すブロック回路図であ
る。
電圧発生器を使用した図１のメモリを部分的回路図形式
および部分的ブロック図形式で示すブロック回路図であ
る。
【図３】図２のＮＢＩＡＳ発生器および増幅器回路を示
す電気回路図である。
す電気回路図である。
【図４】図２のＶＡＲＥＦ発生器およびアドレスバッフ
ァを示す電気回路図である。
ァを示す電気回路図である。
【図５】図２のＶＣＳ発生器およびデータ出力バッファ
を示す電気回路図である。
を示す電気回路図である。
【図６】図２のＶＢＧ発生器を示す電気回路図である。
２０ 集積回路メモリ ２１，２２ メモリアレイ ２３，２４，…，５４ ボンディングパッド ６０ 分布型基準電圧およびバイアス電圧発生器 ６１，６２ 電源供給導体 ６３，７３ ＮＢＩＡＳ発生器 ６４，６６，７４ ＶＢＧ発生器 ６５ ＶＣＳ発生器 ６７ ＶＡＲＥＦ発生器 ６８，６９，７０，７２ 抵抗 ７５，７６ アドレスバッファ ７７，７８ データ出力バッファ ７９，８０ ＮＰＮトランジスタ ８２，８３ 抵抗 ８４，８５ 増幅器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ (72)発明者 ジョン・ディ・ポーター アメリカ合衆国テキサス州78659、オース チン、ジョリービル・ロード 11008 ＃204 (72)発明者 ジェニファー・ワイ・チァオ アメリカ合衆国テキサス州78750、オース チン、リーフウッド・レーン 10709
Claims (3)
- 【請求項１】 分布型基準およびバイアス電圧を有する
メモリ（２０）であって、 前記メモリ（２０）の第１のエッジに沿った中央部分内
に配置され、正および負の電源電圧を導くための複数の
ボンディングパッド（２３〜５４）、 正の外部電源電圧を受けるための前記複数のボンディン
グパッド（２３〜５４）の内の第１のボンディングパッ
ド（２３）、 第１および第２の端部を有する前記第１のエッジとほぼ
平行でありかつ前記第１のボンディングパッド（２３）
に結合された正の電源電圧導体（６１）、 負の外部電源電圧を受けるための前記複数のボンディン
グパッド（２３〜５４）の内の第２のボンディングパッ
ド（２５）、 第１および第２の端部を有する前記第１のエッジにほぼ
平行でありかつ前記第２のボンディングパッド（２５）
に結合された負の電源電圧導体（６２）、 前記正および負の電源電圧導体（６１〜６２）の各々の
前記第１の端部に結合され、第１および第２の入力信号
に応じて所定の電流を導くことにより決定される論理レ
ベルを有する第１および第２の出力信号を提供するため
の増幅器（８４）、 前記正および負の電源電圧導体（６１〜６２）の各々の
前記第１の端部にかつ前記増幅器（８４）に結合され、
バイアス電圧を前記増幅器（８４）に提供するためのバ
イアス電圧発生器（６３）、そして前記バイアス電圧に
比例する前記所定の電流、 を具備することを特徴とする分布型基準およびバイアス
電圧を有するメモリ（２０）。 - 【請求項２】 分布型基準およびバイアス電圧を有する
メモリ（２０）であって、 前記メモリ（２０）の第１のエッジに沿った中央部分内
に配置され、正および負の電源電圧を導くための複数の
ボンディングパッド（２３〜５４）、 正の外部電源電圧を受けるための前記複数のボンディン
グパッド（２３〜５４）の内の第１のボンディングパッ
ド（２３）、 第１および第２の端部を有する前記第１のエッジとほぼ
平行でありかつ前記第１のボンディングパッド（２３）
に結合された正の電源電圧導体（６１）、 負の外部電源電圧を受けるための前記複数のボンディン
グパッド（２３〜５４）の内の第２のボンディングパッ
ド（２５）、 第１および第２の端部を有する前記第１のエッジにほぼ
平行でありかつ前記第２のボンディングパッド（２５）
に結合された負の電源電圧導体（６２）、 前記正および負の電源電圧導体（６１〜６２）の各々の
前記第１の端部に結合され、入力信号と基準電圧との差
に応じた論理状態で内部信号を提供するための入力バッ
ファ回路（７６）、そして前記中央部分内の前記正およ
び負の電源電圧導体（６１〜６２）の各々に結合され、
前記基準電圧を提供するための基準電圧発生器（６
７）、 を具備することを特徴とする分布型基準およびバイアス
電圧を有するメモリ（２０）。 - 【請求項３】 分布型基準およびバイアス電圧を有する
メモリ（２０）であって、 前記メモリ（２０）の第１のエッジに沿った中央部分内
に配置され、正および負の電源電圧を導くための複数の
ボンディングパッド（２３〜５４）、 正の外部電源電圧を受けるための前記複数のボンディン
グパッド（２３〜５４）の内の第１のボンディングパッ
ド（２３）、 第１および第２の端部を有する前記第１のエッジとほぼ
平行でありかつ前記第１のボンディングパッド（２３）
に結合された正の電源電圧導体（６１）、 負の外部電源電圧を受けるための前記複数のボンディン
グパッド（２３〜５４）の内の第２のボンディングパッ
ド（２５）、 第１および第２の端部を有する前記第１のエッジにほぼ
平行でありかつ前記第２のボンディングパッド（２５）
に結合された負の電源電圧導体（６２）、 前記メモリ（２０）の前記中央部分における前記正およ
び負の電源電圧導体（６１〜６２）に結合されて、第１
および第２の入力信号に応じて所定の電流を導くことに
より決定される論理レベルを有するデータ出力信号を提
供するためのデータ出力バッファ回路（７７）、 前記中央部分内の前記正および負の電源電圧導体（６１
〜６２）の各々に結合され、前記バイアス電圧を提供す
るためのバイアス電圧発生器（６５）、そして前記バイ
アス電圧に比例する前記所定の電流、 を具備することを特徴とする分布型基準およびバイアス
電圧を有するメモリ（２０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US880,381 | 1992-05-08 | ||
| US07/880,381 US5291455A (en) | 1992-05-08 | 1992-05-08 | Memory having distributed reference and bias voltages |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676570A true JPH0676570A (ja) | 1994-03-18 |
Family
ID=25376140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105072A Pending JPH0676570A (ja) | 1992-05-08 | 1993-04-07 | 分布型基準およびバイアス電圧を有するメモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5291455A (ja) |
| EP (1) | EP0568808B1 (ja) |
| JP (1) | JPH0676570A (ja) |
| KR (1) | KR100341942B1 (ja) |
| DE (1) | DE69314989T2 (ja) |
| SG (1) | SG44607A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5657284A (en) | 1995-09-19 | 1997-08-12 | Micron Technology, Inc. | Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices |
| US5965902A (en) * | 1995-09-19 | 1999-10-12 | Micron Technology | Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device |
| JPH10144079A (ja) * | 1996-11-07 | 1998-05-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6094395A (en) * | 1998-03-27 | 2000-07-25 | Infineon Technologies North America Corp. | Arrangement for controlling voltage generators in multi-voltage generator chips such as DRAMs |
| KR100338953B1 (ko) * | 1999-12-29 | 2002-05-31 | 박종섭 | 고전압 발생 회로 |
| US7622986B2 (en) * | 2005-08-26 | 2009-11-24 | Micron Technology, Inc. | High performance input receiver circuit for reduced-swing inputs |
| KR101300061B1 (ko) * | 2012-06-21 | 2013-08-30 | 린나이코리아 주식회사 | 조리장치의 안전 강화 구조 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626771A (en) * | 1985-09-19 | 1986-12-02 | Advanced Micro Devices, Inc. | ECL slave reference generator |
| JPS62185364A (ja) * | 1986-02-10 | 1987-08-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0736272B2 (ja) * | 1986-12-24 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4906863A (en) * | 1988-02-29 | 1990-03-06 | Texas Instruments Incorporated | Wide range power supply BiCMOS band-gap reference voltage circuit |
| DE68929487T2 (de) * | 1989-02-14 | 2004-07-22 | Koninklijke Philips Electronics N.V. | Versorgungssteckerstift-Anordnung für eine integrierte Schaltung |
| US5001362A (en) * | 1989-02-14 | 1991-03-19 | Texas Instruments Incorporated | BiCMOS reference network |
-
1992
- 1992-05-08 US US07/880,381 patent/US5291455A/en not_active Expired - Lifetime
-
1993
- 1993-03-29 DE DE69314989T patent/DE69314989T2/de not_active Expired - Fee Related
- 1993-03-29 EP EP93105117A patent/EP0568808B1/en not_active Expired - Lifetime
- 1993-04-07 JP JP5105072A patent/JPH0676570A/ja active Pending
- 1993-04-28 KR KR1019930007151A patent/KR100341942B1/ko not_active IP Right Cessation
- 1993-05-29 SG SG1996003714A patent/SG44607A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP0568808A3 (ja) | 1994-08-31 |
| EP0568808A2 (en) | 1993-11-10 |
| EP0568808B1 (en) | 1997-11-05 |
| US5291455A (en) | 1994-03-01 |
| DE69314989T2 (de) | 1998-07-09 |
| KR930024008A (ko) | 1993-12-21 |
| KR100341942B1 (ko) | 2002-11-23 |
| SG44607A1 (en) | 1997-12-19 |
| DE69314989D1 (de) | 1997-12-11 |
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